CN110557116A - 一种逻辑门电路 - Google Patents

Abstract

本申请实施例提供了一种逻辑门电路，包括：上拉电路和下拉电路；上拉电路包括并联的N个P型TFET；下拉电路包括串联的N个N型MOSFET或者FINFET；N大于1；其中，所述N个P型第一类场效应晶体管的栅极与所述N个N型第二类场效应晶体管的栅极一一电连接，并作为所述逻辑门电路的N个输入端，所述N个P型第一类场效应晶体管的漏极作为所述逻辑门电路的输出端。由于TFET能够在电源电压较小时正常运行，保证了逻辑门电路的功耗较小。同时，MOSFET或者FINFET的驱动电流较大，从而解决了逻辑门电路延迟较长的问题。可见，本申请实施例在保证功耗较小的前提下，进一步解决延迟较长的问题。

Description

一种逻辑门电路

技术领域

本申请实施例涉及电子电路领域，尤其是涉及一种逻辑门电路。

背景技术

逻辑门电路指的是能够实现“或非”、“与非”、“或”、或者“与”等基本逻辑运算的电路。

目前，通常采用一种互补金属氧化物半导体(英文：Complementary Metal OxideSemiconductor，简称：CMOS)逻辑门电路实现基本逻辑运算，该CMOS逻辑门电路包括上拉电路和下拉电路，其中上拉电路和下拉电路全部由金属-氧化物-半导体场效应晶体管(英文：Metal-Oxide-Semiconductor Field-Effect Transistor,简称：MOSFET)构成。然而，由于在室温下MOSFET会受到载流子波尔兹曼分布的限制，因此，MOSFET的亚阈值摆幅(英文：subthreshold swing，简称：SS)值无法小于60mV/decade，导致无法在电源电压较小时正常运行，因此具有功耗较大的问题。

为了解决上述问题，一种方案是使用隧穿场效应晶体管(英文：Tunnel fieldeffect transistor，简称：TFET)替代CMOS逻辑门电路中的所有MOSFET。然而，由于TFET是隧穿机制，输出曲线为线性的，进而导致具有驱动电流较小的问题，而驱动电流较小导致无法快速地改变逻辑门电路的输出信号的电平状态，因此会使得逻辑门电路具有延迟较长的问题。

如何使得设计出的逻辑门电路在保证功耗较小的前提下，进一步解决延迟较长的问题，是目前亟待解决的技术问题。

发明内容

本申请实施例解决的技术问题在于提供一种逻辑门电路，在保证功耗较小的前提下，进一步解决延迟较长的问题。

为此，本申请实施例解决技术问题的技术方案是：

第一方面，提供了一种逻辑门电路，包括：上拉电路和下拉电路；所述上拉电路包括并联的N个P型第一类场效应晶体管，其中，所述N个P型第一类场效应晶体管的源极电连接并且所述N个P型第一类场效应晶体管的源极与电源端电连接，所述N个P型第一类场效应晶体管的漏极电连接；所述下拉电路包括串联的N个N型第二类场效应晶体管，所述N个N型第二类场效应晶体管的相邻的两个第二类场效应晶体管中，其中一个第二类场效应晶体管的源极与另一个第二类场效应晶体管的漏极电连接；所述下拉电路的两端中为漏极的一端与所述N个P型第一类场效应晶体管的漏极电连接，所述下拉电路的两端中为源极的一端与地端电连接；所述第一类场效应晶体管包括隧穿场效应晶体管，所述第二类场效应晶体管包括金属-氧化物-半导体场效应晶体管或者鳍式场效应晶体管；N大于1；其中，所述N个P型第一类场效应晶体管的栅极与所述N个N型第二类场效应晶体管的栅极一一电连接，并作为所述逻辑门电路的N个输入端，所述N个P型第一类场效应晶体管的漏极作为所述逻辑门电路的输出端。

第一方面提供的逻辑门电路中，采用N个并联的TFET，以及N个串联的MOSFET或者FINFET构成与非门。其中，TFET的SS值较小，能够在电源电压较小时正常运行，例如在电源电压等于0.5V时正常工作，从而保证了逻辑门电路的功耗较小。同时，MOSFET或者FINFET的输出曲线(输出电流与输出电压之间的关系区间)是非线性的，因此驱动电流较大，因此能够将逻辑门电路的输出端输出的脉冲信号快速地从高电平拉到低电平，从而解决了逻辑门电路延迟较长的问题。可见，本申请实施例在保证功耗较小的前提下，进一步解决延迟较长的问题。其中，经过实验发现，该与非门，相比于全部采用TFET的逻辑门电路，延迟能够减少85％左右。此外，由于MOSFET或者FINFET的寄生电容的电容值较小，因此相比全部采用TFET的逻辑门电路，过冲电压和下冲电压较小。

一种可能的设计中，电连接为物理连接或者电学连接。

一种可能的设计中，所述上拉电路包括第一场效应晶体管和第二场效应晶体管，其中所述第一场效应晶体管和所述第二场效应晶体管为P型第一类场效应晶体管；所述下拉电路包括第三场效应晶体管和第四场效应晶体管，其中所述第三场效应晶体管和所述第四场效应晶体管为N型第二类场效应晶体管；所述第一场效应晶体管的源极和所述第二场效应晶体管的源极电连接并与所述电源端电连接，所述第一场效应晶体管的漏极和所述第二场效应晶体管的漏极电连接并与所述第三场效应晶体管的漏极电连接，所述第三场效应晶体管的源极与所述第四场效应晶体管的漏极电连接，所述第四场效应晶体管的源极与所述地端电连接；所述第一场效应晶体管的栅极和所述第三场效应晶体管的栅极电连接，并作为所述逻辑门电路的第一输入端，所述第二场效应晶体管的栅极和所述第四场效应晶体管的栅极电连接，并作为所述逻辑门电路的第二输入端，所述第一场效应晶体管的漏极和所述第二场效应晶体管的漏极作为所述逻辑门电路的输出端。

该设计提供了一种两输入与非门的具体电路结构。

一种可能的设计中，所述上拉电路包括第五场效应晶体管、第六场效应晶体管和第七场效应晶体管，其中所述第五场效应晶体管、所述第六场效应晶体管和所述第七场效应晶体管为P型第一类场效应晶体管；所述下拉电路包括第八场效应晶体管、第九场效应晶体管和第十场效应晶体管，其中所述第八场效应晶体管、所述第九场效应晶体管和所述第十场效应晶体管为N型第二类场效应晶体管；所述第五场效应晶体管的源极、所述第六场效应晶体管的源极和所述第七场效应晶体管的源极电连接并与所述电源端电连接，所述第五场效应晶体管的漏极、所述第六场效应晶体管的漏极和所述第七场效应晶体管的漏极电连接并与所述第八场效应晶体管的漏极电连接，所述第八场效应晶体管的源极与所述第九场效应晶体管的漏极电连接，所述第九场效应晶体管的源极与所述第十场效应晶体管的漏极电连接，所述第十场效应晶体管的源极与地端电连接；所述第五场效应晶体管的栅极和所述第八场效应晶体管的栅极电连接，并作为所述逻辑门电路的第一输入端，所述第六场效应晶体管的栅极和所述第九场效应晶体管的栅极电连接，并作为所述逻辑门电路的第二输入端，所述第七场效应晶体管的栅极和所述第十场效应晶体管的栅极电连接，并作为所述逻辑门电路的第三输入端，所述第五场效应晶体管的漏极、所述第六场效应晶体管的漏极和所述第七场效应晶体管的漏极作为所述逻辑门电路的输出端。

该设计提供了一种三输入与非门的具体电路结构。

一种可能的设计中，当所述N个输入端中至少一个输入端的输入信号为低电平信号时，所述N个P型第一类场效应晶体管中至少一个第一类场效应晶体管导通，所述N个N型第二类场效应晶体管中至少一个第二类场效应晶体管断开，所述输出端的输出信号为高电平信号；当所述N个输入端中所有输入端的输入信号为高电平信号时，所述N个P型第一类场效应晶体管全部断开，所述N个N型第二类场效应晶体管全部导通，所述输出端的输出信号为低电平信号。

一种可能的设计中，所述逻辑门电路还包括反相电路，其中：

所述反相电路的输入端与所述N个P型第一类场效应晶体管的漏极电连接，所述反相电路的输出端作为所述逻辑门电路的输出端。

一种可能的设计中，所述反相电路包括第二十一场效应晶体管和第二十二场效应晶体管，所述第二十一场效应晶体管和所述第二十二场效应晶体管为第一类场效应晶体管或者第二类场效应晶体管；其中，所述第二十一场效应晶体管的源极与所述电源端电连接，所述第二十一场效应晶体管的漏极与所述第二十二场效应晶体管的源极电连接，所述第二十二场效应晶体管的漏极与所述地端电连接；所述第二十一场效应晶体管的栅极和所述第二十二场效应晶体管的栅极电连接并作为所述反相电路的输入端，所述第二十一场效应晶体管的漏极作为所述反相电路的输出端。

该设计提供了一种与门的具体结构。

第二方面，提供了一种逻辑门电路，包括：上拉电路和下拉电路；所述上拉电路包括串联的N个P型第二类场效应晶体管，所述N个P型第二类场效应晶体管的相邻的两个第二类场效应晶体管中，其中一个第二类场效应晶体管的源极与另一个第二类场效应晶体管的漏极电连接；所述下拉电路包括并联的N个N型第一类场效应晶体管，其中，所述N个N型第一类场效应晶体管的源极电连接并且所述N个N型第一类场效应晶体管的源极与地端电连接，所述N个N型第一类场效应晶体管的漏极电连接；所述上拉电路的两端中为漏极的一端与所述N个N型第一类场效应晶体管的漏极电连接，所述上拉电路的两端中为源极的一端与电源端电连接；所述第一类场效应晶体管包括隧穿场效应晶体管，所述第二类场效应晶体管包括金属-氧化物-半导体场效应晶体管或者鳍式场效应晶体管；N大于1；其中，所述N个N型第一类场效应晶体管的栅极与所述N个P型第二类场效应晶体管的栅极一一电连接，并作为所述逻辑门电路的N个输入端，所述N个N型第一类场效应晶体管的漏极作为所述逻辑门电路的输出端。

第二方面提供的逻辑门电路中，采用N个并联的TFET，以及N个串联的MOSFET或者FINFET构成或非门。其中，TFET的SS值较小，能够在电源电压较小时正常运行，例如在电源电压等于0.5V时正常工作，从而保证了逻辑门电路的功耗较小。同时，MOSFET或者FINFET的输出曲线(输出电流与输出电压之间的关系区间)是非线性的，因此驱动电流较大，因此能够将逻辑门电路的输出端输出的脉冲信号快速地从低电平拉到高电平，从而解决了逻辑门电路延迟较长的问题。可见，本申请实施例在保证功耗较小的前提下，进一步解决延迟较长的问题。其中，经过实验发现，该或非门，相比于全部采用TFET的逻辑门电路，延迟能够减少75％左右。此外，由于MOSFET或者FINFET的寄生电容的电容值较小，因此相比全部采用TFET的逻辑门电路，过冲电压和下冲电压较小。

一种可能的设计中，所述下拉电路包括第十一场效应晶体管和第十二场效应晶体管，其中所述第十一场效应晶体管和所述第十二场效应晶体管为N型第一类场效应晶体管；所述上拉电路包括第十三场效应晶体管和第十四场效应晶体管，其中所述第十三场效应晶体管和所述第十四场效应晶体管为P型第二类场效应晶体管；所述第十一场效应晶体管的源极和所述第十二场效应晶体管的源极电连接并与所述地端电连接，所述第十一场效应晶体管的漏极和所述第十二场效应晶体管的漏极电连接并与所述第十三场效应晶体管的漏极电连接，所述第十三场效应晶体管的源极与所述第十四场效应晶体管的漏极电连接，所述第十四场效应晶体管的源极与所述电源端电连接；所述第十一场效应晶体管的栅极和所述第十三场效应晶体管的栅极电连接，并作为所述逻辑门电路的第一输入端，所述第十二场效应晶体管的栅极和所述第十四场效应晶体管的栅极电连接，并作为所述逻辑门电路的第二输入端，所述第十一场效应晶体管的漏极和所述第十二场效应晶体管的漏极作为所述逻辑门电路的输出端。

该设计提供了一种两输入或非门的具体电路结构。

一种可能的设计中，所述下拉电路包括第十五场效应晶体管、第十六场效应晶体管和第十七场效应晶体管，其中所述第十五场效应晶体管、所述第十六场效应晶体管和所述第十七场效应晶体管为N型第一类场效应晶体管；所述上拉电路包括第十八场效应晶体管、第十九场效应晶体管和第二十场效应晶体管，其中所述第十八场效应晶体管、所述第十九场效应晶体管和所述第二十场效应晶体管为P型第二类场效应晶体管；所述第十五场效应晶体管的源极、所述第十六场效应晶体管的源极和所述第十七场效应晶体管的源极电连接并与所述地端电连接，所述第十五场效应晶体管的漏极、所述第十六场效应晶体管的漏极和所述第十七场效应晶体管的漏极电连接并与所述第十八场效应晶体管的漏极电连接，所述第十八场效应晶体管的源极与所述第十九场效应晶体管的漏极电连接，所述第十九场效应晶体管的源极与所述第二十场效应晶体管的漏极电连接，所述第二十场效应晶体管的源极与所述电源端电连接；所述第十五场效应晶体管的栅极和所述第十八场效应晶体管的栅极电连接，并作为所述逻辑门电路的第一输入端，所述第十六场效应晶体管的栅极和所述第十九场效应晶体管的栅极电连接，并作为所述逻辑门电路的第二输入端，所述第十七场效应晶体管的栅极和所述第二十场效应晶体管的栅极电连接，并作为所述逻辑门电路的第三输入端，所述第十五场效应晶体管的漏极、所述第十六场效应晶体管的漏极和所述第十七场效应晶体管的漏极作为所述逻辑门电路的输出端。

该设计提供了一种三输入或非门的具体电路结构。

一种可能的设计中，当所述N个输入端中至少一个输入端的输入信号为高电平信号时，所述N个P型第二类场效应晶体管中至少一个第二类场效应晶体管断开，所述N个N型第一类场效应晶体管中至少一个第一类场效应晶体管导通，所述输出端的输出信号为低电平信号；当所述N个输入端中所有输入端的输入信号为低电平信号，所述N个P型第二类场效应晶体管全部导通，所述N个N型第一类场效应晶体管全部断开，所述输出端的输出信号为高电平信号。

一种可能的设计中，所述逻辑门电路还包括反相电路，其中：所述反相电路的输入端与所述N个N型第一类场效应晶体管的漏极电连接，所述反相电路的输出端作为所述逻辑门电路的输出端。

一种可能的设计中，所述反相电路包括第二十一场效应晶体管和第二十二场效应晶体管，所述第二十一场效应晶体管和所述第二十二场效应晶体管为第一类场效应晶体管或者第二类场效应晶体管；其中，所述第二十一场效应晶体管的源极与所述电源端电连接，所述第二十一场效应晶体管的漏极与所述第二十二场效应晶体管的源极电连接，所述第二十二场效应晶体管的漏极与所述地端电连接；所述第二十一场效应晶体管的栅极和所述第二十二场效应晶体管的栅极电连接并作为所述反相电路的输入端，所述第二十一场效应晶体管的漏极作为所述反相电路的输出端。

第三方面，提供了一种逻辑门电路，包括：上拉电路和下拉电路；所述上拉电路包括并联的N个P型第二类场效应晶体管，其中，所述N个P型第二类场效应晶体管的源极电连接并且所述N个P型第二类场效应晶体管的源极与电源端电连接，所述N个P型第二类场效应晶体管的漏极电连接；所述下拉电路包括串联的N个N型第一类场效应晶体管，所述N个N型第一类场效应晶体管的相邻的两个第一类场效应晶体管中，其中一个第一类场效应晶体管的源极与另一个第一类场效应晶体管的漏极电连接；所述下拉电路的两端中为漏极的一端与所述N个P型第二类场效应晶体管的漏极电连接，所述下拉电路的两端中为源极的一端与所述地端电连接；所述第一类场效应晶体管包括隧穿场效应晶体管，所述第二类场效应晶体管包括金属-氧化物-半导体场效应晶体管或者鳍式场效应晶体管；N大于1；其中，所述N个P型第二类场效应晶体管的栅极与所述N个N型第一类场效应晶体管的栅极一一电连接，并作为所述逻辑门电路的N个输入端，所述N个P型第二类场效应晶体管的漏极作为所述逻辑门电路的输出端。

第三方面提供的逻辑门电路中，采用N个并联的MOSFET或者FINFET，以及N个串联的TFET构成与非门。其中，TFET的SS值较小，能够在电源电压较小时正常运行，例如在电源电压等于0.5V时正常工作，从而保证了逻辑门电路的功耗较小。此外，由于MOSFET或者FINFET的寄生电容的电容值较小，因此相比全部采用TFET的逻辑门电路，过冲电压和下冲电压较小。

一种可能的设计中，电连接为物理连接或者电学连接。

一种可能的设计中，所述上拉电路包括第一场效应晶体管和第二场效应晶体管，其中所述第一场效应晶体管和所述第二场效应晶体管为P型第二类场效应晶体管；所述下拉电路包括第三场效应晶体管和第四场效应晶体管，其中所述第三场效应晶体管和所述第四场效应晶体管为N型第一类场效应晶体管；所述第一场效应晶体管的源极和所述第二场效应晶体管的源极电连接并与所述电源端电连接，所述第一场效应晶体管的漏极和所述第二场效应晶体管的漏极电连接并与所述第三场效应晶体管的漏极电连接，所述第三场效应晶体管的源极与所述第四场效应晶体管的漏极电连接，所述第四场效应晶体管的源极与所述地端电连接；所述第一场效应晶体管的栅极和所述第三场效应晶体管的栅极电连接，并作为所述逻辑门电路的第一输入端，所述第二场效应晶体管的栅极和所述第四场效应晶体管的栅极电连接，并作为所述逻辑门电路的第二输入端，所述第一场效应晶体管的漏极和所述第二场效应晶体管的漏极作为所述逻辑门电路的输出端。

该设计提供了一种两输入与非门的具体电路结构。

一种可能的设计中，所述上拉电路包括第五场效应晶体管、第六场效应晶体管和第七场效应晶体管，其中所述第五场效应晶体管、所述第六场效应晶体管和所述第七场效应晶体管为P型第二类场效应晶体管；所述下拉电路包括第八场效应晶体管、第九场效应晶体管和第十场效应晶体管，其中所述第八场效应晶体管、所述第九场效应晶体管和所述第十场效应晶体管为N型第一类场效应晶体管；所述第五场效应晶体管的源极、所述第六场效应晶体管的源极和所述第七场效应晶体管的源极电连接并与所述电源端电连接，所述第五场效应晶体管的漏极、所述第六场效应晶体管的漏极和所述第七场效应晶体管的漏极电连接并与所述第八场效应晶体管的漏极电连接，所述第八场效应晶体管的源极与所述第九场效应晶体管的漏极电连接，所述第九场效应晶体管的源极与所述第十场效应晶体管的漏极电连接，所述第十场效应晶体管的源极与地端电连接；所述第五场效应晶体管的栅极和所述第八场效应晶体管的栅极电连接，并作为所述逻辑门电路的第一输入端，所述第六场效应晶体管的栅极和所述第九场效应晶体管的栅极电连接，并作为所述逻辑门电路的第二输入端，所述第七场效应晶体管的栅极和所述第十场效应晶体管的栅极电连接，并作为所述逻辑门电路的第三输入端，所述第五场效应晶体管的漏极、所述第六场效应晶体管的漏极和所述第七场效应晶体管的漏极作为所述逻辑门电路的输出端。

该设计提供了一种三输入与非门的具体电路结构。

一种可能的设计中，当所述N个输入端中至少一个输入端的输入信号为低电平信号时，所述N个P型第二类场效应晶体管中至少一个第二类场效应晶体管导通，所述N个N型第一类场效应晶体管中至少一个第一类场效应晶体管断开，所述输出端的输出信号为高电平信号；当所述N个输入端中所有输入端的输入信号为高电平信号时，所述N个P型第二类场效应晶体管全部断开，所述N个N型第一类场效应晶体管全部导通，所述输出端的输出信号为低电平信号。

一种可能的设计中，所述逻辑门电路还包括反相电路，其中：所述反相电路的输入端与所述N个P型第二类场效应晶体管的漏极电连接，所述反相电路的输出端作为所述逻辑门电路的输出端。

一种可能的设计中，所述反相电路包括第二十一场效应晶体管和第二十二场效应晶体管，所述第二十一场效应晶体管和所述第二十二场效应晶体管为第一类场效应晶体管或者第二类场效应晶体管；其中，所述第二十一场效应晶体管的源极与所述电源端电连接，所述第二十一场效应晶体管的漏极与所述第二十二场效应晶体管的源极电连接，所述第二十二场效应晶体管的漏极与所述地端电连接；所述第二十一场效应晶体管的栅极和所述第二十二场效应晶体管的栅极电连接并作为所述反相电路的输入端，所述第二十一场效应晶体管的漏极作为所述反相电路的输出端。

该设计提供了一种与门的具体结构。

第四方面，提供了一种逻辑门电路，包括：上拉电路和下拉电路；所述上拉电路包括串联的N个P型第一类场效应晶体管，所述N个P型第一类场效应晶体管的相邻的两个第一类场效应晶体管中，其中一个第一类场效应晶体管的源极与另一个第一类场效应晶体管的漏极电连接；所述下拉电路包括并联的N个N型第二类场效应晶体管，其中，所述N个N型第二类场效应晶体管的源极电连接并且所述N个N型第二类场效应晶体管的源极与地端电连接，所述N个N型第二类场效应晶体管的漏极电连接；所述上拉电路的两端中为漏极的一端与所述N个N型第二类场效应晶体管的漏极电连接，所述上拉电路的两端中为源极的一端与电源端电连接；所述第一类场效应晶体管包括隧穿场效应晶体管，所述第二类场效应晶体管包括金属-氧化物-半导体场效应晶体管或者鳍式场效应晶体管；N大于1；其中，所述N个N型第二类场效应晶体管的栅极与所述N个P型第一类场效应晶体管的栅极一一电连接，并作为所述逻辑门电路的N个输入端，所述N个N型第二类场效应晶体管的漏极作为所述逻辑门电路的输出端。

第四方面提供的逻辑门电路中，采用N个串联的TFET，以及N个并联的MOSFET或者FINFET构成或非门。其中，TFET的SS值较小，能够在电源电压较小时正常运行，例如在电源电压等于0.5V时正常工作，从而保证了逻辑门电路的功耗较小。此外，由于MOSFET或者FINFET的寄生电容的电容值较小，因此相比全部采用TFET的逻辑门电路，过冲电压和下冲电压较小。

一种可能的设计中，所述下拉电路包括第十一场效应晶体管和第十二场效应晶体管，其中所述第十一场效应晶体管和所述第十二场效应晶体管为N型第二类场效应晶体管；所述上拉电路包括第十三场效应晶体管和第十四场效应晶体管，其中所述第十三场效应晶体管和所述第十四场效应晶体管为P型第一类场效应晶体管；所述第十一场效应晶体管的源极和所述第十二场效应晶体管的源极电连接并与所述地端电连接，所述第十一场效应晶体管的漏极和所述第十二场效应晶体管的漏极电连接并与所述第十三场效应晶体管的漏极电连接，所述第十三场效应晶体管的源极与所述第十四场效应晶体管的漏极电连接，所述第十四场效应晶体管的源极与所述电源端电连接；所述第十一场效应晶体管的栅极和所述第十三场效应晶体管的栅极电连接，并作为所述逻辑门电路的第一输入端，所述第十二场效应晶体管的栅极和所述第十四场效应晶体管的栅极电连接，并作为所述逻辑门电路的第二输入端，所述第十一场效应晶体管的漏极和所述第十二场效应晶体管的漏极作为所述逻辑门电路的输出端。

该设计提供了一种两输入或非门的具体电路结构。

一种可能的设计中，所述下拉电路包括第十五场效应晶体管、第十六场效应晶体管和第十七场效应晶体管，其中所述第十五场效应晶体管、所述第十六场效应晶体管和所述第十七场效应晶体管为N型第二类场效应晶体管；所述上拉电路包括第十八场效应晶体管、第十九场效应晶体管和第二十场效应晶体管，其中所述第十八场效应晶体管、所述第十九场效应晶体管和所述第二十场效应晶体管为P型第一类场效应晶体管；所述第十五场效应晶体管的源极、所述第十六场效应晶体管的源极和所述第十七场效应晶体管的源极电连接并与所述地端电连接，所述第十五场效应晶体管的漏极、所述第十六场效应晶体管的漏极和所述第十七场效应晶体管的漏极电连接并与所述第十八场效应晶体管的漏极电连接，所述第十八场效应晶体管的源极与所述第十九场效应晶体管的漏极电连接，所述第十九场效应晶体管的源极与所述第二十场效应晶体管的漏极电连接，所述第二十场效应晶体管的源极与所述电源端电连接；所述第十五场效应晶体管的栅极和所述第十八场效应晶体管的栅极电连接，并作为所述逻辑门电路的第一输入端，所述第十六场效应晶体管的栅极和所述第十九场效应晶体管的栅极电连接，并作为所述逻辑门电路的第二输入端，所述第十七场效应晶体管的栅极和所述第二十场效应晶体管的栅极电连接，并作为所述逻辑门电路的第三输入端，所述第十五场效应晶体管的漏极、所述第十六场效应晶体管的漏极和所述第十七场效应晶体管的漏极作为所述逻辑门电路的输出端。

该设计提供了一种三输入或非门的具体电路结构。

一种可能的设计中，当所述N个输入端中至少一个输入端的输入信号为高电平信号时，所述N个P型第一类场效应晶体管中至少一个第一类场效应晶体管断开，所述N个N型第二类场效应晶体管中至少一个第二类场效应晶体管导通，所述输出端的输出信号为低电平信号；当所述N个输入端中所有输入端的输入信号为低电平信号，所述N个P型第一类场效应晶体管全部导通，所述N个N型第二类场效应晶体管全部断开，所述输出端的输出信号为高电平信号。

一种可能的设计中，所述逻辑门电路还包括反相电路，其中：所述反相电路的输入端与所述N个N型第一类场效应晶体管的漏极电连接，所述反相电路的输出端作为所述逻辑门电路的输出端。

一种可能的设计中，所述反相电路包括第二十一场效应晶体管和第二十二场效应晶体管，所述第二十一场效应晶体管和所述第二十二场效应晶体管为第一类场效应晶体管或者第二类场效应晶体管；其中，所述第二十一场效应晶体管的源极与所述电源端电连接，所述第二十一场效应晶体管的漏极与所述第二十二场效应晶体管的源极电连接，所述第二十二场效应晶体管的漏极与所述地端电连接；所述第二十一场效应晶体管的栅极和所述第二十二场效应晶体管的栅极电连接并作为所述反相电路的输入端，所述第二十一场效应晶体管的漏极作为所述反相电路的输出端。

第五方面，提供了一种集成电路，包括第一方面、第二方面、第三方面和第四方面提供的任一种逻辑门电路。

第六方面，提供了一种逻辑运算方法，用于第一方面、第二方面、第三方面和第四方面提供的任一种逻辑门电路中；所述方法包括：向所述逻辑门电路的N个输入端分别输入N个脉冲信号；获得所述逻辑门电路的输出端输出的对所述N个脉冲信号的运算结果。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为本申请实施例提供的逻辑门电路的一种实施例的结构示意图；

图2为本申请实施例提供的逻辑门电路的另一种实施例的结构示意图；

图3为本申请实施例提供的与非门的一种实施例的结构示意图；

图4为本申请实施例提供的两输入与非门的一种实施例的结构示意图；

图5为本申请实施例提供的三输入与非门的一种实施例的结构示意图；

图6为本申请实施例提供的与门的一种实施例的结构示意图；

图7为本申请实施例提供的或非门的一种实施例的结构示意图；

图8为本申请实施例提供的两输入或非门的一种实施例的结构示意图；

图9为本申请实施例提供的三输入或非门的一种实施例的结构示意图；

图10为本申请实施例提供的或门的一种实施例的结构示意图；

图11为本申请实施例提供的一种方法实施例的流程示意图；

图12为本申请实施例提供的集成电路的一种实施例的结构示意图；

图13为本申请实施例提供的集成电路的另一种实施例的结构示意图。

具体实施方式

使用TFET替代CMOS逻辑门电路中的所有MOSFET，可以实现逻辑门电路的功能。然而，由于TFET是隧穿机制，输出曲线为线性的，进而导致具有驱动电流较小的问题，而驱动电流较小导致无法快速地改变逻辑门电路的输出信号的电平状态，因此会使得逻辑门电路具有延迟较长的问题。其中，经过实验发现，对于“与非”门电路，从高电平转换成低电平时会存在较长的延迟，对于“或非”门电路，从低电平转换成高电平时会存在较长的延迟。此外，由于TFET的寄生电容的电容值较大，因此逻辑门电路还会具有过冲电压和下冲电压较大的问题。

本申请实施例提供一种逻辑门电路及逻辑运算方法，在保证功耗较小的前提下，进一步解决延迟较长的问题。并且进一步能够解决过冲电压和下冲电压较大的问题。

请参阅图1，本申请实施例提供了逻辑门电路的一种实施例。本实施例中，逻辑门电路包括上拉电路101和下拉电路102。该逻辑门电路具体可以为与非门。

其中，上拉电路101包括并联的N个P型第一类场效应晶体管，下拉电路102包括串联的N个N型第二类场效应晶体管，N大于1。第一类场效应晶体管包括TFET，第二类场效应晶体管包括MOSFET或者鳍式场效应晶体管(英文：Fin Field-Effect Transistor，简称：FINFET)。

其中，所述N个P型第一类场效应晶体管的源极电连接并且所述N个P型第一类场效应晶体管的漏极电连接。所述N个N型第二类场效应晶体管为正向串联，即所述N个N型第二类场效应晶体管的相邻的两个第二类场效应晶体管中，其中一个第二类场效应晶体管的源极与另一个第二类场效应晶体管的漏极电连接。

上拉电路101和下拉电路102依次串联在电源端和地(英文：Ground，简称：GND)端之间，即上拉电路101中N个P型第一类场效应晶体管的源极与电源端电连接，N个P型第一类场效应晶体管的漏极与所述下拉电路102的两端中为漏极的一端电连接，并且下拉电路102的两端中为源极的一端与地端电连接。

其中，电源端输入的电源电压可以等于或者大于第一类场效应晶体管的正常工作电压，并且小于第二类场效应晶体管的正常工作电压，例如第一类场效应晶体管的正常工作电压均为0.5V，第一类场效应晶体管的正常工作电压为0.7V，电源端输入的电源电压为0.5V。

在本申请实施例中，电连接既可以指的是物理连接，即物理上的接触连接，也可以指的是电学连接，例如通过任一种场效应晶体管，或者其他电子元器件实现的电学上的连接。

其中，所述逻辑门电路包括N个输入端和1个输出端，所述N个输入端分别与N个P型第一类场效应晶体管的栅极一一电连接，并且所述N个输入端分别与所述N个N型第二类场效应晶体管的栅极一一电连接，例如，逻辑门电路的第1个输入端与第1个第一类场效应晶体管的栅极和第1个第二类场效应晶体管的栅极电连接，逻辑门电路的第2个输入端与第2个第一类场效应晶体管的栅极和第2个第二类场效应晶体管的栅极电连接，依次类推，逻辑门电路的第N个输入端与第N个第一类场效应晶体管的栅极和第N个第二类场效应晶体管的栅极电连接。所述N个第一类场效应晶体管的漏极作为所述逻辑门电路的输出端。

对应的，本申请实施例还提供了一种或非门，下面具体说明。

请参阅图2，本申请实施例提供了逻辑门电路的一种实施例。本实施例中，逻辑门电路包括上拉电路201和下拉电路202。该逻辑门电路具体可以为或非门。

其中，上拉电路201包括串联的N个P型第二类场效应晶体管，下拉电路202包括并联的N个N型第一类场效应晶体管，N大于1。第一类场效应晶体管包括TFET，第二类场效应晶体管包括MOSFET或者FINFET。

其中，所述N个P型第二类场效应晶体管为正向串联，即所述N个P型第二类场效应晶体管的相邻的两个第二类场效应晶体管中，其中一个第二类场效应晶体管的源极与另一个第二类场效应晶体管的漏极电连接。所述N个N型第一类场效应晶体管的源极电连接并且所述N个N型第一类场效应晶体管的漏极电连接。

上拉电路201和下拉电路202依次串联在电源端和地(英文：Ground，简称：GND)端之间，即上拉电路201的两端中为源极的一端与电源端电连接，上拉电路202的两端中为漏极的一端与N个N型第一类场效应晶体管的漏极电连接，N个N型第一类场效应晶体管的源极与地端电连接。

其中，电源端输入的电源电压可以等于或者大于第一类场效应晶体管的正常工作电压，并且小于第二类场效应晶体管的正常工作电压，例如第一类场效应晶体管的正常工作电压均为0.5V，第一类场效应晶体管的正常工作电压为0.7V，电源端输入的电源电压为0.5V。

其中，所述逻辑门电路包括N个输入端和1个输出端，所述N个输入端分别与N个N型第一类场效应晶体管的栅极一一电连接，并且所述N个输入端分别与所述N个P型第二类场效应晶体管的栅极一一电连接，例如，逻辑门电路的第1个输入端与第1个第一类场效应晶体管的栅极和第1个第二类场效应晶体管的栅极电连接，逻辑门电路的第2个输入端与第2个第一类场效应晶体管的栅极和第2个第二类场效应晶体管的栅极电连接，依次类推，逻辑门电路的第N个输入端与第N个第一类场效应晶体管的栅极和第N个第二类场效应晶体管的栅极电连接。所述N个第一类场效应晶体管的漏极作为所述逻辑门电路的输出端。

图1和图2所示的逻辑门电路的工作过程如下：逻辑门电路的N个输入端分别接收N个脉冲信号，逻辑门电路中的输出端输出N个脉冲信号的运算结果。以N＝2为例加以说明，逻辑门电路的第一个输入端接收第一脉冲信号，逻辑门电路的第二个输入端接收第二脉冲信号，逻辑门电路的输出端输出第一脉冲信号和第二脉冲信号的运算结果，逻辑门电路为与非门时，该运算结果具体为第一脉冲信号和第二脉冲信号进行与非运算后的脉冲信号，逻辑门电路为或非门时，该运算结果具体为第一脉冲信号和第二脉冲信号进行或非运算后的脉冲信号。

通过上述技术方案可知，本申请实施例中，采用N个并联的第一类场效应晶体管(即TFET)，以及N个串联的第二类场效应晶体管(即MOSFET或者FINFET)构成逻辑门电路。其中，TFET的SS值较小，能够在电源电压较小时正常运行，例如在电源电压等于0.5V时正常工作，从而保证了逻辑门电路的功耗较小。同时，MOSFET或者FINFET的输出曲线(输出电流与输出电压之间的关系区间)是非线性的，因此驱动电流较大，因此能够将逻辑门电路的输出端输出的脉冲信号快速地从低电平拉到高电平，或者快速地从高电平拉到低电平，从而解决了逻辑门电路延迟较长的问题，具体地，相比全部采用TFET的逻辑门电路减少了延迟。可见，本申请实施例在保证功耗较小的前提下，进一步解决延迟较长的问题。

此外，由于MOSFET或者FINFET的寄生电容的电容值较小，因此相比全部采用TFET的逻辑门电路，过冲电压和下冲电压较小。

下面对与非门，以及或非门的具体结构以及这两种结构对应的具体工作模式进行说明。

第一种情况，逻辑门电路具体为与非门。

如图3所示，上拉电路101包括并联的N个P型TFET，下拉电路102包括串联的N个N型MOSFET。

其中，N个P型TFET的源极电连接并作为上拉电路101的第一端，N个P型TFET的漏极电连接并作为上拉电路101的第二端；下拉电路102的两端中为漏极的一端为下拉电路102的第一端，上述下拉电路102的两端中为源极的一端为下拉电路102的第二端；上拉电路101的第一端与电源端电连接，上拉电路101的第二端与下拉电路102的第一端电连接，下拉电路102的第二端与地端电连接。N个N型TFET的栅极与N个P型MOSFET的栅极一一电连接，作为逻辑门电路的N个输入端，上拉电路101的第二端作为逻辑门电路的输出端。

当电源端输入的电源电压大于0时，图3所示的逻辑门电路的工作模式如下：

当逻辑门电路的N个输入端中至少一个输入端的输入信号为低电平信号时，N个P型TFET中至少一个TFET导通，所述N个N型MOSFET中至少一个MOSFET断开，所述输出端的输出信号为高电平信号。例如，逻辑门电路的N个输入端中有M个输入端的输入信号为低电平信号，其中1≤M≤N，由于该M个输入端与M个P型TFET的栅极电连接，并且与M个N型MOSFET的栅极电连接，因此该M个P型TFET导通，并且该M个N型MOSFET断开，因此逻辑门电路的输出端的输出信号为高电平信号。

当逻辑门电路的N个输入端中所有输入端的输入信号为高电平信号时，由于该N个输入端与N个P型TFET的栅极和N个N型MOSFET的栅极电连接，因此该N个P型TFET全部断开，该N个N型MOSFET全部导通，因此，N个N型MOSFET能够快速地将高电平拉到低电平，逻辑门电路的输出端的输出信号为低电平信号。

可见，逻辑门电路在至少一个输入端的输入信号为低电平信号时输出信号为高电平信号，在N个输入端的所有输入端的输入信号为高电平信号时输出信号为低电平信号，从而实现与非运算的功能。

由于在图3所示的结构中，N个P型TFET与电源端电连接，而TFET能够在电源端输入的电源电压较小，例如等于0.5V时正常工作，功耗较小。而且，由于TFET的输出曲线是线性的，MOSFET的输出曲线是非线性的，表示MOSFET的驱动能力较大，能够将逻辑门电路的输出的脉冲信号快速地从高电平拉到低电平，从而使得逻辑门电路的延迟较短。其中，经过实验发现，对于图3所示的与非门，相比于全部采用TFET的逻辑门电路，延迟能够减少85％左右。

另外，由于MOSFET的寄生电容的电容值较小，因此逻辑门电路的过冲电压和下冲电压较小。并且，TFET能够兼容CMOS制造工艺，因此该逻辑门电路的制造成本较低并且制造周期较短。

下面分别说明两输入与非门和三输入与非门的具体结构。

如图4所示，N＝2时，上拉电路101包括第一场效应晶体管T1和第二场效应晶体管T2，其中，T1和T2均为P型TFET，下拉电路102包括第三场效应晶体管M1和第四场效应晶体管M2，其中M1和M2均为N型MOSFET。

T1的源极和T2的源极电连接并与电源端电连接，T1的漏极和T2的漏极电连接并与M1的漏极电连接，M1的源极与M2的漏极电连接，M2的源极与地端电连接。T1的栅极和M1的栅极电连接并作为逻辑门电路的输入端ina，T2的栅极和M2的栅极电连接并作为逻辑门电路的输入端inb，T1的漏极和M1的漏极的连接端作为逻辑门电路的输出端out。

该逻辑门电路的工作模式如下：

当输入端ina输入低电平信号，输入端inb输入低电平信号时，T1和T2导通，M1和M2断开，因此上拉电路101导通，下拉电路102断开，输出端out输出高电平信号。

当输入端ina输入低电平信号，输入端inb输入高电平信号时，T1和M2导通，T2和M1断开，因此上拉电路101导通，下拉电路102断开，输出端out输出高电平信号。

当输入端ina输入高电平信号，输入端inb输入低电平信号时，T2和M1导通，T1和M2断开，因此上拉电路101导通，下拉电路102断开，输出端out输出高电平信号。

当输入端ina输入高电平信号，输入端inb输入高电平信号时，M1和M2导通，T1和T2断开，因此上拉电路101断开，下拉电路102导通，M1和M2能够快速地将高电平拉到低电平，输出端out输出低电平信号。可见，通过M1和M2能够在逻辑门电路的输出端从高电平转换成低电平时，有效地减少延迟。

因此，图4所示的逻辑门电路能够实现与非运算的功能。

如图5所示，N＝3时，上拉电路101包括第五场效应晶体管T3、第六场效应晶体管T4和第七场效应晶体管T5，其中T3、T4和T5为P型TFET；下拉电路102包括第八场效应晶体管M3、第九场效应晶体管M4和第十场效应晶体管M5，其中M3、M4和M5为N型MOSFET。

T3的源极、T4的源极和T5的源极电连接并与电源端电连接，T3的漏极、T4的漏极和T5的漏极电连接并与M3的漏极电连接，M3的源极与M4的漏极电连接，M4的源极与M5的漏极电连接，M5的源极与地端电连接。

T3的栅极和M3的栅极电连接并作为逻辑门电路的输入端ina，T4的栅极和M4的栅极电连接并作为逻辑门电路的输入端inb，T5的栅极和M5的栅极电连接并作为逻辑门电路的输入端inc，T3的漏极和M3的漏极的连接端作为逻辑门电路的输出端out。

图5所示的逻辑门电路能够实现与非运算的功能，具体工作模式可以参见图3及图4所示的逻辑门电路的工作模式，这里不再赘述。

其中，图3、图4和图5所示的逻辑门电路可以分别与一个反相电路电连接，构成与门。例如图6所示，所述反相电路包括输入端和输出端，所述反相电路的输入端与所述N个TFET的漏极电连接，所述反相电路的输出端作为所述逻辑门电路的输出端。其中，反相电路可以如图6所示，包括第二十一场效应晶体管和第二十二场效应晶体管。其中，所述第二十一场效应晶体管的源极与电源端电连接，所述第二十一场效应晶体管的漏极与所述第二十二场效应晶体管的源极电连接，所述第二十二场效应晶体管的漏极与地端电连接；所述第二十一场效应晶体管的栅极和所述第二十二场效应晶体管的栅极电连接并作为所述反相电路的输入端，所述第二十一场效应晶体管的漏极作为所述反相电路的输出端。其中，第二十一场效应晶体管和第二十二场效应晶体管可以为TFET、MOSFET或者FINFET。。

第二种情况，逻辑门电路具体为或非门。

如图7所示，下拉电路202包括并联的N个N型TFET，上拉电路201包括串联的N个P型MOSFET。

其中，N个N型TFET的源极电连接并作为下拉电路202的第一端，N个N型TFET的漏极电连接并作为下拉电路202的第二端；上拉电路201的两端中为漏极的一端为上拉电路201的第一端，上述上拉电路201的两端中为源极的一端为上拉电路201的第二端；下拉电路202的第一端与地端电连接，下拉电路202的第二端与上拉电路201的第一端电连接，上拉电路201的第二端与电源端电连接。

当电源端输入的电源电压大于0时，图7所示的逻辑门电路的工作模式如下：

当逻辑门电路的N个输入端中至少一个输入端的输入信号为高电平信号时，N个P型MOSFET中至少一个MOSFET断开，N个N型TFET中至少一个TFET导通，输出端的输出信号为低电平信号。例如，逻辑门电路的N个输入端中有M个输入端的输入信号为高电平信号，其中1≤M≤N，由于该M个输入端与M个P型MOSFET的栅极和M个N型TFET的栅极电连接，因此该M个P型MOSFET断开，该M个N型TFET导通，逻辑门电路的输出端的输出信号为低电平信号。

当N个输入端中所有输入端的输入信号为低电平信号时，由于该N个输入端与N个P型MOSFET的栅极和N个N型TFET的栅极电连接，因此该N个P型MOSFET全部导通，N个N型TFET全部断开，因此，N个P型MOSFET能够快速地将低电平拉到高电平，逻辑门电路的输出端的输出信号为高电平信号。

可见，逻辑门电路在至少一个输入端的输入信号为高电平信号时输出信号为低电平信号，在N个输入端的所有输入端的输入信号为低电平信号时输出信号为高电平信号，从而实现或非运算的功能。

由于在图7所示的结构中,TFET能够在电源端输入的电源电压较小，例如等于0.5V时正常工作，功耗较小。而且，由于TFET的输出曲线是线性的，MOSFET的输出曲线是非线性的，表示MOSFET的驱动能力较大，能够将逻辑门电路的输出的脉冲信号快速地将低电平拉到高电平，从而使得逻辑门电路延迟较短。其中，经过实验发现，对于图7所示的或非门，相比于全部采用TFET的逻辑门电路，延迟能够减少75％左右。

另外，由于MOSFET的寄生电容的电容值较低，因此逻辑门电路的过冲电压和下冲电压较小。并且，TFET能够兼容CMOS制造工艺，因此该逻辑门电路的制造成本较低并且制造周期较短。

下面分别说明两输入或非门和三输入或非门的具体结构。

如图8所示，N＝2时，下拉电路202包括第十一场效应晶体管T6和第十二场效应晶体管T7，其中，T6和T7均为N型TFET，上拉电路201包括第十三场效应晶体管M6和第十四场效应晶体管M7，其中M6和M7均为P型MOSFET。

T6的源极和T7的源极电连接并与地端电连接，T6的漏极和T7的漏极电连接并与M6的漏极电连接，M6的源极与M7的漏极电连接，M7的源极与电源端电连接。T6的栅极和M6的栅极电连接并作为逻辑门电路的输入端ina，T7的栅极和M7的栅极电连接并作为逻辑门电路的输入端inb，T6的漏极和M6的漏极的连接端作为逻辑门电路的输出端。

该逻辑门电路的工作模式如下：

当输入端ina输入高电平信号，输入端inb输入高电平信号时，T6和T7导通，M6和M7断开，因此下拉电路202导通，上拉电路201断开，输出端输出低电平信号。

当输入端ina输入低电平信号，输入端inb输入高电平信号时，T7和M6导通，T6和M7断开，因此下拉电路202导通，上拉电路201断开，输出端输出低电平信号。

当输入端ina输入高电平信号，输入端inb输入低电平信号时，T6和M7导通，T7和M6断开，因此下拉电路202通，上拉电路201断开，输出端输出低电平信号。

当输入端ina输入低电平信号，输入端inb输入低电平信号时，M6和M7导通，T6和T7断开，因此下拉电路202断开，上拉电路201导通，M6和M7能够快速地将低电平拉到高电平，输出端输出高电平信号。可见，通过M6和M7能够在逻辑门电路的输出端从低电平转换成高电平时，有效地减少延迟。

因此，图8所示的逻辑门电路能够实现或非运算的功能。

如图9所示，N＝3时，下拉电路202包括第十五场效应晶体管T8、第十六场效应晶体管T9和第十七场效应晶体管T10，其中T8、T9和T10为N型TFET；上拉电路201包括第十八场效应晶体管M8、第十九场效应晶体管M9和第二十场效应晶体管M10，其中M8、M9和M10为P型MOSFET。

T8的源极、T9的源极和T10的源极电连接并与地端电连接，T8的漏极、T9的漏极和T10的漏极电连接并与M8的漏极电连接，M8的源极与M9的漏极电连接，M9的源极与M10的漏极电连接，M10的源极与电源端电连接。

T8的栅极和M8的栅极电连接并作为逻辑门电路的输入端ina，T9的栅极和M9的栅极电连接并作为逻辑门电路的输入端inb，T10的栅极和M10的栅极电连接并作为逻辑门电路的输入端inc，T8的漏极和M8的漏极的连接端作为逻辑门电路的输出端。

图9所示的逻辑门电路能够实现或非运算的功能，具体工作模式可以参见图7及图8所示的逻辑门电路的工作模式，这里不再赘述。

其中，图7、图8和图9所示的逻辑门电路可以分别与一个反相电路电连接，构成或门。例如图10所示，所述反相电路包括输入端和输出端，所述反相电路的输入端与所述N个TFET的漏极电连接，所述反相电路的输出端作为所述逻辑门电路的输出端。其中，反相电路可以如图10所示，包括第二十一场效应晶体管和第二十二场效应晶体管。其中，所述第二十一场效应晶体管的源极与电源端电连接，所述第二十一场效应晶体管的漏极与所述第二十二场效应晶体管的源极电连接，所述第二十二场效应晶体管的漏极与地端电连接；所述第二十一场效应晶体管的栅极和所述第二十二场效应晶体管的栅极电连接并作为所述反相电路的输入端，所述第二十一场效应晶体管的漏极作为所述反相电路的输出端。其中，第二十一场效应晶体管和第二十二场效应晶体管可以为TFET、MOSFET或者FINFET。

需要说明的是，图3至图10中标识M表示MOSFET，标识T表示TFET。

逻辑门电路的上述实施例中，包括并联的N个第一类场效应晶体管，以及串联的N个第二类场效应晶体管。此外，逻辑门电路也可以采用与上述实施例对称的结构，即逻辑门电路包括N个串联的第一类场效应晶体管，以及并联的N个第二类场效应晶体管，下面具体说明。

本申请实施例中提供了逻辑门电路的另一种实施例。本实施例的逻辑门电路可以为与非门。该逻辑门电路包括：上拉电路和下拉电路；

所述上拉电路包括并联的N个P型第二类场效应晶体管，其中，所述N个P型第二类场效应晶体管的源极电连接并且所述N个P型第二类场效应晶体管的源极与电源端电连接，所述N个P型第二类场效应晶体管的漏极电连接；所述下拉电路包括串联的N个N型第一类场效应晶体管，所述N个N型第一类场效应晶体管的相邻的两个第一类场效应晶体管中，其中一个第一类场效应晶体管的源极与另一个第一类场效应晶体管的漏极电连接；所述下拉电路的两端中为漏极的一端与所述N个P型第二类场效应晶体管的漏极电连接，所述下拉电路的两端中为源极的一端与所述地端电连接；所述第一类场效应晶体管包括TFET，所述第二类场效应晶体管包括MOSFET或者FINFET；N大于1；

其中，所述N个P型第二类场效应晶体管的栅极与所述N个N型第一类场效应晶体管的栅极一一电连接，并作为所述逻辑门电路的N个输入端，所述N个P型第二类场效应晶体管的漏极作为所述逻辑门电路的输出端。

本实施例中的逻辑门电路的电路结构与图1所示的逻辑门电路的电路结构对称，因此逻辑门电路的相关内容请参考图1对应实施例中相关描述，这里不再赘述。

通过上述技术方案可知，本申请实施例中，采用N个串联的TFET，以及N个并联的MOSFET或者FINFET构成逻辑门电路。其中，TFET的SS值较小，能够在电源电压较小时正常运行，因此功耗较小，从而保证了逻辑门电路的功耗较小。

此外，由于MOSFET或者FINFET的寄生电容的电容值较小，因此相比全部采用TFET的逻辑门电路，过冲电压和下冲电压较小。

可选的，当所述N个输入端中至少一个输入端的输入信号为低电平信号时，所述N个P型第二类场效应晶体管中至少一个第二类场效应晶体管导通，所述N个N型第一类场效应晶体管中至少一个第一类场效应晶体管断开，所述输出端的输出信号为高电平信号；

当所述N个输入端中所有输入端的输入信号为高电平信号时，所述N个P型第二类场效应晶体管全部断开，所述N个N型第一类场效应晶体管全部导通，所述输出端的输出信号为低电平信号。

其中，该与非门的电路结构可以与图3所示的与非门的电路结构对称，因此该与非门的相关内容请参考图3对应实施例中相关描述，这里不再赘述。

可选的，该逻辑门电路可以为两输入与非门。其中，所述上拉电路包括第一场效应晶体管和第二场效应晶体管，其中所述第一场效应晶体管和所述第二场效应晶体管为P型第二类场效应晶体管；所述下拉电路包括第三场效应晶体管和第四场效应晶体管，其中所述第三场效应晶体管和所述第四场效应晶体管为N型第一类场效应晶体管；

所述第一场效应晶体管的源极和所述第二场效应晶体管的源极电连接并与所述电源端电连接，所述第一场效应晶体管的漏极和所述第二场效应晶体管的漏极电连接并与所述第三场效应晶体管的漏极电连接，所述第三场效应晶体管的源极与所述第四场效应晶体管的漏极电连接，所述第四场效应晶体管的源极与所述地端电连接；

所述第一场效应晶体管的栅极和所述第三场效应晶体管的栅极电连接，并作为所述逻辑门电路的第一输入端，所述第二场效应晶体管的栅极和所述第四场效应晶体管的栅极电连接，并作为所述逻辑门电路的第二输入端，所述第一场效应晶体管的漏极和所述第二场效应晶体管的漏极作为所述逻辑门电路的输出端。

其中，该两输入与非门的电路结构与图4所示的与非门的电路结构对称，因此该两输入与非门的相关内容请参考图4对应实施例中相关描述，这里不再赘述。

可选的，该逻辑门电路可以为三输入与非门。所述上拉电路包括第五场效应晶体管、第六场效应晶体管和第七场效应晶体管，其中所述第五场效应晶体管、所述第六场效应晶体管和所述第七场效应晶体管为P型第二类场效应晶体管；所述下拉电路包括第八场效应晶体管、第九场效应晶体管和第十场效应晶体管，其中所述第八场效应晶体管、所述第九场效应晶体管和所述第十场效应晶体管为N型第一类场效应晶体管；

所述第五场效应晶体管的源极、所述第六场效应晶体管的源极和所述第七场效应晶体管的源极电连接并与所述电源端电连接，所述第五场效应晶体管的漏极、所述第六场效应晶体管的漏极和所述第七场效应晶体管的漏极电连接并与所述第八场效应晶体管的漏极电连接，所述第八场效应晶体管的源极与所述第九场效应晶体管的漏极电连接，所述第九场效应晶体管的源极与所述第十场效应晶体管的漏极电连接，所述第十场效应晶体管的源极与地端电连接；

所述第五场效应晶体管的栅极和所述第八场效应晶体管的栅极电连接，并作为所述逻辑门电路的第一输入端，所述第六场效应晶体管的栅极和所述第九场效应晶体管的栅极电连接，并作为所述逻辑门电路的第二输入端，所述第七场效应晶体管的栅极和所述第十场效应晶体管的栅极电连接，并作为所述逻辑门电路的第三输入端，所述第五场效应晶体管的漏极、所述第六场效应晶体管的漏极和所述第七场效应晶体管的漏极作为所述逻辑门电路的输出端。

其中，该三输入与非门的电路结构与图5所示的与非门的电路结构对称，因此该三输入与非门的相关内容请参考图5对应实施例中相关描述，这里不再赘述。

可选的，所述逻辑门电路还包括反相电路，其中：

所述反相电路的输入端与所述N个P型第二类场效应晶体管的漏极电连接，所述反相电路的输出端作为所述逻辑门电路的输出端。

可选的，所述反相电路包括第二十一场效应晶体管和第二十二场效应晶体管，所述第二十一场效应晶体管和所述第二十二场效应晶体管为第一类场效应晶体管或者第二类场效应晶体管；

其中，所述第二十一场效应晶体管的源极与所述电源端电连接，所述第二十一场效应晶体管的漏极与所述第二十二场效应晶体管的源极电连接，所述第二十二场效应晶体管的漏极与所述地端电连接；所述第二十一场效应晶体管的栅极和所述第二十二场效应晶体管的栅极电连接并作为所述反相电路的输入端，所述第二十一场效应晶体管的漏极作为所述反相电路的输出端。

反相电路的相关内容请参见图6对应实施例的相关描述，这里不再赘述。

对应的，本申请实施例还提供了或非门的一种实施例。

本申请实施例提供了逻辑门电路的另一种装置实施例，本实施例的逻辑门电路可以为或非门。该逻辑门电路包括：上拉电路和下拉电路；

所述上拉电路包括串联的N个P型第一类场效应晶体管，所述N个P型第一类场效应晶体管的相邻的两个第一类场效应晶体管中，其中一个第一类场效应晶体管的源极与另一个第一类场效应晶体管的漏极电连接；所述下拉电路包括并联的N个N型第二类场效应晶体管，其中，所述N个N型第二类场效应晶体管的源极电连接并且所述N个N型第二类场效应晶体管的源极与地端电连接，所述N个N型第二类场效应晶体管的漏极电连接；所述上拉电路的两端中为漏极的一端与所述N个N型第二类场效应晶体管的漏极电连接，所述上拉电路的两端中为源极的一端与电源端电连接；所述第一类场效应晶体管包括隧穿场效应晶体管，所述第二类场效应晶体管包括金属-氧化物-半导体场效应晶体管或者鳍式场效应晶体管；N大于1；

其中，所述N个N型第二类场效应晶体管的栅极与所述N个P型第一类场效应晶体管的栅极一一电连接，并作为所述逻辑门电路的N个输入端，所述N个N型第二类场效应晶体管的漏极作为所述逻辑门电路的输出端。

通过上述技术方案可知，本申请实施例中，采用N个串联的TFET，以及N个并联的MOSFET或者FINFET构成逻辑门电路。其中，TFET的SS值较小，能够在电源电压较小时正常运行，因此功耗较小，从而保证了逻辑门电路的功耗较小。

此外，由于MOSFET或者FINFET的寄生电容的电容值较小，因此相比全部采用TFET的逻辑门电路，过冲电压和下冲电压较小。

可选的，当所述N个输入端中至少一个输入端的输入信号为高电平信号时，所述N个P型第一类场效应晶体管中至少一个第一类场效应晶体管断开，所述N个N型第二类场效应晶体管中至少一个第二类场效应晶体管导通，所述输出端的输出信号为低电平信号；

当所述N个输入端中所有输入端的输入信号为低电平信号，所述N个P型第一类场效应晶体管全部导通，所述N个N型第二类场效应晶体管全部断开，所述输出端的输出信号为高电平信号。

其中，该或非门的电路结构与图7所示的或非门的电路结构对称，因此该或非门的相关内容请参考图7对应实施例中相关描述，这里不再赘述。

可选的，该逻辑门电路可以为两输入或非门。所述下拉电路包括第十一场效应晶体管和第十二场效应晶体管，其中所述第十一场效应晶体管和所述第十二场效应晶体管为N型第二类场效应晶体管；所述上拉电路包括第十三场效应晶体管和第十四场效应晶体管，其中所述第十三场效应晶体管和所述第十四场效应晶体管为P型第一类场效应晶体管；

所述第十一场效应晶体管的源极和所述第十二场效应晶体管的源极电连接并与所述地端电连接，所述第十一场效应晶体管的漏极和所述第十二场效应晶体管的漏极电连接并与所述第十三场效应晶体管的漏极电连接，所述第十三场效应晶体管的源极与所述第十四场效应晶体管的漏极电连接，所述第十四场效应晶体管的源极与所述电源端电连接；

所述第十一场效应晶体管的栅极和所述第十三场效应晶体管的栅极电连接，并作为所述逻辑门电路的第一输入端，所述第十二场效应晶体管的栅极和所述第十四场效应晶体管的栅极电连接，并作为所述逻辑门电路的第二输入端，所述第十一场效应晶体管的漏极和所述第十二场效应晶体管的漏极作为所述逻辑门电路的输出端。

其中，该两输入或非门的电路结构与图8所示的或非门的电路结构对称，因此该两输入或非门的相关内容请参考图8对应实施例中相关描述，这里不再赘述。

可选的，该逻辑门电路可以为三输入或非门。所述下拉电路包括第十五场效应晶体管、第十六场效应晶体管和第十七场效应晶体管，其中所述第十五场效应晶体管、所述第十六场效应晶体管和所述第十七场效应晶体管为N型第二类场效应晶体管；所述上拉电路包括第十八场效应晶体管、第十九场效应晶体管和第二十场效应晶体管，其中所述第十八场效应晶体管、所述第十九场效应晶体管和所述第二十场效应晶体管为P型第一类场效应晶体管；

所述第十五场效应晶体管的源极、所述第十六场效应晶体管的源极和所述第十七场效应晶体管的源极电连接并与所述地端电连接，所述第十五场效应晶体管的漏极、所述第十六场效应晶体管的漏极和所述第十七场效应晶体管的漏极电连接并与所述第十八场效应晶体管的漏极电连接，所述第十八场效应晶体管的源极与所述第十九场效应晶体管的漏极电连接，所述第十九场效应晶体管的源极与所述第二十场效应晶体管的漏极电连接，所述第二十场效应晶体管的源极与所述电源端电连接；

所述第十五场效应晶体管的栅极和所述第十八场效应晶体管的栅极电连接，并作为所述逻辑门电路的第一输入端，所述第十六场效应晶体管的栅极和所述第十九场效应晶体管的栅极电连接，并作为所述逻辑门电路的第二输入端，所述第十七场效应晶体管的栅极和所述第二十场效应晶体管的栅极电连接，并作为所述逻辑门电路的第三输入端，所述第十五场效应晶体管的漏极、所述第十六场效应晶体管的漏极和所述第十七场效应晶体管的漏极作为所述逻辑门电路的输出端。

其中，该三输入或非门的电路结构与图9所示的或非门的电路结构对称，因此该三输入或非门的相关内容请参考图9对应实施例中相关描述，这里不再赘述。

可选的，所述逻辑门电路还包括反相电路，其中：

所述反相电路的输入端与所述N个N型第一类场效应晶体管的漏极电连接，所述反相电路的输出端作为所述逻辑门电路的输出端。

一种可能的设计中，所述反相电路包括第二十一场效应晶体管和第二十二场效应晶体管，所述第二十一场效应晶体管和所述第二十二场效应晶体管为第一类场效应晶体管或者第二类场效应晶体管；

其中，所述第二十一场效应晶体管的源极与所述电源端电连接，所述第二十一场效应晶体管的漏极与所述第二十二场效应晶体管的源极电连接，所述第二十二场效应晶体管的漏极与所述地端电连接；所述第二十一场效应晶体管的栅极和所述第二十二场效应晶体管的栅极电连接并作为所述反相电路的输入端，所述第二十一场效应晶体管的漏极作为所述反相电路的输出端。

反相电路的相关内容请参见图10对应实施例的相关描述，这里不再赘述。

请参阅图11，本申请实施例还提供了逻辑运算方法的一种实施例。本实施例的方法用于上述任一种实施例中的逻辑门电路中。

所述方法包括：

1101：向逻辑门电路的N个输入端分别输入N个脉冲信号。

1102：获得逻辑门电路的输出端输出的所述N个脉冲信号的运算结果。

其中，逻辑门电路可以为与非门电路、或非门电路、与门电路或者非门电路，从而逻辑门电路的输出端输出的所述N个脉冲信号的与非运算、或非运算、与门运算或者非门运算的运算结果。

逻辑门电路的结构和工作过程请参见上述任一实施例的相关描述，这里不再赘述。

本申请实施例还提供了集成电路的一种实施例。所述集成电路1201包括上述任一实施例中的逻辑门电路。其中，该集成电路可以通过任一种半导体工艺，对上拉电路和下拉电路集成后获得。例如，图12所示的集成电路包括上拉电路101和下拉电路102，图13所示的集成电路包括上拉电路201和下拉电路202。

其中，逻辑门电路的结构和工作过程请参见上述任一实施例的相关描述，这里不再赘述。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”或“第四”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (11)

1.一种逻辑门电路，其特征在于，包括：上拉电路和下拉电路；

所述上拉电路包括并联的N个P型第一类场效应晶体管，其中，所述N个P型第一类场效应晶体管的源极电连接并且所述N个P型第一类场效应晶体管的源极与电源端电连接，所述N个P型第一类场效应晶体管的漏极电连接；所述下拉电路包括串联的N个N型第二类场效应晶体管，所述N个N型第二类场效应晶体管的相邻的两个第二类场效应晶体管中，其中一个第二类场效应晶体管的源极与另一个第二类场效应晶体管的漏极电连接；所述下拉电路的两端中为漏极的一端与所述N个P型第一类场效应晶体管的漏极电连接，所述下拉电路的两端中为源极的一端与地端电连接；所述第一类场效应晶体管包括隧穿场效应晶体管，所述第二类场效应晶体管包括金属-氧化物-半导体场效应晶体管或者鳍式场效应晶体管；N大于1；

其中，所述N个P型第一类场效应晶体管的栅极与所述N个N型第二类场效应晶体管的栅极一一电连接，并作为所述逻辑门电路的N个输入端，所述N个P型第一类场效应晶体管的漏极作为所述逻辑门电路的输出端。

2.根据权利要求1所述的逻辑门电路，其特征在于，所述上拉电路包括第一场效应晶体管和第二场效应晶体管，其中所述第一场效应晶体管和所述第二场效应晶体管为P型第一类场效应晶体管；所述下拉电路包括第三场效应晶体管和第四场效应晶体管，其中所述第三场效应晶体管和所述第四场效应晶体管为N型第二类场效应晶体管；

所述第一场效应晶体管的源极和所述第二场效应晶体管的源极电连接并与所述电源端电连接，所述第一场效应晶体管的漏极和所述第二场效应晶体管的漏极电连接并与所述第三场效应晶体管的漏极电连接，所述第三场效应晶体管的源极与所述第四场效应晶体管的漏极电连接，所述第四场效应晶体管的源极与所述地端电连接；

所述第一场效应晶体管的栅极和所述第三场效应晶体管的栅极电连接，并作为所述逻辑门电路的第一输入端，所述第二场效应晶体管的栅极和所述第四场效应晶体管的栅极电连接，并作为所述逻辑门电路的第二输入端，所述第一场效应晶体管的漏极和所述第二场效应晶体管的漏极作为所述逻辑门电路的输出端。

3.根据权利要求1所述的逻辑门电路，其特征在于，所述上拉电路包括第五场效应晶体管、第六场效应晶体管和第七场效应晶体管，其中所述第五场效应晶体管、所述第六场效应晶体管和所述第七场效应晶体管为P型第一类场效应晶体管；所述下拉电路包括第八场效应晶体管、第九场效应晶体管和第十场效应晶体管，其中所述第八场效应晶体管、所述第九场效应晶体管和所述第十场效应晶体管为N型第二类场效应晶体管；

所述第五场效应晶体管的源极、所述第六场效应晶体管的源极和所述第七场效应晶体管的源极电连接并与所述电源端电连接，所述第五场效应晶体管的漏极、所述第六场效应晶体管的漏极和所述第七场效应晶体管的漏极电连接并与所述第八场效应晶体管的漏极电连接，所述第八场效应晶体管的源极与所述第九场效应晶体管的漏极电连接，所述第九场效应晶体管的源极与所述第十场效应晶体管的漏极电连接，所述第十场效应晶体管的源极与地端电连接；

所述第五场效应晶体管的栅极和所述第八场效应晶体管的栅极电连接，并作为所述逻辑门电路的第一输入端，所述第六场效应晶体管的栅极和所述第九场效应晶体管的栅极电连接，并作为所述逻辑门电路的第二输入端，所述第七场效应晶体管的栅极和所述第十场效应晶体管的栅极电连接，并作为所述逻辑门电路的第三输入端，所述第五场效应晶体管的漏极、所述第六场效应晶体管的漏极和所述第七场效应晶体管的漏极作为所述逻辑门电路的输出端。

4.根据权利要求1至3任一项所述的逻辑门电路，其特征在于，

当所述N个输入端中至少一个输入端的输入信号为低电平信号时，所述N个P型第一类场效应晶体管中至少一个第一类场效应晶体管导通，所述N个N型第二类场效应晶体管中至少一个第二类场效应晶体管断开，所述输出端的输出信号为高电平信号；

当所述N个输入端中所有输入端的输入信号为高电平信号时，所述N个P型第一类场效应晶体管全部断开，所述N个N型第二类场效应晶体管全部导通，所述输出端的输出信号为低电平信号。

5.根据权利要求1至4任一项所述的逻辑门电路，其特征在于，所述逻辑门电路还包括反相电路，其中：

所述反相电路的输入端与所述N个P型第一类场效应晶体管的漏极电连接，所述反相电路的输出端作为所述逻辑门电路的输出端。

6.一种逻辑门电路，其特征在于，包括：上拉电路和下拉电路；

所述上拉电路包括串联的N个P型第二类场效应晶体管，所述N个P型第二类场效应晶体管的相邻的两个第二类场效应晶体管中，其中一个第二类场效应晶体管的源极与另一个第二类场效应晶体管的漏极电连接；所述下拉电路包括并联的N个N型第一类场效应晶体管，其中，所述N个N型第一类场效应晶体管的源极电连接并且所述N个N型第一类场效应晶体管的源极与地端电连接，所述N个N型第一类场效应晶体管的漏极电连接；所述上拉电路的两端中为漏极的一端与所述N个N型第一类场效应晶体管的漏极电连接，所述上拉电路的两端中为源极的一端与电源端电连接；所述第一类场效应晶体管包括隧穿场效应晶体管，所述第二类场效应晶体管包括金属-氧化物-半导体场效应晶体管或者鳍式场效应晶体管；N大于1；

其中，所述N个N型第一类场效应晶体管的栅极与所述N个P型第二类场效应晶体管的栅极一一电连接，并作为所述逻辑门电路的N个输入端，所述N个N型第一类场效应晶体管的漏极作为所述逻辑门电路的输出端。

7.根据权利要求6所述的逻辑门电路，其特征在于，所述下拉电路包括第十一场效应晶体管和第十二场效应晶体管，其中所述第十一场效应晶体管和所述第十二场效应晶体管为N型第一类场效应晶体管；所述上拉电路包括第十三场效应晶体管和第十四场效应晶体管，其中所述第十三场效应晶体管和所述第十四场效应晶体管为P型第二类场效应晶体管；

所述第十一场效应晶体管的源极和所述第十二场效应晶体管的源极电连接并与所述地端电连接，所述第十一场效应晶体管的漏极和所述第十二场效应晶体管的漏极电连接并与所述第十三场效应晶体管的漏极电连接，所述第十三场效应晶体管的源极与所述第十四场效应晶体管的漏极电连接，所述第十四场效应晶体管的源极与所述电源端电连接；

所述第十一场效应晶体管的栅极和所述第十三场效应晶体管的栅极电连接，并作为所述逻辑门电路的第一输入端，所述第十二场效应晶体管的栅极和所述第十四场效应晶体管的栅极电连接，并作为所述逻辑门电路的第二输入端，所述第十一场效应晶体管的漏极和所述第十二场效应晶体管的漏极作为所述逻辑门电路的输出端。

8.根据权利要求6所述的逻辑门电路，其特征在于，所述下拉电路包括第十五场效应晶体管、第十六场效应晶体管和第十七场效应晶体管，其中所述第十五场效应晶体管、所述第十六场效应晶体管和所述第十七场效应晶体管为N型第一类场效应晶体管；所述上拉电路包括第十八场效应晶体管、第十九场效应晶体管和第二十场效应晶体管，其中所述第十八场效应晶体管、所述第十九场效应晶体管和所述第二十场效应晶体管为P型第二类场效应晶体管；

所述第十五场效应晶体管的源极、所述第十六场效应晶体管的源极和所述第十七场效应晶体管的源极电连接并与所述地端电连接，所述第十五场效应晶体管的漏极、所述第十六场效应晶体管的漏极和所述第十七场效应晶体管的漏极电连接并与所述第十八场效应晶体管的漏极电连接，所述第十八场效应晶体管的源极与所述第十九场效应晶体管的漏极电连接，所述第十九场效应晶体管的源极与所述第二十场效应晶体管的漏极电连接，所述第二十场效应晶体管的源极与所述电源端电连接；

所述第十五场效应晶体管的栅极和所述第十八场效应晶体管的栅极电连接，并作为所述逻辑门电路的第一输入端，所述第十六场效应晶体管的栅极和所述第十九场效应晶体管的栅极电连接，并作为所述逻辑门电路的第二输入端，所述第十七场效应晶体管的栅极和所述第二十场效应晶体管的栅极电连接，并作为所述逻辑门电路的第三输入端，所述第十五场效应晶体管的漏极、所述第十六场效应晶体管的漏极和所述第十七场效应晶体管的漏极作为所述逻辑门电路的输出端。

9.根据权利要求6至8任一项所述的逻辑门电路，其特征在于，当所述N个输入端中至少一个输入端的输入信号为高电平信号时，所述N个P型第二类场效应晶体管中至少一个第二类场效应晶体管断开，所述N个N型第一类场效应晶体管中至少一个第一类场效应晶体管导通，所述输出端的输出信号为低电平信号；

当所述N个输入端中所有输入端的输入信号为低电平信号，所述N个P型第二类场效应晶体管全部导通，所述N个N型第一类场效应晶体管全部断开，所述输出端的输出信号为高电平信号。

10.根据权利要求6至9任一项所述的逻辑门电路，其特征在于，所述逻辑门电路还包括反相电路，其中：

所述反相电路的输入端与所述N个N型第一类场效应晶体管的漏极电连接，所述反相电路的输出端作为所述逻辑门电路的输出端。

11.一种集成电路，包括如权利要求1至10任一项所述的逻辑门电路。