CN1898870A - 电平转换电路及具有该电平转换电路的半导体集成电路 - Google Patents

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Abstract

在电平转换电路中，具有接收一对互补的输入信号的2个Nch晶体管Tn1、Tn2，和栅极端子相互交叉耦合(cross couple)连接的2个Pch晶体管Tp1、Tp2。在该电平转换电路中，用电阻Tp3连接上述2个Nch晶体管Tn1、Tn2的漏极，即互相反相地动作的节点A、B。该电阻Tp3由Pch晶体管构成，其栅极接地，处于常合的状态。例如，当Nch晶体管Tn1导通而晶体管Tn2截止时，电流开始从高电位侧的节点A通过电阻Tp3流向低电位侧的节点B，低电位侧的节点B的电位上升。因此，与仅Pch晶体管Tp2导通时相比，促进了该节点B的电位上升。因而，能够以较少的元件数使电平转换电路高速工作。

Description

电平转换电路及具有该电平转换电路的半导体集成电路
技术领域
本发明涉及具有不同电源电压的半导体集成电路中所需要的电平转换(level shift)电路。
背景技术
下面，说明以往的电平转换电路。
图5表示以往的电平转换电路。在图5中，BUF1是在低电源电压下工作的包括反相器(inverter)INV1、INV2的缓冲器，BUF2是在高电源电压下工作的包括反相器INV3、INV4的缓冲器；VDDH是高电压电源，VDDL是低电压电源；VSSH是针对高电压电源的接地(0V)，VSSL是针对低电压电源的接地(0V)；Tn1是第1N沟道(以下称作Nch)MOS晶体管，Tn2是第2N沟道(以下称作Nch)MOS晶体管；Tp1是第1P沟道(以下称作Pch)MOS晶体管，Tp2是第2P沟道(以下称作Pch)MOS晶体管；IN是输入信号端子，OUT是输出信号端子；A是连接上述Nch MOS晶体管Tn1的漏极、Pch MOS晶体管Tp1的漏极以及Pch MOS晶体管Tp2的栅极的节点，B是连接上述Nch MOS晶体管Tn2的漏极、Pch MOS晶体管Tp2的漏极以及Pch MOS晶体管Tp1的栅极的节点。
上述Nch MOS晶体管Tn1、Tn2的源极和Pch MOS晶体管Tp1、Tp2的源极，分别与低电压电源VSSH和高电压电源VDDH连接。IN是用于向上述缓冲器BUF1输入低电源电压的输入信号的输入端子，来自缓冲器BUF1的两个反相器INV1、INV2的反相和同相的输入信号IN，分别被输入到上述Nch MOS晶体管Tn1和Tn2的栅极。输出侧的缓冲器BUF2的输入侧与上述节点B连接，其输出侧与输出信号端子OUT连接。
至此，说明了以上那样构成的以往的电平转换电路，以下，就其工作情况进行说明。
当缓冲器BUF1的输入信号端子IN的输入信号IN从低电平变化成高电平时，从缓冲器BUF1的反相器INV1、INV2的输出，分别向Nch MOS晶体管Tn1、Tn2的栅极电压输入与输入信号IN反相和同相的信号。此时，栅极被施加了与输入信号反相的信号、即从高电平变化成低电平的信号的Nch MOS晶体管Tn2，导通电阻渐渐上升，Nch MOS晶体管Tn2的漏极-源极间的电压上升。几乎与此同时，栅极被施加了与输入信号IN同相的信号的Nch MOS晶体管Tn1导通，其导通电阻渐渐下降，Nch MOS晶体管Tn1的漏极-源极间的电压下降。
伴随于以上2个Nch MOS晶体管Tn1、Tn2的动作，Pch MOS晶体管Tp2的栅极电压下降，其漏极电压上升。由此，Pch MOS晶体管Tp1的栅极电压上升。最后，当输入给缓冲器BUF1的输入信号IN变成高电平时，Nch MOS晶体管Tn1的漏极-源极间完全导通，节点A变成0V。此外，Nch MOS晶体管Tn2的漏极-源极间完全不导通，并且Pch MOS晶体管Tp2的源极-漏极间导通，节点B的电压变得与高电源电压VDDH相等。此时，在高电源电压VDDH下工作的缓冲器BUF2，伴随于节点B的电压向高电源电压VDDH的转变，使从输出信号端子OUT输出的输出信号的电位变成高电源电压VDDH，再将该输出信号提供给未图示的高电源电压工作电路。
另一方面，当输入信号端子IN的输入信号从高电平变化成低电平时，从缓冲器BUF1的反相器INV1、INV2的输出，分别向Nch MOS晶体管Tn1、Tn2的栅极输入与输入信号IN反相和同相的信号。此时，栅极被施加了与输入信号反相的信号、即从低电平变化成高电平的信号的Nch MOS晶体管Tn2导通，导通电阻渐渐下降，其漏极-源极间的电压下降。几乎与此同时，栅极被施加了与输入信号IN同相的信号的Nch MOS晶体管Tn1，导通电阻渐渐上升，其漏极-源极间的电压上升。
伴随于以上2个Nch MOS晶体管Tn1、Tn2的动作，Pch MOS晶体管Tp1的栅极电压下降，其漏极电压上升。由此，Pch MOS晶体管Tp2的栅极电压上升。最后，当输入给缓冲器BUF1的输入信号IN变成高电平时，Nch MOS晶体管Tn2的漏极-源极间完全导通，节点B的电压变成0V。此时，在高电源电压VDDH下工作的缓冲器BUF2，随着节点B的电压向0V转变，使从输出信号端子OUT输出的输出信号的电位变成0V，再将该输出信号提供给未图示的高电源电压工作电路。另一方面，Nch MOS晶体管Tn1的漏极-源极间完全不导通，并且，Pch MOS晶体管Tp1的源极-漏极间导通，节点A的电压变得与高电源电压VDDH相等。
这样，根据以往的电平转换电路，能够将从低电源电压工作电路输出的输出信号电平转换成高电源电压VDDH的信号，输入到高电源电压工作电路。
但是，在上述以往的结构中，存在如下课题：例如在向输入信号端子IN输入的输入信号从高电平变化成低电平时，Nch MOS晶体管Tn2的源极-漏极导通，由此，节点B的电位下降需要一步；进而，从该状态开始，Pch MOS晶体管Tp1的源极-漏极导通，节点A的电位从低电平变化成高电平又需要一步，即，Nch MOS晶体管Tn1、Tn2和Pch MOS晶体管Tp1、Tp2的各端子的电位状态发生变化，确定输出状态是高电平还是低电平需要两步，从而难以进行高速工作。
因此，以往作为谋求改善该问题的电平转换电路，有专利文献1所记载的电平转换电路。该电路如图6所示。在图6所示的电平转换电路中具有以下结构：添加Nch MOS晶体管Tn3、Tn4，使其分别与图5所示的电平转换电路的2个Pch MOS晶体管Tp1、Tp2并联连接，对这些Pch MOS晶体管Tp1、Tp2的各栅极，施以来自缓冲器BUF1的互补的输入信号。
根据上述结构，在图6的电平转换电路中，当来自在低电源电压下工作的缓冲器BUF1的互补输入信号反转时，通过1对Nch MOS晶体管Tn1、Tn2中的一者(例如Tn1)的导通动作，一者的节点A变成低电平，同时，通过所追加的2个Nch MOS晶体管Tn3、Tn4中的一者(Tn3)的导通动作，另一者的节点B变成高电源电压VDDH的高电平，从而使输出状态为高电平只需一步即可。
专利文献1：日本特开平5-332593号公报
发明内容
但是，在上述图6所示的以往的电平转换电路中，存在如下问题：由于添加高速工作所需要的2个Nch MOS晶体管Tn3、Tn4，造成面积增大。进而，存在如下问题：当将Nch MOS晶体管Tn3、Tn4的漏极直接与高电压电源VDDH连接时，因半导体元件制造工艺，要对这些Nch MOS晶体管Tn3、Tn4的背栅(back gate)和漏极施加高电源电压VDDH大小的反偏压，因而它们的可靠性下降。
进而，在上述以往的电平转换电路中，还存在这样的问题：由于与输入信号IN的频率无关地，必须使为高速化而添加的上述2个Nch MOS晶体管Tn3、Tn4工作，因此，在因输入信号IN为低频而不需要高速电平转换工作时，Nch MOS晶体管Tn3、Tn4进行不必要的动作，导致消耗功率增大。
本发明着眼于上述技术课题，其第1目的在于，在用比以往更少的元件数、且高度确保该元件的可靠性的同时，谋求电平转换电路的工作的高速化。
此外，本发明的第2目的在于，在上述第1目的的基础上，在低速电平转换工作就已足够的情况下，使添加的元件的动作停止，以谋求低消耗功率化。
为了实现上述第1目的，在本发明中，采用在图4所示的以往的电平转换电路中用电阻连接2个节点A、B的结构。
此外，在本发明中，为了实现上述第2目的，采用由常合状态的1个晶体管构成上述另行添加的电阻，并根据需要对该晶体管进行截止控制的结构。
具体而言，本发明提供一种电平转换电路，其特征在于：包括源极与高电压电源连接的第1和第2P沟道晶体管，以及源极与接地连接的第1和第2N沟道晶体管；与来自低电源电压工作电路的输入信号同相位和反相位的互补的输入信号，分别连接到上述第1和第2N沟道晶体管的栅极；上述第1N沟道晶体管的漏极，与上述第1P沟道晶体管的漏极和上述第2P沟道晶体管的栅极连接，上述第2N沟道晶体管的漏极，与上述第2P沟道晶体管的漏极和上述第1P沟道晶体管的栅极连接；还具有连接上述第1N沟道晶体管的漏极和上述第2N沟道晶体管的漏极的电阻；上述第2N沟道晶体管的漏极，成为对高电源电压工作电路的输出端子。
本发明的上述电平转换电路的特征在于：上述电阻由P沟道晶体管构成，该P沟道晶体管的栅极与接地连接，源极与上述第1N沟道晶体管的漏极连接，漏极与上述第2N沟道晶体管的漏极连接，成为常合的状态。
本发明的上述电平转换电路的特征在于：上述电阻由N沟道晶体管构成，该N沟道晶体管的栅极与高电压电源连接，源极与上述第1N沟道晶体管的漏极连接，漏极与上述第2N沟道晶体管的漏极连接，成为常合的状态。
本发明的上述电平转换电路的特征在于：上述电阻由P沟道晶体管构成，该P沟道晶体管的栅极被输入导通/截止动作切换信号，源极与上述第1N沟道晶体管的漏极连接，漏极与上述第2N沟道晶体管的漏极连接。
本发明的上述电平转换电路的特征在于：上述电阻由N沟道晶体管构成，该N沟道晶体管的栅极被输入导通/截止动作切换信号，源极与上述第1N沟道晶体管的漏极连接，漏极与上述第2N沟道晶体管的漏极连接。
本发明的上述电平转换电路的特征在于：上述导通/截止动作切换信号，是从外部输入的动作模式切换信号。
本发明的上述电平转换电路的特征在于：上述第1和第2N沟道晶体管的两个漏极，成为对上述高电源电压工作电路的差动输出端子。
本发明的半导体集成电路的特征在于：具有上述电平转换电路。
由此，在本发明中，当输入了高速信号时，该输入信号反转后，电流从高电位侧的节点通过电阻提供给低电位侧的节点、和高电位侧的节点A、B中要变成高电位侧的低电位侧的节点，因此，该低电位侧的节点的电位迅速上升，变成高电位。因此，可以谋求低电位侧的节点迅速变化成高电位。并且，由于另行添加的电阻由单个元件的电阻构成，其中，所述电阻是由1个晶体管构成的，因此，与图5所示的以往例相比，可以减少1个元件数。并且，当上述电阻由1个晶体管构成时，不在其背栅和漏极之间施加高电源电压大小的反偏压，因此，可以高度确保可靠性。
特别是，在本发明中，当输入低速输入信号时，对构成电阻的1个晶体管进行截止(非导通)控制，高速动作停止，因此，可以节省该另行添加的晶体管(电阻)的不必要的功率消耗。
如以上说明的那样，根据本发明的电平转换电路和半导体集成电路，能够仅用1个元件并且防止在该元件上施加高电源电压，高度确保其可靠性，并且电流从高电位侧的节点通过电阻提供给要变成高电位侧的低电位侧的节点，由此来谋求电平转换电路的高速化。
特别是，根据本发明的电平转换电路，能够在输入低速输入信号时，使另行添加的晶体管(电阻)截止动作，以谋求减少其不必要的功率消耗。
附图说明
图1是表示本发明的实施例1的电平转换电路的图。
图2是表示本发明的实施例2的电平转换电路的图。
图3是表示本发明的实施例3的电平转换电路的图。
图4是表示本发明的实施例4的电平转换电路的图。
图5是表示以往的电平转换电路的图。
图6是表示将图5的电平转换电路改良后的以往的电平转换电路的图。
具体实施方式
以下，基于附图详细说明本发明的实施例的电平转换电路。
<实施例1>
图1是表示本发明的实施例1的电平转换电路的结构图。
在图1中，BUF1是在低电源电压VDDL和针对该电压的接地(0V)VSSL下工作的、包括反相器INV1、INV2的输入侧的缓冲器；BUF2是在高电源电压VDDH下工作的、包括反相器INV3、INV4的输出侧的缓冲器。这些缓冲器BUF1、BUF2的电路结构只要具有缓冲功能即可，不必是连接了多级反相器的电路。
此外，在图1中，Tn1、Tn2是第1、第2Nch MOS晶体管。其源极与针对上述高电压电源VSSH的接地(0V)VSSH连接。Tp1、Tp2是第1、第2P沟道Pch MOS晶体管，其源极与上述高电压电源VDDH连接。IN是用于向输入侧的缓冲器BUF1输入低电源电压的输入信号的输入端子(以下，输入信号也用同一标号IN表示)，从未图示的低电源电压工作电路提供输入信号IN。
上述输入侧的缓冲器BUF1的前级反相器INV1的输出、即与输入信号IN反相的信号，被输入到上述第2Nch MOS晶体管Tn2的栅极；后级反相器INV2的输出、即与输入信号IN同相的信号，被输入到上述第1Nch MOS晶体管Tn1的栅极。
进而，上述Nch MOS晶体管Tn1的漏极，与上述Pch MOS晶体管Tp1的漏极连接，设该连接点为节点A。上述节点A与上述PchMOS晶体管Tp2的栅极连接。同样地，上述Nch MOS晶体管Tn2的漏极，与上述Pch MOS晶体管Tp2的漏极连接，设该连接点为节点B。该节点B与上述Pch MOS晶体管Tp1的栅极连接。
上述缓冲器BUF2的前级反相器INV3与上述节点B连接，而来自后级反相器INV4的作为高电源电压VDDH的输出信号，从输出端子OUT(以下，输出信号也用OUT表示)向外部输出。
并且，上述2个节点A、B，通过作为电阻的Pch MOS晶体管Tp3连接。具体而言，该Pch MOS晶体管(电阻)Tp3的源极与节点A连接，其漏极与节点B连接，其栅极与高电压电源VSSH连接，始终为导通动作。
以下，说明本电平转换电路的动作。
当输入信号端子IN的输入信号从低电平变化成高电平时，在作为低电源电压工作电路的缓冲器BUF1中，从2个反相器INV1、INV2分别向Nch MOS晶体管Tn1、Tn2的栅极电压输入与上述输入信号反相和同相的信号。此时，栅极被施加了与输入信号IN反相的信号、即从高电平变化成低电平的信号的Nch MOS晶体管Tn2，导通电阻渐渐增大，该Nch MOS晶体管Tn2的漏极-源极间电压上升，节点B的电平开始变高。几乎与此同时，栅极被施加了与输入信号IN同相的信号的Nch MOS晶体管Tn1开始导通，电流开始从节点A通过该Nch MOS晶体管Tn1流向接地VSSH，该Nch MOS晶体管Tn1的导通电阻渐渐下降后，Nch MOS晶体管Tn1的漏极-源极间的电压下降，节点A的电平变低。
进而，随着上述节点A向低电平转变，Pch MOS晶体管Tp2的栅极电压下降，开始导通动作，Pch MOS晶体管Tp2的漏极电压、即节点B的电平上升。在此，在该向高电平侧转变的节点B，其电平在输入信号IN变化前处于低电平，而向低电平侧转变的节点A的电平，在输入信号IN变化前处于高电平，因此，与上述Pch MOS晶体管Tp2开始导通动作的同时或在其之前，电流从高电平侧的节点A通过电阻(Pch MOS晶体管)Tp3流入低电平侧的节点B，由此，促进向高电平侧转变的节点B的电位上升。
在上述向高电平侧转变的节点B，通过其电位上升的促进，至超过高电源电压工作的输出侧的缓冲器BUF2的前反相器INV3的临界(threshold)电压的时间被缩短，来自缓冲器BUF2的输出端子OUT的输出信号提早变成高电源电压VDDH。另一方面，随着上述节点B的电位上升，Pch MOS晶体管Tp1的栅极电压上升，开始截止，难于提供高电源电压VDDH，节点A的电平继续下降。在此，虽然向高电平侧转变的节点B处于从高电压电源VDDH通过PchMOS晶体管Tp2、电阻(Pch MOS晶体管)Tp3以及Nch MOS晶体管Tn1直至接地的接地路径的中途，但由于位于电阻(Pch MOS晶体管)Tp3的上游侧，因而只要适当设定该电阻Tp3电阻值，就能够防止在转变成高电平侧的节点B的电位电平一旦超过了输出侧的缓冲器BUF2的前级反相器INV3的临界电压后，就下降到该临界电压以下的情况。
另一方面，对于与上述情况相反、输入信号端子IN的输入信号从高电平变化成低电平时的动作，进行与上述动作相反的动作。即，栅极被施加了与输入信号IN反相的信号、即从低电平变化成高电平的信号的Nch MOS晶体管Tn2开始导通，电流开始从节点B通过该Nch MOS晶体管Tn2流向接地VSSH，该Nch MOS晶体管Tn2的导通电阻渐渐下降后，Nch MOS晶体管Tn2的漏极-源极间的电压下降，节点B的电平变低。几乎与此同时，栅极被施加了与输入信号IN同相的信号的另一个Nch MOS晶体管Tn1，导通电阻渐渐增大，该NchMOS晶体管Tn1的漏极-源极间电压上升，节点A的电平开始变高。
进而，随着上述节点B向低电平转变，Pch MOS晶体管Tp1的栅极电压下降，开始导通动作，Pch MOS晶体管Tp1的栅极电压、即节点A的电平上升。在此，在该向高电平侧转变的节点A，其电平在输入信号IN变化前处于低电平，而向低电平侧转变的节点B的电平，在输入信号IN变化前处于高电平，因此，与上述Pch MOS晶体管Tp1开始导通动作同时或在其之前，电流从高电平侧的节点B通过电阻(Pch MOS晶体管)Tp3流入低电平侧的节点A，由此，促进向高电平侧转变的节点A的电位上升。
通过上述向高电平侧转变的节点A的电位上升的促进，Pch MOS晶体管Tp2的栅极电压迅速上升，提早开始截止，高电源电压VDDH的供给变得困难，促进节点B的电平下降。结果，至该节点B的电平低于高电源电压工作的缓冲器BUF2的前级反相器INV3的临界电压的时间被缩短，来自缓冲器BUF2的输出端子OUT的输出信号提早变成接地电压VDDL。
在图1所示的本实施例的电平转换电路中，位于高电平侧的节点A或节点B，其电位由处于导通状态的3个串联连接的晶体管(Tp1、Tp3及Tn2)、(Tp2、Tp3及Tn1)的电阻分割来确定，不会变成高电源电压VDDH，因此，在另行添加的晶体管Tp3中，不用像以往那样对背栅和漏极施加高电源电压大小的反偏压，能够良好地确保可靠性。
<实施例2>
接着，说明本发明的实施例2的电平转换电路。
图2表示本实施例2的电平转换电路的结构。图2所示的电平转换电路与图1的电平转换电路的不同点在于，在图1中构成电阻的晶体管是Pch MOS晶体管Tp3，而在本实施例中，是由Nch MOS晶体管Tn3构成。具体而言，该Nch MOS晶体管(电阻)Tn3的源极与节点A连接，其漏极与节点B连接，其栅极与高电压电源VDDH连接，始终为导通动作。
因此，在本实施例中，也具有与上述实施例1相同的作用效果。
<实施例3>
接着，说明本发明的实施例3的电平转换电路。
图3表示本实施例3的电平转换电路的结构。图3所示的电平转换电路使输出信号为差动输出信号，与图1的电平转换电路的不同点在于，相对于图1的电平转换电路，进一步配置了输出侧的缓冲器BUF3。
上述输出侧的缓冲器BUF3，包括在高电源电压VDDH及与之对应的低电源电压VSSH下工作的2个反相器INV5、INV6，前级反相器INV5与节点A连接。输出侧的两个缓冲器BUF2和BUF3的输出侧，分别连接于输出与输入信号IN同相的信号的输出端子OUTP、和输出与输入信号IN反相的信号的输出端子OUTN，由这两个输出端子OUTP、OUTN构成一对差动输出端子。
在本实施例中，示出了相对于图1的电平转换电路设置了一对差动输出端子OUTP、OUTN的例子，当然，同样适用于图2所示的电平转换电路。
<实施例4>
图4表示本发明的实施例4的电平转换电路。
图4所示的电平转换电路的结构，与图1所示的电平转换电路的结构大体相同，不同点在于，在连接2个节点A、B的Pch MOS晶体管Tp4的栅极，输入待机模式信号Stb作为导通/截止动作切换信号。该待机模式信号(动作模式切换信号)Stb，在从输入端子IN输入高频的高速信号的通常动作模式时，为低电平VSSH，使另行添加的Pch MOS晶体管(电阻)Tp4总为导通状态，而在从输入端子IN输入低频的低速信号的待机模式下，变成高电平VDDH，使PchMOS晶体管(电阻)Tp4总为截止状态。该待机模式信号Stb，由具有本电平转换电路的LSI(半导体集成电路)提供。
因此，在本实施例中成为以下状况：在待机模式下，从输入端子IN输入低频的低速信号，电平转换电路的电平转换工作不必为高速，为通常速度即可。在该状况下，输入高电平VDDH的待机模式信号Stb，使Pch MOS晶体管(电阻)Tp4总为截止状态，因此，通过来自高电平侧的节点的电流供给而促进向高电平转变的节点的电位上升的动作被中止，本电平转换电路进行通常速度的电平转换工作。因此，在待机模式下，没有像以往那样的不必要的动作，与以往相比可以谋求低消耗功率化。
在本实施例中，向Pch MOS晶体管(电阻)Tp4输入待机模式信号Stb，但也可以是睡眠模式信号等。此外，在本实施例中，对图1的电平转换电路进行了变形，但除此之外，当然也可以对图2和图3的电平转换电路进行变形。此时，通过Nch MOS晶体管(电阻)Tn2，在待机模式时，输入低电平VSSL的待机模式信号Stb即可。
以上，用图1～图4说明了本发明的电平转换电路，但本发明还包括具备这样的电平转换电路、低电源电压工作电路、高电源电压工作电路，将从该低电源电压工作电路输出的输出信号电平转换成高电源电压VDDH，再输出到上述高电源电压工作电路的半导体集成电路。
(工业可利用性)
本发明仅添加1个电阻就能够良好地确保该电阻的可靠性，并进行高速的电平转换动作，因此，作为当在具有不同电源电压的多个电路单元间传送信号时，将低电压的信号高速地电平转换成高电压的信号的小型电平转换电路、以及具有这样的电平转换电路和上述多个电路单元的半导体集成电路，是有用的。

Claims (8)

1.一种电平转换电路，其特征在于：
包括源极与高电压电源连接的第1和第2P沟道晶体管，以及源极与接地连接的第1和第2N沟道晶体管；
与来自低电源电压工作电路的输入信号同相位和反相位的互补的输入信号，分别连接到上述第1和第2N沟道晶体管的栅极；
上述第1N沟道晶体管的漏极，与上述第1P沟道晶体管的漏极和上述第2P沟道晶体管的栅极连接，
上述第2N沟道晶体管的漏极，与上述第2P沟道晶体管的漏极和上述第1P沟道晶体管的栅极连接；
还具有连接上述第1N沟道晶体管的漏极和上述第2N沟道晶体管的漏极的电阻；
上述第2N沟道晶体管的漏极，成为对高电源电压工作电路的输出端子。
2.根据权利要求1所述的电平转换电路，其特征在于：
上述电阻由P沟道晶体管构成，
该P沟道晶体管的栅极与接地连接，源极与上述第1N沟道晶体管的漏极连接，漏极与上述第2N沟道晶体管的漏极连接，成为常合的状态。
3.根据权利要求1所述的电平转换电路，其特征在于：
上述电阻由N沟道晶体管构成，
该N沟道晶体管的栅极与高电压电源连接，源极与上述第1N沟道晶体管的漏极连接，漏极与上述第2N沟道晶体管的漏极连接，成为常合的状态。
4.根据权利要求1所述的电平转换电路，其特征在于：
上述电阻由P沟道晶体管构成，
该P沟道晶体管的栅极被输入导通/截止动作切换信号，源极与上述第1N沟道晶体管的漏极连接，漏极与上述第2N沟道晶体管的漏极连接。
5.根据权利要求1所述的电平转换电路，其特征在于：
上述电阻由N沟道晶体管构成，
该N沟道晶体管的栅极被输入导通/截止动作切换信号，源极与上述第1N沟道晶体管的漏极连接，漏极与上述第2N沟道晶体管的漏极连接。
6.根据权利要求4或5所述的电平转换电路，其特征在于：
上述导通/截止动作切换信号，是从外部输入的动作模式切换信号。
7.根据权利要求1～6的任一项所述的电平转换电路，其特征在于：
上述第1和第2N沟道晶体管的两个漏极，成为对上述高电源电压工作电路的差动输出端子。
8.一种半导体集成电路，其特征在于：
具有上述权利要求1～7的任意一项所述的电平转换电路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102859877A (zh) * 2010-05-24 2013-01-02 松下电器产业株式会社 电平位移器及包括该电平位移器的半导体集成电路

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006295322A (ja) * 2005-04-06 2006-10-26 Nec Electronics Corp レベルシフタ回路
US8324933B2 (en) * 2011-02-18 2012-12-04 International Business Machines Corporation Implementing dual speed level shifter with automatic mode control
CN113223577B (zh) * 2012-12-27 2024-07-12 英特尔公司 用于降低动态功率和峰值电流的sram位线和写入辅助装置与方法及双输入电平移位器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05300001A (ja) * 1992-04-23 1993-11-12 Oki Electric Ind Co Ltd レベルシフト回路
JP3477448B2 (ja) * 2000-02-10 2003-12-10 松下電器産業株式会社 レベルシフト回路
US6445210B2 (en) * 2000-02-10 2002-09-03 Matsushita Electric Industrial Co., Ltd. Level shifter
JP3579633B2 (ja) * 2000-05-19 2004-10-20 株式会社ルネサステクノロジ 半導体集積回路
JP4414560B2 (ja) * 2000-05-23 2010-02-10 新日本無線株式会社 センスアンプ
US6414534B1 (en) * 2001-02-20 2002-07-02 Taiwan Semiconductor Manufacturing Company Level shifter for ultra-deep submicron CMOS designs
JP3563370B2 (ja) * 2001-06-08 2004-09-08 Ｎｅｃマイクロシステム株式会社 信号生成回路
JP4327411B2 (ja) * 2001-08-31 2009-09-09 株式会社ルネサステクノロジ 半導体装置
JP4680448B2 (ja) * 2001-09-04 2011-05-11 ルネサスエレクトロニクス株式会社 高速サンプリングレシーバー
US6777992B2 (en) * 2002-04-04 2004-08-17 The Regents Of The University Of Michigan Low-power CMOS flip-flop

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102859877A (zh) * 2010-05-24 2013-01-02 松下电器产业株式会社 电平位移器及包括该电平位移器的半导体集成电路
CN102859877B (zh) * 2010-05-24 2015-01-07 松下电器产业株式会社 电平位移器及包括该电平位移器的半导体集成电路

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