KR100715415B1 - 구동 회로 - Google Patents

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KR100715415B1
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요시따까 오나야
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산요덴키가부시키가이샤
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Abstract

구동 회로의 출력단의 인버터가 스위칭할 때에, 플러스 승압 챠지 펌프 회로(12)가 출력하는 양의 고전원 전위 VH가 이상하게 저하하는 것을 방지한다. 인버터 INV2의 출력 전압을 출력 트랜지스터 제어용의 인버터 INV4의 입력 단자에 인가하고, 인버터 INV4의 출력 전압을 출력단의 인버터 INV6의 N 채널형 MOS 트랜지스터(18)의 게이트에 인가하였다. 인버터 INV4는 P 채널형 MOS 트랜지스터(25), 제1 저항 R1, N 채널형 MOS 트랜지스터(26)를, 양의 고전원 전위 VH와 음의 고전원 전위 VL 사이에 접속하여 이루어지고, 제1 저항 R1과 N 채널형 MOS 트랜지스터(26)의 접속점을 이 인버터 INV4의 출력 단자로 한다.
구동 회로, Y인버터, 트랜지스터, 출력 전압, 출력 단자

Description

구동 회로{DRIVING CIRCUIT}
도 1은 본 발명의 실시예에 따른 구동 회로의 회로도.
도 2는 본 발명의 실시예에 따른 구동 회로의 시뮬레이션 결과를 나타내는 도면.
도 3은 종래예에 따른 구동 회로의 회로도.
도 4는 종래에 따른 구동 회로의 동작 파형도.
도 5는 구동 회로의 출력단의 인버터 INV3의 구조를 도시하는 단면도.
도 6은 종래에 따른 구동 회로의 시뮬레이션 결과를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10, 15, 17, 25, 27 : P 채널형 MOS 트랜지스터
11, 16, 18, 26, 28 : N 채널형 MOS 트랜지스터
R1 : 제1 저항
R2 : 제2 저항
12 : 플러스 승압 챠지 펌프 회로
13 : 마이너스 승압 챠지 펌프 회로
[특허 문헌1] 일본 특개2001-231249호 공보
본 발명은, 구동 회로에 관한 것으로, 예를 들면 CCD 카메라 제어용에 이용되는 구동 회로에 관한 것이다
종래, 휴대 전화 등의 휴대용 정보 기기에 탑재되는 CCD(Charge Coupled Device)를 촬상 소자로서 이용한 CCD 카메라를 제어하기 위한 구동 회로로서, 그 사양 상, 고전압 출력이 가능한 구동 회로가 필요하게 되어 있다. 도 3은, 그와 같은 구동 회로의 회로도이다.
INV1은 입력단의 인버터로서, P 채널형 MOS 트랜지스터(10) 및 N 채널형 MOS 트랜지스터(11)가 저전원 전위 Vdd(예를 들면, +3 V)와 접지 전위 0 V) 사이에 직렬 접속되어 구성되어 있다. 참조 부호 12는 저전원 전위 Vdd에 기초하여, 양의 고전원 전위 VH(예를 들면, +15 V)를 생성하는 플러스 승압 챠지 펌프 회로이고, 참조 부호 13은 음의 고전원 전위 VL(예를 들면, -7.5 V)을 생성하는 마이너스 승압 챠지 펌프 회로이다.
인버터 INV1의 입력 단자에는 CCD 제어 전압 VIN이 인가되어 있고, 인버터 INV1의 출력 전압은 다음 단의 레벨 시프트 회로(14)를 통하여, 그 고레벨이 VH, 그 저레벨이 VL로 되도록 레벨 시프트된다.
레벨 시프트 회로(14)의 출력 전압은, P 채널형 MOS 트랜지스터(15) 및 N 채널형 MOS 트랜지스터(16)로 이루어지는 인버터 INV2의 입력 단자에 인가되고, 인버 터 INV2의 출력 전압은 또한, P 채널형 MOS 트랜지스터(17) 및 N 채널형 MOS 트랜지스터(18)로 이루어지는, 출력단의 인버터 INV3의 입력 단자에 인가된다.
또한, 인버터 INV2, INV3의 고전위측 전원으로서 양의 고전원 전위 VH가 공급되고, 저전위측 전원으로서 음의 고전원 전위 VL 공급되어 있다. 출력단의 인버터 INV3의 출력 단자(19)와 음의 고전원 전위 VL 사이에는, IC의 외부의 외부 배선(20, 21)을 통하여, IC에 외부 부착된 출력 컨덴서 C가 접속되어 있다. 외부 배선(20, 21)은 각각 기생 인덕턴스 L1, L2를 갖고 있다. 또한, 플러스 승압 챠지 펌프 회로(12) 및 마이너스 승압 챠지 펌프 회로(13)에 대해서는, 특허 문헌1에 기재되어 있다.
그러나, 전술한 구동 회로에서는, 도 4에 도시한 바와 같이 출력단의 인버터 INV3의 출력 전압 Vout이 고레벨로부터 저레벨로 변화한 후, 플러스 승압 챠지 펌프 회로(12)의 출력 전위인 양의 고전원 전위 VH가 이상하게 떨어진다고 하는 현상이 발생하였다. 이 이상 현상은 출력 컨덴서 C의 값이 500 ㎊에서는 발생하지 않지만, 출력 컨덴서 C의 값이 CCD 카메라 제어용으로서 그 사양 상 필요하게 되는 1000 ㎊라는 큰 값으로 되면 발생하는 것을 알았다.
이러한 이상 현상이 발생하면, 양의 고전원 전위 VH를 전원 전위로서 이용하고 있는 IC 내의 다른 회로의 동작이 불안정하게 되거나, 오동작을 발생한다고 하는 문제가 있었다.
따라서, 본 발명자는 이 이상 현상의 원인을 규명하고, 본 발명의 구동 회로를 개발하기에 이르렀다. 우선, 그 원인 규명에 대하여 설명한다. 도 5는 구동 회로의 출력단의 인버터 INV3을 구성하고 있는 P 채널형 MOS 트랜지스터(17)와 N 채널형 MOS 트랜지스터(18)의 구조를 도시하는 단면도이다.
P 채널형 MOS 트랜지스터(17)는, P형 반도체 기판(50)의 표면에 형성된 제1 N 웰(51) 내에 형성되고, N 채널형 MOS 트랜지스터(18)는 P형 반도체 기판(50)의 표면에, 상기 제1 N 웰(51)과 인접하여 형성된 제2 N 웰(52) 내에 형성된 P 웰(53) 내에 형성되어 있다. 또한, 제1 및 제2 N 웰(51, 52)의 전위는, 각각 제1 n형층(54), 제2 n형층(55)에 의해 양의 고전원 전위 VH(+15 V)로 설정되고, P 웰(53)은 p형층(56)에 의해 음의 고전원 전위 VL(-7.5 V)로 설정되어 있다.
도 3, 도 5에 도시한 구동 회로에 기초하여, 출력 전압 Vout이 고레벨로부터 저레벨로 변화할 때의 시뮬레이션을 행한 결과를 도 6에 도시한다. 도 6의 (a), 도 6의 (b)에서, 종축은 Vout를 나타내고, 횡축은 시간을 나타내고 있다. 도 6의 (b)는, 도 6의 (a)의 부분 확대도이다. 이 시뮬레이션 결과로부터 분명히 알 수 있듯이, 출력 컨덴서 C가 1000 ㎊인 경우에는 500 ㎊인 경우에 비하여 출력 전압 Vout의 링잉이 크다.
특히, 출력 컨덴서 C가 500 ㎊인 경우에는, 출력 전압 Vout이 음의 고전원 전위 VL(-7.5 V) 이하로 오버슈트하는 기간은 40 ㎱(나노초) 정도이지만, 출력 컨덴서 C가 1000 ㎊인 경우에는, 출력 전압 Vout이 음의 고전원 전위 VL(-7.5 V) 이하로 오버슈트하는 기간은 60 ㎱(나노초) 정도로 길다. 또한, 시뮬레이션 상, 기 생 인덕턴스 L1, L2의 합성 인덕턴스 값은 200 nH(나노 헨리)로 하였다.
이 오버슈트 기간은, 도 5의 P 웰(53)과 N 채널형 MOS 트랜지스터(18)의 n형 드레인층(57)으로 구성되는 기생 다이오드가 온하는 기간에 상당하고 있다고 생각된다. 즉, 출력 컨덴서 C가 1000 ㎊인 경우에는 큰 오버슈트가 발생하기 때문에, 상기 기생 다이오드에 큰 전류가 흘러, 이것이 베이스 전류 IB로 되어, 기생 바이폴라 트랜지스터가 온한다.
이 기생 바이폴라 트랜지스터는, 도 5의 n형 드레인층(57)을 에미터로 하고, P 웰(53)을 베이스로 하고, 제2 N 웰(52)을 콜렉터로 하는 것이다. 이 기생 바이폴라 트랜지스터가 온하면, 양의 고전원 전위 VH(+15 V)로부터 제2 N 웰(52)을 통하여 콜렉터 전류 Ic가 흐른다. 이 콜렉터 전류 Ic가 흐름으로써, 플러스 승압 챠지 펌프 회로(12)가 출력하는 양의 고전원 전위 VH(+15 V)가 이상하게 저하한다고 생각되어진다.
따라서, 양의 고전원 전위 VH(+15 V)의 이상 저하의 원인은, 출력단의 인버터 INV3의 출력 전압 Vout가 출력 컨덴서 C와 외부 배선(20, 21)에 부수하는 기생 인덕턴스 L1, L2로 구성되는 LC 회로에 의해, 음의 고전원 전위 VL(-7.5 V) 이하로 오버슈트하는 것이다. 이 오버슈트를 저감시키기 위해서는, 출력 단자(19)에 상기 출력 컨덴서 C와 직렬로 출력 저항을 삽입하는 것을 생각할 수 있지만, 이것으로는 출력단의 인버터 INV3의 출력 임피던스가 증가하여, 회로 사양을 만족시키지 못한다.
따라서, 본 발명은, 도 1에 도시한 바와 같이 출력단의 인버터 INV6의 전단 의 인버터 INV4에 오버슈트를 제한하기 위한 제1 저항 R1을 설치한 것을 특징으로 하는 것이다. 이에 의해, 출력단의 인버터 INV6의 출력 임피던스가 증가되지 않고, 출력단의 인버터 INV6의 출력 전압 Vout이 음의 고전원 전위 VL(-7.5 V) 이하로 오버슈트하는 것이 제한되어, 전술한 바와 같은 기생 바이폴라 트랜지스터가 온하는 것이 방지된다.
<발명을 실시하기 위한 최량의 형태>
다음에 본 발명의 실시예에 따른 구동 회로에 대하여 도면을 참조하면서 설명한다. 도 1은 상기 구동 회로의 회로도이다. 도 1에서, 도 3(종래예의 회로)과 동일한 구성 부분에 대해서는 동일한 부호를 붙이고 설명을 생략한다. 또한, 출력단의 인버터 INV6를 구성하고 있는 P 채널형 MOS 트랜지스터(17)와 N 채널형 MOS 트랜지스터(18)의 구조는, 도 5에 도시한 단면 구조와 동일하다.
본 실시예의 구동 회로가, 종래예의 회로와 상이한 점은 인버터 INV2의 출력 전압을 출력단의 인버터 INV6의 제어용의 인버터 INV4, INV5의 입력 단자에 각각 인가하고, 인버터 INV4의 출력 전압을 출력단의 인버터 INV6의 N 채널형 MOS 트랜지스터(18)(출력 트랜지스터)의 게이트에 인가하고, 인버터 INV5의 출력 전압을 출력단의 인버터 INV6의 P 채널형 MOS 트랜지스터(17)(출력 트랜지스터)의 게이트에 인가한 점이다.
인버터 INV4는, P 채널형 MOS 트랜지스터(25), 제1 저항 R1, N 채널형 MOS 트랜지스터(26)를 이 순서대로, 양의 고전원 전위 VH(예를 들면, +15 V)와 음의 고전원 전위 VL(예를 들면, -7.5 V) 사이에 접속하여 이루어지고, 제1 저항 R1과 N 채널형 MOS 트랜지스터(26)의 접속점을 이 인버터 INV4의 출력 단자로 한다. 제1 저항 R1은 P 채널형 MOS 트랜지스터(25)의 드레인 저항으로서 삽입된 것으로, P 채널형 MOS 트랜지스터(25)가 온하면, 이 제1 저항 R1에 의해, P 채널형 MOS 트랜지스터(25)에 흐르는 전류가 제한된다.
그러면, 출력단의 인버터 INV6의 N 채널형 MOS 트랜지스터(18)(출력 트랜지스터)의 게이트의 전위는 완만하게 상승하고, 이것에 따라 N 채널형 MOS 트랜지스터(18)(출력 트랜지스터)도 서서히 온한다. 이에 의해, 출력단의 인버터 INV6의 출력 전압 Vout의 링잉을 억제하고, 또한 오버슈트를 제한할 수 있다.
제1 저항 R1은, 불순물 이온을 반도체 기판(50) 내에 주입하여 형성되는 이온 주입 저항층으로 이루어지는 것이 바람직하다. 또한, 제1 저항 R1을 삽입하는 대신에, P 채널형 MOS 트랜지스터(25)의 온 저항을 높게 하여도 된다. 구체적으로는, P 채널형 MOS 트랜지스터(25)의 사이즈비(채널 폭 W/채널 길이 L)를 N 채널형 MOS 트랜지스터(26)의 사이즈비의 1/5 이하로 하는 것이 오버슈트를 제한하는 데에 있어서 바람직하다.
또한, 제1 저항 R1을 삽입하고, 또한 P 채널형 MOS 트랜지스터(25)의 사이즈비(채널 폭 W/채널 길이 L)를 N 채널형 MOS 트랜지스터(26)의 사이즈비의 1/5 이하로 하여도 되며, 이에 의해, 출력단의 인버터 INV6의 출력 전압 Vout의 오버슈트를 더욱 제한할 수 있다.
도 2는 출력단의 인버터 INV6의 출력 전압 Vout이 고레벨로부터 저레벨로 변화할 때의 시뮬레이션을 행한 결과이다. 종축은 Vout를 나타내고, 횡축은 시간을 나타내고 있다. 이 시뮬레이션 결과로부터 분명히 알 수 있듯이, 출력 전압 Vout의 링잉 및 오버슈트가 저감되고 있다. 그리고, 본 실시예에 따른 실제의 구동 회로에서도, 종래와 같은 양의 고전원 전위 VH의 이상 저하 현상은 발생하지 않는 것이 확인되었다.
전술한 구동 회로의 구성은, 출력단의 인버터 INV6의 출력 전압 Vout이 고레벨로부터 저레벨로 변화할 때의 오버슈트를 제한하기 위해, 제1 저항 R1을 삽입한 것이지만, 이것과 마찬가지로, 도 1에 도시한 바와 같이 출력단의 인버터 INV6의 출력 전압 Vout이 저레벨로부터 고레벨로 변화할 때의 오버슈트를 제한하기 위해, 제2 저항 R2를 삽입하여도 된다.
즉, 인버터 INV5는, P 채널형 MOS 트랜지스터(27), 제2 저항 R2, N 채널형 MOS 트랜지스터(28)를 이 순서대로, 양의 고전원 전위 VH(예를 들면, +15 V)와 음의 고전원 전위 VL(예를 들면, -7.5 V) 사이에 접속하여 이루어지고, 제2 저항 R2와 P 채널형 MOS 트랜지스터(27)의 접속점을 이 인버터 INV5의 출력 단자로 한다. 제2 저항 R2는 N 채널형 MOS 트랜지스터(28)의 드레인 저항으로서 삽입된 것으로, N 채널형 MOS 트랜지스터(28)가 온하면, 이 제2 저항 R2에 의해 N 채널형 MOS 트랜지스터(28)에 흐르는 전류가 제한된다.
그러면, 출력단의 인버터 INV6의 P 채널형 MOS 트랜지스터(17)(출력 트랜지스터)의 게이트의 전위는 완만하게 하강하고, 이에 따라 P 채널형 MOS 트랜지스터(17)(출력 트랜지스터)도 서서히 온한다. 이에 의해, 출력단의 인버터 INV6의 출력 전압 Vout의 오버슈트를 제한할 수 있다.
제2 저항 R2는, 불순물 이온을 반도체 기판(50) 내에 주입하여 형성되는 이온 주입 저항층으로 이루어지는 것이 바람직하다. 또한, 제2 저항 R2를 삽입하는 대신에, N 채널형 MOS 트랜지스터(28)의 온 저항을 높게 하여도 된다. 구체적으로는, N 채널형 MOS 트랜지스터(28)의 사이즈비(채널 폭 W/채널 길이 L)를 P 채널형 MOS 트랜지스터(27)의 사이즈비의 1/5 이하로 하는 것이 오버슈트를 제한하는 데에 있어서 바람직하다.
또한, 제2 저항 R2를 삽입하고, 또한 N 채널형 MOS 트랜지스터(28)의 사이즈비(채널 폭 W/채널 길이 L)를 P 채널형 MOS 트랜지스터(27)의 사이즈비의 1/5 이하로 하여도 되고, 이에 의해 출력단의 인버터 INV6의 출력 전압 Vout의 오버슈트를 더욱 제한할 수 있다. 또한, 본 실시예에서, 제1 및 제2 저항 R1, R2의 저항값은 20 ㏀ ∼ 30 ㏀ 정도인 것이 바람직하다.
본 발명의 구동 회로에 따르면, 출력단의 인버터의 출력 전압의 오버슈트가 제한되므로, 구동 회로의 출력단의 인버터가 스위칭할 때에, 플러스 승압 챠지 펌프 회로(12)가 출력하는 양의 고전원 전위 VH가 이상하게 저하하는 것을 방지할 수 있다. 특히, 고전압 출력(예를 들면, 15 V 정도 이상)의 구동 회로에서는 출력 전압의 링잉 및 오버슈트가 커서, 기생 바이폴라 트랜지스터가 온하기 쉽기 때문에, 그와 같은 구동 회로에 이용하기에 그 효과가 크다.

Claims (9)

  1. 제1 전위와 제2 전위의 사이에 직렬로 접속된 제1 및 제2 MOS 트랜지스터로 이루어지는 제1 인버터와,
    상기 제1 인버터의 출력 단자와 제2 전위와의 사이에, 기생 인덕턴스를 갖는 제1 외부 배선 및 제2 외부 배선을 통하여 접속된 출력 컨덴서와,
    상기 제1 전위를 생성하는 플러스 승압 챠지 펌프 회로와,
    상기 제2 전위를 생성하는 마이너스 승압 챠지 펌프 회로와,
    상기 제1 전위와 상기 제2 전위의 사이에 직렬로 접속된 제3 및 제4 MOS 트랜지스터를 갖는 제2 인버터와,
    상기 제1 전위와 상기 제2 전위의 사이에 직렬로 접속되고, 제5 및 제6 MOS 트랜지스터를 갖는 제3 인버터를 구비하고, 상기 제2 인버터의 출력이 상기 제1 MOS 트랜지스터의 게이트에 인가되고, 상기 제3 인버터의 출력이 상기 제2 MOS 트랜지스터의 게이트에 인가된 구동 회로로서,
    상기 제2 MOS 트랜지스터는, 제1 도전형의 반도체 기판의 표면에 형성된 제2 도전형의 제1 웰 내에 형성되고,
    상기 제1 MOS 트랜지스터는, 상기 반도체 기판의 표면에 형성된 제2 도전형의 제2 웰 내에 형성된 제1 도전형의 제3 웰 내에 형성되고,
    상기 제3 MOS 트랜지스터와 상기 제4 MOS 트랜지스터의 사이에, 상기 제1 인버터의 출력의 오버슈트를 제한하는 제1 저항을 삽입한 것을 특징으로 하는 구동 회로.
  2. 제1항에 있어서,
    상기 제5 MOS 트랜지스터와 상기 제6 MOS 트랜지스터의 사이에, 상기 제1 인버터의 출력의 오버슈트를 제한하는 제2 저항을 삽입한 것을 특징으로 하는 구동 회로.
  3. 제1항에 있어서,
    상기 제1 저항이 이온 주입 저항층으로 이루어지는 것을 특징으로 하는 구동 회로.
  4. 제1 전위와 제2 전위의 사이에 직렬로 접속된 제1 및 제2 MOS 트랜지스터로 이루어지는 제1 인버터와,
    상기 제1 전위를 생성하는 제1 전원 회로와,
    상기 제2 전위를 생성하는 제2 전원 회로와,
    상기 제1 전위와 상기 제2 전위의 사이에 직렬로 접속된 제3 및 제4 MOS 트랜지스터를 갖는 제2 인버터와,
    상기 제1 전위와 상기 제2 전위의 사이에 직렬로 접속되고, 제5 및 제6 MOS 트랜지스터를 갖는 제3 인버터를 구비하고, 상기 제2 인버터의 출력이 상기 제1 MOS 트랜지스터의 게이트에 인가되고, 상기 제3 인버터의 출력이 상기 제2 MOS 트랜지스터의 게이트에 인가된 구동 회로로서,
    상기 제3 MOS 트랜지스터의 사이즈비를 상기 제4 MOS 트랜지스터의 사이즈비의 1/5 이하로 한 것을 특징으로 하는 구동 회로.
  5. 제4항에 있어서,
    상기 제3 MOS 트랜지스터와 상기 제4 MOS 트랜지스터의 사이에, 상기 제1 인 버터의 출력의 오버슈트를 제한하는 제1 저항을 삽입한 것을 특징으로 하는 구동 회로.
  6. 제1 전위와 제2 전위의 사이에 직렬로 접속된 제1 및 제2 MOS 트랜지스터로 이루어지는 제1 인버터와,
    상기 제1 전위를 생성하는 제1 전원 회로와,
    상기 제2 전위를 생성하는 제2 전원 회로와,
    상기 제1 전위와 상기 제2 전위의 사이에 직렬로 접속된 제3 및 제4 MOS 트랜지스터를 갖는 제2 인버터와,
    상기 제1 전위와 상기 제2 전위의 사이에 직렬로 접속되고, 제5 및 제6 MOS 트랜지스터를 갖는 제3 인버터를 구비하고, 상기 제2 인버터의 출력이 상기 제1 MOS 트랜지스터의 게이트에 인가되고, 상기 제3 인버터의 출력이 상기 제2 MOS 트랜지스터의 게이트에 인가된 구동 회로로서,
    상기 제6 MOS 트랜지스터의 채널 폭 대 채널 길이의 비를 상기 제5 MOS 트랜지스터의 채널 폭 대 채널 길이의 비의 1/5 이하로 한 것을 특징으로 하는 구동 회로.
  7. 제4항에 있어서,
    상기 제5 MOS 트랜지스터와 상기 제6 MOS 트랜지스터의 사이에, 상기 제1 인버터의 출력의 오버슈트를 제한하는 제2 저항을 삽입한 것을 특징으로 하는 구동 회로.
  8. 제4항 내지 제7항 중 어느 한 항에 있어서,
    상기 제2 MOS 트랜지스터는, 제1 도전형의 반도체 기판의 표면에 형성된 제2 도전형의 제1 웰 내에 형성되고,
    상기 제1 MOS 트랜지스터는, 상기 반도체 기판의 표면에 형성된 제2 도전형의 제2 웰 내에 형성된 제1 도전형의 제3 웰 내에 형성되어 있는 것을 특징으로 하는 구동 회로.
  9. 제8항에 있어서,
    상기 제1 및 제2 웰의 전위는 상기 제1 전위로 설정되고, 상기 제3 웰은 상기 제2 전위로 설정되어 있는 것을 특징으로 하는 구동 회로.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200820571A (en) * 2006-10-27 2008-05-01 Fitipower Integrated Tech Inc Driving device
JP5013603B2 (ja) * 2007-07-12 2012-08-29 ルネサスエレクトロニクス株式会社 チャージポンプ駆動回路、及びそれを用いた半導体装置
US8183845B2 (en) * 2008-11-24 2012-05-22 Exelis, Inc. Low voltage power supply
KR101998078B1 (ko) 2012-12-10 2019-07-09 삼성전자 주식회사 하이브리드 차지 펌프 및 그 구동 방법, 파워 관리 회로, 및 디스플레이 장치
CN110350905B (zh) * 2018-04-03 2024-04-19 中国科学院声学研究所 一种mems电容式加速度计接口电路
EP4224712A1 (en) * 2022-02-08 2023-08-09 NXP USA, Inc. Circuits for inverters and pull-up/pull-down circuits

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980057056A (ko) * 1996-12-30 1998-09-25 김영환 고속 출력버퍼 회로
KR20010049440A (ko) * 1999-11-19 2001-06-15 다니구찌 이찌로오, 기타오카 다카시 구동회로

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2207315B (en) * 1987-06-08 1991-08-07 Philips Electronic Associated High voltage semiconductor with integrated low voltage circuitry
KR900005038B1 (ko) * 1987-07-31 1990-07-18 삼성전자 주식회사 고저항 다결정 실리콘의 제조방법
JPH04175010A (ja) * 1990-11-08 1992-06-23 Nec Ic Microcomput Syst Ltd 出力バッファ回路
JPH04263514A (ja) * 1991-02-19 1992-09-18 Toshiba Corp 論理回路
TW247975B (ko) * 1992-07-14 1995-05-21 Philips Electronics Nv
JP3708561B2 (ja) * 1993-07-15 2005-10-19 株式会社ルネサステクノロジ 出力回路
JPH07111311A (ja) * 1993-10-13 1995-04-25 Fuji Electric Co Ltd 半導体装置およびその製造方法
JPH07307660A (ja) * 1994-05-11 1995-11-21 Mitsubishi Denki Semiconductor Software Kk 出力バッファ回路
JPH08316817A (ja) * 1995-05-19 1996-11-29 Sanyo Electric Co Ltd 出力回路及び半導体装置
JP3641511B2 (ja) * 1995-06-16 2005-04-20 株式会社ルネサステクノロジ 半導体装置
JPH09148909A (ja) * 1995-11-17 1997-06-06 Hitachi Ltd 半導体集積回路装置
US6535034B1 (en) * 1997-07-30 2003-03-18 Programmable Silicon Solutions High performance integrated circuit devices adaptable to use lower supply voltages with smaller device geometries
JPH11274908A (ja) * 1998-03-18 1999-10-08 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2001036093A (ja) * 1999-07-23 2001-02-09 Sanyo Electric Co Ltd 半導体装置
JP2002252555A (ja) * 2001-02-26 2002-09-06 Mitsubishi Electric Corp 出力回路
JP2003309460A (ja) * 2002-04-15 2003-10-31 Hitachi Ltd 半導体集積回路装置
US6753708B2 (en) * 2002-06-13 2004-06-22 Hewlett-Packard Development Company, L.P. Driver circuit connected to pulse shaping circuitry and method of operating same
JP3939208B2 (ja) * 2002-06-24 2007-07-04 富士通株式会社 出力パルスサイクルを短くできるパルス発生回路
WO2004054106A1 (ja) * 2002-12-09 2004-06-24 Fujitsu Limited 高速伝送回路
US7187139B2 (en) * 2003-09-09 2007-03-06 Microsemi Corporation Split phase inverters for CCFL backlight system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980057056A (ko) * 1996-12-30 1998-09-25 김영환 고속 출력버퍼 회로
KR20010049440A (ko) * 1999-11-19 2001-06-15 다니구찌 이찌로오, 기타오카 다카시 구동회로

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