CN113067462A - 一种新型自举驱动电路结构 - Google Patents

Abstract

本发明涉及集成电路技术领域，具体公开了一种新型自举驱动电路结构，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、电容、第一二极管、第二二极管、第三二极管、第四二极管、第五二极管、三极管、电流源、第一逻辑非门电路、第二逻辑非门电路以及第三逻辑非门电路。本发明提供的新型自举驱动电路结构，无需OSC、基准电路以及大量逻辑电路即可实现电荷泵的自举驱动电路，极少器件即可抬升上管任意驱动电压范围。

Description

一种新型自举驱动电路结构

技术领域

本发明涉及集成电路技术领域，更具体地，涉及一种新型自举驱动电路结构。

背景技术

随着便携式电子设备及小型化电子设备的需求越来越多，许多开关电压和半桥驱动芯片输出电压要求原来越高，为了获取更高的驱动能力，降低芯片成本，现在都采用双N管进行驱动，如此则需要芯片内部产生一个比功率电源更高的电压以驱动上管导通。以往均采用OSC驱动电荷泵实现电压抬升，需要模块多，浪费面积大。

发明内容

为了解决现有技术中存在的不足，本发明提供了一种新型自举驱动电路结构，可以克服现有技术中存在的采用OSC驱动电荷泵实现电压抬升，需要模块多，浪费面积大的问题。

作为本发明的第一个方面，提供一种新型自举驱动电路结构，包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、电容C1、第一二极管DZ1、第二二极管DZ2、第三二极管DZ3、第四二极管DZ4、第五二极管DZ5、三极管Q1、电流源IDC、第一逻辑非门电路INV1、第二逻辑非门电路INV2以及第三逻辑非门电路INV3，其中，

所述第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4以及第五PMOS管P5的源极和衬底均接内部自举电压信号线HPOW，所述第一PMOS管P1的漏极分别连接所述第八PMOS管P8的源极和低压电源VDD，所述第一PMOS管P1的栅极分别连接所述第二PMOS管P2的栅极、第一NMOS管N1的栅极、第三PMOS管P3的漏极、第二NMOS管N2的漏极、第七PMOS管P7的源极、第四PMOS管P4的栅极以及第三NMOS管N3的栅极，所述第二PMOS管P2的漏极分别连接所述第一NMOS管N1的漏极、第六PMOS管P6的源极、第三PMOS管P3的栅极以及第二NMOS管N2的栅极，所述第二PMOS管P2的栅极分别连接第一NMOS管N1的栅极、第三PMOS管P3的漏极、第二NMOS管N2的漏极、第七PMOS管P7的源极、第四PMOS管P4的栅极以及第三NMOS管N3的栅极，所述第三PMOS管P3的漏极分别连接所述第一NMOS管N1的栅极、第二NMOS管N2的漏极、第七PMOS管P7的源极、第四PMOS管P4的栅极以及第三NMOS管N3的栅极，所述第三PMOS管P3的栅极分别连接所述第一NMOS管N1的漏极、第六PMOS管P6的源极以及第二NMOS管N2的栅极，所述第四PMOS管P4的漏极连接所述第一电阻R1的一端，所述第一电阻R1的另一端分别连接所述第三NMOS管N3的漏极和第五PMOS管P5的栅极，所述第四PMOS管P4的栅极分别连接所述第一NMOS管N1的栅极、第二NMOS管N2的漏极、第七PMOS管P7的源极以及第三NMOS管N3的栅极，所述第五PMOS管P5的漏极分别连接所述第二电阻R2的一端、第一二极管DZ1的正极、三极管Q1的发射极、第七NMOS管N7的栅极、第五二极管DZ5的负极、第四电阻R4的一端以及第六NMOS管N6的漏极，所述第五PMOS管P5的栅极连接所述第三NMOS管N3的漏极，所述第二电阻R2的另一端连接所述第三二极管DZ3的负极，所述第三二极管DZ3的正极分别连接所述第二二极管DZ2的正极和第四二极管DZ4负极，所述第二二极管DZ2的负极分别连接HGND信号线和第三电阻R3的一端，所述第四二极管DZ4正极分别连接第四NMOS管N4的源极和第四电阻R4的另一端，所述第一二极管DZ1的负极接所述内部自举电压信号线HPOW，所述三极管Q1的基极和集电极连接后接到所述电流源IDC的输出端，所述电流源IDC的输入端连接所述第七NMOS管N7的漏极，所述第五二极管DZ5的正极分别连接所述第七NMOS管N7的源极、第三电阻R3的另一端、信号输出端OUT以及第十NMOS管N10的漏极；

所述第六PMOS管P6的漏极连接所述第四NMOS管N4的漏极，所述第七PMOS管P7的漏极连接所述第五NMOS管N5的漏极，所述第六PMOS管P6的栅极和第七PMOS管P7的栅极均连接HGND信号线，所述第六PMOS管P6的源极分别连接所述第一NMOS管N1的漏极和第二NMOS管N2的栅极，所述第七PMOS管P7的源极分别连接所述第二NMOS管N2的漏极和第三NMOS管N3的栅极，所述第八PMOS管P8的漏极分别连接所述第五电阻R5的一端和第九PMOS管P9的栅极，所述第八PMOS管P8的栅极分别连接所述第八NMOS管N8的栅极、第三逻辑非门电路INV3的输出端、第五NMOS管N5的栅极以及第六NMOS管N6的栅极，所述第八PMOS管P8的源极连接所述低压电源VDD，所述第五电阻R5的另一端分别连接所述第八NMOS管N8的漏极和第九NMOS管N9的栅极，所述第三逻辑非门电路INV3的输入端分别连接所述第二逻辑非门电路INV2的输出端和第四NMOS管N4的栅极，所述第二逻辑非门电路INV2的输入端连接所述第一逻辑非门电路INV1的输出端，第一逻辑非门电路INV1的输入端连接信号输入端IN，所述第九PMOS管P9的漏极分别连接所述第九NMOS管N9的漏极和下管栅驱动信号线LDR，所述第九PMOS管P9的栅极连接所述第五电阻R5的一端，所述第九PMOS管P9的的源极接到所述低压电源VDD；

所述第一NMOS管N1、第二NMOS管N2以及第三NMOS管N3的源极和衬底均接HGND信号线，所述第一NMOS管N1的漏极连接所述第二NMOS管N2的栅极，所述第二NMOS管N2的漏极连接所述第三NMOS管N3的栅极，所述第四NMOS管N4、第五NMOS管N5以及第六NMOS管N6的源极均接GND，所述第五NMOS管N5的栅极分别连接所述第六NMOS管N6的栅极和第八NMOS管N8的栅极，所述第六NMOS管N6的栅极连接所述第八NMOS管N8的栅极，所述第六NMOS管N6的漏极接上管栅驱动信号线HDR，所述第七NMOS管N7的栅极接所述上管栅驱动信号线HDR，所述第七NMOS管N7的源极连接所述第十NMOS管N10的漏极，所述第八NMOS管N8、第九NMOS管N9以及第十NMOS管N10的源极均接GND，所述第八NMOS管N8的漏极连接所述第九NMOS管N9的栅极，所述第九NMOS管N9的漏极连接下管栅驱动信号线LDR，所述第十NMOS管N10的栅极连接所述下管栅驱动信号线LDR，所述第十NMOS管N10的漏极接所述信号输出端OUT；

所述电容C1的一端连接所述内部自举电压信号线HPOW，另一端连接所述HGND信号线。

进一步地，所述第一逻辑非门电路INV1、第二逻辑非门电路INV2以及第三逻辑非门电路INV3的内部电源均接所述低压电源VDD。

进一步地，所述第一逻辑非门电路INV1、第二逻辑非门电路INV2以及第三逻辑非门电路INV3的内部地均接GND。

进一步地，所述第一二极管DZ1、第二二极管DZ2、第三二极管DZ3、第四二极管DZ4以及第五二极管DZ5均为齐纳二极管。

进一步地，所述三极管Q1为NPN三极管。

本发明提供的新型自举驱动电路结构具有以下优点：无需OSC、基准电路以及大量逻辑电路即可实现电荷泵的自举驱动电路，极少器件即可抬升上管任意驱动电压范围；无需更多模块，电路结构简洁，实现任意输出电压需求。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。

图1为本发明提供的新型自举驱动电路结构的示意图。

图2为本发明提供的主要信号节点示意图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的新型自举驱动电路结构其具体实施方式、结构、特征及其功效，详细说明如后。显然，所描述的实施例为本发明的一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

在本实施例中提供了一种新型自举驱动电路结构，如图1所示，所述新型自举驱动电路结构包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、电容C1、第一二极管DZ1、第二二极管DZ2、第三二极管DZ3、第四二极管DZ4、第五二极管DZ5、三极管Q1、电流源IDC、第一逻辑非门电路INV1、第二逻辑非门电路INV2以及第三逻辑非门电路INV3，其中，

所述第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4以及第五PMOS管P5的源极和衬底均接内部自举电压信号线HPOW，所述第一PMOS管P1的漏极分别连接所述第八PMOS管P8的源极和低压电源VDD，所述第一PMOS管P1的栅极分别连接所述第二PMOS管P2的栅极、第一NMOS管N1的栅极、第三PMOS管P3的漏极、第二NMOS管N2的漏极、第七PMOS管P7的源极、第四PMOS管P4的栅极以及第三NMOS管N3的栅极，所述第二PMOS管P2的漏极分别连接所述第一NMOS管N1的漏极、第六PMOS管P6的源极、第三PMOS管P3的栅极以及第二NMOS管N2的栅极，所述第二PMOS管P2的栅极分别连接第一NMOS管N1的栅极、第三PMOS管P3的漏极、第二NMOS管N2的漏极、第七PMOS管P7的源极、第四PMOS管P4的栅极以及第三NMOS管N3的栅极，所述第三PMOS管P3的漏极分别连接所述第一NMOS管N1的栅极、第二NMOS管N2的漏极、第七PMOS管P7的源极、第四PMOS管P4的栅极以及第三NMOS管N3的栅极，所述第三PMOS管P3的栅极分别连接所述第一NMOS管N1的漏极、第六PMOS管P6的源极以及第二NMOS管N2的栅极，所述第四PMOS管P4的漏极连接所述第一电阻R1的一端，所述第一电阻R1的另一端分别连接所述第三NMOS管N3的漏极和第五PMOS管P5的栅极，所述第四PMOS管P4的栅极分别连接所述第一NMOS管N1的栅极、第二NMOS管N2的漏极、第七PMOS管P7的源极以及第三NMOS管N3的栅极，所述第五PMOS管P5的漏极分别连接所述第二电阻R2的一端、第一二极管DZ1的正极、三极管Q1的发射极、第七NMOS管N7的栅极、第五二极管DZ5的负极、第四电阻R4的一端以及第六NMOS管N6的漏极，所述第五PMOS管P5的栅极连接所述第三NMOS管N3的漏极，所述第二电阻R2的另一端连接所述第三二极管DZ3的负极，所述第三二极管DZ3的正极分别连接所述第二二极管DZ2的正极和第四二极管DZ4负极，所述第二二极管DZ2的负极分别连接HGND信号线和第三电阻R3的一端，所述第四二极管DZ4正极分别连接第四NMOS管N4的源极和第四电阻R4的另一端，所述第一二极管DZ1的负极接所述内部自举电压信号线HPOW，所述三极管Q1的基极和集电极连接后接到所述电流源IDC的输出端，所述电流源IDC的输入端连接所述第七NMOS管N7的漏极，所述第五二极管DZ5的正极分别连接所述第七NMOS管N7的源极、第三电阻R3的另一端、信号输出端OUT以及第十NMOS管N10的漏极；

所述第六PMOS管P6的漏极连接所述第四NMOS管N4的漏极，所述第七PMOS管P7的漏极连接所述第五NMOS管N5的漏极，所述第六PMOS管P6的栅极和第七PMOS管P7的栅极均连接HGND信号线，所述第六PMOS管P6的源极分别连接所述第一NMOS管N1的漏极和第二NMOS管N2的栅极，所述第七PMOS管P7的源极分别连接所述第二NMOS管N2的漏极和第三NMOS管N3的栅极，所述第八PMOS管P8的漏极分别连接所述第五电阻R5的一端和第九PMOS管P9的栅极，所述第八PMOS管P8的栅极分别连接所述第八NMOS管N8的栅极、第三逻辑非门电路INV3的输出端、第五NMOS管N5的栅极以及第六NMOS管N6的栅极，所述第八PMOS管P8的源极连接所述低压电源VDD，所述第五电阻R5的另一端分别连接所述第八NMOS管N8的漏极和第九NMOS管N9的栅极，所述第三逻辑非门电路INV3的输入端分别连接所述第二逻辑非门电路INV2的输出端和第四NMOS管N4的栅极，所述第二逻辑非门电路INV2的输入端连接所述第一逻辑非门电路INV1的输出端，第一逻辑非门电路INV1的输入端连接信号输入端IN，所述第九PMOS管P9的漏极分别连接所述第九NMOS管N9的漏极和下管栅驱动信号线LDR，所述第九PMOS管P9的栅极连接所述第五电阻R5的一端，所述第九PMOS管P9的的源极接到所述低压电源VDD；

所述第一NMOS管N1、第二NMOS管N2以及第三NMOS管N3的源极和衬底均接HGND信号线，所述第一NMOS管N1的漏极连接所述第二NMOS管N2的栅极，所述第二NMOS管N2的漏极连接所述第三NMOS管N3的栅极，所述第四NMOS管N4、第五NMOS管N5以及第六NMOS管N6的源极均接GND，所述第五NMOS管N5的栅极分别连接所述第六NMOS管N6的栅极和第八NMOS管N8的栅极，所述第六NMOS管N6的栅极连接所述第八NMOS管N8的栅极，所述第六NMOS管N6的漏极接上管栅驱动信号线HDR，所述第七NMOS管N7的栅极接所述上管栅驱动信号线HDR，所述第七NMOS管N7的源极连接所述第十NMOS管N10的漏极，所述第八NMOS管N8、第九NMOS管N9以及第十NMOS管N10的源极均接GND，所述第八NMOS管N8的漏极连接所述第九NMOS管N9的栅极，所述第九NMOS管N9的漏极连接下管栅驱动信号线LDR，所述第十NMOS管N10的栅极连接所述下管栅驱动信号线LDR，所述第十NMOS管N10的漏极接所述信号输出端OUT；

所述电容C1的一端连接所述内部自举电压信号线HPOW，另一端连接所述HGND信号线。

优选地，所述第一逻辑非门电路INV1、第二逻辑非门电路INV2以及第三逻辑非门电路INV3的内部电源均接所述低压电源VDD。

优选地，所述第一逻辑非门电路INV1、第二逻辑非门电路INV2以及第三逻辑非门电路INV3的内部地均接GND。

优选地，所述第一二极管DZ1、第二二极管DZ2、第三二极管DZ3、第四二极管DZ4以及第五二极管DZ5均为齐纳二极管。

优选地，所述三极管Q1为NPN三极管。

如图1所示，本发明提供的新型自举驱动电路结构的工作原理如下：

当信号输入端IN输入零电平时，第八PMOS管P8和第八NMOS管N8的栅极电压为VDD电压，对应第八PMOS管P8关闭，第八NMOS管N8导通，第九PMOS管P9导通，第九NMOS管N9关闭，下管栅驱动信号线LDR的电压为VDD电压，此时第十NMOS管N10导通，信号输出端OUT输出零电平，对应第四NMOS管N4关闭，第五NMOS管N5导通，将第七PMOS管P7的源极下拉到HGND电平，HGND电平通过第三电阻R3接到信号输出端OUT，所以HGND电平为零电平，第一PMOS管P1导通，VDD电压通过第一PMOS管P1给电容C1充电用于储备能量，此时HPOW电压为VDD电压，对应的第五PMOS管P5关闭，同时第六NMOS管N6导通将上管第七NMOS管N7关闭，所以对应状态就是下管第十NMOS管N10导通，上管第七NMOS管N7关闭状态，第一PMOS管P1将电容C1两端压降充满到VDD电压状态；

当信号输入端IN输入的逻辑电平为VDD时，第八PMOS管P8和第八NMOS管N8的栅极电压为GND电压，对应第八PMOS管P8导通，第八NMOS管N8关闭，第九PMOS管P9关闭，第九NMOS管N9导通，LDR信号线的电压为GND电压，此时下管第十NMOS管N10关闭，第四NMOS管N4导通，将第六PMOS管P6的源极下拉到HGND电平，第五NMOS管N5关闭，所以对应的第一PMOS管P1被关闭，第五PMOS管P5打开，之前储能在电容C1上的能量通过第五PMOS管P5将HDR电压抬升，此时第七NMOS管N7的源端信号输出端OUT是电压跟随形式，将信号输出端OUT电压随之抬升，第五二极管DZ5是为了防止信号输出端OUT外围异常工作锁定而保护第七NMOS管N7的栅被击穿；当信号输出端OUT电压达到预先需要的电压后，此时多余能量会从第二电阻R2、第三二极管DZ3、第四二极管DZ4流走，上管栅驱动信号线HDR端口电压会被钳位在设定值上，对应的信号输出端OUT电压即达到设定值；只需调整第三二极管DZ3、第四二极管DZ4和第二二极管DZ2电压即可自由设定信号输出端OUT抬升电压，对应电容C1也是随着抬升电压越高设定越大，重复以上动作将输入逻辑低压开关电平转换成高压半桥输出，双N管驱动输出，通过上管第七NMOS管N7栅压抬升实现输出电压的升压和驱动，通过上管第七NMOS管N7栅压的电压设定实现OUT电压大小设定；本结构简洁，用器件少，即可实现最高500KHZ的高频驱动能力(驱动GaN功率管)。

如图2所示，IN对应的是输入逻辑电平信号，VDD对应的是逻辑电平电源，LDR对应的是下管栅驱动信号，HPOW对应的是内部自举电压信号，HDR对应的是上管栅驱动信号，OUT对应的是输出信号，可以看出当IN为零电平时，此时LDR为高电平，对应的OUT输出是低电平，HDR是零电平，HPOW电压为VDD电压，即电容电压被充满到VDD电压状态；当IN电压上升沿时，LDR下降关闭下管第十NMOS管N10，电容C1上的能量将HDR电压抬升，此时驱动上管(第七NMOS管N7)漏极的VCC电压通过第七NMOS管N7驱动OUT后级电压，当HDR达到设定钳位电压，对应的HPOW、OUT即达到对应设定值，此时OUT输出电压为设定的VOUT电压，HDR电压值为VOUT+N7的阈值，HPOW电压值为VOUT+N7阈值+P5的漏差电压，随着驱动负载的不同，对应的需增加0.5V～3V的过驱动压差，此为精确调节设定电压值；随着HDR上升，达到内部设定电压后，HPOW、OUT电压即稳定不变；当IN电压下降沿时，LDR上升导通下管第十NMOS管N10，对应的HDR被下拉到GND，OUT被下拉到GND，HPOW内部给电容C1充电为VDD电压，等待下一次开关的电压抬升，可以看出无需更多模块，电路结构简洁，实现任意输出电压需求。

本发明提供的新型自举驱动电路结构，下管(第十NMOS管N10)采用逻辑电源驱动，上管(第七NMOS管N7)采用电容自举方式将驱动电压自行抬升，当下管(第十NMOS管N10)导通时候，上管(第七NMOS管N7)关闭，此时逻辑电源给自举电容充电，当下管(第十NMOS管N10)关闭，自举电容能量将上管(第七NMOS管N7)自行抬升，此处抬升的电源可以通过内部齐纳自由设定。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (5)

1.一种新型自举驱动电路结构，其特征在于，包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、电容C1、第一二极管DZ1、第二二极管DZ2、第三二极管DZ3、第四二极管DZ4、第五二极管DZ5、三极管Q1、电流源IDC、第一逻辑非门电路INV1、第二逻辑非门电路INV2以及第三逻辑非门电路INV3，其中，

所述第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4以及第五PMOS管P5的源极和衬底均接内部自举电压信号线HPOW，所述第一PMOS管P1的漏极分别连接所述第八PMOS管P8的源极和低压电源VDD，所述第一PMOS管P1的栅极分别连接所述第二PMOS管P2的栅极、第一NMOS管N1的栅极、第三PMOS管P3的漏极、第二NMOS管N2的漏极、第七PMOS管P7的源极、第四PMOS管P4的栅极以及第三NMOS管N3的栅极，所述第二PMOS管P2的漏极分别连接所述第一NMOS管N1的漏极、第六PMOS管P6的源极、第三PMOS管P3的栅极以及第二NMOS管N2的栅极，所述第二PMOS管P2的栅极分别连接第一NMOS管N1的栅极、第三PMOS管P3的漏极、第二NMOS管N2的漏极、第七PMOS管P7的源极、第四PMOS管P4的栅极以及第三NMOS管N3的栅极，所述第三PMOS管P3的漏极分别连接所述第一NMOS管N1的栅极、第二NMOS管N2的漏极、第七PMOS管P7的源极、第四PMOS管P4的栅极以及第三NMOS管N3的栅极，所述第三PMOS管P3的栅极分别连接所述第一NMOS管N1的漏极、第六PMOS管P6的源极以及第二NMOS管N2的栅极，所述第四PMOS管P4的漏极连接所述第一电阻R1的一端，所述第一电阻R1的另一端分别连接所述第三NMOS管N3的漏极和第五PMOS管P5的栅极，所述第四PMOS管P4的栅极分别连接所述第一NMOS管N1的栅极、第二NMOS管N2的漏极、第七PMOS管P7的源极以及第三NMOS管N3的栅极，所述第五PMOS管P5的漏极分别连接所述第二电阻R2的一端、第一二极管DZ1的正极、三极管Q1的发射极、第七NMOS管N7的栅极、第五二极管DZ5的负极、第四电阻R4的一端以及第六NMOS管N6的漏极，所述第五PMOS管P5的栅极连接所述第三NMOS管N3的漏极，所述第二电阻R2的另一端连接所述第三二极管DZ3的负极，所述第三二极管DZ3的正极分别连接所述第二二极管DZ2的正极和第四二极管DZ4负极，所述第二二极管DZ2的负极分别连接HGND信号线和第三电阻R3的一端，所述第四二极管DZ4正极分别连接第四NMOS管N4的源极和第四电阻R4的另一端，所述第一二极管DZ1的负极接所述内部自举电压信号线HPOW，所述三极管Q1的基极和集电极连接后接到所述电流源IDC的输出端，所述电流源IDC的输入端连接所述第七NMOS管N7的漏极，所述第五二极管DZ5的正极分别连接所述第七NMOS管N7的源极、第三电阻R3的另一端、信号输出端OUT以及第十NMOS管N10的漏极；

所述第六PMOS管P6的漏极连接所述第四NMOS管N4的漏极，所述第七PMOS管P7的漏极连接所述第五NMOS管N5的漏极，所述第六PMOS管P6的栅极和第七PMOS管P7的栅极均连接HGND信号线，所述第六PMOS管P6的源极分别连接所述第一NMOS管N1的漏极和第二NMOS管N2的栅极，所述第七PMOS管P7的源极分别连接所述第二NMOS管N2的漏极和第三NMOS管N3的栅极，所述第八PMOS管P8的漏极分别连接所述第五电阻R5的一端和第九PMOS管P9的栅极，所述第八PMOS管P8的栅极分别连接所述第八NMOS管N8的栅极、第三逻辑非门电路INV3的输出端、第五NMOS管N5的栅极以及第六NMOS管N6的栅极，所述第八PMOS管P8的源极连接所述低压电源VDD，所述第五电阻R5的另一端分别连接所述第八NMOS管N8的漏极和第九NMOS管N9的栅极，所述第三逻辑非门电路INV3的输入端分别连接所述第二逻辑非门电路INV2的输出端和第四NMOS管N4的栅极，所述第二逻辑非门电路INV2的输入端连接所述第一逻辑非门电路INV1的输出端，第一逻辑非门电路INV1的输入端连接信号输入端IN，所述第九PMOS管P9的漏极分别连接所述第九NMOS管N9的漏极和下管栅驱动信号线LDR，所述第九PMOS管P9的栅极连接所述第五电阻R5的一端，所述第九PMOS管P9的的源极接到所述低压电源VDD；

所述第一NMOS管N1、第二NMOS管N2以及第三NMOS管N3的源极和衬底均接HGND信号线，所述第一NMOS管N1的漏极连接所述第二NMOS管N2的栅极，所述第二NMOS管N2的漏极连接所述第三NMOS管N3的栅极，所述第四NMOS管N4、第五NMOS管N5以及第六NMOS管N6的源极均接GND，所述第五NMOS管N5的栅极分别连接所述第六NMOS管N6的栅极和第八NMOS管N8的栅极，所述第六NMOS管N6的栅极连接所述第八NMOS管N8的栅极，所述第六NMOS管N6的漏极接上管栅驱动信号线HDR，所述第七NMOS管N7的栅极接所述上管栅驱动信号线HDR，所述第七NMOS管N7的源极连接所述第十NMOS管N10的漏极，所述第八NMOS管N8、第九NMOS管N9以及第十NMOS管N10的源极均接GND，所述第八NMOS管N8的漏极连接所述第九NMOS管N9的栅极，所述第九NMOS管N9的漏极连接下管栅驱动信号线LDR，所述第十NMOS管N10的栅极连接所述下管栅驱动信号线LDR，所述第十NMOS管N10的漏极接所述信号输出端OUT；

所述电容C1的一端连接所述内部自举电压信号线HPOW，另一端连接所述HGND信号线。

2.根据权利要求1所述的一种新型自举驱动电路结构，其特征在于，所述第一逻辑非门电路INV1、第二逻辑非门电路INV2以及第三逻辑非门电路INV3的内部电源均接所述低压电源VDD。

3.根据权利要求1所述的一种新型自举驱动电路结构，其特征在于，所述第一逻辑非门电路INV1、第二逻辑非门电路INV2以及第三逻辑非门电路INV3的内部地均接GND。

4.根据权利要求1所述的一种新型自举驱动电路结构，其特征在于，所述第一二极管DZ1、第二二极管DZ2、第三二极管DZ3、第四二极管DZ4以及第五二极管DZ5均为齐纳二极管。

5.根据权利要求1所述的一种新型自举驱动电路结构，其特征在于，所述三极管Q1为NPN三极管。

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