CN113225054A - 一种全集成Full-NMOS功率管高侧驱动电路 - Google Patents

一种全集成Full-NMOS功率管高侧驱动电路 Download PDF

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Abstract

本发明公开了一种全集成Full‑NMOS功率管高侧驱动电路，包括开关控制模块、箝压模块和输出驱动模块，其中，开关控制模块的第一输入端输入高侧开关电压信号，第二输入端输入低侧开关电压信号，开关控制模块的第一输出端连接箝压模块的第一输入端，开关控制模块的第二输出端连接输出驱动模块的输入端，开关控制模块的第三输出端连接箝压模块的第三输入端，箝压模块的第二输入端连接外接上功率管的源极，箝压模块的输出端连接外接上功率管的栅级，输出驱动模块的输出端连接外接上功率管的栅级。该电路实现了一种无需片外电容的Full‑NMOS功率管高侧驱动，有效地将上功率管的栅源电压控制在5V以内，保证上功率管不被击穿，最大程度上导通上功率管，降低导通损耗无需。

Description

一种全集成Full-NMOS功率管高侧驱动电路
技术领域
本发明属于集成电路技术领域，具体涉及一种全集成Full-NMOS功率管高侧驱动电路。
背景技术
目前来说，有着高集成度，高可靠性，低成本等特征的智能功率集成电路(SPIC)应用广泛，电机驱动作为其核心模块，由最初的分离式驱动电路向着高集成度、高效率和小型化的方向发展。桥式驱动电路通常需要采用自举栅极驱动(Bootstrap)结构来驱动高压侧功率管，因此需要用到自举电容，功率二极管等元件为高侧提供浮动供电电压和正确的驱动信号，而通常用到的自举电容，功率二极管面积都很大，只能接在片外，并且需要为高侧浮动供电电压预留管脚，增加了使用成本和封装成本。
另外，采用自举的方式也带了额外的可靠性问题，如周期性充电补充电容器电荷限制了电路的最低频率和占空比范围；在要求输出大电流时，死区时间内由浮动输出点(VSW)负压可能引发可靠性问题；所采用的电平移位结构，高端电平和低端电平没有真正隔离，高端所产生的噪声会影响到低端信号；由片外电容、互连电感等引起大电磁干扰(EMI)等。因此，对如何取代传统高侧栅极驱动方法进行研究，实现进一步降低智能功率驱动集成电路的成本，提高集成度、可靠性和开关速度等有着重要意义。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种全集成Full-NMOS功率管高侧驱动电路。本发明要解决的技术问题通过以下技术方案实现：
本发明提供了一种全集成Full-NMOS功率管高侧驱动电路，包括开关控制模块、箝压模块和输出驱动模块，其中，
所述开关控制模块的第一输入端输入高侧开关电压信号，第二输入端输入低侧开关电压信号，所述开关控制模块的第一输出端连接所述箝压模块的第一输入端，所述开关控制模块的第二输出端连接所述输出驱动模块的输入端，所述开关控制模块的第三输出端连接所述箝压模块的第三输入端，所述箝压模块的第二输入端连接外接上功率管的源极，所述箝压模块的输出端连接所述外接上功率管的栅级，所述输出驱动模块的输出端连接所述外接上功率管的栅级；
所述开关控制模块用于将所述高侧开关电压信号转换为所述输出驱动模块的第一控制信号和第二控制信号，将所述低侧开关电压信号转换为所述箝压模块的控制信号；
所述箝压模块用于根据所述外接下功率管的漏极信号和所述箝压模块的控制信号，将外接上功率管的栅源电压差控制在5V以内；
所述输出驱动模块用于根据所述开关控制模块输出的第一控制信号为所述外接上功率管的栅极充电，或根据所述开关控制模块输出的第二控制信号为所述外接上功率管的栅极放电，以控制所述外接上功率管的开启或关断。
在本发明的一个实施例中，所述开关控制模块包括偏置电压产生单元、开启信号转换单元、关断信号转换单元和箝压信号转换单元，其中，
所述偏置电压产生单元、所述开启信号转换单元、所述关断信号转换单元和所述箝压信号转换单元并联于第二电源端VCC与接地端GND之间；
所述偏置电压产生单元的输入端用于输入外部偏置电流信号Ibias，所述偏置电压产生单元的输出端输出偏置电压BIAS，所述开启信号转换单元输出偏置电压BIAS1，所述关断信号转换单元输出偏置电压BIAS2，所述箝压信号转换单元输出偏置电压BIAS3；
所述偏置电压产生单元的输出端连接所述箝压模块的第一输入端，所述开启信号转换单元的输入端输入所述高侧开关电压信号，所述开启信号转换单元的输出端连接所述输出驱动模块的第一输入端，所述关断信号转换单元的输入端输入所述高侧开关电压信号，所述关断信号转换单元的输出端连接所述输出驱动模块的第二输入端，所述箝压信号转换单元的输入端输入低侧开关电压信号，所述箝压信号转换单元的输出端连接所述箝压模块的第三输入端。
在本发明的一个实施例中，所述偏置电压产生单元包括第一PMOS管P1、第二PMOS管P2和第一NMOS管N1；所述开启信号转换单元包括第三PMOS管P3、第六NMOS管N6、第二NMOS管N2；所述关断信号转换单元包括第四PMOS管P4、第六PMOS管P6和第三NMOS管N3；所述箝压信号转换单元包括第五PMOS管P5、第五NMOS管N5和第四NMOS管N4，其中，
所述第一PMOS管P1的源极、所述第二PMOS管P2的源极、所述第三PMOS管P3的源极、所述第四PMOS管P4的源极及所述第五PMOS管P5的源极均连接电源端VCC；所述第一NMOS管N1的源极、所述第二NMOS管N2的源极、所述第三NMOS管N3的源极、所述第四NMOS管N4的源极均连接接地端GND；
所述第一PMOS管P1的栅极连接其漏极并连接外部输入偏置电流Ibias，并连接所述第二PMOS管P2的栅极、所述第三PMOS管P3的栅极、所述第四PMOS管P4的栅极和所述第五PMOS管P5的栅极；所述第二PMOS管P2的漏极连接所述第一NMOS管N1的漏极；所述第六NMOS管N6的漏极连接所述第三PMOS管P3的源极，所述第六NMOS管N6的栅极连接所述高侧开关电压信号Logic_A；所述第六PMOS管P6的源极连接所述第四PMOS管P4的漏极，所述第六PMOS管P6的栅极连接所述高侧开关电压信号Logic_A；所述第五NMOS管N5的漏极连接所述第五PMOS管P5的漏极，所述第五NMOS管N5的栅极连接所述低侧开关电压信号Logic_B；所述第二NMOS管N2的漏极连接其栅极及所述输出驱动模块的输入端；所述第三NMOS管N3的漏极连接其栅极及所述输出驱动模块的输入端；所述第四NMOS管N4的漏极连接所述箝压模块的第一输入端。
在本发明的一个实施例中，所述箝压模块包括浮动电压跟随单元和电压牵制单元，其中，
所述浮动电压跟随单元连接于第一电源端VDD与接地端GND之间，所述浮动电压跟随单元的输出端连接所述电压牵制单元的输入端，用于提供一个VSW+4V～VSW+5V的电压；
所述电压牵制单元的输出端作为所述箝压模块整体的输出端连接所述上功率管M1的栅极，用于使所述上功率管M1的栅源电压控制在5V以内。
在本发明的一个实施例中，所述浮动电压跟随单元包括第八PMOS管P8、第七NMOS管N7、第八NMOS管N8、第九PMOS管P9、第十PMOS管P10和第一电阻R1；所述电压牵制单元包括第九NMOS管N9、第十NMOS管N10、第十二PMOS管P12和第一电容C1，其中，
所述第八PMOS管P8的源极、所述第九PMOS管P9的源极、所述第九NMOS管N9的漏极均连接第一电源端VDD；所述第七NMOS管N7的源极、所述第十NMOS管N10的源极均连接接地端GND；所述第八PMOS管P8的栅极连接其漏极并连接所述第九PMOS管P9的栅极；所述第八NMOS管N8的栅极连接第二电源端VCC，所述第八NMOS管N8的漏极连接所述第七NMOS管N7的漏极；所述第十PMOS管P10栅极连接输入电压VIN；所述第九NMOS管N9的栅极、所述第一电阻R1的第一端连接所述第十PMOS管P10的漏端；所述第十PMOS管P10的源极连接所述第九PMOS管P9的源极；所述第一电阻R1的第二端、所述第十二PMOS管P12的漏极均连接所述外接下功率管M2的漏极；所述第十NMOS管N10的漏极、所述第一电容C1一端、所述第十二PMOS管P12的栅极连接所述第九NMOS管N9的源极；所述第十二PMOS管P12的源极连接所述上功率管M1的栅极。
在本发明的一个实施例中，所述输出驱动模块包括开启驱动偏置单元、开启驱动单元和关断驱动单元，其中，
所述开启驱动偏置单元连接于第一电源端VDD与接地端GND之间，用于为所述开启驱动模块提供偏置电压；所述开启驱动偏置单元的输入端连接所述开关控制模块的第一输出端，输出端连接所述开启驱动单元的输入端；所述开启驱动单元的输出端连接所述输出驱动模块的输出端，用于对所述上功率管M1的栅极充电，开启所述上功率管M1；所述关断驱动单元的输入端连接所述输出驱动模块的第二输入端，关断驱动单元的输出端连接输出驱动模块的输出端，用于对所述上功率管M1的栅极放电，关断所述上功率管M1。
在本发明的一个实施例中，所述开启驱动偏置单元包括第七PMOS管P7、第十四NMOS管N14和第十三NMOS管N13；所述开启驱动单元包括第十一PMOS管P11；所述关断驱动单元包括第十一NMOS管N11和第十二NMOS管N12，其中，
所述第七PMOS管P7的源极和所述第十一PMOS管P11的源极均连接所述第一电源端VDD；所述第十三NMOS管N13的源极连接接地端GND；所述第七PMOS管P7的栅极连接其漏极并连接所述开启驱动偏置单元的输出端；所述第十四NMOS管N14的栅极接第二电源端VCC，所述第十四NMOS管N14的漏极连接所述第十三NMOS管N13的漏极；所述第十三NMOS管N13的栅极连接所述输出驱动模块的输入端；所述第十一PMOS管P11的栅极连接所述开启驱动偏置单元的输入端，所述第十一PMOS管P11的漏极连接所述输出驱动模块的输出端；所述第十一NMOS管N11的栅极连接第二电源端VCC，所述第十一NMOS管N11的漏极连接所述输出驱动模块的输出端，所述第十一NMOS管N11的源极连接所述第十二NMOS管N12的漏极；所述第十二NMOS管N12的漏极连接所述关断驱动单元的输入端。
与现有技术相比，本发明的有益效果在于：
1、本发明的全集成Full-NMOS功率管高侧驱动电路实现了一种无需片外电容的Full-NMOS功率管高侧驱动，有效地将上功率管的栅源电压控制在5V以内，保证上功率管不被击穿，最大程度上导通上功率管，降低导通损耗，且采用的电路元件数目少，电路结构简单，能够极大提高电路集成度，降低使用成本和封装成本。
2、在本发明的全集成Full-NMOS功率管高侧驱动电路中，箝压模块在上功率管M1开启时能够有效地将上功率管M1的栅源电压控制在5V，最大程度上导通上功率管，降低导通损耗，同时箝压模块中的第十NMOS管N10和第一电容C1可增强模块的瞬态响应能力，加速栅极放电，提高开关速度，避免了输出大电流时死区时间的VSW负压引起的可靠性问题；输出驱动模块驱动栅极，驱动能力强，无需片外电容，避免了EMI干扰问题提高可靠性。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种全集成Full-NMOS功率管高侧驱动电路的模块示意图；
图2是本发明实施例提供的一种开关控制模块的电路结构示意图；
图3是本发明实施例提供的一种箝压模块的电路结构示意图；
图4是本发明实施例提供的一种输出驱动模块的电路结构示意图；
图5是本发明实施例提供的一种主要控制信号及输出信号的时序示意图。
具体实施方式
为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种全集成Full-NMOS功率管高侧驱动电路进行详细说明。
有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。
请参见图1，图1为本发明实施例提供的一种全集成Full-NMOS功率管高侧驱动电路的模块结构示意图。本发明的全集成Full-NMOS功率管高侧驱动电路包括开关控制模块101、箝压模块102和输出驱动模块103，其中，所述开关控制模块101的第一输入端输入高侧开关电压信号Logic_A，第二输入端输入低侧开关电压信号Logic_B，所述开关控制模块101的第一输出端连接所述箝压模块102的第一输入端，所述开关控制模块101的第二输出端连接所述输出驱动模块103的输入端，所述开关控制模块101的第三输出端连接所述箝压模块102的第三输入端，所述箝压模块102的第二输入端连接外接上功率管M1的源极，所述箝压模块102的输出端连接所述外接上功率管M1的栅级，所述输出驱动模块103的输出端连接所述外接上功率管M1的栅级；所述开关控制模块101用于将所述高侧开关电压信号转换为所述输出驱动模块103的第一控制信号和第二控制信号，将所述低侧开关电压信号转换为所述箝压模块102的控制信号；所述箝压模块102用于根据所述外接下功率管M2的漏极信号和所述箝压模块102的控制信号，将外接上功率管M1的栅源电压差控制在5V以内；所述输出驱动模块103用于根据所述开关控制模块101输出的第一控制信号为所述外接上功率管M1的栅极充电，或根据所述开关控制模块101输出的第二控制信号为所述外接上功率管M1的栅极放电，以控制所述外接上功率管M1的开启或关断。
具体地，开关控制模块101用于将高侧开关电压信号Logic_A和低侧开关电压信号Logic_B转换为电流控制信号，当开关控制模块101接收到高侧开关信号Logic_A第一电平即高电平时，产生第一控制信号即有电流信号和第二控制信号即无电流信号；当开关控制模块101接收到高侧开关信号Logic_A第二电平即低电平时，产生第三控制信号即有电流信号和第四控制信号即无电流信号；当开关控制模块101接收到低侧开关信号Logic_B第一电平即高电平时，产生第五控制信号即有电流信号；当开关控制模块101接收到低侧开关信号Logic_B第二电平即低电平时，产生第六控制信号即无电流信号。
箝压模块102根据外接下功率管M2的漏极处的浮动输出电压VSW的电压值，接收到第五控制信号并在上功率管M1的栅源电压超过5V时立刻启动限制其压差，在接收到第六控制信号时提高箝压模块102的瞬态响应，抽走内部储存点电荷。输出驱动模块103控制上功率管M1的开启关断，当输出驱动模块103接收到开关控制模块101产生的第一控制信号和第四控制信号时，输出驱动模块103为上功率管M1的栅极充电，开启上功率管M1，当输出驱动模块103接受到开关控制模块101产生的第二控制信号和第三控制信号时，上功率管M1的栅极通过输出驱动模块103放电，关闭上功率管M1。
进一步地，请参见图2，图2是本发明实施例提供的一种开关控制模块的电路结构示意图。所述开关控制模块101包括偏置电压产生单元1011、开启信号转换单元1012、关断信号转换单元1013和箝压信号转换单元1014，其中，所述偏置电压产生单元1011、所述开启信号转换单元1012、所述关断信号转换单元1013和所述箝压信号转换单元1014并联于第二电源端VCC与接地端GND之间；所述偏置电压产生单元1011的输入端用于输入外部偏置电流信号Ibias，所述偏置电压产生单元1011的输出端输出偏置电压BIAS，所述开启信号转换单元1012输出偏置电压BIAS1，所述关断信号转换单元1013输出偏置电压BIAS2，所述箝压信号转换单元1014输出偏置电压BIAS3；所述偏置电压产生单元1011的输出端连接所述箝压模块102的第一输入端，所述开启信号转换单元1012的输入端输入所述高侧开关电压信号Logic_A，所述开启信号转换单元1012的输出端连接所述输出驱动模块103的第一输入端，所述关断信号转换单元1013的输入端输入所述高侧开关电压信号Logic_A，所述关断信号转换单元1013的输出端连接所述输出驱动模块103的第二输入端，所述箝压信号转换单元1014的输入端输入低侧开关电压信号Logic_B，所述箝压信号转换单元1014的输出端连接所述箝压模块102的第三输入端。
具体地，所述偏置电压产生单元1011包括第一PMOS管P1、第二PMOS管P2和第一NMOS管N1；所述开启信号转换单元1012包括第三PMOS管P3、第六NMOS管N6、第二NMOS管N2；所述关断信号转换单元1013包括第四PMOS管P4、第六PMOS管P6和第三NMOS管N3；所述箝压信号转换单元1014包括第五PMOS管P5、第五NMOS管N5和第四NMOS管N4，其中，
所述第一PMOS管P1的源极、所述第二PMOS管P2的源极、所述第三PMOS管P3的源极、所述第四PMOS管P4的源极及所述第五PMOS管P5的源极均连接电源端VCC；所述第一NMOS管N1的源极、所述第二NMOS管N2的源极、所述第三NMOS管N3的源极、所述第四NMOS管N4的源极均连接接地端GND；
所述第一PMOS管P1的栅极连接其漏极并连接外部输入偏置电流Ibias，并连接所述第二PMOS管P2的栅极、所述第三PMOS管P3的栅极、所述第四PMOS管P4的栅极和所述第五PMOS管P5的栅极；所述第二PMOS管P2的漏极连接所述第一NMOS管N1的漏极；所述第六NMOS管N6的漏极连接所述第三PMOS管P3的源极，所述第六NMOS管N6的栅极连接所述高侧开关电压信号Logic_A；所述第六PMOS管P6的源极连接所述第四PMOS管P4的漏极，所述第六PMOS管P6的栅极连接所述高侧开关电压信号Logic_A；所述第五NMOS管N5的漏极连接所述第五PMOS管P5的漏极，所述第五NMOS管N5的栅极连接所述低侧开关电压信号Logic_B；所述第二NMOS管N2的漏极连接其栅极及所述输出驱动模块103的输入端；所述第三NMOS管N3的漏极连接其栅极及所述输出驱动模块103的输入端；所述第四NMOS管N4的漏极连接所述箝压模块102的第一输入端。
进一步地，图3是本发明实施例提供的一种箝压模块的电路结构示意图。本实施例的箝压模块102包括浮动电压跟随单元1021和电压牵制单元1022，其中，所述浮动电压跟随单元1021连接于第一电源端VDD与接地端GND之间，所述浮动电压跟随单元1021的输出端连接所述电压牵制单元1022的输入端，用于提供一个VSW+4V～VSW+5V的电压；所述电压牵制单元1022的输出端作为所述箝压模块102整体的输出端连接所述上功率管M1的栅极，用于使所述上功率管M1的栅源电压控制在5V以内。
具体地，所述浮动电压跟随单元1021包括第八PMOS管P8、第七NMOS管N7、第八NMOS管N8、第九PMOS管P9、第十PMOS管P10和第一电阻R1；所述电压牵制单元1022包括第九NMOS管N9、第十NMOS管N10、第十二PMOS管P12和第一电容C1，其中，
所述第八PMOS管P8的源极、所述第九PMOS管P9的源极、所述第九NMOS管N9的漏极均连接第一电源端VDD；所述第七NMOS管N7的源极、所述第十NMOS管N10的源极均连接接地端GND；所述第八PMOS管P8的栅极连接其漏极并连接所述第九PMOS管P9的栅极；所述第八NMOS管N8的栅极连接第二电源端VCC，所述第八NMOS管N8的漏极连接所述第七NMOS管N7的漏极；所述第十PMOS管P10栅极连接输入电压VIN；所述第九NMOS管N9的栅极、所述第一电阻R1的第一端连接所述第十PMOS管P10的漏端；所述第十PMOS管P10的源极连接所述第九PMOS管P9的源极；所述第一电阻R1的第二端、所述第十二PMOS管P12的漏极均连接所述外接下功率管M2的漏极；所述第十NMOS管N10的漏极、所述第一电容C1一端、所述第十二PMOS管P12的栅极连接所述第九NMOS管N9的源极；所述第十二PMOS管P12的源极连接所述上功率管M1的栅极。
在本实施例中，所述第一电源端VDD为高压电源，所述第二电源端VCC为5V的低压电源。优选的，VDD≥VIN+VON，其中，VON为上功率管M1的开启电压。
进一步地，请参见图4，图4为本发明实施例提供的一种输出驱动模块的示意图。所述输出驱动模块103包括开启驱动偏置单元1031、开启驱动单元1032和关断驱动单元1033，其中，所述开启驱动偏置单元1031连接于第一电源端VDD与接地端GND之间，用于为所述开启驱动模块1032提供偏置电压；所述开启驱动偏置单元1031的输入端连接所述开关控制模块101的第一输出端，输出端连接所述开启驱动单元1032的输入端；所述开启驱动单元1032的输出端连接所述输出驱动模块103的输出端，用于对所述上功率管M1的栅极充电，开启所述上功率管M1；所述关断驱动单元1033的输入端连接所述输出驱动模块103的第二输入端，关断驱动单元1033的输出端连接输出驱动模块103的输出端，用于对所述上功率管M1的栅极放电，关断所述上功率管M1。
具体地，所述开启驱动偏置单元1031包括第七PMOS管P7、第十四NMOS管N14和第十三NMOS管N13；所述开启驱动单元1032包括第十一PMOS管P11；所述关断驱动单元1033包括第十一NMOS管N11和第十二NMOS管N12，其中，
所述第七PMOS管P7的源极和所述第十一PMOS管P11的源极均连接所述第一电源端VDD；所述第十三NMOS管N13的源极连接接地端GND；所述第七PMOS管P7的栅极连接其漏极并连接所述开启驱动偏置单元1031的输出端；所述第十四NMOS管N14的栅极连接第二电源端VCC，所述第十四NMOS管N14的漏极连接所述第十三NMOS管N13的漏极；所述第十三NMOS管N13的栅极连接所述输出驱动模块103的输入端；所述第十一PMOS管P11的栅极连接所述开启驱动偏置单元1031的输入端，所述第十一PMOS管P11的漏极连接所述输出驱动模块1033的输出端；所述第十一NMOS管N11的栅极连接第二电源端VCC，所述第十一NMOS管N11的漏极连接所述输出驱动模块103的输出端，所述第十一NMOS管N11的源极连接所述第十二NMOS管N12的漏极；所述第十二NMOS管N12的漏极连接所述关断驱动单元1033的输入端。
请参见图5，图5为本发明实施例提供的一种主要控制信号及输出信号的时序示意图。当外部输入方波信号Logic_A和Logic_B，经过开关控制模块101，将输入电压控制信号转换为箝压模块102正常工作时需要的控制电流，将外部上功率管M1的栅源电压控制在5V以内；当输入方波Logic_A为高电平，Logic_B为低电平时，输出驱动模块103为上功率管M1充电，上功率管M1迅速开启，栅源电压为5V，当输入方波Logic_A为低电平，Logic_B为高电平时，输出驱动模块103为上功率管M1放电，上功率管M1的栅极电压拉到地，栅源电压为0V，迅速关闭；当输入方波Logic_A为低电平，Logic_B为低电平时，为死区控制时间，上功率管M1的栅极无充放电，箝压模块102保持工作。
本实施例的全集成Full-NMOS功率管高侧驱动电路实现了一种无需片外电容的Full-NMOS功率管高侧驱动，有效地将上功率管的栅源电压控制在5V以内，保证上功率管不被击穿，最大程度上导通上功率管，降低导通损耗，且采用的电路元件数目少，电路结构简单，能够极大提高电路集成度，降低使用成本和封装成本。在本实施例的全集成Full-NMOS功率管高侧驱动电路中，箝压模块在上功率管M1开启时能够有效地将上功率管M1的栅源电压控制在5V，最大程度上导通上功率管，降低导通损耗，同时箝压模块中的第十NMOS管N10和第一电容C1可增强模块的瞬态响应能力，加速栅极放电，提高开关速度，避免了输出大电流时死区时间的VSW负压引起的可靠性问题；输出驱动模块驱动栅极，驱动能力强，无需片外电容，避免了EMI干扰问题提高可靠性。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (7)

1.一种全集成Full-NMOS功率管高侧驱动电路，其特征在于，包括开关控制模块(101)、箝压模块(102)和输出驱动模块(103)，其中，
所述开关控制模块(101)的第一输入端输入高侧开关电压信号(Logic_A)，第二输入端输入低侧开关电压信号(Logic_B)，所述开关控制模块(101)的第一输出端连接所述箝压模块(102)的第一输入端，所述开关控制模块(101)的第二输出端连接所述输出驱动模块(103)的输入端，所述开关控制模块(101)的第三输出端连接所述箝压模块(102)的第三输入端，所述箝压模块(102)的第二输入端连接外接上功率管(M1)的源极，所述箝压模块(102)的输出端连接所述外接上功率管(M1)的栅级，所述输出驱动模块(103)的输出端连接所述外接上功率管(M1)的栅级；
所述开关控制模块(101)用于将所述高侧开关电压信号转换为所述输出驱动模块(103)的第一控制信号和第二控制信号，将所述低侧开关电压信号转换为所述箝压模块(102)的控制信号；
所述箝压模块(102)用于根据所述外接下功率管(M2)的漏极信号和所述箝压模块(102)的控制信号，将外接上功率管(M1)的栅源电压差控制在5V以内；
所述输出驱动模块(103)用于根据所述开关控制模块(101)输出的第一控制信号为所述外接上功率管(M1)的栅极充电，或根据所述开关控制模块(101)输出的第二控制信号为所述外接上功率管(M1)的栅极放电，以控制所述外接上功率管(M1)的开启或关断。
2.根据权利要求1所述的全集成Full-NMOS功率管高侧驱动电路，其特征在于，所述开关控制模块(101)包括偏置电压产生单元(1011)、开启信号转换单元(1012)、关断信号转换单元(1013)和箝压信号转换单元(1014)，其中，
所述偏置电压产生单元(1011)、所述开启信号转换单元(1012)、所述关断信号转换单元(1013)和所述箝压信号转换单元(1014)并联于第二电源端VCC与接地端GND之间；
所述偏置电压产生单元(1011)的输入端用于输入外部偏置电流信号Ibias，所述偏置电压产生单元(1011)的输出端输出偏置电压BIAS，所述开启信号转换单元(1012)输出偏置电压BIAS1，所述关断信号转换单元(1013)输出偏置电压BIAS2，所述箝压信号转换单元(1014)输出偏置电压BIAS3；
所述偏置电压产生单元(1011)的输出端连接所述箝压模块(102)的第一输入端，所述开启信号转换单元(1012)的输入端输入所述高侧开关电压信号(Logic_A)，所述开启信号转换单元(1012)的输出端连接所述输出驱动模块(103)的第一输入端，所述关断信号转换单元(1013)的输入端输入所述高侧开关电压信号(Logic_A)，所述关断信号转换单元(1013)的输出端连接所述输出驱动模块(103)的第二输入端，所述箝压信号转换单元(1014)的输入端输入低侧开关电压信号(Logic_B)，所述箝压信号转换单元(1014)的输出端连接所述箝压模块(102)的第三输入端。
3.根据权利要求2所述的全集成Full-NMOS功率管高侧驱动电路，其特征在于，所述偏置电压产生单元(1011)包括第一PMOS管P1、第二PMOS管P2和第一NMOS管N1；所述开启信号转换单元(1012)包括第三PMOS管P3、第六NMOS管N6、第二NMOS管N2；所述关断信号转换单元(1013)包括第四PMOS管P4、第六PMOS管P6和第三NMOS管N3；所述箝压信号转换单元(1014)包括第五PMOS管P5、第五NMOS管N5和第四NMOS管N4，其中，
所述第一PMOS管P1的源极、所述第二PMOS管P2的源极、所述第三PMOS管P3的源极、所述第四PMOS管P4的源极及所述第五PMOS管P5的源极均连接电源端VCC；所述第一NMOS管N1的源极、所述第二NMOS管N2的源极、所述第三NMOS管N3的源极、所述第四NMOS管N4的源极均连接接地端GND；
所述第一PMOS管P1的栅极连接其漏极并连接外部输入偏置电流Ibias，并连接所述第二PMOS管P2的栅极、所述第三PMOS管P3的栅极、所述第四PMOS管P4的栅极和所述第五PMOS管P5的栅极；所述第二PMOS管P2的漏极连接所述第一NMOS管N1的漏极；所述第六NMOS管N6的漏极连接所述第三PMOS管P3的源极，所述第六NMOS管N6的栅极连接所述高侧开关电压信号Logic_A；所述第六PMOS管P6的源极连接所述第四PMOS管P4的漏极，所述第六PMOS管P6的栅极连接所述高侧开关电压信号Logic_A；所述第五NMOS管N5的漏极连接所述第五PMOS管P5的漏极，所述第五NMOS管N5的栅极连接所述低侧开关电压信号Logic_B；所述第二NMOS管N2的漏极连接其栅极及所述输出驱动模块(103)的输入端；所述第三NMOS管N3的漏极连接其栅极及所述输出驱动模块(103)的输入端；所述第四NMOS管N4的漏极连接所述箝压模块(102)的第一输入端。
4.根据权利要求1所述的全集成Full-NMOS功率管高侧驱动电路，其特征在于，所述箝压模块(102)包括浮动电压跟随单元(1021)和电压牵制单元(1022)，其中，
所述浮动电压跟随单元(1021)连接于第一电源端VDD与接地端GND之间，所述浮动电压跟随单元(1021)的输出端连接所述电压牵制单元(1022)的输入端，用于提供一个VSW+4V～VSW+5V的电压；
所述电压牵制单元(1022)的输出端作为所述箝压模块(102)整体的输出端连接所述上功率管M1的栅极，用于使所述上功率管M1的栅源电压控制在5V以内。
5.根据权利要求4所述的全集成Full-NMOS功率管高侧驱动电路，其特征在于，所述浮动电压跟随单元(1021)包括第八PMOS管P8、第七NMOS管N7、第八NMOS管N8、第九PMOS管P9、第十PMOS管P10和第一电阻R1；所述电压牵制单元(1022)包括第九NMOS管N9、第十NMOS管N10、第十二PMOS管P12和第一电容C1，其中，
所述第八PMOS管P8的源极、所述第九PMOS管P9的源极、所述第九NMOS管N9的漏极均连接第一电源端VDD；所述第七NMOS管N7的源极、所述第十NMOS管N10的源极均连接接地端GND；所述第八PMOS管P8的栅极连接其漏极并连接所述第九PMOS管P9的栅极；所述第八NMOS管N8的栅极连接第二电源端VCC，所述第八NMOS管N8的漏极连接所述第七NMOS管N7的漏极；所述第十PMOS管P10栅极连接输入电压VIN；所述第九NMOS管N9的栅极、所述第一电阻R1的第一端连接所述第十PMOS管P10的漏端；所述第十PMOS管P10的源极连接所述第九PMOS管P9的源极；所述第一电阻R1的第二端、所述第十二PMOS管P12的漏极均连接所述外接下功率管M2的漏极；所述第十NMOS管N10的漏极、所述第一电容C1一端、所述第十二PMOS管P12的栅极连接所述第九NMOS管N9的源极；所述第十二PMOS管P12的源极连接所述上功率管M1的栅极。
6.根据权利要求1所述的全集成Full-NMOS功率管高侧驱动电路，其特征在于，所述输出驱动模块(103)包括开启驱动偏置单元(1031)、开启驱动单元(1032)和关断驱动单元(1033)，其中，
所述开启驱动偏置单元(1031)连接于第一电源端VDD与接地端GND之间，用于为所述开启驱动模块(1032)提供偏置电压；所述开启驱动偏置单元(1031)的输入端连接所述开关控制模块(101)的第一输出端，输出端连接所述开启驱动单元(1032)的输入端；所述开启驱动单元(1032)的输出端连接所述输出驱动模块(103)的输出端，用于对所述上功率管M1的栅极充电，开启所述上功率管M1；所述关断驱动单元(1033)的输入端连接所述输出驱动模块(103)的第二输入端，关断驱动单元(1033)的输出端连接输出驱动模块(103)的输出端，用于对所述上功率管M1的栅极放电，关断所述上功率管M1。
7.根据权利要求6所述的全集成Full-NMOS功率管高侧驱动电路，其特征在于，所述开启驱动偏置单元(1031)包括第七PMOS管P7、第十四NMOS管N14和第十三NMOS管N13；所述开启驱动单元(1032)包括第十一PMOS管P11；所述关断驱动单元(1033)包括第十一NMOS管N11和第十二NMOS管N12，其中，
所述第七PMOS管P7的源极和所述第十一PMOS管P11的源极均连接所述第一电源端VDD；所述第十三NMOS管N13的源极连接接地端GND；所述第七PMOS管P7的栅极连接其漏极并连接所述开启驱动偏置单元(1031)的输出端；所述第十四NMOS管N14的栅极连接第二电源端VCC，所述第十四NMOS管N14的漏极连接所述第十三NMOS管N13的漏极；所述第十三NMOS管N13的栅极连接所述输出驱动模块(103)的输入端；所述第十一PMOS管P11的栅极连接所述开启驱动偏置单元(1031)的输入端，所述第十一PMOS管P11的漏极连接所述输出驱动模块(1033)的输出端；所述第十一NMOS管N11的栅极连接第二电源端VCC，所述第十一NMOS管N11的漏极连接所述输出驱动模块(103)的输出端，所述第十一NMOS管N11的源极连接所述第十二NMOS管N12的漏极；所述第十二NMOS管N12的漏极连接所述关断驱动单元(1033)的输入端。
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