CN112421937B - 同步整流驱动模块、同步整流驱动电路和buck型降压电路 - Google Patents

Abstract

本发明提供了一种同步整流驱动模块、同步整流驱动电路和BUCK型降压电路，采用PMOS功率管作同步整流电路上管，NMOS功率管作为下管并且改进了PMOS功率管驱动电路和NMOS功率管驱动电路；其中PMOS驱动电路采用直接VCC‑GND供电；PMOS驱动电路采用限制M18栅极电压和使M18、M19配合放电的方法来限制PMOS功率管栅极驱动端的电压，这样在保证驱动能力的同时，简化了电路结构；NMOS驱动电路通过限制三极管Q1基极电压的方法，来稳定NMOS功率管栅极驱动端的电压，通过Q1、Q2放大M24流出电流的方法来确保NMOS功率管栅极驱动端有足够的驱动能力。

Description

同步整流驱动模块、同步整流驱动电路和BUCK型降压电路

技术领域

本发明涉及同步整流电路领域，特别涉及一种同步整流驱动模块、同步整流驱动电路和BUCK型降压电路。

背景技术

降压电路中的功率管有功率三极管和功率MOS管两种，功率MOS管又分为PMOS功率管和NMOS功率管，对于降压（BUCK）电路来说，常规BUCK型降压电路分为异步整流型电路和同步整流型电路，异步整流型电路虽然成本低，但其续流二极管续流损耗较大，人们为了解决这一问题，引入了同步整流型电路，采用通态电阻极低的专用功率MOSFET取代传统异步整流型电路所用的肖特基续流二极管，续流器件的更改使得对应的驱动电路也要重新设计，相较于异步整流型电路的驱动电路，同步整流型电路更加复杂。

常规的同步整流电路上下管都选用NMOS功率管作为驱动管，选用NMOS作为上管时，需要在芯片内部单独设计驱动电路的供电电路，由于在芯片工艺中很难做出容值较大的电容，在采用NMOS功率管作为上管的应用中，在系统电路中往往需要外接一个电容来确保NMOS功率管驱动电路正常工作。选用NMOS作下管时，虽然可以采用内部LDO（LDO即lowdropout regulator，是一种低压差线性稳压器）产生的电源电压驱动NMOS功率管，但考虑到NMOS功率管开启时需要很大的电流，芯片内部无法集成大容量电容，瞬间较大的电流会影响芯片内部工作电压的稳定，人们往往在实际应用中会对NMOS功率管驱动电路进行单独的电源供电，部分应用产品还会采用外接电容的方式来稳定NMOS功率管内置驱动电路的供电电压。传统的驱动电路在结构上比较复杂，造成晶圆面积大，芯片成本高，外接电容导致系统外围元器件多，增加系统成本，降低产品竞争力。

发明内容

本发明为了克服现有技术的不足，提供一种同步整流驱动模块、同步整流驱动电路和降压电路。

为了实现上述目的，本发明实施例提供了一种同步整流驱动模块，外部包括电源电压端VCC、PMOS功率管栅极驱动端GATEDRIVE_P、控制信号端PWM、偏置电流信号输入端IBIAS和功率输出端SW，其中所述电源电压端VCC用于与电源电压输入端、PMOS功率管的源极相连，PMOS功率管栅极驱动端GATEDRIVE_P用于与PMOS功率管栅极相连，所述偏置电流信号输入端IBIAS用来给偏置电路提供偏置电流，控制信号端PWM用于输入PWM信号，当PWM信号为高电平时，PMOS功率管延时一段时间开启，NMOS功率管关断；当PWM信号由高变低时，PMOS功率管关断，NMOS功率管延时一段时间开启；功率输出端SW用于与外部电感形成续流回路；内部由上电延时电路、死区时间控制电路、电平转换电路、PMOS驱动电路、偏置电路、NMOS驱动电路组成，所述上电延时电路的一端与所述电平转换电路的第一端相连，所述死区时间控制电路的第一端与所述电平转换电路的第二端相连，所述死区时间控制电路的第二端与所述NMOS驱动电路的第一端相连，所述电平转换电路的第三端与所述PMOS驱动电路的第一端相连，所述PMOS驱动电路的第二端与所述偏置电路第一端相连，所述偏置电路的第二端与所述NMOS驱动电路的第二端相连；所述上电延时电路被配置为在同步整流驱动模块上电时产生一个延时信号DELAY，保证在内部工作电压VDD建立前锁住功率管；所述死区时间控制电路被配置为将PWM信号转化为PMOS前置驱动信号和NMOS驱动信号，并且控制PMOS前置驱动信号和NMOS驱动信号存在相位差，实现在PMOS功率管关断后延时一段时间开启NMOS功率管，在NMOS功率管关断后延时一段时间开启PMOS功率管，确保PMOS功率管和NMOS功率管不会同时开启；所述电平转换电路，被配置为当输入信号为低电平时，输出信号被下拉至地；当输入信号为高电平时将输出信号上拉到电源电压VCC；所述PMOS驱动电路，包括依次连接的第一信号输入单元、第一缓冲驱动单元、PMOS功率管栅极控制单元；其中所述第一信号输入单元检测第一延时信号和PMOS驱动信号，只有当第一延时信号和PMOS驱动信号同时为低电平时，所述第一信号输入单元输出高电平，对于第一延时信号和PMOS驱动信号为其他电平组合时，所述第一信号输入单元输出低电平；所述第一缓冲驱动单元被配置为增大所述第一信号输入单元输出信号的驱动能力并起到缓冲器的功能，所述第一缓冲驱动单元输出的信号电平与所述第一信号输入单元输出的信号电平一致；所述PMOS功率管栅极控制单元被配置为当所述第一信号输入单元输出低电平时，使PMOS功率管关断；当所述第一信号输入单元输出高电平时，使PMOS功率管开启；所述偏置电路，被配置为其他模块提供偏置电流；所述NMOS驱动电路，包括依次连接的第二信号输入单元、第二缓冲驱动单元、NMOS功率管栅极控制单元；其中所述第二信号输入单元检测第二延时信号和NMOS驱动信号，只有当第二延时信号和NMOS驱动信号同时为低电平时，所述第二信号输入单元输出高电平，对于第二延时信号和NMOS驱动信号为其他电平组合时，所述第二信号输入单元输出低电平；所述第二缓冲驱动单元被配置为增大所述第二信号输入单元输出信号的驱动能力并起到缓冲器的功能，所述第二缓冲驱动单元输出的信号电平与所述第二信号输入单元输出的信号电平相反；所述NMOS功率管栅极控制单元被配置为当所述第二信号输入单元输出低电平时，使内置NMOS功率管关断；当所述第二信号输入单元输出高电平时，使内置NMOS功率管开启。

可选的，所述上电延时电路包括PMOS管M1、电阻R1、电容C0、第一反相器INV1；其中M1源极与内部工作电压端VDD相连，M1栅极与INV1输出端相连，M1漏极与INV1输入端相连；电阻R1第一端与内部工作电压端VDD相连，R1第二端与电容C0第一端、INV1输入端相连；C0第二端与GND端相连；INV1供电端与内部工作电压端VDD相连，INV1输出端分别与所述电平转换电路的M4栅极、INV2输入端相连用于输出延时信号。

可选的，所述死区时间控制电路与控制信号端PWM相连，以PWM信号为输入信号，DRIVEP输出端与电平转换电路相连并输出PMOS前置驱动信号，DRIVEN输出端与第二信号输入单元相连并输出NMOS驱动信号，所述PMOS前置驱动信号作为电平转换电路的输入信号，经过电平转换电路获得PMOS驱动信号。

可选的，所述电平转换电路由上下两路结构完全相同的子电路组成，包括由M2、M4、M5、M6、第二反相器INV2组成的第一电平转换子电路和由M7、M8、M9、M10、第三反相器INV3组成的第二电平转换子电路；M2、M5、M7、M8为PMOS管，M4、M6、M9、M10为NMOS管，其中M2源极与电源电压端VCC相连，M2栅极与M5漏极相连，M2漏极分别与M5栅极、M4漏极相连；M5源极与电源电压端VCC相连，M5漏极还与M6漏极相连；M4栅极与上电延时电路输出端相连用于接收延时信号DELAY，M4源极与GND端相连；M6漏极与第一信号输入单元的DELAY_H端相连并输出第一延时信号，M6栅极与INV2输出端相连，M6源极与GND端相连；INV2输入端与上电延时电路输出端相连，INV2供电端与内部工作电压端VDD相连；其中M7源极与电源电压端VCC相连，M7栅极与M8漏极相连，M7漏极分别与M8栅极、M9漏极相连；M8源极与电源电压端VCC相连，M8漏极与M10漏极、第一信号输入单元的DRIVEP_H端相连并输出PMOS驱动信号；M9栅极与死区时间控制电路DRIVEP输出端相连用于接收PMOS前置驱动信号，M9源极与GND端相连；M10栅极与INV3输出端相连，M10源极与GND端相连；INV3供电端与内部工作电压端VDD相连，INV3的输入端与死区时间控制电路DRIVEP输出端相连用于接收PMOS前置驱动信号。

可选的，所述偏置电路由M20、M21、M22、M23、M24组成，其中M20、M21、M23是NMOS管、M22、M24是PMOS管，M20漏极与偏置电流信号输入端IBIAS相连，M20栅极与M20漏极相连，M20源极与GND端相连；M21漏极与M15源极相连，M21栅极与M20栅极相连，M21源极与GND端相连；M23漏极与M22漏极相连，M23栅极与M20漏极相连，M23源极与GND端相连；M22源极与电源电压端VCC相连，M22栅极与M22漏极相连；M24源极与电源电压端VCC相连，M24栅极与M22栅极相连，M24漏极分别与所述NMOS驱动电路中的DZ2负极、Q1基极、M25漏极相连。

可选的，所述PMOS驱动电路中的第一缓冲驱动单元由两组依次连接的反相器组成，由M11、M12构成第六反相器，M13、M14构成第七反相器；其中M11为PMOS管、M12为NMOS管，M11源极与电源电压端VCC相连，M11栅极分别与M12栅极、所述第一信号输入单元的输出端相连，M11漏极与M12漏极相连，M12源极与GND端相连；其中M13为PMOS管、M14为NMOS管，M13源极与电源电压端VCC相连，M13栅极分别与M14栅极、M11漏极、M12漏极相连，M13漏极与M14漏极相连并作为第七反相器的输出端与所述PMOS功率管栅极控制单元相连，M14源极与GND端相连；所述PMOS功率管栅极控制单元包括M15、M16、M17、M18、M19、电阻R2、R3、稳压管DZ1，其中M15、M19为NMOS管、M16、M17、M18为PMOS管；所述M15漏极与DZ1的正极相连，M15栅极分别与M16栅极、M17栅极、第七反相器的输出端相连，M15源极与偏置电路中的M21漏极相连；所述M16源极与电源电压端VCC相连，M16漏极分别与M15漏极、M18栅极相连；M17源极与电源电压端VCC相连，M17漏极分别与M18源极、M19漏极、R3的第二端、PMOS功率管栅极控制单元输出端相连；所述M18漏极分别与M19栅极、R2第一端相连；所述M19源极与GND端相连；R2第二端与GND端相连；R3第一端与电源电压端VCC相连；DZ1负极与电源电压端VCC相连；第一信号输入单元输出低电平时，M16、M17打开，M15、M18、M19关断，PMOS功率管栅极控制单元输出端的电压被上拉至电源电压VCC使外置PMOS管关断；当第一延时信号和PMOS驱动信号都为低电平时，第一信号输入单元输出高电平，M15打开、M16、M17关断；M15漏极、M18栅极电压被稳压至VCC-VDZ1使M18开启，当R2上压降大于M19开启电压VTH19时，M19开启并协助M18共同放电；当PMOS功率管栅极控制单元输出端的电压下降至VCC-VDZ1+|VTH18|时，使M18、M19关断，且PMOS功率管栅极控制单元输出端的电压被稳压在VCC-VDZ1+|VTH18|，使PMOS功率管开启，其中VDZ1是稳压管DZ1两端的电压差，|VTH18|是M18的开启电压绝对值。

可选的，所述NMOS驱动电路中的第二缓冲驱动单元由两个反相器组成，其中INV4为第四反相器，INV5为第五反相器；其中INV4和INV5的供电端与内部工作电压端VDD相连，INV4和INV5的输入端共同与所述第二信号输入单元的输出端相连，INV4的输出端与M25的栅极相连，INV5的输出端与M26的栅极相连；所述NMOS功率管栅极控制单元包括M25、M26、Q1、Q2、Q3、电阻R4、R5、R6、稳压管DZ2，其中M25、M26都为NMOS管，Q1、Q2为NPN三极管，Q3为PNP三极管；M25漏极分别与偏置电路中的M24漏极、Q1基极、R4第一端相连，M25源极与GND端相连；M26漏极分别与Q2发射极、R5第二端、被控NMOS功率管M27栅极相连，M26源极与GND端相连；Q1集电极与电源电压端VCC相连，Q1发射极分别与Q2基极、R4第二端、R5第一端相连；Q2集电极与电源电压端VCC相连；Q3发射极与DZ2正极相连，Q3基极分别与被控NMOS功率管M27漏极、功率输出端SW相连，Q3集电极与GND端相连；R6第一端与被控NMOS功率管M27栅极相连，R6第二端与GND端相连；DZ2负极与所述偏置电路中的M24漏极相连；当NMOS驱动信号为高电平时，M25、M26打开，电流镜M24电流经M25到GND端，M24漏极电压被下拉至地，Q1、Q2关断，M27栅极电压被下拉至地，使被控NMOS功率管M27关断；当NMOS驱动信号由高电平变为低电平时，M25、M26关断，Q1、Q2给被控NMOS功率管M27栅极充电，被控NMOS功率管M27被打开，Q3基极电压被下拉至地，Q3导通，Q3发射极电压被稳压在VEBQ3，同时DZ2被击穿，Q1基极电压被稳压在VDZ2+VEBQ3；Q2发射极、被控NMOS功率管M27栅极电压被稳压在VDZ2+VEBQ3-VBEQ1-VBEQ2，使被控NMOS功率管M27处于开启状态，其中VDZ2是稳压管DZ2两端的电压差，VEBQ3是三极管Q3的基极发射极结压降，VBEQ1是三极管Q1的发射极基极结压降，VBEQ2是三极管Q2的发射极基极结压降。

本发明实施例还提供了一种同步整流驱动电路，包括：PMOS功率管、和上述的同步整流驱动模块，所述PMOS功率管的栅极与同步整流驱动模块的PMOS功率管栅极驱动端GATEDRIVE_P相连，所述PMOS功率管的漏极用于与BUCK型降压电路的输出电路连接，所述电源电压端VCC与所述PMOS功率管的源极连接且用于与BUCK型降压电路的电源电路相连。

本发明实施例还提供了一种BUCK型降压电路，包括上述的同步整流驱动电路。

综上所述，本发明的有益效果在于：

本发明实施例提供的同步整流驱动电路，采用PMOS功率管作同步整流电路上管，NMOS功率管作为下管；在本发明实施例的同步整流驱动模块中改进了PMOS功率管驱动电路和NMOS功率管驱动电路；由于采用PMOS功率作为上管，相比上管采用NMOS功率管的驱动电路，在同步整流驱动电路中少了一个外置自举升压储能电容，在实际应用中更加灵活；本发明实施例中的PMOS功率管驱动电路和NMOS功率管驱动电路不需要额外的供电电路，直接可以由同步整流驱动模块输入电压供电，在节省芯片面积和成本上相较于传统结构同步整流驱动电路都具有明显优势；PMOS功率管采取外置功率管，这样可以有效减小同步整流驱动模块的芯片面积，外置PMOS功率管以较低的成本大幅提高整个系统效率，在一些输入电压和输出电压差值较小的应用中，这种结构的优势更为明显。

进一步的，相比传统PMOS驱动电路需要有对应的稳压电路，且需要将PMOS驱动电路上下端电压限定在一个值，本发明实施例同步整流驱动模块中的PMOS驱动电路采用直接VCC-GND供电。本发明实施例的PMOS驱动电路采用限制M18栅极电压和使M18、M19配合放电的方法来限制PMOS功率管栅极驱动端的电压，这样在保证驱动能力的同时，简化了电路结构。

进一步的，本发明实施例同步整流驱动模块中的NMOS驱动电路可以直接由电源电压VCC供电，通过限制三极管Q1基极电压的方法，来稳定NMOS功率管栅极驱动端的电压，通过Q1、Q2放大M24流出的电流的方法来确保NMOS功率管栅极驱动端有足够的驱动能力。本发明实施例提供的NMOS驱动电路结构简化了现有的NMOS驱动电路。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1所示为本发明实施例提供的BUCK型降压电路的结构示意图；

图2所示为本发明实施例提供的同步整流驱动模块的电路原理图；

图3所示为本发明实施例提供的PMOS功率管驱动电路放大电路图；

图4所示为本发明实施例提供的NMOS功率管驱动电路放大电路图；

图5所示为本发明实施例的同步整流驱动模块的波形仿真图。

具体实施方式

为了便于本领域技术人员的理解，下面将结合具体实施例对本发明作进一步详细描述。

本发明实施例首先提供了一种BUCK型降压电路，请参考图1，包括电源电路10、输出电路30和同步整流驱动电路20。其中同步整流驱动电路20的一端与电源电路10相连，同步整流驱动电路20的另一端与输出电路30相连。

在本实施例中，所述电源电路10包括输入直流电源VIN和并联连接的输入端滤波电容110。

所述输出电路30包括功率电感320、输出滤波电容330和负载电阻340，所述功率电感320一端与同步整流驱动电路20的功率输出端相连，所述功率电感320的另一端分别与输出滤波电容330和负载340的一端相连，所述输出滤波电容330和负载340的另一端接地。

所述同步整流驱动电路20包括：PMOS功率管220、同步整流驱动模块210，所述PMOS功率管220的栅极与同步整流驱动模块210的PMOS功率管栅极驱动端GATEDRIVE_P相连，所述PMOS功率管220的漏极与输出电路30的功率电感320一端连接，所述同步整流驱动模块210的电源电压端VCC与BUCK降压电源的电源电路相连，即与输入直流电源VIN相连。

在本发明实施例提供的同步整流驱动电路中采用了外置PMOS功率管作为上管，在同步整流驱动模块中内置NMOS功率管作为下管的结构，由于在集成电路中，同尺寸的PMOS功率管导通电阻大于NMOS功率管（典型值为2.5倍），本发明实施例提供的一种同步整流驱动电路，可以采用外置PMOS功率管的方式，外置PMOS功率管可以以较低的成本获得比较小的导通电阻，所以在实现同样性能的前提下，可以有效减少芯片面积，降低驱动模块成本，且整个系统成本也不会增加。此外在一些输入电压和输出电压差值较小的应用中，优势更为明显。

在本发明实施例中，所述电源电路10和输出电路30仅仅为一种BUCK型降压电路的实现方式，本领域技术人员根据需要可以选择不同的电源电路和输出电路，在此不做赘述。

在本发明实施例中，同步整流驱动模块210包括电源电压端VCC、功率管栅极驱动端GATEDRIVE_P、控制信号端PWM、偏置电流信号输入端IBIAS和功率输出端SW，其中所述电源电压端VCC用于与电源电压输入端、PMOS功率管的源极相连，所述功率管栅极驱动端GATEDRIVE_P用于与PMOS功率管栅极相连，控制信号端PWM用于输入PWM信号，当PWM信号为高电平时，PMOS功率管延时一段时间开启，NMOS功率管关断；当PWM信号由高变低时，PMOS功率管关断，NMOS功率管延时一段时间开启；功率输出端SW用于与外部电感320形成续流回路。

在本发明实施例中由于采用外置的PMOS功率管作为同步整流上管，内置NMOS功率管作为下管并且改进了PMOS功率管和NMOS功率管对应的驱动电路，使PMOS功率管和NMOS功率管对应的驱动电路不需要额外的供电电路和储能电容，直接可以由同步整流驱动模块210输入电压供电，相较于传统结构，本发明实施例的同步整流驱动电路20电路结构相对简单并且在应用中省去了外置储能电容，在体积和成本上相较于传统结构同步整流驱动电路都具有明显优势。

本发明实施例对PMOS功率管的驱动电路和NMOS功率管的驱动电路进行改进。

其中所述PMOS驱动电路包括依次连接的第一信号输入单元、第一缓冲驱动单元、PMOS功率管栅极控制单元；所述第一信号输入单元检测第一延时信号和PMOS驱动信号，其中第一延时信号是将上电延时电路产生的延时信号DELAY输入至第一电平转换子电路转换后输出的信号，只有当第一延时信号和PMOS驱动信号同时为低电平时，所述第一信号输入单元输出高电平，对于第一延时信号和PMOS驱动信号为其他电平组合时，所述第一信号输入单元输出低电平；所述第一缓冲驱动单元被配置为增大所述第一信号输入单元输出信号的驱动能力并起到缓冲器的功能，所述第一缓冲驱动单元输出的信号电平与所述第一信号输入单元输出的信号电平一致；所述PMOS功率管栅极控制单元被配置为当所述第一信号输入单元输出低电平时，控制PMOS功率管栅极控制单元输出端电压使外置PMOS管关断；当所述第一信号输入单元输出高电平时，控制PMOS功率管栅极控制单元输出端电压使外置PMOS功率管开启。

同理所述NMOS驱动电路包括依次连接的第二信号输入单元、第二缓冲驱动单元、NMOS功率管栅极控制单元；其中所述第二信号输入单元检测第二延时信号和NMOS驱动信号，其中第二延时信号是将上电延时电路产生的延时信号DELAY输入至第二信号输入单元的信号，只有当第二延时信号和NMOS驱动信号同时为低电平时，所述第二信号输入单元输出高电平，对于第二延时信号和NMOS驱动信号为其他电平组合时，所述第二信号输入单元输出低电平；所述第二缓冲驱动单元被配置为增大所述第二信号输入单元输出信号的驱动能力并起到缓冲器的功能，所述第二缓冲驱动单元输出的信号电平与所述第二信号输入单元输出的信号电平相反；所述NMOS功率管栅极控制单元被配置为当所述第二信号输入单元输出低电平时，使内置NMOS功率管关断；当所述第二信号输入单元输出高电平时，使内置NMOS功率管开启。

请参考图2、图3和图4，为本发明实施例提供的同步整流驱动模块210的电路原理图，其中图3和图4为PMOS功率管驱动电路2104、NMOS功率管驱动电路2106的放大电路图，具体包括：上电延时电路2101、死区时间控制电路2102、电平转换电路2103、PMOS驱动电路2104、偏置电路2105、NMOS驱动电路2105，所述上电延时电路2101的一端与所述电平转换电路2103的第一端相连，所述死区时间控制电路2102的第一端与所述电平转换电路2103的第二端相连，所述死区时间控制电路2102的第二端与所述NMOS驱动电路2106的第一端相连，所述电平转换电路2103的第三端与所述PMOS驱动电路2104的第一端相连，所述PMOS驱动电路2104的第二端与所述偏置电路2105第一端相连，所述偏置电路2105的第二端与所述NMOS驱动电路2106的第二端相连；其中所述上电延时电路2101被配置为在同步整流驱动模块上电时产生一个延时信号，保证在内部工作电压VDD建立前锁住功率管避免误触发功率管造成同步整流驱动模块损坏；所述死区时间控制电路2102被配置为将PWM信号转化为PMOS前置驱动信号和NMOS驱动信号，通过控制PMOS前置驱动信号和NMOS驱动信号存在相位差，使PMOS功率管关断后延时一段时间开启NMOS功率管，NMOS功率管关断后延时一段时间开启PMOS功率管，确保PMOS功率管和NMOS功率管不会同时开启；所述电平转换电路2103，被配置为当输入信号为低电平时，输出信号被下拉至地；当输入信号为内部工作电压VDD时将输出信号上拉到电源电压VCC，其中内部工作电压VDD为内部工作电压端VDD所对应的电压值，电源电压VCC为电源电压端VCC所对应的电压值；所述偏置电路2015，被配置为通过外部基准电流源提供基准电流后，经过电流镜复制，为整个模块提供偏置电流。

在本发明实施例的PMOS驱动电路2104中第一缓冲驱动单元由两组依次连接的反相器组成，由M11、M12构成第六反相器，M13、M14构成第七反相器；其中M11为PMOS管、M12为NMOS管，M11源极与电源电压端VCC相连，M11栅极分别与M12栅极、所述第一信号输入单元的输出端相连，M11漏极与M12漏极相连，M12源极与GND端相连；其中M13为PMOS管、M14为NMOS管，M13源极与电源电压端VCC相连，M13栅极分别与M14栅极、M11漏极、M12漏极相连，M13漏极与M14漏极相连并作为第七反相器的输出端与所述PMOS功率管栅极控制单元相连，M14源极与GND端相连；所述PMOS功率管栅极控制单元包括M15、M16、M17、M18、M19、电阻R2、R3、稳压管DZ1，其中M15为NMOS管、M16为PMOS管、M17为PMOS管、M18为PMOS管、M19为NMOS管；所述M15漏极与DZ1的正极相连，M15栅极分别与M16栅极、M17栅极、第七反相器的输出端相连，M15源极与外部偏置电路相连；所述M16源极与电源电压端VCC相连，M16漏极分别与M15漏极、M18栅极相连；M17源极与电源电压端VCC相连，M17漏极分别与M18源极、M19漏极、R3的第二端、PMOS功率管栅极控制单元输出端相连；M18漏极分别与M19栅极、R2第一端相连；M19源极与GND端相连；R2第二端与GND端相连；R3第一端与电源电压端VCC相连；DZ1负极与电源电压端VCC相连。

在本发明实施例中，第一信号输入单元输出低电平时，M16、M17打开，M15、M18、M19关断，PMOS功率管栅极控制单元输出端的电压被上拉至电源电压VCC使外置PMOS功率管关断；当第一延时信号和PMOS驱动信号都为低电平时，第一信号输入单元输出高电平，M15打开、M16、M17关断；M15漏极、M18栅极电压被稳压至VCC-VDZ1使M18开启，虽然M17已经关断，但PMOS功率管的栅极处由于寄生电容存在，栅极的电压仍等于电源电压VCC，其栅极通过M18、R2对GND端形成电流回路，当R2上压降大于M19开启电压VTH19时，M19开启，快速把PMOS功率管栅极控制单元输出端的电压拉至VCC-VDZ1+|VTH18|，M18关断，M18关断后，M19立刻关断，PMOS功率管栅极控制单元输出端的电压被稳压在VCC-VDZ1+|VTH18|，使PMOS功率管开启，其中VDZ1是稳压管两端的电压差，|VTH18|是PMOS管M18的开启电压绝对值。

相比传统PMOS驱动电路需要有对应的稳压电路，且需要将PMOS驱动电路上下端电压限定在一个值，一般上端电压为电源电压VCC，下端电压为对应功率PMOS的驱动电压来说，本发明实施例提供的PMOS驱动电路采用直接VCC-GND供电。本发明实施例的PMOS驱动电路采用限制M18栅极电压和使M18、M19配合放电的方法来限制PMOS功率管栅极驱动端GATEDRIVE_P的电压，这样在保证驱动能力的同时，简化了电路结构，其中具体的，为了保证PMOS功率管可以快速开启与关闭，驱动电路需要将栅极电压快速提高到电源电压VCC来关闭PMOS功率管，或者快速降低至VCC-VDZ1+|VTH18|来开启PMOS功率管。M18是用来控制M19的，M19可以实现快速将PMOS功率管栅极电压拉低的功能，但是没有稳压功能。通过控制M18的栅极电压，进而控制M18的源极电压（就是PMOS功率管栅极驱动端GATADRIVE_P），当M18的源极电压等于VCC-VDZ1+|VTH18|，M18关闭，M19也立刻关闭，不会将PMOS功率管栅极驱动端GATADRIVE_P电压进一步拉低，实现稳压功能。同理，通过M17功率管开启，可以快速将PMOS功率管栅极驱动端GATADRIVE_P电压上拉至电源电压VCC，快速关闭PMOS功率管。本发明实施例提供的PMOS驱动电路中其数字信号高电平为VCC，低电平为GND，其对应的电平转换电路结构也比传统PMOS型驱动电路简单。

此外在本发明实施例的NMOS驱动电路中所述第二缓冲驱动单元由两个反相器组成，其中INV4为第四反相器，INV5为第五反相器；其中INV4和INV5的供电端与内部工作电压端VDD相连，INV4和INV5的输入端共同与所述第二信号输入单元的输出端相连，INV4的输出端与M25的栅极相连，INV5的输出端与M26的栅极相连；所述NMOS功率管栅极控制单元包括M25、M26、Q1、Q2、Q3、电阻R4、R5、R6、稳压管DZ2，其中M25、M26都为NMOS管，Q1、Q2为NPN三极管，Q3为PNP三极管；M25漏极分别与M24漏极、Q1基极、R4第一端相连，M25源极与GND端相连；M26漏极分别与Q2发射极、R5第二端、被控NMOS功率管M27栅极相连，M26源极与GND端相连；Q1集电极与电源电压端VCC相连，Q1发射极分别与Q2基极、R4第二端、R5第一端相连；Q2集电极与电源电压端VCC相连；Q3发射极与DZ2正极相连，Q3基极分别与被控NMOS功率管M27漏极、功率输出端SW相连，Q3集电极与GND端相连；R6第一端与被控NMOS功率管M27栅极相连，R6第二端与GND端相连；DZ2负极与偏置电路中的M24漏极相连。

在本发明实施例中，当上电延时信号DELAY由高变低后，INV4与INV5的输出电平与DRIVEN输出端输出的NMOS驱动信号相同，当NMOS驱动信号为高电平时，M25、M26打开，电流镜M24电流经M25到GND端，此时M24漏极电压被下拉至地，Q1、Q2关断，此时M26是打开的，NMOS功率管栅极驱动端GATEDRIVE_N输出电压被下拉至地，使被控NMOS功率管M27关断；当NMOS驱动信号由高电平变为低电平时，M25、M26关断，Q1、Q2给被控NMOS功率管M27栅极充电，被控NMOS功率管M27开启，Q3基极被下拉至地，Q3导通，Q3发射极电压被稳压在VEBQ3，同时DZ2被击穿，Q1基极电压被稳压在VDZ2+VEBQ3；Q2发射极、M27栅极电压被稳压在VDZ2+VEBQ3-VBEQ1-VBEQ2，使M27处于开启状态。其中VDZ2是稳压管两端的电压差，VEBQ3是三极管Q3的基极发射极结压降，SW是功率输出端电压。

在内置的NMOS功率管M27开启过程中，本发明实施例的NMOS驱动电路限制了M24漏极最大电压，进而限制了NMOS功率管栅极的最高电压，其中具体的当PMOS功率管关闭时，SW变成低电平（实际是-0.2V左右），Q3导通，DZ2导通，M24漏极也就是Q1基极电压被稳压在VDZ2+VEBQ3，Q1导通，Q2基极电压被稳压在VDZ2+VEBQ3-VBEQ1，Q2导通，Q2发射极即GATEDRIVE_N电压被稳压在VDZ2+VEBQ3-VBEQ1-VBEQ2，从而使NMOS功率管开启。

本发明实施例的NMOS驱动电路为NMOS功率管提供足够的驱动能力，具体原理为用Q1发射极电流驱动Q2，这样Q2的基极电流大，根据三极管电流放大公式，IC=βIB，所以流过Q2集电极电流比较大，可以快速将NMOS功率管栅极驱动端GATADRIVE_N从GND提高至VDZ2+VEBQ3-VBEQ1-VBEQ2；其中VEBQ3=VBEQ1=VBEQ2，GND电平是GND端所对应的电平。同样，若M26开启，可以快速将NMOS功率管栅极驱动端GATADRIVE_N拉至地，快速关闭NMOS功率管。其中VBEQ1是三极管Q1的基极发射极结压降，VBEQ2是三极管Q2的基极发射极结压降，VEBQ3是三极管Q3的发射极基极结压降。

本发明实施例中的NMOS驱动电路可以直接由电源电压VCC供电，通过限制三极管Q1基极电压的方法，来稳定NMOS功率管栅极驱动端GATEDRIVE_N的电压，通过Q1、Q2放大M24流出的电流的方法来确保NMOS功率管栅极驱动端GATEDRIVE_N有足够的驱动能力。本发明实施例提供的NMOS驱动电路结构简化了现有的NMOS驱动电路并增强了驱动能力。并且采用电源电压VCC供电，可以由低压信号控制，省去了对应的电平转换电路，降低了成本。

本发明实施例中的上电延时电路2101包括PMOS管M1、电阻R1、电容C0、第一反相器INV1；其中M1源极与内部工作电压端VDD相连，M1栅极与INV1输出端相连，M1漏极与INV1输入端相连；电阻R1第一端与内部工作电压端VDD相连，R1第二端与电容C0第一端、INV1输入端相连；C0第二端与GND端相连；INV1供电端与内部工作电压端VDD相连，INV1输出端分别与所述电平转换电路的M4栅极、INV2输入端相连用于输出延时信号。

本发明实施例中的死区时间控制电路2102与控制信号端PWM相连，以PWM信号为输入信号，DRIVEP输出端与电平转换电路相连并输出PMOS前置驱动信号，DRIVEN输出端与第二信号输入单元相连并输出NMOS驱动信号，所述PMOS前置驱动信号作为电平转换电路的输入信号，经过电平转换电路获得PMOS驱动信号。

本发明实施例中的电平转换电路2103由上下两路结构完全相同的子电路组成，包括由M2、M4、M5、M6、第二反相器INV2组成的第一电平转换子电路和由M7、M8、M9、M10、第三反相器INV3组成的第二电平转换子电路；在第一电平转换子电路中M2是PMOS管，M2源极与电源电压端VCC相连，M2栅极与M5漏极相连，M2漏极分别与M5栅极、M4漏极相连；M5是PMOS管，M5源极与电源电压端VCC相连，M5漏极还与M6漏极相连；M4和M6是NMOS，M4栅极与上电延时电路输出端相连用于接收延时信号，M4源极与GND端相连；M6漏极与第一信号输入单元的DELAY_H端相连并输出第一延时信号，M6栅极与INV2输出端相连，M6源极与GND端相连；INV2的输入端与上电延时电路输出端相连，INV2供电端与内部工作电压端VDD相连；

在第二电平转换子电路中，M7、M8是PMOS管，M9、M10是NMOS管，M7源极与电源电压端VCC相连，M7栅极与M8漏极相连，M7漏极分别与M8栅极、M9漏极相连；M8源极与电源电压端VCC相连，M8漏极与M10漏极、第一信号输入单元的DRIVEP_H端相连并输出PMOS驱动信号；M9栅极与死区时间控制电路DRIVEP输出端相连用于接收PMOS前置驱动信号，M9源极与GND端相连；M10栅极与INV3输出端相连，M10源极与GND端相连；INV3供电端与内部工作电压端VDD相连，INV3的输入端与死区时间控制电路DRIVEP输出端相连用于接收PMOS前置驱动信号；当DELAY信号为低电平时，M4关断、M6打开，使DELAY_H端接收到的第一延时信号被下拉至地，此时M2打开，M4关断，M5栅极信号被上拉到电源电压VCC，然后M5关断。当DELAY信号为高电平时（此例中DELAY信号高电平为内部工作电压VDD），M4、M5打开，M2、M6关断，此时DELAY_H端接收到的第一延时信号被上拉到电源电压VCC。

本发明实施例中的偏置电路2105由M20、M21、M22、M23、M24组成，其中M20、M21、M23是NMOS管、M22、M24是PMOS管，M20漏极与偏置电流信号输入端IBIAS相连，M20栅极与M20漏极相连，M20源极与GND端相连；M21漏极与M15源极相连，M21栅极与M20栅极相连，M21源极与GND端相连；M23漏极与M22漏极相连，M23栅极与M20漏极相连，M23源极与GND端相连；M22源极与电源电压端VCC相连，M22栅极与M22漏极相连；M24源极与电源电压端VCC相连，M24栅极与M22栅极相连，M24漏极分别与所述NMOS驱动电路中的DZ2负极、Q1基极、M25漏极相连。

请参考图5，为本发明实施例同步整流驱动模块的波形仿真图。如图5所示的波形，从上到下信号依次是：VCC、VDD、DELAY、PWM、GATEDRIVE_P、GATEDRIVE_N。

其工作原理为：VCC是电源电压信号，VDD是同步整流驱动模块内部LDO降压后的电压同时也是同步整流驱动模块内部低压部分电路（例如同步整流驱动模块中的上电延时电路）的供电电源；DELAY是上电延时电路在同步整流驱动模块上电时产生一个延时信号；PWM是的控制驱动信号；GATEDRIVE_P是PMOS功率管栅极驱动端的电平信号；GATEDRIVE_N是NMOS功率管栅极驱动端的电平信号；

当同步整流驱动模块上电后，电源电压信号由低电平变为高电平。同时，内部工作电压信号VDD先于电源电压信号VCC稳定，同步整流驱动模块中的上电延迟电路以工作电压信号VDD作为输入信号产生一个延时信号DELAY，当DELAY信号为低电平后，PWM信号为高电平时，PMOS功率管延时一段时间开启，NMOS功率管关断；当PWM信号由高变低时，PMOS功率管关断，NMOS功率管延时一段时间开启。

具体的当内部工作电压信号VDD建立后，DELAY信号延时结束由高电平变为低电平，使DELAY_H端接收的第一延时信号由高电平变低电平，若PMOS驱动信号为低电平时，PMOS功率管栅极驱动端的电平信号GATEDRIVE_P被上拉至电源电压VCC，外置PMOS关断；当PMOS驱动信号由低电平变为高电平时，PMOS功率管栅极驱动端的电平信号GATEDRIVE_P被稳压在VCC-VDZ1+|VTH18|，此时PMOS功率管开启；

当上电延时信号DELAY由高电平变低电平后，其中当NMOS驱动信号为高电平时，NMOS功率管栅极驱动端的电平信号GATEDRIVE_N被下拉至低电平，NMOS功率管M27关断；当NMOS驱动信号由高电平变为低电平时，此时NMOS功率管开启。

死区时间控制电路通过控制DRIVEP和DRIVEN信号存在相位差，实现在PMOS功率管关断后延时一段时间开启NMOS功率管，在NMOS功率管关断后延时一段时间开启PMOS功率管，确保PMOS功率管和NMOS功率管不会同时开启。

以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种同步整流驱动模块，其特征在于，外部包括电源电压端VCC、PMOS功率管栅极驱动端GATEDRIVE_P、控制信号端PWM、偏置电流信号输入端IBIAS和功率输出端SW，其中所述电源电压端VCC用于与电源电压输入端、PMOS功率管的源极相连，PMOS功率管栅极驱动端GATEDRIVE_P用于与PMOS功率管栅极相连，所述偏置电流信号输入端IBIAS用于给内部其他功能电路提供偏置电流，控制信号端PWM用于输入PWM信号，当PWM信号为高电平时，PMOS功率管延时一段时间开启，NMOS功率管关断；当PWM信号由高变低时，PMOS功率管关断，NMOS功率管延时一段时间开启，功率输出端SW用于与外部电感形成续流回路；

内部由上电延时电路、死区时间控制电路、电平转换电路、PMOS驱动电路、偏置电路、NMOS驱动电路组成，所述上电延时电路的一端与所述电平转换电路的第一端相连，所述死区时间控制电路的第一端与所述电平转换电路的第二端相连，所述死区时间控制电路的第二端与所述NMOS驱动电路的第一端相连，所述电平转换电路的第三端与所述PMOS驱动电路的第一端相连，所述PMOS驱动电路的第二端与所述偏置电路第一端相连，所述偏置电路的第二端与所述NMOS驱动电路的第二端相连；

所述上电延时电路被配置为在同步整流驱动模块上电时产生一个延时信号DELAY，保证在内部工作电压VDD建立前锁住功率管；

所述死区时间控制电路被配置为将PWM信号转化为PMOS前置驱动信号和NMOS驱动信号，并且控制PMOS前置驱动信号和NMOS驱动信号存在相位差，实现在PMOS功率管关断后延时一段时间开启NMOS功率管，在NMOS功率管关断后延时一段时间开启PMOS功率管，确保PMOS功率管和NMOS功率管不会同时开启；

所述电平转换电路，被配置为当输入信号为低电平时，输出信号被下拉至地；当输入信号为内部工作电压VDD时将输出信号上拉到电源电压VCC；

所述PMOS驱动电路，包括依次连接的第一信号输入单元、第一缓冲驱动单元、PMOS功率管栅极控制单元；其中所述第一信号输入单元检测第一延时信号和PMOS驱动信号，只有当第一延时信号和PMOS驱动信号同时为低电平时，所述第一信号输入单元输出高电平，对于第一延时信号和PMOS驱动信号为其他电平组合时，所述第一信号输入单元输出低电平；所述第一缓冲驱动单元被配置为增大所述第一信号输入单元输出信号的驱动能力并起到缓冲器的功能，所述第一缓冲驱动单元输出的信号电平与所述第一信号输入单元输出的信号电平一致；

所述PMOS功率管栅极控制单元被配置为当所述第一信号输入单元输出低电平时，使PMOS功率管关断；当所述第一信号输入单元输出高电平时，使PMOS功率管开启；

所述偏置电路，被配置为由外部基准电流源提供整个模块所需的基准电流；

所述NMOS驱动电路，包括依次连接的第二信号输入单元、第二缓冲驱动单元、NMOS功率管栅极控制单元；其中所述第二信号输入单元检测第二延时信号和NMOS驱动信号，只有当第二延时信号和NMOS驱动信号同时为低电平时，所述第二信号输入单元输出高电平，对于第二延时信号和NMOS驱动信号为其他电平组合时，所述第二信号输入单元输出低电平；所述第二缓冲驱动单元被配置为增大所述第二信号输入单元输出信号的驱动能力并起到缓冲器的功能，所述第二缓冲驱动单元输出的信号电平与所述第二信号输入单元输出的信号电平相反；所述NMOS功率管栅极控制单元被配置为当所述第二信号输入单元输出低电平时，使内置NMOS功率管关断；当所述第二信号输入单元输出高电平时，使内置NMOS功率管开启。

2.如权利要求1所述的同步整流驱动模块，其特征在于，所述上电延时电路包括PMOS管M1、电阻R1、电容C0、第一反相器INV1；其中M1源极与内部工作电压端VDD相连，M1栅极与INV1输出端相连，M1漏极与INV1输入端相连；电阻R1第一端与内部工作电压端VDD相连，R1第二端与电容C0第一端、INV1输入端相连；C0第二端与GND端相连；INV1供电端与内部工作电压端VDD相连，INV1输出端分别与所述电平转换电路的M4栅极、INV2输入端相连用于输出延时信号。

3.如权利要求1所述的同步整流驱动模块，其特征在于，所述死区时间控制电路与控制信号端PWM相连，以PWM信号为输入信号，DRIVEP输出端与电平转换电路相连并输出PMOS前置驱动信号，DRIVEN输出端与第二信号输入单元相连并输出NMOS驱动信号，所述PMOS前置驱动信号作为电平转换电路的输入信号，经过电平转换电路获得PMOS驱动信号。

4.如权利要求1所述的同步整流驱动模块，其特征在于，所述电平转换电路由上下两路结构完全相同的子电路组成，包括由M2、M4、M5、M6、第二反相器INV2组成的第一电平转换子电路和由M7、M8、M9、M10、第三反相器INV3组成的第二电平转换子电路；M2、M5、M7、M8为PMOS管，M4、M6、M9、M10为NMOS管，其中M2源极与电源电压端VCC相连，M2栅极与M5漏极相连，M2漏极分别与M5栅极、M4漏极相连；M5源极与电源电压端VCC相连，M5漏极还与M6漏极相连；M4栅极与上电延时电路输出端相连用于接收延时信号DELAY，M4源极与GND端相连；M6漏极与第一信号输入单元的DELAY_H端相连并输出第一延时信号，M6栅极与INV2输出端相连，M6源极与GND端相连；INV2的输入端与上电延时电路输出端相连，INV2供电端与内部工作电压端VDD相连；其中M7源极与电源电压端VCC相连，M7栅极与M8漏极相连，M7漏极分别与M8栅极、M9漏极相连；M8源极与电源电压端VCC相连，M8漏极与M10漏极、第一信号输入单元的DRIVEP_H端相连并输出PMOS驱动信号；M9栅极与死区时间控制电路DRIVEP输出端相连用于接收PMOS前置驱动信号，M9源极与GND端相连；M10栅极与INV3输出端相连，M10源极与GND端相连；INV3供电端与内部工作电压端VDD相连，INV3的输入端与死区时间控制电路DRIVEP输出端相连用于接收PMOS前置驱动信号。

5.如权利要求1所述的同步整流驱动模块，其特征在于，所述偏置电路由M20、M21、M22、M23、M24组成，其中M20、M21、M23是NMOS管、M22、M24是PMOS管，M20漏极与偏置电流信号输入端IBIAS相连，M20栅极与M20漏极相连，M20源极与GND端相连；M21漏极与PMOS驱动电路中的M15源极相连，M21栅极与M20栅极相连，M21源极与GND端相连；M23漏极与M22漏极相连，M23栅极与M20漏极相连，M23源极与GND端相连；M22源极与电源电压端VCC相连，M22栅极与M22漏极相连；M24源极与电源电压端VCC相连，M24栅极与M22栅极相连，M24漏极分别与所述NMOS驱动电路中的DZ2负极、Q1基极、M25漏极相连。

6.如权利要求1所述的同步整流驱动模块，其特征在于，所述PMOS驱动电路中的第一缓冲驱动单元由两组依次连接的反相器组成，由M11、M12构成第六反相器，M13、M14构成第七反相器；其中M11为PMOS管、M12为NMOS管，M11源极与电源电压端VCC相连，M11栅极分别与M12栅极、所述第一信号输入单元的输出端相连，M11漏极与M12漏极相连，M12源极与GND端相连；其中M13为PMOS管、M14为NMOS管，M13源极与电源电压端VCC相连，M13栅极分别与M14栅极、M11漏极、M12漏极相连，M13漏极与M14漏极相连并作为第七反相器的输出端与所述PMOS功率管栅极控制单元相连，M14源极与GND端相连；

所述PMOS功率管栅极控制单元包括M15、M16、M17、M18、M19、电阻R2、R3、稳压管DZ1，其中M15、M19为NMOS管、M16、M17、M18为PMOS管；所述M15漏极与DZ1的正极相连，M15栅极分别与M16栅极、M17栅极、第七反相器的输出端相连，M15源极与所述偏置电路中的M21漏极相连；所述M16源极与电源电压端VCC相连，M16漏极分别与M15漏极、M18栅极相连；M17源极与电源电压端VCC相连，M17漏极分别与M18源极、M19漏极、R3第二端、PMOS功率管栅极控制单元输出端相连；所述M18漏极分别与M19栅极、R2第一端相连；所述M19源极与GND端相连；R2第二端与GND端相连；R3第一端与电源电压端VCC相连；DZ1负极与电源电压端VCC相连；

第一信号输入单元输出低电平时，M16、M17打开，M15、M18、M19关断，PMOS功率管栅极控制单元输出端的电压被上拉至电源电压VCC使外置PMOS管关断；

当第一延时信号和PMOS驱动信号都为低电平时，第一信号输入单元输出高电平，M15打开、M16、M17关断；M15漏极、M18栅极电压被稳压至VCC-VDZ1使M18开启，当R2上压降大于M19开启电压VTH19时，M19开启，快速把PMOS功率管栅极控制单元输出端的电压拉至VCC-VDZ1+|VTH18|，M18关断，M18关断后，M19立刻关断，PMOS功率管栅极控制单元输出端的电压被稳压在VCC-VDZ1+|VTH18|，使PMOS功率管开启，其中VDZ1是稳压管DZ1两端的电压差，|VTH18|是M18的开启电压绝对值。

7.如权利要求1所述的同步整流驱动模块，其特征在于，所述NMOS驱动电路中的第二缓冲驱动单元由两个反相器组成，其中INV4为第四反相器，INV5为第五反相器；其中INV4和INV5的供电端与内部工作电压端VDD相连，INV4和INV5的输入端共同与所述第二信号输入单元的输出端相连，INV4的输出端与M25的栅极相连，INV5的输出端与M26的栅极相连；

所述NMOS功率管栅极控制单元包括M25、M26、Q1、Q2、Q3、电阻R4、R5、R6、稳压管DZ2，其中M25、M26都为NMOS管，Q1、Q2为NPN三极管，Q3为PNP三极管；M25漏极分别与M24漏极、Q1基极、R4第一端相连，M25源极与GND端相连；M26漏极分别与Q2发射极、R5第二端、被控NMOS功率管M27栅极相连，M26源极与GND端相连；Q1集电极与电源电压端VCC相连，Q1发射极分别与Q2基极、R4第二端、R5第一端相连；Q2集电极与电源电压端VCC相连；Q3发射极与DZ2正极相连，Q3基极分别与被控NMOS功率管M27漏极、功率输出端SW相连，Q3集电极与GND端相连；R6第一端与被控NMOS功率管M27栅极相连，R6第二端与GND端相连；DZ2负极与所述偏置电路中的M24漏极相连；

当NMOS驱动信号为高电平时，M25、M26打开，电流镜M24电流经M25到GND端，M24漏极电压被下拉至地，Q1、Q2关断，被控NMOS功率管M27栅极电压被下拉至地，使被控NMOS功率管M27关断；

当NMOS驱动信号由高电平变为低电平时，M25、M26关断，Q1、Q2给被控NMOS功率管M27栅极充电，被控NMOS功率管M27被打开，Q3基极电压被下拉至地，Q3发射极电压被稳压在VEBQ3，Q1基极电压被稳压在VDZ2+VEBQ3；Q2发射极、被控NMOS功率管M27栅极电压被稳压在VDZ2+VEBQ3-VBEQ1-VBEQ2，使被控NMOS功率管M27处于开启状态，其中VDZ2是稳压管DZ2两端的电压差，VEBQ3是三极管Q3的基极发射极结压降，VBEQ1是三极管Q1的发射极基极结压降，VBEQ2是三极管Q2的发射极基极结压降。

8.一种同步整流驱动电路，其特征在于，包括：PMOS功率管和如权利要求1~7任意一项所述的同步整流驱动模块，所述PMOS功率管的栅极与同步整流驱动模块的PMOS功率管栅极驱动端GATEDRIVE_P相连，所述PMOS功率管的漏极用于与BUCK型降压电路的输出电路连接，所述电源电压端VCC与所述PMOS功率管的源极连接且用于与BUCK型降压电路的电源电路相连。

9.一种BUCK型降压电路，其特征在于，包括如权利要求8的同步整流驱动电路。

Images