CN111245428A - 一种高压pmos驱动电路 - Google Patents

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Abstract

本发明公开一种高压PMOS驱动电路，包括双层式电位平移电路、钳位器和缓冲器，双层式电位平移电路接收低端逻辑信号和钳位器提供的偏置电压，输出高端逻辑电平给缓冲器，缓冲器产生高端驱动电压作为高压PMOS驱动电路的输出，控制高压PMOS管的开通和关断；钳位器的输出端为缓冲器提供负端电压，使缓冲器工作在安全区，并且钳位器为双层式电位平移电路提供偏置电压。在不需要外接电容的情况下，把负载元件、锁存器、缓冲器的电压都控制在安全工作范围，集成度高，成本低。在双层式电位平移电路中的负载元件上产生的电压差是稳定的、可靠的，不易被干扰，可以省去传统技术上所需的锁存器，从而节约成本。

Description

一种高压PMOS驱动电路
技术领域
本发明涉及集成电路领域的MOS管驱动电路，特别涉及一种高压PMOS驱动电路。
背景技术
这些年随着高压BCD工艺的进一步的发展，除了普及已久的低内阻高压NMOS器件外，越来越多的高压半导体工艺还设计了低内阻的高压PMOS器件，利用此关键器件可以设计一些更有竞争力的小功率开关电源芯片，外围更简单。例如，利用常规工艺，只能设计出如图1所示的高压输入降压Buck开关电源，由于NMOS驱动电压必须比输入电压还高，这种Buck需要在端口SW与BS之间外挂自举电容CBS来为高压自举电路供电，若半导体工艺具有低内阻PMOS管，可代替原来的NMOS管，可能不再需要自举电容。再如图2，美信公司的芯片MAX256是一款输入5V的全桥控制器，变压器原边仅需要一个绕组，拓扑结构简单，变压器容易设计。但是若想获得30V甚至更高耐压的全桥芯片，必须要高压低内阻PMOS管，不然，需选择如TI公司SN6505这样的适用于推挽拓扑结构的控制器，因为推挽仅需要高压NMOS便可实现，如图3所示。推挽变压器原边需要两个绕组，输入电压越高，变压器绕组的圈数越多，全桥拓扑对推挽拓扑的优势就越明显。所以，在小功率电源中，高压低内阻的PMOS管可设计性能更优的产品。
然而，如何设计简单、可靠的高压PMOS管驱动电压是一大难题，因为低内阻的高压PMOS只是源极和漏极之间耐压可以达到数十伏，甚至更高，栅极和源极之间却不能耐高压，一般在十几伏，为保证PMOS管的寿命，驱动电压需要控制在6V以内。作为功率开关使用的PMOS，面积较大而具有较大的门极电容，那么驱动电路需要较大的驱动电流才能满足开关速度，同时开通时需要控制栅源电压大约等于5V。如果允许外加电容来实现，自然是容易的，如图4所示，粗实线框内是芯片内的电路，连接在引脚VIN和VCAP之间的电容Cext是所说的外挂电容，需要额外的芯片引脚VCAP来连接该电容的负极端。设计线性稳压器LDO，在外挂电容上容易产生5V的电压，由于外挂电容的容量较大，也可提供较大的瞬态驱动电流。
图4所示的传统驱动电路的结构包括：脉冲发生电路、脉冲式电位平移电路、锁存器、缓冲器四个部分。脉冲发生电路的作用是分别在低端逻辑信号Lin的上升沿和下降沿处各产生一个高电平脉冲；脉冲式电位平移电路包括控制元件NM1、NM2，负载元件PM1和PM2，钳位二极管D1和D2，控制元件和负载元件分别采用N沟道和P沟道MOS管，在BCD半导体工艺中也可相应地采用NPN三极管和PNP三极管；锁存器由非门Not1、Not2、正反馈电阻Rf组成；缓冲器由一组驱动能力逐级放大的非门组成，作用是将锁存器输出的高端逻辑电平放大后作为驱动电路的输出，用以驱动高压PMOS管。这里的低端逻辑电平中的低端是指逻辑电平相对于电源负端而言，如果NM1和NM2的驱动电压是5V，那么逻辑低电平的电压等于电源负端的电压0V，逻辑高电平的电压是5V；反之，高端逻辑电平中的高端是指逻辑电平相对于电源正端VIN而言，如果高压PMOS管驱动电压差是5V，那么逻辑低电平的电压是VIN-5V，逻辑高电平的电压等于电源正端的电压VIN。
图5是图4中驱动电路的工作波形，从下往上分别是Lin、Ton、Toff、A、B五处的理想电压波形。为描述更直观，假设VIN＝100V，外挂电容负端的电压VCAP＝95V，二极管D1clamp和D2clamp的导通压降等于0.7V。在低端逻辑信号Lin的上升沿时刻，平移脉冲产生电路在输出端口Ton产生一个高电平脉冲，NM1导通，节点A处的电压从100V开始下降，直到钳位管D1clamp导通而被限制住，那么A处的低电压等于VCAP减去二极管的导通压降，即95V-0.7V＝94.3V，通过二极管导通来限制节点A的电压继续下降，最终节点A与VIN之间的电压差为5.7V，负载元件PM1处于安全工作区。节点A下降后，负载元件PM2导通，节点B处的电压上升至VIN，锁存器输出也变为VIN，并且通过电阻Rf与它的输入端连接，确保在PM2和NM2关闭时也能保持输出高电平电压VIN。缓冲器输出高端逻辑低电平，电压大小等于VCAP，那么高压PMOS管PM0的栅源电压等于5V，处于导通状态。同样地，在低端逻辑信号Lin的下降沿时刻，Toff产生一个高电平脉冲，节点B的电压下降至94.3V，并通过锁存器保持，缓冲器输出高电平电压VIN，高压PMOS管关断。
以上传统驱动电路存在较明显的缺点：
1、需要在芯片外置电容，为锁存器、缓冲器提供稳定安全的工作电压，为钳位管提供钳位所需的电流，这种方式会增加面积和成本。若没有外置电容的稳压作用，VCAP处的电压可下降至0V，锁存器、缓冲器以及脉冲式电位平移电路的负载元件的工作电压达到100V，直接被击穿而损坏。
2、节点A和B处的电压限制通过二极管导通来实现，存在D1clamp与NM1、D2clamp与NM2同时导通的现象，存在损耗，从而NM1和NM2通过窄脉冲电压来控制以节省功耗，脉冲宽度越小，损耗也越小；但是，节点A和B处的电压建立需要时间，脉冲宽度又不能太小。
3、在NM1和NM2的驱动脉冲消失后，节点B处的电压依靠锁存器自身维持，容易被干扰，可以将正反馈电阻值变小以提高抗干扰能力，但是在电平转换时会存在更多的损耗。
发明内容
有鉴于现有集成电路中的高栅驱动电路需要在外面增加集成工艺难以实现的大容量电容，增加面积和成本，同时这种方式需要将低压逻辑电平产生双脉冲来实现高低压驱动电平的转换，低功耗和高信噪比之间不易兼得，也限制了功率管的最小导通时间。本发明提出一种新的高压PMOS驱动电路结构，它不需要双脉冲实现电平转换，高压PMOS管驱动电路供电不需要外置大电容，可通过集成电路实现高度集成化。
为了实现上述目的，本发明提出一种高压PMOS驱动电路的方案一，包括脉冲式电位平移电路、锁存器、缓冲器和钳位器，脉冲式电位平移电路接收低端逻辑信号，产生高端电压差信号并传输给锁存器；锁存器将高端电压差信号转换为高端逻辑电平，并且通过正反馈锁定该高端逻辑电平电压；缓冲器接收锁存器提供的高端逻辑电平，产生高端驱动电压作为高压PMOS驱动电路的输出，控制高压PMOS管的开通和关断；钳位器的输出端为锁存器和缓冲器的提供负端电压，使锁存器和缓冲器工作在安全区。
一种高压PMOS驱动电路的方案二：包括缓冲器、双层式电位平移电路和钳位器，双层式电位平移电路接收低端逻辑信号和钳位器提供的偏置电压，输出高端逻辑电平给缓冲器，缓冲器产生高端驱动电压作为高压PMOS驱动电路的输出，控制高压PMOS管的开通和关断；钳位器的输出端为缓冲器提供负端电压，使缓冲器工作在安全区，并且钳位器为双层式电位平移电路提供偏置电压。
进一步的，所述的钳位器包括PMOS钳位管和偏置电压产生电路，偏置电压产生电路的输出端输出偏置电压给PMOS钳位管的栅极，PMOS钳位管的源极作为钳位器的输出端，PMOS钳位管的漏极接地。
进一步的，所述的偏置电压产生电路包括齐纳管(D0)和第一电阻(R0)，齐纳管(D0)的阴极连接输入电源正端，齐纳管(D0)的阳极连接第一电阻(R0)的一端，第一电阻(R0)的另一端与输入电源负端连接，齐纳管(D0)和第一电阻(R0)的串联节点作为偏置电压产生电路的输出端。
进一步的，所述的偏置电压产生电路包括第二电阻(R1)、第三电阻(R2)和第一三极管(Q1)，第三电阻(R2)的一端连接输入电源正端，第三电阻(R2)的另一端连接第一三极管(Q1)的集电极，第一三极管(Q1)的发射极连接第二电阻(R1)的一端，第二电阻(R1)的另一端与输入电源负端连接；第一三极管(Q1)的基极连接参考电压Vref；第三电阻(R2)与第一三极管(Q1)的集电极的连接点作为偏置电压产生电路的输出端。
进一步的，所述的偏置电压产生电路包括电压比较器，参考电压Vref连接到电压比较器的正输入端，电压比较器的负输入端连接第一三极管(Q1)的发射极，电压比较器的输出端连接第一三极管(Q1)的基极。
进一步的，所述的双层式电位平移电路包括第一PMOS负载晶体管(PM1)、第二PMOS负载晶体管(PM2)、第一PMOS钳位晶体管(PMAclamp)、第二PMOS钳位晶体管(PMBclamp)、第一NMOS控制晶体管(NM1)、第二NMOS控制晶体管(NM2)、第一非门(Not6)，第一PMOS负载晶体管(PM1)的漏极、第二PMOS负载晶体管(PM2)的栅极、第一PMOS钳位晶体管(PMAclamp)的源极连接；第二PMOS负载晶体管(PM2)的漏极、第一PMOS负载晶体管的栅极(PM1)、第二PMOS钳位晶体管(PMBclamp)的源极连接；第一PMOS钳位晶体管(PMAclamp)的漏极与第一NMOS控制晶体管(NM1)的漏极连接；第二PMOS钳位晶体管(PMBclamp)的漏极与第二NMOS控制晶体管(NM2)的漏极连接；第一NMOS控制晶体管(NM1)的源极和第二NMOS控制晶体管(NM2)的源极输入电源负端，第一NMOS控制晶体管(NM1)的栅极通过第一非门(Not6)连接第二NMOS控制晶体管(NM2)的栅极；第一PMOS负载晶体管(PM1)的源极和第二PMOS负载晶体管(PM2)的源极连接输入电源正端；第二PMOS负载晶体管(PM2)的漏极作为所述的双层式电位平移电路的输出端。
进一步的，所述的缓冲器由NMOS管(NMa)和PMOS管(PMa)组成，NMOS管(NMa)的源极连接缓冲器的供电负端，PMOS管(PMa)的源极连接缓冲器的供电正端，PMOS管(PMa)的栅极和NMOS管(NMa)的栅极连接输入电源正端，PMOS管(PMa)的漏极和NMOS管(NMa)的漏极作为缓冲器的输出端。
进一步的，所述的缓冲器包括至少一级双层式反相器，所述的双层式反相器包括PMOS反相负载管(PM3)、PMOS反相钳位管(PM3clamp)、NMOS反相控制管(NM3)；PMOS反相负载管(PM3)的源极与输入电源正端连接,PMOS反相负载管(PM3)的漏极与PMOS反相钳位管(PM3clamp)的源极连接并形成双层式反相器的输出端口，PMOS反相负载管(PM3)的栅极作为双层式反相器的输入端；PMOS反相钳位管(PM3clamp)的漏极与NMOS反相控制管(NM3)的漏极连接，PMOS反相钳位管(PM3clamp)的栅极与偏置电压产生电路的输出端连接；NMOS反相控制管(NM3)的源极与输入电源负端连接，NMOS反相控制管(NM3)的栅极由低端逻辑电平信号控制；第一级双层式反相器的输入端作为缓冲器的输入端，前一级双层式反相器的输出端连接后一级双层式反相器的输入端，最后一级双层式反相器的输出端作为缓冲器的输出端；前一级双层式反相器的NMOS反相控制管的栅极通过第二非门(not7)与后一级双层式反相器中的NMOS反相控制管的栅极连接。
由于本发明驱动电路的优异特性在于：
1、在不需要外接电容的情况下，把负载元件、锁存器、缓冲器的电压都控制在安全工作范围，集成度高，成本低；
2、所采用的钳位方式不存在共通的现象，无导通损耗，低端控制信号可以直接且长期开通控制元件，不需要像传统技术那样在低端控制信号的上升和下降沿处各产生一路脉冲；
3、在双层式电位平移电路中的负载元件上产生的电压差是稳定的、可靠的，不易被干扰，可以去除传统技术上所需的锁存器，从而节约成本。
附图说明
图1为现有技术NMOS作为功率管的降压型Buck开关电源；
图2为现有技术全桥集成控制器实现的隔离型开关电源；
图3为现有技术推挽集成控制器实现的隔离型开关电源；
图4为现有技术外置电容供电方式的高压PMOS驱动电路；
图5为现有技术外置电容供电方式的高压PMOS驱动电路关键节点的波形；
图6为本发明实施例一的钳位供电方式的高压PMOS驱动电路的框图；
图7为本发明实施例一的钳位供电方式的高压PMOS驱动电路的原理图；
图8为本发明实施例二的双层式电位平移电路的高压PMOS驱动电路框图；
图9-1为本发明偏置电压产生电路的实现电路一；
图9-2为本发明偏置电压产生电路的实现电路二；
图9-3为本发明偏置电压产生电路的实现电路三；
图10为本发明实施例二的双层式电位平移电路的高压PMOS驱动电路的原理图；
图11为现有技术的反相器的原理图；
图12为本发明单级双层式反相器的高压PMOS驱动电路的原理图；
图13为本发明多级双层式反相器的高压PMOS驱动电路的原理图。
具体实施例
下面结合附图对本公开实施例进行详细描述。
以下通过特定的具体实例说明本公开的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本公开的其他优点与功效。显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。本公开还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本公开的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
为了更容易理解本发明高压PMOS驱动电路的内容，实施例中的脉冲式电位平移电路、锁存器、缓冲器这些基本功能模块采用了常见的简单实现方式，仅仅是为了更容易理解本发明，并非用以限制本发明中基本功能模块的具体实施范围。
实施例一
如图6所示，为本发明的高压PMOS驱动电路的电路框图，包括：脉冲式电位平移电路101、锁存器102、缓冲器103和钳位器104。脉冲式电位平移电路101接收低端逻辑信号Lin，产生高端电压差信号；锁存器102将高端电压差信号转换为高端逻辑电平，并且通过正反馈锁定该电平电压；缓冲器103接收锁存器提供的高端逻辑电平，产生具有足够驱动能力的高端驱动电压，用于驱动高压PMOS管，所需的驱动能力由PMOS管的大小和开关速度决定，高端驱动电压的高低电压差由PMOS管的工作条件决定；钳位器104为锁存器102和缓冲器103的提供负端电压，使锁存器102和缓冲器103工作在安全区。
所述低端是相对于驱动电路供电电源负端口，低端逻辑信号是指逻辑信号的高电平电压与供电电源负端口的电压之差在集成电路半导体器件的工作范围内；
所述高端是相对于驱动电路供电电源正端口，高端逻辑信号是指逻辑信号的低电平电压与供电电源正端口的电压之差在集成电路半导体器件的工作范围内。
图7为本实施例的具体的电路原理图，其中脉冲式电位平移电路、锁存器、缓冲器的电路结构和工作原理在背景技术中已经详细说明，在此不再赘述。钳位器包括一个PMOS钳位管PMclamp和偏置电压产生电路，偏置电压产生电路的输出端连接PMclamp的栅极，PMclamp的源极分别连接到锁存器和缓冲器，PMclamp的漏极接地。
PMOS钳位管PMclamp也可由PNP三极管代替，三极管的集电极对应PMOS管的漏极，发射极对应PMOS管源极，基极对应PMOS管的栅极，这属于本领域惯用手段的替换，同样落入本发明的保护范围之内。
偏置电压产生电路的实现方式有很多种，最简单的实现方式是，由一个齐纳管D0和电阻R0串联，D0的阴极连接输入电源正端VIN，D0的阳极连接R0的一端，R0的另一端与输入电源负端连接，中间的串联节点作为偏置电压产生电路的输出端，如图9-1所示。
在集成电路中，齐纳管D0稳定电压大约为5.8V，PMOS管的阈值电压约为0.8V，那么PMclamp的源极与驱动电路输入电源正端VIN之间的压差在5V左右，也就是锁存器102和缓冲器103的工作电压保持在5V左右，这是集成电路中薄栅MOS管所需要的正常工作电压。若遇上没有齐纳管或者齐纳管耐压(指耐压环与晶圆衬底之间的耐压)达不到要求的半导体工艺，高压偏置电路也可以采用如图9-2所示的结构，包括电压比较器、电阻R1、电阻R2和三极管Q1，电阻R2的一端连接输入电源正端VIN，电阻R2的另一端连接三极管Q1的集电极，三极管Q1的发射极连接电阻R1的一端和电压比较器的负输入端，电阻R1的另一端与输入电源负端连接；电压比较器的正输入端输入一个参考电压Vref，电压比较器的输出端连接三极管Q1的基极；电阻R2与三极管Q1的集电极连接点作为偏置电压产生电路的输出端。运算放大器与三极管Q1形成电压跟随器，电阻R1上的电压等于Vref，那么流过电阻R1和R2上的电流都为Vref/R1。
很容易计算得到电阻R2两端的电压差为：
Figure BDA0002426152100000071
根据公式很容易获得5V的电压差，而且这个精度很高。
实际中，高压PMOS管的驱动电压不需要很高，如图9-3所示的偏置电压产生电路也是简单实用的，与图9-2相比，去掉了电压比较器，参考电压Vref直接输入到Q1的基极。三极管Q1作为电压跟随器，电阻R1上的电压等于Vref-VBE，因为电压VBE是负温度系数的，所以电阻R1上的电压具有一定的负温度系数，只要设计Vref远大于VBE，可使温度系数的影响较小。
R2上产生的电压差为：
Figure BDA0002426152100000072
其中VBE是三极管Q1的基极-发射极的压降，一般约为0.7V。
本实施例中组成缓冲器103的非门基本结构如图11所示，它由一个NMOS管NMa和PMOS管PMa组成，NMa的源极连接缓冲器的供电负端，PMa的源极连接缓冲器的供电正端，PMa的栅极和NMa的栅极连接输入电源正端VIN，PMa的漏极和NMa的漏极作为缓冲器的输出端为PM0供电。
本发明驱动电路的工作原理是：
在低端逻辑信号Lin的上升沿时，平移脉冲产生电路在Ton端口产生高电平脉冲，控制元件NM1导通，节点A处的电压下降，P沟道MOS管PM2导通，节点B处的电压上升至最高电位VIN，锁存器的输出电压变为最高电位VIN，通过正电阻Rf反馈到锁存器的输入端，使得B处的电位保持为VIN，也就是锁存器可锁定在逻辑高电平。经过缓冲器103，最后一级not5从功率管PM0的栅极G0抽取电荷，产生的电流到达缓冲器的供电负端，也是钳位管PMclamp的源极，致使此处的电压上升，那么钳位管PMclamp的栅源电压差增加，从而电流通过钳位管流向低电压端，阻止了缓冲器两端的供电电压差的增加，使其保持基本稳定，如上计算的，大约为5V。随着功率管PM0栅极电容的抽取，最终它的栅极电位约为VIN-5V，栅源电压差约为5V，它是功率管充分开通所需要的电压，并不随着VIN的变化而变化，所以即使VIN＝100V或更高，也不会超出功率管的安全工作范围。
在低端逻辑信号Lin的下降沿时，平移脉冲产生电路在Toff端口产生高电平脉冲，控制元件NM2导通，节点B处的电压下降，P沟道MOS管PM1导通，节点A电压上升致使PM2关闭。随着节点B处的电压的下降，锁存器的输出电压变为相对低电位，大小约为VIN-5V，通过电阻Rf反馈到锁存器的输入端，使得B处的电位保持为VIN-5V，也就是锁存器可锁定在逻辑低电平。经过缓冲器103，最后一级not5为功率MOS管的栅极G0充电，最终达到VIN，功率管处于完全关闭状态。
可见，本实施例提供的钳位型高压PMOS管驱动电路完成了背景技术中一样的开通和关断功能，但是本发明的驱动电路并不需要外置电容作为辅助供电，可完全集成在芯片内部，简单，低成本优势明显。
实施例二
在实施例一的基础上，对传统的脉冲式电位平移电路进行改进，可以免除平移脉冲产生电路，可直接利用低端逻辑信号Lin的脉宽进行驱动，不再需要产生双脉宽进行平移控制，而且不存在传统方案的共通现象，甚至可以去掉实施例一中的锁存器，还能保证高信噪比。
如图8所示，为本实施例的电路框图，本发明更优选带双层式电位平移电路的高压PMOS驱动电路，包括：双层式电位平移电路201、缓冲器103、钳位器104。双层式电位平移电路201，接收低端逻辑信号Lin和钳位器104提供的偏置电压，输出高端逻辑电平，该偏置电压控制串联于控制元件与负载元件之间的P型晶体管，使得负载元件工作在安全区，由于改变了传统的钳位方式，不存在共通机制，可直接采用低端逻辑电平驱动控制元件；缓冲器103，接收双层式电位平移电路201提供的高端逻辑电平，产生具有足够驱动能力的高端驱动电压开通或者关闭MP0；钳位器104为缓冲器103提供负端电压，通过钳位吸收电流阻止缓冲器103供电负端电压下降过低，使其工作在安全区，并且为双层式电位平移电路提供偏置电压。
本实施例的双层式电位平移电路201，如图10所示，包括：两个PMOS钳位晶体管PMAclamp和PMBclamp(为了方便描述，下文也称钳位管PMAclamp或钳位管PMBclamp)，两个PMOS负载晶体管PM1和PM2(为了方便描述，下文也称负载元件PM1或负载元件PM2)，两个NMOS控制晶体管NM1和NM2(为了方便描述，下文也称控制元件NM1或控制元件NM2)。PMAclamp串联在PM1和NM1之间，它的源极与PM2的栅极和PM1漏极连接，漏极与NM1的漏极连接；PMBclamp串联在PM2和NM2之间，它的源极与PM1的栅极和PM2漏极连接，漏极与NM2的漏极连接；PMAclamp和PMBclamp的栅极都与钳位器中偏置电压产生电路的输出电压VB连接。NM1直接由低端逻辑信号Lin控制，NM2由Lin通过非门Not6反向后控制。
它的工作原理是：当低端逻辑信号Lin为高电平时，NM1导通，节点A的电压下降，但是由于钳位管PMAclamp的作用不会过度下降，节点A处的电压约等于VIN-5V，从而避免负载元件PM1的栅源电压因过压而损坏。负载元件PM2导通，节点B电压上升，此时控制元件NM2是截止的，最终节点B处电压等于VIN，从而负载元件MP1截止，不再通过电流。所以，Lin进入稳态的高电平后，PM1和NM2都是截止的，不存在传统结构那样的电流共通现象，也就不再需要平移脉冲产生电路产生的窄脉冲来控制，节点B处的高电平电压是稳定、可靠的，不再需要传统锁存器来进行高电压逻辑电平转化。节点B处的电压可直接作为高电压逻辑电平，经过缓冲器后开通高压PMOS管PM0。
反之，当低端逻辑信号Lin为低电平时，NM2导通，节点B的电压下降，但是由于钳位管PMBclamp的作用不会过度下降，节点B处的电压约等于VIN-5V，从而避免负载元件PM2的栅源电压因过压而损坏。负载元件PM1导通，节点A电压上升，此时控制元件NM1是截止的，最终节点A处电压等于VIN，从而负载元件PM2截止，不再通过电流。所以，Lin进入稳态的低电平后，PM2和NM1都是截止的，也不存在传统结构那样的电流共通现象，不再需要平移脉冲产生电路产生的窄脉冲来控制，节点B处的电压是稳定、可靠的，不再需要传统锁存器来进行高电压逻辑电平转化。节点B处的低电平电压可直接作为高电压逻辑电平，经过缓冲器后关闭高压PMOS管MP0。
本实施例提供的双层式电位平移电路，实际上由两层电路叠加而成，第一层由NM1和NM2组成，是共源级结构，作用与传统结构的相同；第二层由PMAclamp和PMBclamp组成，属于共栅极结构，目的是保护负载元件PM1和PM2一直工作在安全区。这种双层式电位平移电路仅在逻辑电平翻转时存在短暂的瞬态电流，进入稳态后不存在共通现象，可直接进行低端逻辑电平和高端逻辑电平之间的转换，节省平移脉冲产生电路和锁存器的同时获得了更可靠的性能。
本实施例的其他电路模块与实施例一相同，在此不赘述。
实施例三
实施例一和实施例二中组成缓冲器103的非门基本结构如图11所示，NMa的源极连接缓冲器的供电负端，处于高电压，需要高压隔离NMOS管才能实现，而在很多半导体工艺中并没有这样的器件。所以，在本实施例中，缓冲器通过一个双层式反相器来实现，它是不需要高压隔离NMOS管的缓冲器，降低对半导体工艺的要求。
熟悉实施例二中双层式电位平移电路的钳位原理，用相似的方法可以产生一种双层式反相器，如图12中303所示，本实施例的双层式反相器包括PMOS反相负载管PM3、NMOS反相控制管NM3和PMOS反相钳位管PM3clamp：PMOS反相钳位管PM3clamp，串联在PMOS反相负载管PM3和NMOS反相控制管NM3之间，PM3clamp的栅极连接偏置电压产生电路的输出电压VB，PM3clamp的源极与PM3的漏极的连接节点是双层式反相器的输出端口，PM3clamp的漏极连接NM3的漏极；NM3的栅极连接低端逻辑信号Lin，NM3的源极接地；PM3的栅极连接电位平移电路的输出端，PM3的源极连接输入电源正端VIN。PMOS反相钳位管PM3采用高端逻辑电平控制，NMOS反相控制管NM3采用低端逻辑电平控制。
依照实施例一和实施例二中关于本发明钳位管的原理，容易理解图12中303双层式反相器的工作原理：当PM3导通、NM3关闭时，双层式反相器的输出电压为VIN，关闭高压功率管PM0；当PM3关闭、NM3导通时，双层式反相器的输出电压约为VIN-5V，开通高压功率管PM0。控制所述PMOS反相负载管的高端逻辑电平与控制所述NMOS反相控制管的低端逻辑电平在逻辑上是相同的。
图12是本实施例提供的采用双层式电位平移电路和双层式反相器的高压PMOS驱动电路，它的缓冲器是一个双层式反相器作为单级缓冲器303。优选的，若需要更大驱动能力，可逐级增加驱动能力，可由多个双层式反相器串联形成多级双层式缓冲器，如图13所示，串联的方法是，前一级双层式反相器的输出端口连接下一级双层式反相器中的PMOS反相负载管的栅极，前一级双层式反相器中的NMOS反相控制管与后一级的相反，即前一级双层式反相器中的NMOS管的栅极通过一个非门not7与后一级双层式反相器中的栅极连接；每一级的PMOS管的源极连接输入电源正端VIN，所有钳位管的栅极都连接偏置电压产生电路的输出电压VB，所有NMOS管的源极接地。
多个双层式反相器串联形成多级双层式缓冲器同样适用于实施例一，可以与脉冲式电位平移电路相结合来实现本发明的PMOS驱动电路。
本发明所有的PMOS管是指P型沟道MOS管，也可以由PNP三极管代替，PMOS管的栅极、源极、漏极分别对应PNP三极管的基极、发射极、集电极；
本发明所有的NMOS管是指N型沟道MOS管，也可以由NPN三极管代替，NMOS管的栅极、源极、漏极分别对应NPN三极管的基极、发射极、集电极。
以上仅为说明本发明的实施方式，并不用于限制本发明，对于本领域的技术人员来说，凡在本发明的精神和原则之内，不经过创造性劳动所作的任何修改、等同替换、改进等，比如将PMOS管替换为PNP三极管，将NMOS管替换为NPN三极管等，均属于本领域的等同替换，均应包含在本发明的保护范围之内。

Claims (9)

1.一种高压PMOS驱动电路，包括脉冲式电位平移电路、锁存器、缓冲器，其特征在于：还包括钳位器，脉冲式电位平移电路接收低端逻辑信号，产生高端电压差信号并传输给锁存器；锁存器将高端电压差信号转换为高端逻辑电平，并且通过正反馈锁定该高端逻辑电平电压；缓冲器接收锁存器提供的高端逻辑电平，产生高端驱动电压作为高压PMOS驱动电路的输出，控制高压PMOS管的开通和关断；钳位器的输出端为锁存器和缓冲器的提供负端电压，使锁存器和缓冲器工作在安全区。
2.一种高压PMOS驱动电路，包括缓冲器，其特征在于：还包括双层式电位平移电路和钳位器，双层式电位平移电路接收低端逻辑信号和钳位器提供的偏置电压，输出高端逻辑电平给缓冲器，缓冲器产生高端驱动电压作为高压PMOS驱动电路的输出，控制高压PMOS管的开通和关断；钳位器的输出端为缓冲器提供负端电压，使缓冲器工作在安全区，并且钳位器为双层式电位平移电路提供偏置电压。
3.根据权利要求1或2所述的一种高压PMOS驱动电路，其特征在于：所述的钳位器包括PMOS钳位管和偏置电压产生电路，偏置电压产生电路的输出端输出偏置电压给PMOS钳位管的栅极，PMOS钳位管的源极作为钳位器的输出端，PMOS钳位管的漏极接地。
4.根据权利要求3所述的一种高压PMOS驱动电路，其特征在于：所述的偏置电压产生电路包括齐纳管(D0)和第一电阻(R0)，齐纳管(D0)的阴极连接输入电源正端，齐纳管(D0)的阳极连接第一电阻(R0)的一端，第一电阻(R0)的另一端与输入电源负端连接，齐纳管(D0)和第一电阻(R0)的串联节点作为偏置电压产生电路的输出端。
5.根据权利要求3所述的一种高压PMOS驱动电路，其特征在于：所述的偏置电压产生电路包括第二电阻(R1)、第三电阻(R2)和第一三极管(Q1)，第三电阻(R2)的一端连接输入电源正端，第三电阻(R2)的另一端连接第一三极管(Q1)的集电极，第一三极管(Q1)的发射极连接第二电阻(R1)的一端，第二电阻(R1)的另一端与输入电源负端连接；第一三极管(Q1)的基极连接参考电压Vref；第三电阻(R2)与第一三极管(Q1)的集电极的连接点作为偏置电压产生电路的输出端。
6.根据权利要求5所述的一种高压PMOS驱动电路，其特征在于：所述的偏置电压产生电路包括电压比较器，参考电压Vref连接到电压比较器的正输入端，电压比较器的负输入端连接第一三极管(Q1)的发射极，电压比较器的输出端连接第一三极管(Q1)的基极。
7.根据权利要求2所述的一种高压PMOS驱动电路，其特征在于：所述的双层式电位平移电路包括第一PMOS负载晶体管(PM1)、第二PMOS负载晶体管(PM2)、第一PMOS钳位晶体管(PMAclamp)、第二PMOS钳位晶体管(PMBclamp)、第一NMOS控制晶体管(NM1)、第二NMOS控制晶体管(NM2)、第一非门(Not6)，第一PMOS负载晶体管(PM1)的漏极、第二PMOS负载晶体管(PM2)的栅极、第一PMOS钳位晶体管(PMAclamp)的源极连接；第二PMOS负载晶体管(PM2)的漏极、第一PMOS负载晶体管的栅极(PM1)、第二PMOS钳位晶体管(PMBclamp)的源极连接；第一PMOS钳位晶体管(PMAclamp)的漏极与第一NMOS控制晶体管(NM1)的漏极连接；第二PMOS钳位晶体管(PMBclamp)的漏极与第二NMOS控制晶体管(NM2)的漏极连接；第一NMOS控制晶体管(NM1)的源极和第二NMOS控制晶体管(NM2)的源极输入电源负端，第一NMOS控制晶体管(NM1)的栅极通过第一非门(Not6)连接第二NMOS控制晶体管(NM2)的栅极；第一PMOS负载晶体管(PM1)的源极和第二PMOS负载晶体管(PM2)的源极连接输入电源正端；第二PMOS负载晶体管(PM2)的漏极作为所述的双层式电位平移电路的输出端。
8.根据权利要求1或2所述的一种高压PMOS驱动电路，其特征在于：所述的缓冲器由NMOS管(NMa)和PMOS管(PMa)组成，NMOS管(NMa)的源极连接缓冲器的供电负端，PMOS管(PMa)的源极连接缓冲器的供电正端，PMOS管(PMa)的栅极和NMOS管(NMa)的栅极连接输入电源正端，PMOS管(PMa)的漏极和NMOS管(NMa)的漏极作为缓冲器的输出端。
9.根据权利要求1或2所述的一种高压PMOS驱动电路，其特征在于：所述的缓冲器包括至少一级双层式反相器，所述的双层式反相器包括PMOS反相负载管(PM3)、PMOS反相钳位管(PM3clamp)、NMOS反相控制管(NM3)；PMOS反相负载管(PM3)的源极与输入电源正端连接,PMOS反相负载管(PM3)的漏极与PMOS反相钳位管(PM3clamp)的源极连接并形成双层式反相器的输出端口，PMOS反相负载管(PM3)的栅极作为双层式反相器的输入端；PMOS反相钳位管(PM3clamp)的漏极与NMOS反相控制管(NM3)的漏极连接，PMOS反相钳位管(PM3clamp)的栅极与偏置电压产生电路的输出端连接；NMOS反相控制管(NM3)的源极与输入电源负端连接，NMOS反相控制管(NM3)的栅极由低端逻辑电平信号控制；第一级双层式反相器的输入端作为缓冲器的输入端，前一级双层式反相器的输出端连接后一级双层式反相器的输入端，最后一级双层式反相器的输出端作为缓冲器的输出端；前一级双层式反相器的NMOS反相控制管的栅极通过第二非门(not7)与后一级双层式反相器中的NMOS反相控制管的栅极连接。
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CN114421950A (zh) * 2022-01-17 2022-04-29 北京奕斯伟计算技术有限公司 电平转换电路、芯片及显示装置

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