CN112636743A - 推挽结构输出电路 - Google Patents

推挽结构输出电路 Download PDF

Info

Publication number
CN112636743A
CN112636743A CN202011563490.8A CN202011563490A CN112636743A CN 112636743 A CN112636743 A CN 112636743A CN 202011563490 A CN202011563490 A CN 202011563490A CN 112636743 A CN112636743 A CN 112636743A
Authority
CN
China
Prior art keywords
push
voltage
circuit
output circuit
pull
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011563490.8A
Other languages
English (en)
Other versions
CN112636743B (zh
Inventor
徐迪恺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN202011563490.8A priority Critical patent/CN112636743B/zh
Priority claimed from CN202011563490.8A external-priority patent/CN112636743B/zh
Publication of CN112636743A publication Critical patent/CN112636743A/zh
Application granted granted Critical
Publication of CN112636743B publication Critical patent/CN112636743B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

本发明公开了一种推挽结构输出电路，包括：输入端、输出端、第一电源(VDDH)、第二电源、多级推挽结构电路，所述多级推挽结构电路中包括N个PMOS管和N个NMOS管，N大于等于2，所述推挽结构输出电路还包括辅助电路，所述辅助电路与多级推挽结构电路和第二电源连接，使所述PMOS和NMOS的工作电压都不大于Vmax，Vmax为第二电源电压及第一电源与第二电源电压差中的较高值。

Description

推挽结构输出电路
技术领域
本发明涉及集成电路领域，尤其涉及一种推挽结构输出电路。
背景技术
在集成电路设计中，经常会用到推挽结构来作为端口输出电路，常见的推挽结构输出电路如图1所示。
根据现有技术，目前常见的输出电路为多级(n≥2)MOS管堆栈的推挽结构输出电路。当第一电源VDDH与第二电源VDDL的电压差较大时，需要使用三级低压晶体管堆栈的推挽结构输出电路。
为了满足低压晶体管工作的耐压要求，PG、NG为同相输入信号，电压摆幅均为VDDL。PG端信号的电压范围为VDDH-VDDL到VDDH，NG端信号的电压范围为0到VDDL。OUTPUT为输出电路的输出端，电压范围为0到VDDH。为了避免第二级MOS管MP2和MN2的源漏极电压过大，第一级MOS管MP3和MN3的栅极电压VBIAS1、VBIAS2须通过内部电路产生一组或两组固定偏置电压来提供。进一步地，半导体器件PVT的影响对该部分电路的性能稳定性提出了更大的挑战，增加了电路设计的难度和复杂性，同时也会占用大量版图面积，提高芯片制造成本。
另外一种简单解决途径是直接使用单级高压晶体管的推挽结构输出电路。但高压晶体管的沟道长度和寄生电容大，无法满足高速应用。
发明内容
本发明要解决的技术问题是，提供一种电路，满足高速应用场景，并降低芯片制造成本。
为了解决上述技术问题，本发明提供了一种推挽结构输出电路，包括：输入端、输出端、第一电源、第二电源、多级推挽结构电路，所述多级推挽结构电路中包括N个PMOS管和N个NMOS管，N大于等于2，所述推挽结构输出电路还包括辅助电路，所述辅助电路与多级推挽结构电路和第二电源连接，使所述PMOS和NMOS的工作电压都不大于Vmax，Vmax为第二电源电压及第一电源与第二电源电压差中的较高值。
优选地，所述PMOS和NMOS的工作电压是指栅漏电压、栅源电压、源漏电压中的任意一个。
优选地，所述多级推挽结构电路为三级，包括3个PMOS管和3个NMOS管。
优选地，所述辅助电路包括两个PMOS管，两个NMOS管；所述两个PMOS管交叉耦合，所述两个NMOS管交叉耦合。
优选地，所述推挽结构输出电路的所有PMOS管和NMOS管的工作电压都不大于Vmax。
优选地，所述辅助电路还包括一个静电释放防护器件。
优选地，所述第一电源的电压是所述第二电源的两倍。
优选地，所述输入端输入信号的电压不大于第二电源的电压。
优选地，所述推挽结构输出电路的所有PMOS管和NMOS管的耐压等级相同。
附图说明
图1为现有技术推挽结构输出电路示意图。
图2为本发明实施例推挽结构输出电路示意图。
图3为本发明实施例推挽结构输出电路的各节点电压仿真波形图。
图4为本发明实施例推挽结构输出电路对比现有技术的输出仿真波形图。
图5为本发明实施例与现有技术相比源漏极电压仿真比较图。
具体实施方式
下面结合附图对本发明一较佳实施例做详细说明。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。
如图2-4所示，本实施例的推挽结构输出电路包括：输入端PG和NG、输出端OUTPUT、第一电源VDDH、第二电源VDDL、三级推挽结构电路10、辅助电路20。
三级推挽结构电路10包括：三个NMOS管MN1、MN2和MN3；三个PMOS管MP1、MP2和MP3。三个PMOS管堆栈式连接，MP1的源极与第一电源VDDH连接，MP1的栅极与输入端PG连接，MP2的栅极与第二电源VDDL连接，MP3的漏极与节点A连接，MP3的栅极与辅助电路20连接；三个NMOS管堆栈式连接，MN1的漏极接地，MN1的栅极与输入端NG连接，MN2的栅极与第二电源VDDL连接，MN3的源极与节点A连接，MN3的栅极与辅助电路20连接。
输出端OUTPUT与节点A连接，本实施例第一电源VDDH＝3.3V，第二电源VDDL＝1.65V。输入端PG、NG的输入信号为同相，电压摆幅均为VDDL。输入端PG信号的电压范围为VDDH-VDDL到VDDH，输入端NG信号的电压范围为0到VDDL。输出端OUTPUT电压范围为0到VDDH。
辅助电路20包括：两个PMOS管MP4和MP5，两个NMOS管MN4和MN5，一个静电释放ESD防护器件。
MP4和MP5的漏极与MN3的栅极连接，MP4的栅极、MP5的源极与节点B连接，MP4的源极、MP5的栅极与第二电源VDDL连接，构成交叉耦合电路结构，可将输出端OUTPUT和第二电源VDDL中较高的电压传输至MN3的栅极。
MN4和MN5的源极与MP3的栅极连接，MN4的栅极、MN5的漏极与节点B连接，MN4的漏极、MN5的栅极与第二电源VDDL连接，构成交叉耦合电路结构，可将输出端OUTPUT和第二电源VDDL中较低的电压传输至MP3的栅极。
静电释放ESD防护器件在本实施例中为电阻R1，电阻R1正极连接节点A，电阻R1负极连接节点B。
本实施例可将MP3和MN3的源漏电压和栅漏电压控制在Vmax以内，Vmax为第二电源VDDL及第一电源VDDH与第二电源VDDL电压差的较高值，本实施例的Vmax＝1.65V。
以下具体分析本实施例如何实现对MP3和MN3的源漏电压和栅漏电压的控制：
当输入端PG的输入信号电压为VDDH-VDDL，输入端NG的输入信号电压为0时，输出端OUTPUT输出电压为VDDH。此时节点PG0电压为VDDL。MP1、MP2、MP3的栅极电压分别为VDDH-VDDL、VDDL和VDDL。由于MP1、MP2、MP3均导通，源、漏极电压均在VDDH附近。因此MP1、MP2、MP3所受最大电压为VDDL、VDDH-VDDL和VDDH-VDDL。节点NG0电压为VDDH，节点A2电压为VDDH-|Vt|，MN3的VGS、VGD和VDS分别为|Vt|、0和|Vt|。节点A1电压为VDDL-|Vt|，MN2的VGS、VGD和VDS分别为|Vt|、VDDH-VDDL-|Vt|和VDDH-VDDL；MN1的VGS、VGD和VDS分别为0、VDDL-|Vt|和VDDL-|Vt|。Vt为MOS管阈值电压，VGS为MOS管栅源电压，VGD为MOS管栅漏电压，VDS为MOS管源漏电压。
由于电路的对称性，当输入端PG输入信号电压为VDDH，输入端NG输入信号为VDDL时具有相同的过程。
典型地，若VDDH＝2*VDDL，则可使用耐压值为VDDL的低压晶体管构成所述输出电路。如图3为各节点电压仿真波形(VDDL＝1.65V，VDDH＝3.3V，电路使用1.8V低压晶体管搭建)。
以下具体分析本实施例如何提高输出信号翻转速度：
当输入端PG输入信号电压由VDDH-VDDL向VDDH翻转，输入端NG输入信号由0向VDDL翻转，输出端OUTPUT信号电压则由VDDH向低0翻转。节点PG0的初始电压为VDDL，翻转后电压为0；节点NG0的初始电压为VDDH，翻转后电压为VDDL。可见在初始时，节点PG0电压和NG0电压均达到最大值。对应地，MP3的上拉能力达到最弱而MN3的下拉能力达到最强。因此，所述输出电路的信号翻转速度得到提高。
由于电路的对称性，当输入端PG输入信号电压由VDDH向VDDH-VDDL翻转，输入端NG输入信号电压由VDDL向0翻转时具有相同的过程。如图4为本实施例输出电路对比现有技术的输出仿真波形图。在相同版图面积下，本实施例的输出电路较现有技术具有更大的上升下降沿速率和更小的传播延迟。
同时，如图5所示，现有技术中对于MP3和MN3的栅极偏置电压(VBIAS1、VBIAS2)，现有技术-1使用了不同于低压电平(VDDL)的固定电压偏置；现有技术-2使用了低压电平VDDL作为固定电压偏置，本实施例的输出电路避免了使用现有技术出现的过压风险。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种推挽结构输出电路，包括：输入端(PG、NG)、输出端(OUTPUT)、第一电源(VDDH)、第二电源(VDDL)、多级推挽结构电路(10)，所述多级推挽结构电路(10)中包括N个PMOS管和N个NMOS管，N大于等于2，其特征在于：
所述推挽结构输出电路还包括辅助电路(20)，所述辅助电路(20)与多级推挽结构电路(10)和第二电源(VDDL)连接，使所述PMOS和NMOS的工作电压都不大于Vmax，Vmax为第二电源(VDDL)电压及第一电源与第二电源电压差(VDDH-VDDL)中的较高值。
2.如权利要求1所述的推挽结构输出电路，其特征在于：所述PMOS和NMOS的工作电压是指栅漏电压、栅源电压、源漏电压中的任意一个。
3.如权利要求1所述的推挽结构输出电路，其特征在于：所述多级推挽结构电路(10)为三级，包括3个PMOS管(MP1、MP2、MP3)和3个NMOS管(MN1、MN2、MN3)。
4.如权利要求1所述的推挽结构输出电路，其特征在于：所述辅助电路(20)包括两个PMOS管(MP4、MP5)，两个NMOS管(MN4、MN5)；所述两个PMOS管(MP4、MP5)交叉耦合，所述两个NMOS管(MN4、MN5)交叉耦合。
5.如权利要求4所述的推挽结构输出电路，其特征在于：所述推挽结构输出电路的所有PMOS管和NMOS管的工作电压都不大于Vmax。
6.如权利要求4所述的推挽结构输出电路，其特征在于：所述辅助电路(20)还包括一个静电释放防护器件。
7.如权利要求1所述的推挽结构输出电路，其特征在于：所述第一电源(VDDH)的电压是所述第二电源(VDDL)的两倍。
8.如权利要求1所述的推挽结构输出电路，其特征在于：所述输入端输入信号的电压不大于第二电源(VDDL)的电压。
9.如前述任一权利要求所述的推挽结构输出电路，其特征在于：所述推挽结构输出电路的所有PMOS管和NMOS管的耐压等级相同。
CN202011563490.8A 2020-12-25 推挽结构输出电路 Active CN112636743B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011563490.8A CN112636743B (zh) 2020-12-25 推挽结构输出电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011563490.8A CN112636743B (zh) 2020-12-25 推挽结构输出电路

Publications (2)

Publication Number Publication Date
CN112636743A true CN112636743A (zh) 2021-04-09
CN112636743B CN112636743B (zh) 2024-10-25

Family

ID=

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020109548A1 (en) * 2001-02-09 2002-08-15 Nec Corporation Power amplifying circuit
CN1373555A (zh) * 2001-02-28 2002-10-09 黎锦晖 一种用漏极作输出级的功率放大电路的连调方法及其电路
US20100026349A1 (en) * 2008-07-31 2010-02-04 Xuewen Jiang Square to pseudo-sinusoidal clock conversion circuit and method
CN102707754A (zh) * 2012-05-30 2012-10-03 昆山锐芯微电子有限公司 低压差线性稳压电路
CN104104229A (zh) * 2014-07-25 2014-10-15 电子科技大学 一种静态电流控制装置
CN105871180A (zh) * 2016-04-08 2016-08-17 厦门大学 一种大电流cmos推挽驱动电路及其控制方法
CN106329900A (zh) * 2016-08-31 2017-01-11 苏州迈力电器有限公司 推挽mos管电压尖峰抑制电路
CN108762363A (zh) * 2018-06-25 2018-11-06 电子科技大学 一种推挽输出级的ldo电路
CN209642634U (zh) * 2019-03-01 2019-11-15 赣南师范大学 一种交叉结构高增益两级运算跨导放大器
CN111245428A (zh) * 2020-03-26 2020-06-05 苏州源特半导体科技有限公司 一种高压pmos驱动电路

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020109548A1 (en) * 2001-02-09 2002-08-15 Nec Corporation Power amplifying circuit
CN1373555A (zh) * 2001-02-28 2002-10-09 黎锦晖 一种用漏极作输出级的功率放大电路的连调方法及其电路
US20100026349A1 (en) * 2008-07-31 2010-02-04 Xuewen Jiang Square to pseudo-sinusoidal clock conversion circuit and method
CN102707754A (zh) * 2012-05-30 2012-10-03 昆山锐芯微电子有限公司 低压差线性稳压电路
CN104104229A (zh) * 2014-07-25 2014-10-15 电子科技大学 一种静态电流控制装置
CN105871180A (zh) * 2016-04-08 2016-08-17 厦门大学 一种大电流cmos推挽驱动电路及其控制方法
CN106329900A (zh) * 2016-08-31 2017-01-11 苏州迈力电器有限公司 推挽mos管电压尖峰抑制电路
CN108762363A (zh) * 2018-06-25 2018-11-06 电子科技大学 一种推挽输出级的ldo电路
CN209642634U (zh) * 2019-03-01 2019-11-15 赣南师范大学 一种交叉结构高增益两级运算跨导放大器
CN111245428A (zh) * 2020-03-26 2020-06-05 苏州源特半导体科技有限公司 一种高压pmos驱动电路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
AL TAWALBEH, N: "Small-Signal Gain Calculations for a CMOS Analog Amplifier using Short Channel Equations Using nm Technology", 2015 27TH INTERNATIONAL CONFERENCE ON MICROELECTRONICS (ICM), 31 December 2015 (2015-12-31) *
谢强;李宏建;鄢永明;: "一种低压低功耗CMOS运算放大器的设计", 宇航计测技术, no. 06, 25 December 2005 (2005-12-25) *

Similar Documents

Publication Publication Date Title
US8324955B2 (en) Level shifter design
US7362136B2 (en) Dual voltage single gate oxide I/O circuit with high voltage stress tolerance
US7102410B2 (en) High voltage level converter using low voltage devices
US10627847B2 (en) Bias current circuit operating at high and low voltages
US7999573B2 (en) Low-voltage-to-high-voltage level converter for digital signals and related integrated circuit, system, and method
US10164637B2 (en) Level shifter for voltage conversion
TW202331851A (zh) 用於薄氧化物技術的互補式金氧半導體施密特觸發式接收器及其操作方法
US7394291B2 (en) High voltage tolerant output buffer
CN112636743B (zh) 推挽结构输出电路
CN112636743A (zh) 推挽结构输出电路
CN113726330B (zh) 一种电平转换电路及芯片
CN117833906A (zh) 电平转换电路
CN112332833B (zh) 电平转换电路及具有该电路的cpu芯片
CN210380809U (zh) 一种低工作电压的快速下行电平移位电路
CN109787607B (zh) 基于低压器件的高压高速io电路
CN114389595A (zh) 电平转换电路
CN113114173A (zh) 一种施密特触发器
CN113285706A (zh) 一种电压电平转换电路
CN108206689B (zh) 电平转换驱动电路
CN112688682A (zh) 电平转换电路
TWM576366U (zh) 具輔助電路之位準轉換電路
US10637448B1 (en) Low-power high-speed Schmitt Trigger with high noise rejection
JP2013219669A (ja) 半導体集積回路装置、レベルシフト回路
KR102221585B1 (ko) Xor-xnor 로직회로
US11552469B2 (en) Semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant