CN103944556A - 电平转移电路 - Google Patents

电平转移电路 Download PDF

Info

Publication number
CN103944556A
CN103944556A CN201410196543.5A CN201410196543A CN103944556A CN 103944556 A CN103944556 A CN 103944556A CN 201410196543 A CN201410196543 A CN 201410196543A CN 103944556 A CN103944556 A CN 103944556A
Authority
CN
China
Prior art keywords
electrode
flow restricter
nmos pass
pmos
pass transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410196543.5A
Other languages
English (en)
Inventor
丁启源
赵德林
王富中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Galaxycore Shanghai Ltd Corp
Original Assignee
Galaxycore Shanghai Ltd Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Galaxycore Shanghai Ltd Corp filed Critical Galaxycore Shanghai Ltd Corp
Priority to CN201410196543.5A priority Critical patent/CN103944556A/zh
Publication of CN103944556A publication Critical patent/CN103944556A/zh
Pending legal-status Critical Current

Links

Abstract

一种电平转移电路，包括：第一NMOS晶体管，第二NMOS晶体管，第一PMOS晶体管，第二PMOS晶体管，第一限流器及第二限流器；第一NMOS晶体管的栅极及第一限流器的控制端共接；第二NMOS晶体管栅极及第二限流器控制端共接；第一限流器第一电极和第二限流器第一电极耦接到正电源；第一NMOS晶体管源极和第二NMOS晶体管源极耦接到地；第一限流器第二电极与第一PMOS晶体管源级耦接，第二限流器第二电极与第二PMOS晶体管源级耦接；第一PMOS晶体管栅极、第二PMOS晶体管漏极及第二NMOS晶体管漏极共接；第二NMOS晶体管栅极、第一PMOS晶体管漏极及第一NMOS晶体管漏极共接。所述电路可以限制贯通电流。

Description

电平转移电路
技术领域
本发明涉及电子电路技术领域，尤其涉及一种电平转移电路。
背景技术
在芯片级系统(System on Chip，SOC)的设计研发过程中，由于采用了不相兼容的电源电压等原因，系统内部常常出现输入/输出逻辑不协调的问题，因此需要进行电平转换。电平转移电路即是用于将低电压域所对应的高电平信号及低电平信号(Vina，Vinb)转换成高电压域对应的高电平信号及低电平信号(Vouta，Voutb)，或相反的一种电子电路。
如图1所示，电平转移电路的输入信号Vina、Vinb为低电压域的一对反相信号，工作正电源Vdd为高电压电源，分别接于PMOS晶体管MP1和PMOS晶体管MP2的源极。NMOS晶体管MN1和MN2的源极接地。PMOS晶体管MP1的漏极、PMOS晶体管MP2的栅极以及NMOS晶体管MN1的漏极共接，形成输出端Outa。PMOS晶体管MP2的漏极、PMOS晶体管MP1的栅极以及NMOS晶体管MN2的漏极共接，形成输出端Outb。输出信号Vouta、Voutb为高电压域对应的高低电平信号。
图1所示电平转移电路的工作原理是：当输入信号Vina为高时，输入信号Vinb为低，因此NMOS晶体管MN2导通，NMOS晶体管MN1关闭，使输出端Outb的输出信号Voutb被拉低至地电位，进而使得PMOS晶体管MP1导通，高电源电压Vdd输出到输出端Outa，输出信号Vouta被拉升至高电压域的高电平信号。
相对应的，当输入信号Vina为低，而输入信号Vinb为高时，输出信号Vouta被拉低至地电位，而输出信号Voutb被拉升至高电压域的高电平信号。
图1所示电路中，由于输入信号Vin和输出信号Vout之间存在短暂延迟，会出现NMOS晶体管MN1与NMOS晶体管MP1同时导通，或者NMOS晶体管MN2与PMOS晶体管MP2同时导通的情况，导致产生由正电源Vdd直接到地的贯通电流，从而增加电路的功耗，影响输出效率，并且，贯通电流还会对正电源Vdd产生冲击。
发明内容
本发明实施例解决的问题是如何减小电平转移电路中贯通电流对电路的影响。
为解决上述问题，本发明实施例提供一种电平转移电路，包括：第一NMOS晶体管，第二NMOS晶体管，第一PMOS晶体管，第二PMOS晶体管，第一限流器以及第二限流器；所述第一NMOS晶体管的栅极以及所述第一限流器的控制端共接，形成第一输入端；所述第二NMOS晶体管的栅极以及所述第二限流器的控制端共接，形成第二输入端；所述第一限流器的第一电极和所述第二限流器的第一电极分别耦接到正电源；所述第一NMOS晶体管的源极和所述第二NMOS晶体管的源极分别耦接到地；所述第一限流器的第二电极与所述第一PMOS晶体管的源级耦接，所述第二限流器的第二电极与所述第二PMOS晶体管的源级耦接；所述第一PMOS晶体管的栅极、所述第二PMOS晶体管的漏极以及所述第二NMOS晶体管的漏极共接，形成所述电平转移电路的第一输出端；所述第二NMOS晶体管的栅极、所述第一PMOS晶体管的漏极以及所述第一NMOS晶体管的漏极共接，形成所述电平转移电路的第二输出端。
可选的，所述第一限流器为PMOS晶体管；所述第一限流器的控制端为PMOS晶体管的栅极，所述第一限流器的第一电极为PMOS晶体管的源极，所述第一限流器的第二电极为PMOS晶体管的漏极。
可选的，所述第二限流器为PMOS晶体管；所述第二限流器的控制端为PMOS晶体管的栅极，所述第二限流器的第一电极为PMOS晶体管的源极，所述第二限流器的第二电极为PMOS晶体管的漏极。
可选的，所述第一PMOS晶体管的衬底耦接到正电源。
可选的，所述第二PMOS晶体管的衬底耦接到正电源。
本发明实施例还提供了另一种电平转移电路，包括：第一NMOS晶体管，第二NMOS晶体管，第一PMOS晶体管，第二PMOS晶体管，第一限流器以及第二限流器；所述第一PMOS晶体管的栅极与所述第一限流器的控制端共接，形成第一输入端；所述第二PMOS晶体管的栅极与所述第二限流器的控制端共接，形成第二输入端；所述第一限流器的第一电极和所述第二限流器的第一电极分别耦接到负电源；所述第一PMOS晶体管的源极和所述第二PMOS晶体管的源极耦接到正电源；所述第一限流器的第二电极与所述第一NMOS晶体管的源级耦接，所述第二限流器的第二电极与所述第二NMOS晶体管的源级耦接；所述第一NMOS、所述第二NMOS晶体管的漏极以及所述第二PMOS晶体管的漏极共接，形成所述电平转移电路的第一输出端；所述第二NMOS晶体管的栅极、所述第一NMOS晶体管的漏极以及所述第一PMOS晶体管的漏极共接，形成所述电平转移电路的第二输出端。
可选的，所述第一限流器为NMOS晶体管；所述第一限流器的控制端为NMOS晶体管的栅极，所述第一限流器的第一电极为NMOS晶体管的源极，所述第一限流器的第二电极为NMOS晶体管的漏极。
可选的，所述第二限流器为NMOS晶体管；所述第二限流器的控制端为NMOS晶体管的栅极，所述第二限流器的第一电极为NMOS晶体管的源极，所述第二限流器的第二电极为NMOS晶体管的漏极。
可选的，所述第一NMOS晶体管的衬底耦接到负电源。
可选的，所述第二NMOS晶体管的衬底耦接到负电源。
与现有技术相比，本发明实施例的技术方案具有以下优点：
通过限流器对流向第一PMOS晶体管的贯通电流做限制，并利用第一PMOS晶体管的栅源电压与所述贯通电流之间的负反馈作用，对电路中的贯通电流起到限制作用，从而减小电平转移电路中贯通电流对电路的影响。
进一步，通过将与输出端相耦接的MOS管的衬底连接到电源或地，使所述MOS管由于产生衬偏效应，导致阈值电压增大，从而起到抑制电路中的贯通电流的作用，从而减小电平转移电路中贯通电流对电路的影响。
附图说明
图1是现有技术中的一种电平转移电路的电路结构示意图；
图2是本发明实施例中的一种电平转移电路的电路结构示意图；
图3是本发明实施例中另一种电平转移电路的电路结构示意图。
具体实施方式
在现有技术中，由于电平转换电路的输入信号和输出信号之间存在短暂延迟，会出现连接输出端的导通管同时导通的情况，导致产生由电源直接到地的贯通电流，从而增加了电路的功耗，影响输出效率，并且贯通电流还会对电源产生冲击。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例提供了一种电平转移电路，参照图2所示，所述电平转移电路包括：第一NMOS晶体管201，第二NMOS晶体管202，第一PMOS晶体管203，第二PMOS晶体管204，第一限流器205以及第二限流器206。其中，所述第一NMOS晶体管201的栅极以及所述第一限流器205的控制端共接，形成第一输入端Vin1。所述第二NMOS晶体管202的栅极以及所述第二限流器206的控制端共接，形成第二输入端Vin2。
所述第一限流器205的第一电极和所述第二限流器206的第一电极分别耦接到正电源Vdd，所述第一NMOS晶体管201的源极和所述第二NMOS晶体管202的源极分别耦接到地。所述第一限流器205的第二电极与所述第一PMOS晶体管的源级耦接，所述第二限流器206的第二电极与所述第二PMOS晶体管的源级耦接。
所述第一PMOS晶体管203的栅极、所述第二PMOS晶体管204的漏极以及所述第二NMOS晶体管202的漏极共接，形成所述电平转移电路的第一输出端Vout1；所述第二NMOS晶体管202的栅极、所述第一PMOS晶体管203的漏极以及所述第一NMOS晶体管201的漏极共接，形成所述电平转移电路的第二输出端Vout2。
本发明实施例可以用于将低压域转换为高压域，例如将低压域(0V，1.8V)转换为(0V，2.8V)，此时正电源电压Vdd为2.8V，地为0V。当第一输入端Vin1的输入电压为0V时，第二输入端Vin2的输入电压为1.8V，而当第一输入端Vin1的输入电压为1.8V时，第二输入端Vin2的输入电压为0V。
在具体实施例中，所述第一限流器205为PMOS晶体管，所述第一限流器205的控制端为PMOS晶体管的栅极，所述第一限流器205的第一电极为PMOS晶体管的源极，所述第一限流器205的第二电极为PMOS晶体管的漏极。
所述第二限流器206为PMOS晶体管，所述第二限流器206的控制端为PMOS晶体管的栅极，所述第二限流器206的第一电极为PMOS晶体管的源极，所述第二限流器206的第二电极为PMOS晶体管的漏极。
如图2，由于第一限流器205的源极和第二限流器206的源极均连接到正电源Vdd，栅极分别连接到第一输入端Vin1和第二输入端Vin2，且正电源Vdd为2.8V，大于输入高电平时的电压值1.8V，即输入信号的高电平电压值低于输出信号的高电平电压值，因此导致第一限流器205和第二限流器206的Vgs始终小于0，使得第一限流器205和第二限流器206均不能被完全关断，而是在输入端输入信号的变化过程中提供有限的限流电阻，相当于一个压控电阻。当输入信号的电平电压与输出信号的电平电压值相差变大时，例如，当输入信号的电平电压值变为0V，而正电源Vdd仍为2.8V时，第一限流器205和第二限流器206的限流效果会减弱。
相反的，由于第一PMOS晶体管203的栅极和第二PMOS晶体管204的栅极分别连接到第一输出端Vout1和第二输出端Vout2，而源极则分别连接到第一限流器205和第二限流器206，导致当第一输出端Vout1或第二输出端Vout2输出高电平电压值，即2.8V时，可以使第二PMOS晶体管204或第一PMOS晶体管203被完全关断，因此决定了其所在通路电流的大小。
以下简要介绍其工作原理：以第一PMOS晶体管203为例，当由于输入信号和输出信号之间的短暂延迟，产生贯通电流时，第一PMOS晶体管203的栅源电压Vgs＝Vout1-Vdd-I·Rds，其中，Vout1为第一输出端Vout1的输出电压，Vdd为正电源，I为贯通电流，Rds为第一限流器205的导通电阻。由上述公式可见，如果贯通电流I增大，那么第一PMOS晶体管203的栅源电压Vgs就会减小，从而使得第一PMOS晶体管203的漏极电流也减小，也即贯通电流I减小，从而形成贯通电流的负反馈机制，起到限制贯通电流的作用。可以理解的是，由于图2所示的电平转移电路为对称结构，因此第二PMOS晶体管204由于与第一PMOS晶体管203对贯通电流的限制原理相同，此处不再赘述。
在一种具体实例中，所述的第一PMOS晶体管203的衬底耦接到正电源Vdd。所述第二PMOS晶体管204的衬底耦接到正电源Vdd。
在上述的具体实例中，由于将第一PMOS晶体管203的衬底和第二PMOS晶体管204衬底均耦接到正电源Vdd上，因此，由于第一PMOS晶体管203和第二PMOS晶体存在衬偏效应，会导致各自的阈值电压(Vth)增加，从而能够进一步地起到抑制电路中贯通电流，也即尖峰电流。
在上述的具体实施例中，由于第一PMOS晶体管203的衬底耦接于正电源Vdd，因此当产生贯通电流I时，第一PMOS晶体管203的栅源电压Vgs＝Vout1-Vdd-I·Rds，其中，Vout1为第一输出端Vout1的输出电压，Vdd为正电源，I为贯通电流，Rds为第一限流器205的导通电阻。因此同样可以形成对贯通电流的负反馈机制，从而起到限制限制贯通电流的作用。第二PMOS晶体管204的限制原理与此相同。
本发明还提供了另一种电平转移电路，参照图3，包括：第一NMOS晶体管301，第二NMOS晶体管302，第一PMOS晶体管303，第二PMOS晶体管304，第一限流器305以及第二限流器306。所述第一PMOS晶体管303的栅极与所述第一限流器305的控制端共接，形成第一输入端Vin1；所述第二PMOS晶体管304的栅极与所述第二限流器306的控制端共接，形成第二输入端Vin2。
所述第一限流器305的第一电极和所述第二限流器306的第一电极分别耦接到负电源Vss；所述第一PMOS晶体管303的源极和所述第二PMOS晶体管304的源极耦接到正电源Vdd；所述第一限流器305的第二电极与所述第一NMOS晶体管的源级耦接，所述第二限流器306的第二电极与所述第二NMOS晶体管的源级耦接。
所述第一NMOS晶体管301、所述第二NMOS晶体管302的漏极以及所述第二PMOS晶体管304的漏极共接，形成所述电平转移电路的第一输出端Vout1；所述第二NMOS晶体管302的栅极、所述第一NMOS晶体管301的漏极以及所述第一PMOS晶体管303的漏极共接，形成所述电平转移电路的第二输出端Vout2。
本发明实施例用于将高压域转换为低压域，例如将高压域(0V，1.8V)转换为低压域(-2.8V，1.8V)，此时，如图3所示，正电源Vdd为1.8V，负电源VSS为-2.8V。当第一输入端Vin1的输入电压为0V时，第二输入端Vin2的输入电压为1.8V，而当第一输入端Vin1的输入电压为1.8V时，第二输入端Vin2的输入电压为0V。
在具体实施例中，所述第一限流器305为NMOS晶体管；所述第一限流器305的控制端为NMOS晶体管的栅极，所述第一限流器305的第一电极为NMOS晶体管的源极，所述第一限流器305的第二电极为NMOS晶体管的漏极。
所述第二限流器306为NMOS晶体管；所述第二限流器306的控制端为NMOS晶体管的栅极，所述第二限流器306的第一电极为NMOS晶体管的源极，所述第二限流器306的第二电极为NMOS晶体管的漏极。
如图3所示，由于第一限流器305的源极和第二限流器306的源极均连接到负电源VSS，栅极分别连接到第一输入端Vin1和第二输入端Vin2，且负电压VSS为-2.8V，小于输入高电平时的电压值1.8V，因此导致第一限流器305和第二限流器306的Vgs始终大于0，使得第一限流器305和第二限流器306均不能被完全关断，而是在输入端输入信号的变化过程中提供有限的限流电阻，相当于压控电阻。当输入信号的电平电压与输出信号的电平电压值相差变大时，例如，当输入信号的电平电压值变为1.8V，而负电压VSS仍为-2.8V时，第一限流器305和第二限流器306的限流效果会减弱。
相反的，由于第一NMOS晶体管301的栅极和第二NMOS晶体管302的栅极分别连接到第一输出端Vout1和第二输出端Vout2，而源极则分别连接到第一限流器305和第二限流器306，导致当第一输出端Vout1或第二输出端Vout2输出低电平电压值，即-2.8V时，可以使第二NMOS晶体管302或第一NMOS晶体管301被完全关断，因此决定了其所在通路电流的大小。
以下简要介绍其工作原理：以第一NMOS晶体管301为例，当由于输入信号和输出信号之间的短暂延迟，产生贯通电流时，第一NMOS晶体管301的栅源电压Vgs＝Vout1-Vdd-I·Rds，其中，Vout1为第一输出端Vout1的输出电压，I为贯通电流，Rds为第一限流器305的导通电阻。由上述公式可见，如果贯通电流I增大，那么第一NMOS晶体管301的栅源电压Vgs就会减小，从而使得第一NMOS晶体管301的漏极电流也减小，也即贯通电流I减小，形成贯通电流的负反馈机制，起到限制贯通电流的作用。可以理解的是，由于图3所示的电平转换电路为对称结构，因此第二NMOS晶体管302与第一NMOS晶体管301的限制原理相同，此处不再赘述。
在一种具体实例中，所述的第一NMOS晶体管301的衬底耦接到负电源VSS。所述第二NMOS晶体管302的衬底耦接到负电源VSS。
在上述的具体实例中，由于将第一NMOS晶体管301的衬底和第二NMOS晶体管302衬底均耦接到负电源VSS，因此，第一NMOS晶体管301和第二NMOS晶体302由于存在衬偏效应，会导致各自阈值电压(Vth)的增加，从而能够进一步地起到抑制电路中贯通电流，也即尖峰电流。
同时，在上述的具体实例中，由于第一NMOS晶体管301的衬底耦接于负电源VSS，因此当产生贯通电流I时，第一NMOS晶体管301的栅源电压Vgs＝Vout1-Vdd-I·Rds，其中，其中，Vout1为第一输出端Vout1的输出电压，Vdd为正电源电压，I为贯通电流，Rds为第一限流器305的导通电阻。因此同样可以形成对贯通电流的负反馈机制，起到限制限制贯通电流的作用。第二NMOS晶体管302的限制作用与此相同。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种电平转移电路，其特征在于，包括：
第一NMOS晶体管，第二NMOS晶体管，第一PMOS晶体管，第二PMOS晶体管，第一限流器以及第二限流器；
所述第一NMOS晶体管的栅极以及所述第一限流器的控制端共接，形成第一输入端；所述第二NMOS晶体管的栅极以及所述第二限流器的控制端共接，形成第二输入端；
所述第一限流器的第一电极和所述第二限流器的第一电极分别耦接到正电源；所述第一NMOS晶体管的源极和所述第二NMOS晶体管的源极分别耦接到地；所述第一限流器的第二电极与所述第一PMOS晶体管的源级耦接，所述第二限流器的第二电极与所述第二PMOS晶体管的源级耦接；
所述第一PMOS晶体管的栅极、所述第二PMOS晶体管的漏极以及所述第二NMOS晶体管的漏极共接，形成所述电平转移电路的第一输出端；所述第二NMOS晶体管的栅极、所述第一PMOS晶体管的漏极以及所述第一NMOS晶体管的漏极共接，形成所述电平转移电路的第二输出端。
2.如权利要求1所述的电平转移电路，其特征在于，
所述第一限流器为PMOS晶体管；
所述第一限流器的控制端为PMOS晶体管的栅极，所述第一限流器的第一电极为PMOS晶体管的源极，所述第一限流器的第二电极为PMOS晶体管的漏极。
3.如权利要求1所述的电平转移电路，其特征在于，
所述第二限流器为PMOS晶体管；
所述第二限流器的控制端为PMOS晶体管的栅极，所述第二限流器的第一电极为PMOS晶体管的源极，所述第二限流器的第二电极为PMOS晶体管的漏极。
4.如权利要求1所述的电平转移电路，其特征在于，所述第一PMOS晶体管的衬底耦接到正电源。
5.如权利要求1所述的电平转移电路，其特征在于，所述第二PMOS晶体管的衬底耦接到正电源。
6.一种电平转移电路，其特征在于，包括：
第一NMOS晶体管，第二NMOS晶体管，第一PMOS晶体管，第二PMOS晶体管，第一限流器以及第二限流器；
所述第一PMOS晶体管的栅极与所述第一限流器的控制端共接，形成第一输入端；所述第二PMOS晶体管的栅极与所述第二限流器的控制端共接，形成第二输入端；
所述第一限流器的第一电极和所述第二限流器的第一电极分别耦接到负电源；所述第一PMOS晶体管的源极和所述第二PMOS晶体管的源极耦接到正电源；所述第一限流器的第二电极与所述第一NMOS晶体管的源级耦接，所述第二限流器的第二电极与所述第二NMOS晶体管的源级耦接；所述第一NMOS、所述第二NMOS晶体管的漏极以及所述第二PMOS晶体管的漏极共接，形成所述电平转移电路的第一输出端；所述第二NMOS晶体管的栅极、所述第一NMOS晶体管的漏极以及所述第一PMOS晶体管的漏极共接，形成所述电平转移电路的第二输出端。
7.如权利要求6所述的电平转移电路，其特征在于，
所述第一限流器为NMOS晶体管；
所述第一限流器的控制端为NMOS晶体管的栅极，所述第一限流器的第一电极为NMOS晶体管的源极，所述第一限流器的第二电极为NMOS晶体管的漏极。
8.如权利要求6所述的电平转移电路，其特征在于，
所述第二限流器为NMOS晶体管；
所述第二限流器的控制端为NMOS晶体管的栅极，所述第二限流器的第一电极为NMOS晶体管的源极，所述第二限流器的第二电极为NMOS晶体管的漏极。
9.如权利要求6所述的电平转移电路，其特征在于，所述第一NMOS晶体管的衬底耦接到负电源。
10.如权利要求6所述的电平转移电路，其特征在于，所述第二NMOS晶体管的衬底耦接到负电源。
CN201410196543.5A 2014-05-09 2014-05-09 电平转移电路 Pending CN103944556A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410196543.5A CN103944556A (zh) 2014-05-09 2014-05-09 电平转移电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410196543.5A CN103944556A (zh) 2014-05-09 2014-05-09 电平转移电路

Publications (1)

Publication Number Publication Date
CN103944556A true CN103944556A (zh) 2014-07-23

Family

ID=51192073

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410196543.5A Pending CN103944556A (zh) 2014-05-09 2014-05-09 电平转移电路

Country Status (1)

Country Link
CN (1) CN103944556A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107222198A (zh) * 2017-06-02 2017-09-29 京东方科技集团股份有限公司 电平移位电路
CN107370485A (zh) * 2017-06-30 2017-11-21 湖南国科微电子股份有限公司 负压电平转换电路
CN109039327A (zh) * 2018-10-18 2018-12-18 上海艾为电子技术股份有限公司 一种电平转换电路
CN112671393A (zh) * 2020-12-29 2021-04-16 成都锐成芯微科技股份有限公司 电平转换电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100218315B1 (ko) * 1996-09-17 1999-09-01 구본준 레벨시프트 회로
CN1855723A (zh) * 2005-04-19 2006-11-01 株式会社半导体能源研究所 电平转移电路
CN101102082A (zh) * 2006-07-03 2008-01-09 立锜科技股份有限公司 电位移转电路与方法
WO2012165599A1 (ja) * 2011-05-31 2012-12-06 ザインエレクトロニクス株式会社 レベルシフト回路
CN103117740A (zh) * 2013-01-15 2013-05-22 电子科技大学 低功耗电平位移电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100218315B1 (ko) * 1996-09-17 1999-09-01 구본준 레벨시프트 회로
CN1855723A (zh) * 2005-04-19 2006-11-01 株式会社半导体能源研究所 电平转移电路
CN101102082A (zh) * 2006-07-03 2008-01-09 立锜科技股份有限公司 电位移转电路与方法
WO2012165599A1 (ja) * 2011-05-31 2012-12-06 ザインエレクトロニクス株式会社 レベルシフト回路
CN103117740A (zh) * 2013-01-15 2013-05-22 电子科技大学 低功耗电平位移电路

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107222198A (zh) * 2017-06-02 2017-09-29 京东方科技集团股份有限公司 电平移位电路
CN107370485A (zh) * 2017-06-30 2017-11-21 湖南国科微电子股份有限公司 负压电平转换电路
CN107370485B (zh) * 2017-06-30 2020-11-17 湖南国科微电子股份有限公司 负压电平转换电路
CN109039327A (zh) * 2018-10-18 2018-12-18 上海艾为电子技术股份有限公司 一种电平转换电路
CN112671393A (zh) * 2020-12-29 2021-04-16 成都锐成芯微科技股份有限公司 电平转换电路

Similar Documents

Publication Publication Date Title
CN103141028B (zh) 电平移动电路
US8884652B2 (en) Level translator circuit, driving circuit for driving high-voltage device and method thereof
CN101795132B (zh) 一种集成电路的i/o口的电位上拉电路和下拉电路
CN101442307B (zh) 电平转换器
CN103312309A (zh) 模拟开关控制电路结构
CN107181482B (zh) 输入输出接收电路
CN103944556A (zh) 电平转移电路
KR20170015933A (ko) 부트스트래핑 회로 및 이를 이용한 단극성 논리 회로
CN103117740B (zh) 低功耗电平位移电路
CN102064818A (zh) Cmos输入输出接口电路
CN108282083B (zh) 一种混合结构电荷泵电路
CN109818492B (zh) 一种可降低干扰的二级电源产生电路
CN102946246A (zh) 一种用于提高电压驱动能力的缓冲器
CN103138741B (zh) 一种超低功耗电平位移电路
CN206341200U (zh) 一种栅极驱动电路
CN109039327A (zh) 一种电平转换电路
CN203193605U (zh) 用于驱动高压器件的驱动电路
CN104993816A (zh) 倍压电路
CN105162468A (zh) 一种带有电压自举的高速基准缓冲电路
CN112332833B (zh) 电平转换电路及具有该电路的cpu芯片
CN107181481B (zh) 输入输出接收电路
CN104299647A (zh) 负压转换电路
CN208836110U (zh) 一种电平转换电路
KR101622827B1 (ko) 슈미트 트리거 회로를 이용한 논리 게이트
CN108206689B (zh) 电平转换驱动电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140723