CN107181482B - 输入输出接收电路 - Google Patents

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Abstract

一种输入输出接收电路，包括：接收端，适于耦接外部电压；第一NMOS管，源极耦接所述接收端，栅极耦接第一电源电压；整形电路，其输入端耦接所述第一电源电压和所述第一NMOS管的漏极，所述整形电路用于对所述第一NMOS管的漏极信号进行整形；补偿单元，适于对所述第一NMOS管的漏极信号进行补偿，使得所述第一NMOS管的漏极信号电压的最大值达到所述第一电源电压；其中，所述补偿单元包括第一PMOS管、第二PMOS管和第二NMOS管。本发明的输入输出接收电路的性能得到提升。

Description

输入输出接收电路
技术领域
本发明涉及半导体集成电路领域，尤其涉及一种输入输出接收电路。
背景技术
输入输出(Input-Output,I/O)接收电路(receiver)是芯片内部和外部进行信号交互的接口电路，主要的功能是接收数字/模拟信号。在有些应用环境下，芯片外部的信号电压高于芯片内部的电源电压。因此，通常在I/O接收电路内设计耐压电路，以保护I/O接收电路。
现有技术的一种输入输出接收电路如图1所示，接收端接收来自端口PAD的信号。端口PAD的电压Vin高于接收电路工作的电源电压VDD1。如果端口PAD的信号直接传输到节点B，高压会导致NMOS管M29和NMOS管M30产生器件可靠性问题。故设置NMOS管M31，以降低节点B处信号电压的最大值。如图1所示，设置NMOS管M31源极耦接端口PAD，NMOS管M31栅极耦接电源电压VDD1，从而可以实现节点B的电压在0～(VDD1-Vthn)范围内，其中，Vthn为NMOS管M31的阈值电压，从而可以保护NMOS管M29和NMOS管M30。PMOS管M27的栅极连接到端口PAD是防止从电源VDD1到接地端VSS的电流泄露。降压模块将接收到的电压信号进行降压处理转换为芯片内部电压信号，并通过端口C输出至芯片内部。
但是，现有技术的输入输出接收电路中，节点B处信号电压的最大值为VDD1-Vthn，不能达到输入输出接收电路的工作电源电压VDD1，降低了输入输出接收电路的速度以及输入输出接收电路的性能。
发明内容
本发明解决的技术问题是提高输入输出接收电路的性能。
为解决上述技术问题，本发明实施例提供一种输入输出接收电路，输入输出接收电路包括：
接收端，适于耦接外部电压；
第一NMOS管，源极耦接所述接收端，栅极耦接第一电源电压；
整形电路，其输入端耦接所述第一电源电压和所述第一NMOS管的漏极，所述整形电路用于对所述第一NMOS管的漏极信号进行整形；
补偿单元，适于对所述第一NMOS管的漏极信号进行补偿，使得所述第一NMOS管的漏极信号电压的最大值达到所述第一电源电压；
其中，所述补偿单元包括第一PMOS管、第二PMOS管和第二NMOS管；所述第一PMOS管的源极耦接所述第一电源电压，所述第一PMOS管的栅极耦接所述接收端；所述第二NMOS管的漏极耦接所述第一PMOS管的漏极，所述第二NMOS管的栅极耦接所述第一NMOS管的漏极，所述第二NMOS管的源极接地；所述第二PMOS管的源极耦接所述第一电源电压，所述第二PMOS管的栅极耦接所述第一PMOS管的漏极，所述第二PMOS管的漏极耦接所述第一NMOS管的漏极。
可选的，所述补偿单元还包括：第三NMOS管；
所述第三NMOS管的漏极耦接所述第二PMOS管的漏极以及所述第一NMOS管的漏极，所述第三NMOS管的栅极耦接所述第一PMOS管的漏极，所述第三NMOS管的源极接地。
可选的，所述整形电路为反相单元。
可选的，所述反相单元包括：第三PMOS管和第四NMOS管；
所述第三PMOS管的源极耦接所述第一电源电压，所述第三PMOS管的栅极耦接所述第一NMOS管的漏极；所述第四NMOS管的漏极耦接所述第三PMOS管的漏极，所述第四NMOS管的源极接地，所述第四NMOS管的栅极耦接所述第一NMOS管的漏极。
可选的，所述整形电路为施密特触发器。
可选的，在所述外部电压从逻辑低电平到逻辑高电平的上升沿，所述第一PMOS管关断，所述第二NMOS管导通，所述第一PMOS管的漏极电压经由所述第二NMOS管被拉低，在所述第一PMOS管的漏极电压小于等于所述第二PMOS管的阈值电压时，所述第二PMOS管导通，驱动所述第一NMOS管的漏极的输出电压的达到所述第一电源电压。
可选的，在所述外部电压从逻辑高电平到逻辑低电平的下降沿，所述第一PMOS管导通，所述第二NMOS管关断，所述第一PMOS管的漏极电压升高，所述第一PMOS管的漏极电压高于所述第二PMOS管的阈值电压，所述第二PMOS管关断，所述外部电压驱动所述第一NMOS管的漏极的输出电压为逻辑低电平。
可选的，在所述外部电压从逻辑低电平到逻辑高电平的上升沿，所述第一PMOS管关断，所述第二NMOS管导通，所述第一PMOS管的漏极电压经由所述第二NMOS管被拉低，在所述第一PMOS管的漏极电压小于等于所述第二PMOS管的阈值电压时，所述第二PMOS管导通，所述第三NMOS管关断，所述第一电源电压驱动所述第一NMOS管的漏极的输出电压的达到所述第一电源电压。
可选的，在所述外部电压从高电平到低电平的下降沿，所述第一PMOS管导通，所述第二NMOS管关断，所述第一PMOS管的漏极电压升高，所述第一PMOS管的漏极电压高于所述第二PMOS管的阈值电压，所述第二PMOS管关断，所述第三NMOS管导通，接地电压驱动所述第一NMOS管的漏极的输出电压为低电平。
可选的，所述输入输出接收电路还包括：
电平转换单元，其输入端耦接所述整形电路的输出端和第二电源电压，输出端作为所述输入输出接收电路的输出端，所述电平转换单元适于对所述整形电路的输出信号进行电平转换。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明的输入输出接收电路设置有接收端，适于耦接外部电压；第一NMOS管，源极耦接所述输入端，栅极耦接第一电源电压；整形电路，输入端耦接所述第一电源电压和所述第一NMOS管的漏极，所述整形电路用于对所述第一NMOS管的漏极信号进行整形；补偿单元包括第一PMOS管、第二PMOS管和第二NMOS管；通过设置第二NMOS管，在接收端为高电平信号时，关断第一PMOS管，第二NMOS管导通，拉低第一PMOS管的漏极电压，打开第二PMOS管补偿第一NMOS管的漏极信号电压的最大值达到输入输出电路的工作电源电压，电路结构简单，实现外部高电压信号输入，提升了输入输出电路速度和性能。
附图说明
图1是现有技术的一种输入输出接收电路的结构示意图；
图2是本发明实施例一种输入输出接收电路的结构示意图；
图3是本发明实施例另一种输入输出接收电路的结构示意图；
图4是本发明实施例又一种输入输出接收电路的结构示意图；
图5是本发明实施例一种输入输出接收电路的仿真结果示意图。
具体实施方式
如背景技术中所述，参考图1，现有技术的输入输出电路中，节点B电压的最大值为VDD1-Vthn，不能达到输入输出接收电路的电源电压VDD1，降低了输入输出接收电路的速度以及输入输出接收电路的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2是本发明实施例一种输入输出接收电路的结构示意图。
请参照图2，输入输出接收电路包括：接收端(未标示)、第一NMOS管N1、补偿单元201、整形电路202和电平转换单元203。
其中，接收端适于耦接端口PAD输入的外部电压；第一NMOS管N1源极耦接所述接收端，第一NMOS管N1栅极耦接第一电源电压VDD1，第一电源电压VDD1为输入输出接收电路的工作电源电压，第一电源电压VDD1小于外部电压的最大值；整形电路202输入端耦接所述第一电源电压VDD1和所述第一NMOS管N1的漏极，所述整形电路202用于对所述第一NMOS管N1的漏极信号电压进行整形；补偿单元203输入端耦接所述第一电源电压VDD1、地VSS和所述接收端，其输出端耦接所述第一NMOS管N1的漏极，适于对所述第一NMOS管N1的漏极信号电压进行补偿，使得所述第一NMOS管N1的漏极信号电压的最大值达到所述第一电源电压VDD1。
本实施例中，补偿单元201包括：第一PMOS管P1、第二PMOS管P2和第二NMOS管N2。其中，所述第一PMOS管P1的源极耦接所述第一电源电压VDD1，所述第一PMOS管P1的漏极耦接所述第二NMOS管N2的漏极，所述第一PMOS管P1的栅极耦接所述接收端；第二NMOS管N2的栅极耦接第一NMOS管N1的漏极，第二NMOS管N2的源极接地；所述第二PMOS管P2的源极耦接所述第一电源电压VDD1，所述第二PMOS管P2的栅极耦接所述第一PMOS管P1的漏极，所述第二PMOS管P2的漏极耦接所述第一NMOS管N1的漏极。
本实施例中，外部电压信号为矩形波信号，在所述外部电压从逻辑低电平到逻辑高电平的上升沿，第一PMOS管P1关断，第二NMOS管N2导通，第一PMOS管P1的漏极经由第二NMOS管N2接地，第一PMOS管P1的漏极电压被拉低，在节点C处的电压小于等于所述第二PMOS管P2的阈值电压时，所述第二PMOS管P2导通，驱动节点B的电压的达到所述第一电源电压VDD1。
在所述外部电压从逻辑高电平到逻辑低电平的下降沿，所述第一PMOS管P1导通，第二NMOS管N2关断，所述第一PMOS管P1的漏极电压升高，节点C的电压高于所述第二PMOS管P2的阈值电压，所述第二PMOS管P2关断，所述外部电压驱动节点B的电压为逻辑低电平。
具体实施中，第一电源电压VDD1经由第二NMOS管N2到地VSS，在驱动节点B的电压的达到所述第一电源电压VDD1时，驱动速度快，功耗低。
本实施例中，外部电压信号经过补偿单元201后，节点B的电压信号在高低电平的上升沿和下降沿变得平缓，故经过整形单元202将电压信号进行整形，使电压信号在高低电平的上升沿和下降沿变得陡峭。
本实施例中，整形电路202为反相单元。反相单元202包括：第三PMOS管P3和第四NMOS管N4；所述第三PMOS管P3的源极耦接所述第一电源电压VDD1，所述第三PMOS管P3的栅极耦接所述第一NMOS管N1的漏极；所述第四NMOS管N4的漏极耦接所述第三PMOS管P3的漏极，所述第四NMOS管N4的源极接地，所述第四NMOS管N4的栅极耦接所述第一NMOS管N1的漏极。
具体实施中，第三PMOS管P3和第四NMOS管N4的栅极为反相单元202的输入端，耦接节点B；第三PMOS管P3和第四NMOS管N4的漏极为反相单元202的输出端，耦接电平转换单元203的输入端。当节点B的电压信号从逻辑低电平到逻辑高电平的上升沿时，第三PMOS管P3关断，第四NMOS管N4导通，地VSS驱动反相单元202的输出端输出逻辑低电平；当节点B的电压信号从逻辑高电平到逻辑低电平的下降沿时，第三PMOS管P3导通，第四NMOS管N4关断，第一电源电压驱动反相单元202的输出端输出逻辑高电平。
可以理解的是，反相单元的电路结构也可以是其他任意可实施的电路结构。
具体实施中，第二电源电压VDD为芯片内部工作电源电压，由于第二电源电压VDD小于第一电源电压VDD1，故通过电平转换单元203将输入输出电路输出的电压信号转换为芯片内部工作电源电压，并通过端口C输出至芯片内部。
需要说明的是，可以实现上述电平转换的电路结构均可视为本发明实施例所称电平转换单元。
图3是本发明实施例另一种输入输出接收电路的结构示意图。
请参照图3，输入输出接收电路包括：接收端(未标示)、第一NMOS管N1、补偿单元201、整形电路202和电平转换单元203。本实施例中，整形电路202为反相单元，本实施例中的反相单元电路结构包括：第三PMOS管P3、第四PMOS管P4、第四NMOS管N4和第五NMOS管N5；其中，所述第三PMOS管P3的源极耦接所述第一电源电压VDD1，所述第三PMOS管P3的栅极耦接所述第一NMOS管N1的漏极；所述第四PMOS管P4的源极耦接所述第三PMOS管P3的漏极，所述第四PMOS管P4的栅极耦接所述第一NMOS管的漏极；所述第四NMOS管N4的漏极耦接所述第四PMOS管P4的漏极，所述第四NMOS管N4的栅极耦接所述第一NMOS管N1的漏极；所述第五NMOS管N5的漏极耦接所述第四NMOS管N4的源极，所述第五NMOS管N5的源极接地，所述第五NMOS管N5的栅极所述第一NMOS管N1的漏极。
具体实施中，第三PMOS管P3、第四PMOS管P4、第四NMOS管N4和第五NMOS管N5的栅极作为反相单元的输入端，耦接节点B；第四PMOS管P4和第四NMOS管N4的漏极作为反相单元的输出端，耦接电平转换单元203。当节点B的电压信号从逻辑低电平到逻辑高电平的上升沿时，第三PMOS管P3和第四PMOS管P4关断，第四NMOS管N4和第五NMOS管N5导通，地VSS驱动反相单元的输出端输出逻辑低电平；当节点B的电压信号从逻辑高电平到逻辑低电平的下降沿时，第三PMOS管P3和第四PMOS管P4导通，第四NMOS管N4和第五NMOS管N5关断，第一电源电压驱动反相单元的输出端输出逻辑高电平。
可以理解的是，本发明实施例所称整形电路202也可以为施密特触发器，施密特触发器的电路结构可以是任意可实施的电路结构，用于将节点B的输出信号进行噪声过滤和整形。
需要说明的是，反相单元和施密特触发器是一种阈值开关电路，是具有突变输入输出特性的门电路。可以阻止输入电压出现微小变化(例如低于某一阈值)而引起的输出电压的改变。利用电平状态转换过程中的正反馈作用，可以把边沿变化缓慢的周期性信号变换为边沿很陡的矩形脉冲信号。输入的信号只要幅度达到MOS管的导通阈值电压，即可在输出端得到同等频率的矩形脉冲信号。可以实现此类整形作用的电路均可视为本发明实施例所称整形电路。
本发明实施例的具体实施方式可参照前述相应实施例，此处不再赘述。
图4是本发明实施例又一种输入输出接收电路的结构示意图。
请参照图4，输入输出接收电路包括：接收端(未标示)、第一NMOS管N1、补偿单元201、整形电路202和电平转换单元203。
本实施例中，补偿单元201包括：第一PMOS管P1、第二PMOS管P2、第二NMOS管N2和第三NMOS管N3；所述第一PMOS管P1的源极耦接所述第一电源电压VDD1，所述第一PMOS管P1的漏极耦接所述第二NMOS管N2的漏极，所述第一PMOS管P1的栅极耦接所述接收端；所述第二PMOS管P2的源极耦接所述第一电源电压VDD1，所述第二PMOS管P2的栅极耦接所述第一PMOS管P1的漏极；所述第三NMOS管N3的漏极耦接所述第二PMOS管P2的漏极以及所述第一NMOS管的漏极，所述第三NMOS管N3的栅极耦接所述第一PMOS管P1的漏极，所述第三NMOS管N3的源极接地。
本实施例中，外部电压信号为矩形脉冲信号，在所述外部电压从逻辑低电平到逻辑高电平的上升沿，所述第一PMOS管P1关断，第二NMOS管N2导通，所述第一PMOS管P1的漏极经由所述第二NMOS管N2接地，第一PMOS管P1的漏极电压被拉低，在所述第一PMOS管P1的漏极电压小于等于所述第二PMOS管P2的阈值电压时，所述第二PMOS管P2导通，所述第三NMOS管N3关断，所述第一电源电压VDD1经由第二PMOS管P2驱动所述第一NMOS管N1的漏极的输出电压的达到所述第一电源电压VDD1。
在所述外部电压从高电平到低电平的下降沿，所述第一PMOS管P1导通，第二NMOS管N2关断，所述第一PMOS管P1的漏极电压升高，所述第一PMOS管P1的漏极电压高于所述第二PMOS管P2和第三NMOS管N3的阈值电压，所述第二PMOS管P2关断，所述第三NMOS管N3导通，接地电压VSS经由第三NMOS管N3驱动所述第一NMOS管N1的漏极输出电压为低电平。
图5是本发明实施例一种输入输出接收电路的仿真结果示意图。
请参照图5，一并参照图1和图2，在第一电源电压VDD1为1.6V以及外部电压信号高电平为3V时，对现有技术的输入输出接收电路和本发明实施例的输入输出接收电路进行仿真。
继续参照图5，现有技术的输入输出接收电路在第一NMOS管N1的输出电压，即B点的电压信号的范围为0～0.7V，此时输入输出电路可以工作，但是性能降低。而本发明实施例的输入输出接收电路在B点的电压信号的范围为0～1.6V，B点电压的最大值达到第一电源电压VDD1，此时输入输出电路的性能以及整形单元的工作状态达到最优。
由此可见，本发明实施例在不增加电路结构复杂度的情况下，将第一NMOS管N1的输出电压补偿至第一电源电压，提高了输入输出接收电路的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种输入输出接收电路，其特征在于，包括：
接收端，适于耦接外部电压；
第一NMOS管，源极耦接所述接收端，栅极耦接第一电源电压；
整形电路，其输入端耦接所述第一电源电压和所述第一NMOS管的漏极，所述整形电路用于对所述第一NMOS管的漏极信号进行整形；
补偿单元，适于对所述第一NMOS管的漏极信号进行补偿，使得所述第一NMOS管的漏极信号电压的最大值达到所述第一电源电压；
其中，所述补偿单元包括第一PMOS管、第二PMOS管、第二NMOS管及第三NMOS管；所述第一PMOS管的源极耦接所述第一电源电压，所述第一PMOS管的栅极耦接所述接收端；所述第二NMOS管的漏极耦接所述第一PMOS管的漏极，所述第二NMOS管的栅极耦接所述第一NMOS管的漏极，所述第二NMOS管的源极接地；所述第二PMOS管的源极耦接所述第一电源电压，所述第二PMOS管的栅极耦接所述第一PMOS管的漏极，所述第二PMOS管的漏极耦接所述第一NMOS管的漏极；所述第三NMOS管的漏极耦接所述第二PMOS管的漏极以及所述第一NMOS管的漏极，所述第三NMOS管的栅极耦接所述第一PMOS管的漏极，所述第三NMOS管的源极接地。
2.根据权利要求1所述的输入输出接收电路，其特征在于，所述整形电路为反相单元。
3.根据权利要求2所述的输入输出接收电路，其特征在于，所述反相单元包括：第三PMOS管和第四NMOS管；
所述第三PMOS管的源极耦接所述第一电源电压，所述第三PMOS管的栅极耦接所述第一NMOS管的漏极；所述第四NMOS管的漏极耦接所述第三PMOS管的漏极，所述第四NMOS管的源极接地，所述第四NMOS管的栅极耦接所述第一NMOS管的漏极。
4.根据权利要求1所述的输入输出接收电路，其特征在于，所述整形电路为施密特触发器。
5.根据权利要求1所述的输入输出接收电路，其特征在于，在所述外部电压从逻辑低电平到逻辑高电平的上升沿，所述第一PMOS管关断，所述第二NMOS管导通，所述第一PMOS管的漏极电压经由所述第二NMOS管被拉低，在所述第一PMOS管的漏极电压小于等于所述第二PMOS管的阈值电压时，所述第二PMOS管导通，驱动所述第一NMOS管的漏极的输出电压的达到所述第一电源电压。
6.根据权利要求5所述的输入输出接收电路，其特征在于，在所述外部电压从逻辑高电平到逻辑低电平的下降沿，所述第一PMOS管导通，所述第二NMOS管关断，所述第一PMOS管的漏极电压升高，所述第一PMOS管的漏极电压高于所述第二PMOS管的阈值电压，所述第二PMOS管关断，所述外部电压驱动所述第一NMOS管的漏极的输出电压为逻辑低电平。
7.根据权利要求1所述的输入输出接收电路，其特征在于，在所述外部电压从逻辑低电平到逻辑高电平的上升沿，所述第一PMOS管关断，所述第二NMOS管导通，所述第一PMOS管的漏极电压经由所述第二NMOS管被拉低，在所述第一PMOS管的漏极电压小于等于所述第二PMOS管的阈值电压时，所述第二PMOS管导通，所述第三NMOS管关断，所述第一电源电压驱动所述第一NMOS管的漏极的输出电压的达到所述第一电源电压。
8.根据权利要求7所述的输入输出接收电路，其特征在于，在所述外部电压从高电平到低电平的下降沿，所述第一PMOS管导通，所述第二NMOS管关断，所述第一PMOS管的漏极电压升高，所述第一PMOS管的漏极电压高于所述第二PMOS管的阈值电压，所述第二PMOS管关断，所述第三NMOS管导通，接地电压驱动所述第一NMOS管的漏极的输出电压为低电平。
9.根据权利要求1至8中任一项所述的输入输出接收电路，其特征在于，还包括：
电平转换单元，其输入端耦接所述整形电路的输出端和第二电源电压，输出端作为所述输入输出接收电路的输出端，所述电平转换单元适于对所述整形电路的输出信号进行电平转换。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107526700B (zh) * 2016-06-22 2021-06-22 中芯国际集成电路制造(上海)有限公司 输入输出接收电路及电子装置
CN107528580B (zh) * 2017-09-22 2020-09-08 上海安其威微电子科技有限公司 电平转换电路
US10965261B2 (en) 2017-12-05 2021-03-30 Qualcomm Incorporated Power amplifier circuit
CN109787607B (zh) * 2019-01-10 2023-05-26 苏州睿晟芯微电子科技有限公司 基于低压器件的高压高速io电路
CN110048711B (zh) * 2019-05-15 2023-11-21 苏州锴威特半导体股份有限公司 一种抵抗地和电源反弹噪声的数字信号处理电路
CN111835373B (zh) * 2019-11-18 2023-11-14 紫光同芯微电子有限公司 一种新型swp接口电路
CN114189136B (zh) * 2021-11-25 2024-02-06 上海华虹宏力半导体制造有限公司 一种放电电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996042139A1 (en) * 1995-06-13 1996-12-27 Advanced Micro Devices, Inc. Input receiver, output driver, and input/output driver circuits capable of high voltage operation for an integrated circuit
US6031393A (en) * 1997-12-31 2000-02-29 Intel Corporation Pass gate input buffer for a mixed voltage environment
CN101753129A (zh) * 2008-12-01 2010-06-23 中芯国际集成电路制造(上海)有限公司 可承受高电压的输出缓冲器
CN104158534A (zh) * 2013-05-14 2014-11-19 中芯国际集成电路制造(上海)有限公司 用于i/o接口的降压转换电路
CN105515596A (zh) * 2014-10-10 2016-04-20 三星电子株式会社 接收器电路及其信号接收方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5990292A (ja) * 1982-11-12 1984-05-24 Toshiba Corp 電圧変換回路
JP2567179B2 (ja) 1992-03-18 1996-12-25 株式会社東芝 レベル変換回路
JP2658867B2 (ja) * 1994-02-18 1997-09-30 日本電気株式会社 レベル変換回路
US7504861B2 (en) * 2003-11-20 2009-03-17 Transpacific Ip, Ltd. Input stage for mixed-voltage-tolerant buffer with reduced leakage
US8593203B2 (en) * 2008-07-29 2013-11-26 Qualcomm Incorporated High signal level compliant input/output circuits
US8106699B2 (en) * 2008-07-29 2012-01-31 Qualcomm Incorporated High signal level compliant input/output circuits
CN103905028B (zh) * 2012-12-25 2018-05-25 中芯国际集成电路制造(上海)有限公司 信号接收器和信号传输设备

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996042139A1 (en) * 1995-06-13 1996-12-27 Advanced Micro Devices, Inc. Input receiver, output driver, and input/output driver circuits capable of high voltage operation for an integrated circuit
US6031393A (en) * 1997-12-31 2000-02-29 Intel Corporation Pass gate input buffer for a mixed voltage environment
CN101753129A (zh) * 2008-12-01 2010-06-23 中芯国际集成电路制造(上海)有限公司 可承受高电压的输出缓冲器
CN104158534A (zh) * 2013-05-14 2014-11-19 中芯国际集成电路制造(上海)有限公司 用于i/o接口的降压转换电路
CN105515596A (zh) * 2014-10-10 2016-04-20 三星电子株式会社 接收器电路及其信号接收方法

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