CN101753129A

CN101753129A - 可承受高电压的输出缓冲器

Info

Publication number: CN101753129A
Application number: CN200810203803A
Authority: CN
Inventors: 俞大立; 郭之光; 程惠娟; 陈先敏; 陈捷
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2008-12-01
Filing date: 2008-12-01
Publication date: 2010-06-23
Anticipated expiration: 2028-12-01
Also published as: CN101753129B

Abstract

本发明提供了一种可承受高电压的输出缓冲器，包括输入模块、上拉模块、下拉模块、使能控制模块和限压模块，输入模块的输入端连接输入信号和输出使能信号，限压模块与一反相器相连，反相器的输出信号控制限压模块的导通，反相器的输入信号为输出使能信号的非，本发明有效地提高了标准输入输出电路作为开漏电路时输出波形的性能，同时降低了限压晶体管上所承受的最大电压，提高了电路的可靠性，从而保证了整个电路的稳定运行。

Description

可承受高电压的输出缓冲器

技术领域

本发明涉及半导体集成电路领域，尤其涉及一种可承受高电压的输出缓冲器。

背景技术

缓冲寄存器又称缓冲器，它分输入缓冲器和输出缓冲器两种。前者的作用是将外设送来的数据暂时存放，以便处理器将它取走；后者的作用是用来暂时存放处理器送往外设的数据。有了数控缓冲器，就可以使高速工作的CPU与慢速工作的外设起协调和缓冲作用，实现数据传送的同步。由于缓冲器接在数据总线上，故必须具有三态输出功能。另外输出缓冲器还可以放大信号起到驱动的作用，也有隔离的作用，例如，拿mos电路来说，每个集成电路都有一定的驱动能力，如果一个集成电路驱动过多的芯片时，肯定会出现逻辑的错误(高电平被拉低，低电平被灌高)，所以加一个缓冲器就会解决。缓冲器就好像是中转站，对信号接力传输。比如在一个小系统中，如果在他的输出信号和外部之间接一个缓冲器，那么在外部接多小的电阻都不会影响系统里面的逻辑。然而，现有的缓冲器尤其是输出缓冲器，由于栅氧物可靠性的退化以及制造成本昂贵等原因，束缚了缓冲器的应用和发展。

针对以上原因，美国一专利披露了一种可承受高电压的输出缓冲器，如图1所示，假设其可以适用于输出信号为5V，而为其供电的电压VDD为3.3V，该缓冲器包括输入模块001，输入端连接输入信号(IN)和输出使能信号(OE)；上拉模块003，接收所述输入模块的第一输出信号，在第一电压VDD和输出点D之间根据接收的信号提供一高阻抗或低阻抗电路；下拉模块004，接收所述输入模块的第二输出信号，在接地端和所述输出点之间根据接收的信号提供一低阻抗或高阻抗电路；使能控制模块005，接收输出使能信号，输出端和所述上拉模块003相连，在所述上拉模块003为高阻抗电路时，控制所述上拉模块003的导通；限压模块006，接收所述输出点的信号，输出端和所述上拉模块003相连，在所述上拉模块003为高阻抗电路时，控制所述上拉模块003的导通，所述输出点D和一衬底偏置电路007相连，所述衬底偏置电路007包括焊盘019、上拉电阻109和负载电容002，所述上拉电阻109的一端连接一电源，所述负载电容002的一端连接一接地端。然而，该发明存在一大缺陷，当该电路作为开漏电路(open-drain)用途时，当输入信号为高电平，而输出使能信号为低电平时，输出缓冲器的输出因上拉电阻009的存在而被上拉至5V，但是因为限压模块晶体管的栅极一直连接在VDD＝3.3V，所以会造成上拉5V过程中产生中间电平，使得波形中出现一个台阶，为了更好的实现开漏用途信号完整性，需要消除该台阶。

发明内容

本发明要解决的技术问题是提供一种可承受高电压的输出缓冲器，以解决现有技术中该类电路存在的标准输出缓冲器用于开漏用途转换到高电平过程中存在中间电平的问题。

为解决上述技术问题，本发明提供一种可承受高电压的输出缓冲器，包括：输入模块，输入端连接输入信号和输出使能信号；上拉模块，接收所述输入模块的第一输出信号，在第一电压和输出点之间根据接收的信号提供一高阻抗或低阻抗电路；下拉模块，接收所述输入模块的第二输出信号，在接地端和所述输出点之间根据接收的信号提供一低阻抗或高阻抗电路；使能控制模块，接收输出使能信号，输出端和所述上拉模块相连，在所述上拉模块为高阻抗电路时，控制所述上拉模块的导通；限压模块，接收所述输出点的信号，输出端和所述上拉模块相连，在所述上拉模块为高阻抗电路时，控制所述上拉模块的导通；所述缓冲器的特征在于：所述限压模块与一反相器相连，所述反相器的输出信号控制所述限压模块的导通，所述反相器的输入信号为输出使能信号的非。

可选的，所述上拉模块包括第一晶体管和第二晶体管，所述第一晶体管的栅极和所述与非门的输出端相连，所述第一晶体管的漏极和所述第二晶体管的源极相连。

可选的，所述第一晶体管和所述第二晶体管为PMOS晶体管。

可选的，所述下拉模块包括第三晶体管和第四晶体管，所述第四晶体管的栅极和所述或非门的输出端相连，所述第三晶体管的栅极和第一电压源相连；所述第三晶体管的源极和所述第四晶体管的漏极相连，所述第三晶体管的漏极和所述第二晶体管的漏极相连。

可选的，所述第三晶体管和所述第四晶体管为NMOS晶体管。

可选的，所述使能控制模块包括第五晶体管和第六晶体管，所述第六晶体管的栅极和OE相连，所述第五晶体管的栅极和第三晶体管的栅极相连；所述第五晶体管的漏极和所述第二晶体管的栅极相连，所述第五晶体管的源极和所述第六晶体管的漏极相连。

可选的，所述第五晶体管和所述第六晶体管为NMOS晶体管。

可选的，所述限压模块为第七晶体管，其源极连接于所述第二晶体管漏级和所述第三晶体管漏级间，其漏极和所述第五晶体管的漏极相连；

可选的，所述反相器包括：第八晶体管，其栅极和OE非相连，源极和第一电压源相连；第九晶体管，其栅极和OE非相连，漏极电连接于所述第八晶体管的漏极，源极和第二电压源相连；一端子，其一端电连接于所述第八晶体管的漏极和所述第九晶体管的漏极间，另一端和所述第七晶体管的栅极相连。

可选的，所述第八晶体管为PMOS晶体管。

可选的，所述第九晶体管为NMOS晶体管。

可选的，所述输出点和一衬底偏置电路相连。

可选的，所述衬底偏置电路包括一焊盘，其所在电路一端接连第一、第二、第七晶体管的衬底以及连接于所述第二晶体管漏极和所述第三晶体管漏极间，另一端连接于一电阻和负载电容间，所述电阻的另一端连接于第三电压源，所述电容的另一端连接一接地端。

可选的，所述第一晶体管的源极和所述第一电压源相连，所述第四晶体管的源极连接一接地端。

可选的，所述上拉模块和所述下拉模块中最多只存在一个低阻抗电路。

与现有技术的电路相比，本发明电路作为开漏电路用途时，通过在用于限压的晶体管上连接一反相器，降低了该晶体管上所承受的最大电压，避免了因晶体管承受电压过大而不稳定的情况，从而保证了整个电路的正常运行。

附图说明

以下结合附图和具体实施方式对本发明的可承受高电压的输出缓冲器作进一步的详细说明。

图1是现有技术结构示意图。

图2是本发明可承受高电压的输出缓冲器的电路图。

图3是现有技术电压波形图。

图4是图2的反相器的放大图。

图5是本发明电压波形图。

具体实施方式

请参考图2，图2是本发明可承受高电压的输出缓冲器的电路图，它包括输入模块，输入端连接输入信号(IN)和输出使能信号(OE)，包括一与非门100和一或非门101，所述与非门100输入端为IN和OE，所述或非门101输入端为IN和OE非；上拉模块，接收所述输入模块的第一输出信号，在第一电压和输出点之间根据接收的信号提供一高阻抗或低阻抗电路，所述上拉模块包括第一晶体管21和第二晶体管22，所述第一晶体管21的栅极和所述与非门100的输出端相连，所述第一晶体管21漏极和所述第二晶体管22的源极相连，所述第一晶体管21和所述第二晶体管22用于上拉，所述第一晶体管21和所述第二晶体管22为PMOS晶体管；下拉模块，接收所述输入模块的第二输出信号，在接地端和所述输出点之间根据接收的信号提供一低阻抗或高阻抗电路，所述下拉模块包括，第三晶体管23和第四晶体管24，所述第四晶体管24的栅极和所述或非门101的输出端相连，所述第三晶体管23的源极和所述第四晶体管24的漏极相连，所述第三晶体管23的漏极和所述第二晶体管22的漏极相连，所述第三晶体管23和所述第四晶体管24用于下拉，所述第三晶体管23和所述第四晶体管24为NMOS晶体管；使能控制模块，接收输出使能信号，输出端和所述上拉模块相连，在所述上拉模块为高阻抗电路时，控制所述上拉模块的导通，所述使能控制模块包括第五晶体管25和第六晶体管26，所述第六晶体管26的栅极和OE相连，所述第五晶体管25的漏极的非和所述第二晶体管22的栅极相连，所述第五晶体管25源极和所述第六晶体管26的漏极相连，所述第五晶体管25和所述第六晶体管26用于输出使能控制，所述第五晶体管25和所述第六晶体管26为NMOS晶体管；限压模块，接收所述输出点的信号，输出端和所述上拉模块相连，在所述上拉模块为高阻抗电路时，控制所述上拉模块的导通，所述输出点和一衬底偏置电路107相连，衬底偏置电路107，其一端电连接于所述第二晶体管22漏极和所述第三晶体管23漏极间，所述衬底偏置电路包括一焊盘(PAD)，其所在电路一端接连第一晶体管21、第二晶体管22、第七晶体管27的衬底以及电连接于所述第二晶体管22漏极和所述第三晶体管23漏极间，另一端连接于一电阻和一电容间，所述电阻的另一端连接于第三电压源VDD5，所述电容的另一端连接一接地端，所述限压模块为第七晶体管27，用于限压的第七晶体管27，其源极连接于所述第二晶体管22漏极和所述第三晶体管23漏极间，其漏极和所述第五晶体管25的漏极相连；所述限压模块与一反相器相连，所述反相器的输出信号控制所述限压模块的导通，所述第七晶体管27的栅极和一反相器103相连，所述反相器103的输入端为OE非；所述第一晶体管21的源极、第三晶体管23的栅极和第五晶体管25的栅极分别连接至第一电压源VDD相连，所述第四晶体管24的源极和第六晶体管26的源极分别连接一接地端。

请同时参考图1和图3，图1在背景技术中已有介绍，图3是现有技术电路作为开漏电路用途时，把OE非与输入IN接在一起实现其电压变化的波形图，图中横坐标为时间，纵坐标为电压，当OE＝1，IN＝0时，整个IO用作标准IO用，传输低电平。此时，图1中的一对用于输出使能控制的晶体管005都为开启状态，A点电压为零。当OE＝0，IN＝1时，此时IO用作漏极开路IO，A点依旧为低电平，此时图1中用于上拉的第二晶体管009开启，用于上拉的第一晶体管008的漏极即C点连接PAD，当PAD上的电压升高时，C点的电压也跟着升高，直到升高超过用于上拉的第一晶体管008的栅极的p沟道阈值电压，此时用于上拉的第一晶体管008开启，此时在VDD5和VDD之间，将会有稳定的电流。C点的电势保持高于用于上拉的第一晶体管008的栅极的电势。如图所示，PAD在t1时间段的末期，将会保持一个稳定的钳位电压，t1时间内，A点电压也随PAD电压的增加而一起增加。随着点A的电压增加，用于上拉的第二晶体管009上所承受的电压降低了，在t1时间段的末期，用于上拉的第二晶体管009的栅漏电压的绝对值依旧大于用于上拉的第二晶体管009上的开启电压，因此用于上拉的第二晶体管009一直是开启的。与此同时，当PAD上电压上升时，即限压晶体管006的源极的电压是上升的，栅极电压是VDD，所以限压晶体管006上源极的电压是增加的。当限压晶体管006开启，A点通过限压晶体管006持续的充电，直到用于上拉的第二晶体管009上栅漏电压的绝对值小于用于上拉的第二晶体管009的p沟道阈值电压Vtp，这个充电的时间即为图中的t2时间段。在t2时间段的末期，用于上拉的第二晶体管009上所承受的电压近似等于阈值电压Vtp，此时，用于上拉的第二晶体管009将会关闭，由t2时间段转入t3时间段，直流通路被关断，PAD上的电压将会增加到VDD5，A点的电压也随着PAD的电压的增加而增加。在t3时间段的末期，漏极开路的限制过程结束。

再请参考图4，图4是图2的反相器的放大图，所述反相器103包括：第八晶体管113，其栅极和OE非相连，源极和第一电压源VDD相连，所述第八晶体管113为PMOS晶体管；第九晶体管123，其栅极和OE非相连，所述第九晶体管123为NMOS晶体管，其n型晶体管的衬底接一接地端，漏极电连接于所述第八晶体管113的漏极，源极和第二电压源VDDC相连；一端子，其一端电连接于所述第八晶体管113的漏极和所述第九晶体管123的漏极间，另一端信号和所述第七晶体管27的栅极相连。

假设VDD＝3.3V，正常工作时，焊盘端输出电压为5V，VDDC＝1.8V。

所述反向器103有两个功能：

1.它具有一般反向器103的用途，因为输入为OE的非，所以输出D随着OE非的翻转而相反变化，在OE为高电平的时候，OE非为低电平，此时D为第一电压源的高电平VDD，这个时候，所述第七晶体管27的状态和作为标准IO时其所处的状态一样，这个时候，整个IO用作标准IO用，当OE为″0″电平时，由于之前的逻辑，OE非为VDD，这个时候D点的电平为第二电压源的相对的低电平VDDC，这个时候所述第七晶体管栅源电压的绝对值大于P型晶体管的开启电压Vtp，第七晶体管开启，用来作为漏极开路IO，加速A点跟随焊盘(PAD)电平5V。D点跟随OE的变化而变化，A点为PAD电压，避免因为分压造成的中间电平。

2.如果用于一般的接地端″0″电平为低，当OE为″0″时，D点也为″0″，这个时候在所述第七晶体管27栅极(″0″V)和源极(PAD：5V)之间的电压差为5V，因为所述第七晶体管27为3.3V器件，其四端电压差如果大于3.3V将会有可靠性的问题，为了避免此类问题，故将反向器的接地端接到第二电压源的VDDC，相对″0″电平，源极电压会比较高，这时，D就不是″0V″而是第二电压源的VDDC的电平，保证了所述第七晶体管27的栅源电压小于3.3V。

接着请参考图5，图5是本发明电压变化的波形图，图中横坐标为时间，纵坐标为电压，当OE＝1，IN＝0时，整个IO用作标准IO用，传输低电平。当IN＝1，OE＝0，D点电压为VDDC，此时IO用作漏极开路IO，和先前技术一样，首先，A点为低电平，第二晶体管是开启的，C点随着PAD的电压的升高而升高，直到第一晶体管上栅漏的电压的绝对值大于其阈值电压Vtp。因为D点电压为VDDC，当第七晶体管上栅源电压的绝对值上升高于P沟道阈值电压Vtp时，第七晶体管开始导通，所花费的时间很短，然后A点由第七晶体管充电，A点电压将迅速上升，超过C点电压，此时第二晶体管关闭，PAD上的电压快速上升到VDD5，A点电压通过第七晶体管也上升到VDD5。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims

1.一种可承受高电压的输出缓冲器，包括：

输入模块，输入端连接输入信号和输出使能信号；

上拉模块，接收所述输入模块的第一输出信号，在第一电压和输出点之间根据接收的信号提供一高阻抗或低阻抗电路；

下拉模块，接收所述输入模块的第二输出信号，在接地端和所述输出点之间根据接收的信号提供一低阻抗或高阻抗电路；

使能控制模块，接收输出使能信号，输出端和所述上拉模块相连，在所述上拉模块为高阻抗电路时，控制所述上拉模块的导通；

限压模块，接收所述输出点的信号，输出端和所述上拉模块相连，在所述上拉模块为高阻抗电路时，控制所述上拉模块的导通；

所述缓冲器的特征在于：所述限压模块与一反相器相连，所述反相器的输出信号控制所述限压模块的导通，所述反相器的输入信号为输出使能信号的非。

2.根据权利要求1所述一种可承受高电压的输出缓冲器，其特征在于所述上拉模块包括第一晶体管和第二晶体管，所述第一晶体管的栅极和所述与非门的输出端相连，所述第一晶体管的漏极和所述第二晶体管的源极相连。

3.根据权利要求2所述可承受高电压的输出缓冲器，其特征在于所述第一晶体管和所述第二晶体管为PMOS晶体管。

4.根据权利要求1所述一种可承受高电压的输出缓冲器，其特征在于所述下拉模块包括第三晶体管和第四晶体管，所述第四晶体管的栅极和所述或非门的输出端相连，所述第三晶体管的栅极和第一电压源相连；所述第三晶体管的源极和所述第四晶体管的漏极相连，所述第三晶体管的漏极和所述第二晶体管的漏极相连。

5.根据权利要求4所述可承受高电压的输出缓冲器，其特征在于所述第三晶体管和所述第四晶体管为NMOS晶体管。

6.根据权利要求1所述一种可承受高电压的输出缓冲器，其特征在于所述使能控制模块包括第五晶体管和第六晶体管，所述第六晶体管的栅极和OE相连，所述第五晶体管的栅极和第三晶体管的栅极相连；所述第五晶体管的漏极和所述第二晶体管的栅极相连，所述第五晶体管的源极和所述第六晶体管的漏极相连。

7.根据权利要求6所述可承受高电压的输出缓冲器，其特征在于所述第五晶体管和所述第六晶体管为NMOS晶体管。

8.根据权利要求1所述一种可承受高电压的输出缓冲器，其特征在于所述限压模块为第七晶体管，其源极连接于所述第二晶体管漏级和所述第三晶体管漏级间，其漏极和所述第五晶体管的漏极相连。

9.根据权利要求1所述可承受高电压的输出缓冲器，其特征在于所述反相器包括：

第八晶体管，其栅极和OE非相连，源极和第一电压源相连；

第九晶体管，其栅极和OE非相连，漏极电连接于所述第八晶体管的漏极，源极和第二电压源相连；

一端子，其一端电连接于所述第八晶体管的漏极和所述第九晶体管的漏极间，另一端和所述第七晶体管的栅极相连。

10.根据权利要求9所述可承受高电压的输出缓冲器，其特征在于所述第八晶体管为PMOS晶体管。

11.根据权利要求9所述可承受高电压的输出缓冲器，其特征在于所述第九晶体管为NMOS晶体管。

12.根据权利要求1所述一种可承受高电压的输出缓冲器，其特征在于所述输出点和一衬底偏置电路相连。

13.根据权利要求12所述可承受高电压的输出缓冲器，其特征在于所述衬底偏置电路包括一焊盘，其所在电路一端接连第一、第二、第七晶体管的衬底以及连接于所述第二晶体管漏极和所述第三晶体管漏极间，另一端连接于一电阻和负载电容间，所述电阻的另一端连接于第三电压源，所述电容的另一端连接一接地端。

14.根据权利要求1所述可承受高电压的输出缓冲器，其特征在于所述第一晶体管的源极和所述第一电压源相连，所述第四晶体管的源极连接一接地端。

15.根据权利要求1所述可承受高电压的输出缓冲器，其特征在于所述上拉模块和所述下拉模块中最多只存在一个低阻抗电路。