CN111969838A - Pmos功率管栅极箝位驱动模块、驱动电路和开关电源 - Google Patents

Abstract

本发明提供了一种PMOS功率管栅极箝位驱动模块、驱动电路和开关电源，通过给箝位电源外接一个储能电容，让箝位电源以小电流给储能电容充电，在需要开启PMOS功率管时，短时间内用储能电容内的电量给栅源极寄生电容充电，这样箝位电源电路可以实现通过小电流输出快速给大的栅源极寄生电容充电的目的。通过快速开启与关闭功率管，解决PMOS功率管应用于开关电源芯片内的开启与关断损耗大，同时将栅极电压与源极电压之间的压差控制在‑9V，进一步降低PMOS管导通损耗。

Description

PMOS功率管栅极箝位驱动模块、驱动电路和开关电源

技术领域

本发明涉及开关电源领域，特别涉及一种PMOS功率管栅极箝位驱动模块、开关电源驱动电路和开关电源。

背景技术

开关电源芯片内部的功率管有功率三极管和功率MOS管两种，功率MOS管又分为PMOS功率管和NMOS 功率管，对于降压（BUCK）芯片来说，选择PMOS管作为开关管的控制电路与选择NMOS管作为开关管的控制电路完全不同。

常见的MOS管，其漏极与源极之间的耐压可以做到80V、100V甚至更大，但是MOS管的栅极与源极的耐压受工艺与成本限制，一般要控制在+/-20V以内，为保险起见，在实际使用过程中，我们会把栅极与源极的压差控制在+/-10V以内。以PMOS功率管为例，若PMOS功率管用于常规电路中，偶尔进行开启与关断，则对PMOS功率管的栅极驱动电路要求不高，但是当PMOS功率管应用开关电源中时，由于其每秒要进行数十万次的开启与关断，常规的栅极驱动电路，由于性能一般，容易造成PMOS功率管的开启与关断损耗增大，导致PMOS功率管损耗增大，引起温度升高，降低可靠性；电源芯片工作电压越高，其开关损耗越大，同时栅极与源极箝位电压不稳定，导致常规的PMOS驱动电路无法应用于工作电压在40V及以上的电源芯片。为了减少PMOS功率管导通阻值同时兼顾PMOS管的稳定性，通常把PMOS功率管的栅极电压与源极电压差的绝对值控制在5V-10V范围内。

由于栅极与源极的寄生电容（MOS管的栅极与源极之间存在寄生电容，当要开启PMOS功率管时，需给PMOS功率管的栅极与源极的寄生电容充电，充电时间越短，PMOS管开启速度越快；当要关闭PMOS功率管时，需给PMOS功率管的栅极与源极的寄生电容放电，放电时间越短，PMOS管关闭速度越快）的存在，MOS功率管开启关断瞬间会产生MOS功率管开关损耗（功率管在导通与关断瞬间的损耗，称之为开关损耗），功率管的开关损耗和功率管开启、关断速度快慢有关，常规的PMOS栅极驱动方案无法快速开启与关闭PMOS管，导致开关损耗比较大，影响转换效率，同时无法对PMOS管的栅极与源极进行有效箝位，一般只能应用于40V以内的小功率开关电源中，应用受限。

发明内容

本发明为了克服现有技术的不足，提供一种PMOS功率管栅极箝位驱动模块、开关电源驱动电路和开关电源，具有栅极源极电压差箝位功能，适用于操作电压4.5V-100V开关电源芯片中的PMOS功率管驱动。

为了实现上述目的，本发明实施例提供了一种PMOS功率管栅极箝位驱动模块，包括：电源电压端VCC、箝位电源输出端VC、功率管栅极驱动端GATE DRIVE、控制信号端PWM和参考信号端VREF，其中，箝位电源输出端VC的电压为VCC-VGS，其中VGS为PMOS功率管工作电压的绝对值；

所述电源电压端VCC用于与电源电压输入端、PMOS功率管的源极、储能电容的一端相连，所述箝位电源输出端VC用于与储能电容另一端相连，所述功率管栅极驱动端GATEDRIVE用于与PMOS功率管栅极相连，通过控制信号端PWM和参考信号端VREF，当控制信号端PWM 信号幅值高于参考信号端VREF信号幅值时，功率管栅极驱动端GATE DRIVE与箝位电源输出端VC短接在一起，使得储能电容与PMOS功率管的栅源极的寄生电容处于并联状态，储能电容迅速给PMOS功率管的栅极与源极的寄生电容并联充电，使得PMOS功率管栅极与源极电压差被箝位在PMOS功率管工作电压；当控制信号端PWM信号幅值小于参考信号端VREF信号幅值时，功率管栅极驱动端GATE DRIVE与电源电压端VCC短接在一起，使得PMOS 功率管被迅速关闭。

可选的，包括：依次连接的箝位电源模块、电平移位高压高速电压比较器模块和栅极箝位驱动模块；

电源电压端VCC为所述箝位电源模块的输入端，箝位电源输出端VC为所述箝位电源模块的输出端，当电源电压端VCC电压小于等于PMOS功率管工作电压的绝对值时，箝位电源输出端VC电压为0V；当电源电压端VCC电压大于PMOS功率管工作电压的绝对值时，箝位电源输出端VC电压等于VCC-VGS；

电源电压端VCC、控制信号端PWM、参考信号端VREF和箝位电源输出端VC为所述电平移位高压高速电压比较器模块的输入端，比较器信号输出端Q为所述电平移位高压高速电压比较器模块的输出端，当检测到控制信号端PWM信号幅值高于参考信号端VREF信号幅值时，比较器信号输出端Q电压高于箝位电源输出端VC电压，当检测到控制信号端PWM信号幅值低于参考信号端VREF信号幅值时，比较器信号输出端Q电压等于箝位电源输出端VC电压；

电源电压端VCC、箝位电源输出端VC、比较器信号输出端Q为所述栅极箝位驱动模块的输入端，功率管栅极驱动端GATE DRIVE为所述栅极箝位驱动模块的输出端，当比较器信号输出端Q电压高于箝位电源输出端VC电压时，功率管栅极驱动端GATE DRIVE被短路至箝位电源输出端VC，功率管栅极驱动端GATE DRIVE电压被箝位在箝位电源输出端VC电压；当比较器信号输出端Q电压等于箝位电源输出端VC电压时，功率管栅极驱动端GATE DRIVE被短路至电源电压端VCC，功率管栅极驱动端GATE DRIVE电压被箝位在电源电压端VCC电压。

可选的，所述箝位电源模块包括三极管Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8与电阻R1、R2、R3、R4、稳压管DZ1和恒流源S1，所述三极管Q1、Q2、Q3、Q4的发射极与电源电压端VCC相连，所述三极管Q1、Q2、Q3、Q4的基极相连且与三极管Q1的集电极相连，所述三极管Q1的集电极与恒流源S1的一端相连，恒流源S1的另一端接地；电阻R1的一端与电源电压端VCC相连，另一端与稳压管DZ1的一端相连，稳压管DZ1的另一端与电阻R2一端、三极管Q6的基极相连，电阻R2的另一端与所述三极管Q6的发射极、三极管Q8的集电极相连并与箝位电源输出端VC相连，所述三极管Q2、Q6的集电极与三极管Q5的基极相连，三极管Q5的发射极和三极管Q3的集电极相连，三极管Q5的集电极与电阻R3的一端、三极管Q7的基极连接，三极管Q7、Q4的集电极与电阻R4的一端、三极管Q8的基极相连，所述电阻R3、R4的另一端与三极管Q7、Q8的发射极接地。

可选的，所述电平移位高压高速电压比较器模块包括三极管Q9、Q10、Q11、Q12、Q13、Q14、Q15、Q16和恒流源S2，所述三极管Q9、Q10、Q11、Q12的发射极与电源电压端VCC相连，所述三极管Q9、Q10的基极相连且与三极管Q9、Q13的集电极相连，所述三极管Q11、Q12的基极相连且与三极管Q12、Q14的集电极相连，所述三极管Q13的基极连接参考信号端VREF，所述三极管Q14的基极连接控制信号端PWM，所述三极管Q13、Q14的发射极与恒流源S2的一端相连，恒流源S2的另一端接地，所述三极管Q10、Q15的集电极与三极管Q15、Q16的基极相连，所述三极管Q11、Q16的集电极相连且与比较器信号输出端Q相连，所述三极管Q15、Q16的发射极与箝位电源输出端VC相连。

可选的，所述栅极箝位驱动模块包括三极管 Q17、Q18、Q19、Q20、Q21、Q22、Q23、Q24、Q25、Q26、Q27、Q28、电阻 R5、R6、R7和恒流源S3，所述三极管 Q17、Q18、Q19、Q20的发射极与电源电压端VCC相连，所述三极管 Q17、Q18、Q19、Q20的基极与三极管Q17的集电极、恒流源S3的一端相连，恒流源S3的另一端接地，三极管Q18、Q26的集电极与三极管Q25、Q27的基极相连，三极管Q19、Q25的集电极与三极管Q24的基极相连，三极管Q20、Q24的集电极与三极管Q21的基极、三极管Q23的发射极相连，三极管Q24的发射极、三极管Q27的集电极、三极管Q28的基极和电阻R7相连，三极管Q21、Q22的集电极和电阻R5的一端与电源电压端VCC相连，三极管Q21的发射极与电阻R6的一端、三极管Q22的基极相连，电阻R5、R6的另一端、三极管Q22的发射极、三极管Q23的集电极基和基极、三极管Q28的集电极相连且与功率管栅极驱动端GATE DRIVE相连，所述三极管Q26、Q25、Q27、Q28的发射极和电阻R7的另一端相连且与箝位电源输出端VC相连。

可选的，所述三极管为高耐压双极型三极管。

可选的，所述电源电压端VCC的电压范围为4.5V~100V。

本发明实施例还提供了一种开关电源驱动电路，包括：PMOS功率管、储能电容和上述PMOS功率管栅极箝位驱动模块，所述储能电容的一端与PMOS功率管栅极箝位驱动模块的电源电压端VCC、PMOS功率管的源极相连，所述储能电容的另一端与PMOS功率管栅极箝位驱动模块的箝位电源输出端VC相连，所述PMOS功率管的栅极与PMOS功率管栅极箝位驱动模块的功率管栅极驱动端GATE DRIVE相连，所述PMOS功率管的漏极用于与开关电源的输出电路连接，所述电源电压端VCC用于与开关电源的电源电路相连。

可选的，所述储能电容的容量大于等于1μf。

本发明实施例还提供了一种开关电源，包括上述的开关电源驱动电路。

综上所述，本发明的有益效果在于：

本发明实施例通过给箝位电源外接一个储能电容，让箝位电源以小电流给储能电容充电，在需要开启PMOS功率管时，短时间内用储能电容内的电量给栅源极寄生电容充电，这样箝位电源电路可以实现通过小电流输出快速给大的栅源极寄生电容充电的目的。通过快速开启与关闭功率管，解决PMOS功率管应用于开关电源芯片内的开启与关断损耗大，同时将栅极电压与源极电压之间的压差箝位控制在-9V，进一步降低PMOS管导通损耗。

进一步的，本发明电路中的三极管为高耐压双极型三极管。本专利技术方案是基于高压晶体管工艺实现的一种PMOS功率管的栅极箝位驱动电路，由于晶体管工艺的特点是每个器件都是相互隔离的，所以该电路有更好的耐闩锁性能，适合高压大功率开关电源。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1所示为本发明一实施例提供的开关电源的结构示意图；

图2所示为本发明一实施例提供的PMOS功率管栅极箝位驱动模块的结构示意图；

图3所示为本发明实施例的输入电压大于9V时的波形图；

图4所示为本发明实施例的输入电压小于等于9V时的波形图。

具体实施方式

为了便于本领域技术人员的理解，下面将结合具体实施例对本发明作进一步详细描述。

本发明实施例首先提供了一种开关电源，请参考图1，包括电源电路10、输出电路30和开关电源驱动电路20。其中开关电源驱动电路20的一端与电源电路10相连，开关电源驱动电路20的另一端与输出电路30相连。

在本实施例中，所述电源电路10包括输入直流电源VIN和并联连接的输入端滤波电容110。

所述输出电路30包括肖特基二极管310、功率电感320、输出滤波电容330和负载340，所述肖特基二极管310的阴极与PMOS功率管220的漏极、功率电感320的一端相连，所述功率电感320的另一端分别与输出滤波电容330和负载340的一端相连，所述肖特基二极管310的阳极、输出滤波电容330和负载340的另一端接地。

所述开关电源驱动电路20包括：PMOS功率管220、储能电容210和PMOS功率管栅极箝位驱动模块230，所述储能电容210的一端与PMOS功率管栅极箝位驱动模块230的电源电压端VCC、PMOS功率管220的源极相连，所述储能电容210的另一端与PMOS功率管栅极箝位驱动模块230的箝位电源输出端VC相连，所述PMOS功率管220的栅极与PMOS功率管栅极箝位驱动模块230的功率管栅极驱动端GATE DRIVE相连，所述PMOS功率管220的漏极与开关电源的输出电路连接，所述PMOS功率管栅极箝位驱动模块230的电源电压端VCC与开关电源的电源电路相连，即与输入直流电源VIN相连。

在本发明实施例中，所述电源电路10和输出电路30仅仅为一种开关电路的实现方式，本领域技术人员根据需要可以选择不同的电源电路和输出电路，在此不做赘述。

在本发明实施例中，PMOS功率管栅极箝位驱动模块230包括电源电压端VCC、箝位电源输出端VC、功率管栅极驱动端GATE DRIVE、控制信号端PWM和参考信号端VREF，其中，箝位电源输出端VC的电压为VCC-VGS，其中VGS为PMOS功率管栅源工作电压的绝对值；通过控制信号端PWM和参考信号端VREF，当控制信号端PWM信号幅值小于参考信号端VREF信号幅值时，功率管栅极驱动端GATE DRIVE与电源电压端VCC短接在一起，PMOS功率管的栅极与源极的寄生电容被短路放电，其内部电荷被迅速消耗掉，功率管栅极驱动端GATE DRIVE电位被迅速拉高至VCC，PMOS功率管被快速关闭；当控制信号端PWM 信号幅值高于参考信号端VREF信号幅值时，功率管栅极驱动端GATE DRIVE与箝位电源输出端VC短接在一起，由于箝位电源输出端VC的电压为VCC-VGS，此时储能电容与PMOS功率管的栅极与源极的寄生电容处于并联状态，箝位电源输出端VC连接的储能电容迅速给PMOS功率管的栅极与源极的寄生电容并联充电，所以把PMOS功率管的栅极与源极的电压迅速箝位在储能电容两端的电压VGS（实现电压箝位功能），PMOS功率管被快速打开。

由于本发明利用箝位电源输出端VC给PMOS功率管内的栅极与源极之间的寄生电容充电（PMOS功率管的栅极与源极之间的寄生电容随着PMOS功率管的漏极与源极的耐压增大而增大），随着电源芯片开关频率的提高，要求箝位电源给寄生电容充电的电流就越大，这样才能在短时间内把PMOS功率管的栅极与源极的寄生电容的充电至-9V，在本实施例中，所述PMOS功率管工作电压即栅极与源极之间的电压差为-9V，同时可以把栅极与源极的电压差箝位在-9V。在其他实施例中，也可以根据PMOS功率管的特性选择合适的栅源工作电压差。

由于箝位电源内给栅源极之间的寄生电容充电时间很短，在每个开关周期内，箝位电源绝大分时间段不给栅源极之间的寄生电容充电，为降低箝位电源电路的功耗，因此本发明实施例通过给箝位电源外接一个储能电容210，让箝位电源以小电流给储能电容充电，在需要开启PMOS功率管时，短时间内用储能电容内的电量给栅源极寄生电容充电，这样箝位电源电路可以实现通过小电流输出快速给大的栅源极寄生电容充电的目的，并把功率管的电压箝位在-9V。通过快速开启与关闭功率管，解决PMOS功率管应用于开关电源芯片内的开启与关断损耗大，同时将栅极电压与源极电压之间的压差控制在-9V，进一步降低PMOS管导通损耗。

由于PMOS功率管的栅源极寄生电容通常为nf级别电容，所述储能电容为μf级别电容，由于储能电容远远大于栅源极寄生电容，因此可以短时间内将栅源极之间的寄生电容充电到-9V。在本实施例中，所述储能电容210的容量大于等于1μf。

请参考图2，为所述PMOS功率管栅极箝位驱动模块230的结构示意图，具体包括：依次连接的箝位电源模块231、电平移位高压高速电压比较器模块232和栅极箝位驱动模块233。

所述箝位电源模块231包括三极管Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8与电阻R1、R2、R3、R4、稳压管DZ1和恒流源S1，所述三极管Q1、Q2、Q3、Q4的发射极与电源电压端VCC相连，所述三极管Q1、Q2、Q3、Q4的基极相连且与三极管Q1的集电极相连，所述三极管Q1的集电极与恒流源S1的一端相连，恒流源S1的另一端接地；电阻R1的一端与电源电压端VCC相连，另一端与稳压管DZ1的一端相连，稳压管DZ1的另一端与电阻R2一端、三极管Q6的基极相连，电阻R2的另一端与所述三极管Q6的发射极、三极管Q8的集电极相连并与箝位电源输出端VC相连，所述三极管Q2、Q6的集电极与三极管Q5的基极相连，三极管Q5的发射极和三极管Q3的集电极相连，三极管Q5的集电极与电阻R3的一端、三极管Q7的基极连接，三极管Q7、Q4的集电极与电阻R4的一端、三极管Q8的基极相连，所述电阻R3、R4的另一端与三极管Q7、Q8的发射极接地。

在本实施例中，所述稳压管DZ1为8.2V稳压管，当电源电压端VCC电压小于等于9V时，三极管Q6关闭，箝位电源输出端VC连接到GND，箝位电源输出电压为0V；当电源电压端VCC电压大于9V时，VCC电源击穿稳压管DZ1，三极管Q6打开，箝位电源输出端VC电压等于VCC-9V，并给外接的储能电容充电。

所述箝位电源模块231通过稳压管DZ1控制内部的NPN三极管基极电压，进而控制三极管发射极电压，实现箝位电源输出端VC电压比供电电压VCC小9V，当供电电压小于等于9V时，稳压管没有被击穿，三极管Q6关闭，则箝位电源输出端VC电压为0V。虽然所述箝位电源输出端VC电压为0V，但由于供电电压大于0V，一般大于4.5V，因此也会给外接的储能电容充电。当电源电压端VCC电压大于9V时，VCC电源击穿稳压管DZ1，三极管Q6打开，箝位电源输出端VC电压等于VCC-9V，并给外接的储能电容充电。

在现有技术中，利用箝位电源给PMOS功率管内的栅极与源极之间的寄生电容充电，但随着电源芯片开关频率的提高，要求箝位电源给寄生电容充电的电流就越大，这样才能在短时间内把PMOS功率管的栅极与源极的寄生电容的充电至-9V，即栅极与源极之间的电压差为-9V，且栅极与源极的电压差箝位在-9V。由于箝位电源内给栅源极之间的寄生电容充电时间很短，且在每个开关周期内，箝位电源绝大部分时间段不给栅源极之间的寄生电容充电，为降低箝位电源电路的功耗，通过给箝位电源电路外接一个储能电容，让箝位电源以小电流给储能电容充电，在需要开启PMOS功率管时，短时间内用储能电容内的电量给栅源极寄生电容充电，这样箝位电源电路可以实现通过小电流输出快速给大的栅源极寄生电容充电的目的，并把栅极与源极的电压差箝位在-9V。

所述电平移位高压高速电压比较器模块232包括三极管Q9、Q10、Q11、Q12、Q13、Q14、Q15、Q16和恒流源S2，所述三极管Q9、Q10、Q11、Q12的发射极与电源电压端VCC相连，所述三极管Q9、Q10的基极相连且与三极管Q9、Q13的集电极相连，所述三极管Q11、Q12的基极相连且与三极管Q12、Q14的集电极相连，所述三极管Q13的基极连接参考信号端VREF，所述三极管Q14的基极连接控制信号端PWM，所述三极管Q13、Q14的发射极与恒流源S2的一端相连，恒流源S2的另一端接地，所述三极管Q10、Q15的集电极与三极管Q15、Q16的基极相连，所述三极管Q11、Q16的集电极相连且与比较器信号输出端Q相连，所述三极管Q15、Q16的发射极与箝位电源输出端VC相连。

本发明实施例中的电平移位高压高速电压比较器模块232由PNP三极管组成差分输入对管，且一个输入端连接芯片内部电压参考信号端，另外一个输入端连接控制信号端，当检测到PWM信号电平高于VREF时，比较器信号输出端Q电位高于箝位电源输出端VC电位，检测到PWM信号电平低于VREF时，比较器信号输出端Q电位等于箝位电源输出端VC电位。

本发明的电压比较器为高压高速电压比较器，用来实现控制信号的电平移位，输出高压信号。所述电压比较器检测两个输入端的低电压信号，输出端输出高压信号，利用高压信号驱动栅极箝位驱动模块，所以所述电压比较器需要使用高压高速电压比较器，由于此比较器的输出信号电位变为以箝位电源输出端VC电位为参考电位，所以实现电平移位功能。

所述栅极箝位驱动模块233包括三极管 Q17、Q18、Q19、Q20、Q21、Q22、Q23、Q24、Q25、Q26、Q27、Q28、电阻 R5、R6、R7和恒流源S3，所述三极管 Q17、Q18、Q19、Q20的发射极与电源电压端VCC相连，所述三极管 Q17、Q18、Q19、Q20的基极与三极管Q17的集电极、恒流源S3的一端相连，恒流源S3的另一端接地，三极管Q18、Q26的集电极与三极管Q25、Q27的基极相连，三极管Q19、Q25的集电极与三极管Q24的基极相连，三极管Q20、Q24的集电极与三极管Q21的基极、三极管Q23的发射极相连，三极管Q24的发射极、三极管Q27的集电极、三极管Q28的基极和电阻R7相连，三极管Q21、Q22的集电极和电阻R5的一端与电源电压端VCC相连，三极管Q21的发射极与电阻R6的一端、三极管Q22的基极相连，电阻R5、R6的另一端、三极管Q22的发射极、三极管Q23的集电极基和基极、三极管Q28的集电极相连且与功率管栅极驱动端GATE DRIVE相连，所述三极管Q26、Q25、Q27、Q28的发射极和电阻R7的另一端相连且与箝位电源输出端VC相连。

当所述栅极箝位驱动模块233检测到电平移位高压高速电压比较器输出信号为低电位时，即当比较器信号输出端Q电压等于箝位电源输出端VC电压时，三极管Q22导通，三极管Q28关闭，功率管栅极驱动端GATE DRIVE被短路至电源电压端VCC，功率管栅极驱动端GATE DRIVE电压被箝位在电源电压端VCC，PMOS功率管的栅极与源极的寄生电容被短路放电，其内部电荷被迅速消耗掉，PMOS功率管被快速关闭。当所述栅极箝位驱动模块233检测到电平移位高压高速电压比较器输出信号为高电位时，即当比较器信号输出端Q电压大于箝位电源输出端VC电压时，三极管Q22关闭，三极管Q28导通，功率管栅极驱动端GATE DRIVE被短路至箝位电源输出端VC，功率管栅极驱动端GATE DRIVE电压被箝位在箝位电源输出端VC电压，由于此时储能电容与其寄生电容处于并联状态，箝位电源输出端VC相连的储能电容迅速给PMOS功率管的栅极与源极的寄生电容并联充电，使得栅极与源极的电压迅速箝位在储能电容两端的电压（实现电压箝位功能），PMOS功率管被快速打开。

在本发明实施例中，所述三极管为高耐压双极型三极管。本专利是基于高压晶体管工艺实现的一种PMOS功率管的栅极箝位驱动电路，由于晶体管工艺的特点是每个器件都是相互隔离的，所以该电路有更好的耐闩锁性能。

请参考图3，为本发明实施例的输入电压大于9V时的波形图。如图3所示的波形，从上到下信号依次是：VCC、VC、VREF、PWM、GATE DRIVE、DRAIN。

其工作原理为：电源电压VCC电压值大于9V，VC电压值等于VCC-9V，PWM是开关电源芯片内部产生的控制驱动信号，VREF是开关电源芯片内部提供的参考电压；当PWM 信号幅值高于VREF时，GATE DRIVE电压等于VC，PMOS功率管栅极与源极电压差被箝位在-9V，PMOS功率管被迅速打开，当PWM信号幅值小于VREF时，GATE DRIVE电压等于VCC，PMOS功率管栅极与源极电压差被箝位在0V，PMOS功率管被迅速关闭。

请参考图4，为本发明专利实施例的输入电压小于等于9V时的波形图。如图4所示的波形，从上到下信号依次是：VCC、VC、VREF、PWM、GATE DRIVE、DRAIN。

其工作原理为：VCC是电源电压，其电压值小于等于9V，VC由内部箝位电源提供，其电压值等于0V，PWM是开关电源芯片内部产生的控制驱动信号，VREF是开关电源芯片内部提供的参考电压；当PWM信号幅值高于VREF时，GATEDRIVE电压等于0V，PMOS功率管栅极与源极电压差被箝位在VCC，PMOS功率管被迅速打开，当PWM信号幅值小于VREF时，GATEDRIVE电压等于VCC，PMOS功率管栅极与源极电压差被箝位在0V，PMOS功率管被迅速关闭。

即使当电源电压VCC≤9V时，VC电压等于0V，但是PMOS功率管仍可以被快速的开启与关断，因此本发明专利的电路结构可以很好的驱动电源电压范围在4.5V-100V的PMOS功率管。

以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种PMOS功率管栅极箝位驱动模块，其特征在于，包括：电源电压端VCC、箝位电源输出端VC、功率管栅极驱动端GATE DRIVE、控制信号端PWM和参考信号端VREF，其中，箝位电源输出端VC的电压为VCC-VGS，其中VGS为PMOS功率管工作电压的绝对值；

所述电源电压端VCC用于与电源电压输入端、PMOS功率管的源极、储能电容的一端相连，所述箝位电源输出端VC用于与储能电容另一端相连，所述功率管栅极驱动端GATEDRIVE用于与PMOS功率管栅极相连，通过控制信号端PWM和参考信号端VREF，当控制信号端PWM 信号幅值高于参考信号端VREF信号幅值时，功率管栅极驱动端GATE DRIVE与箝位电源输出端VC短接在一起，使得储能电容与PMOS功率管的栅源极的寄生电容处于并联状态，储能电容迅速给PMOS功率管的栅极与源极的寄生电容并联充电，使得PMOS功率管栅极与源极电压差被箝位在PMOS功率管工作电压；当控制信号端PWM信号幅值小于参考信号端VREF信号幅值时，功率管栅极驱动端GATE DRIVE与电源电压端VCC短接在一起，使得PMOS 功率管被迅速关闭。

2.根据权利要求1所述的PMOS功率管栅极箝位驱动模块，其特征在于，包括：依次连接的箝位电源模块、电平移位高压高速电压比较器模块和栅极箝位驱动模块；

电源电压端VCC为所述箝位电源模块的输入端，箝位电源输出端VC为所述箝位电源模块的输出端，当电源电压端VCC电压小于等于PMOS功率管工作电压的绝对值时，箝位电源输出端VC电压为0V；当电源电压端VCC电压大于PMOS功率管工作电压的绝对值时，箝位电源输出端VC电压等于VCC-VGS；

电源电压端VCC、控制信号端PWM、参考信号端VREF和箝位电源输出端VC为所述电平移位高压高速电压比较器模块的输入端，比较器信号输出端Q为所述电平移位高压高速电压比较器模块的输出端，当检测到控制信号端PWM信号幅值高于参考信号端VREF信号幅值时，比较器信号输出端Q电压高于箝位电源输出端VC电压，当检测到控制信号端PWM信号幅值低于参考信号端VREF信号幅值时，比较器信号输出端Q电压等于箝位电源输出端VC电压；

电源电压端VCC、箝位电源输出端VC、比较器信号输出端Q为所述栅极箝位驱动模块的输入端，功率管栅极驱动端GATE DRIVE为所述栅极箝位驱动模块的输出端，当比较器信号输出端Q电压高于箝位电源输出端VC电压时，功率管栅极驱动端GATE DRIVE被短路至箝位电源输出端VC，功率管栅极驱动端GATE DRIVE电压被箝位在箝位电源输出端VC电压；当比较器信号输出端Q电压等于箝位电源输出端VC电压时，功率管栅极驱动端GATE DRIVE被短路至电源电压端VCC，功率管栅极驱动端GATE DRIVE电压被箝位在电源电压端VCC电压。

3.根据权利要求2所述的PMOS功率管栅极箝位驱动模块，其特征在于，所述箝位电源模块包括三极管Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8与电阻R1、R2、R3、R4、稳压管DZ1和恒流源S1，所述三极管Q1、Q2、Q3、Q4的发射极与电源电压端VCC相连，所述三极管Q1、Q2、Q3、Q4的基极相连且与三极管Q1的集电极相连，所述三极管Q1的集电极与恒流源S1的一端相连，恒流源S1的另一端接地；电阻R1的一端与电源电压端VCC相连，另一端与稳压管DZ1的一端相连，稳压管DZ1的另一端与电阻R2一端、三极管Q6的基极相连，电阻R2的另一端与所述三极管Q6的发射极、三极管Q8的集电极相连并与箝位电源输出端VC相连，所述三极管Q2、Q6的集电极与三极管Q5的基极相连，三极管Q5的发射极和三极管Q3的集电极相连，三极管Q5的集电极与电阻R3的一端、三极管Q7的基极连接，三极管Q7、Q4的集电极与电阻R4的一端、三极管Q8的基极相连，所述电阻R3、R4的另一端与三极管Q7、Q8的发射极接地。

4.根据权利要求2所述的PMOS功率管栅极箝位驱动模块，其特征在于，所述电平移位高压高速电压比较器模块包括三极管Q9、Q10、Q11、Q12、Q13、Q14、Q15、Q16和恒流源S2，所述三极管Q9、Q10、Q11、Q12的发射极与电源电压端VCC相连，所述三极管Q9、Q10的基极相连且与三极管Q9、Q13的集电极相连，所述三极管Q11、Q12的基极相连且与三极管Q12、Q14的集电极相连，所述三极管Q13的基极连接参考信号端VREF，所述三极管Q14的基极连接控制信号端PWM，所述三极管Q13、Q14的发射极与恒流源S2的一端相连，恒流源S2的另一端接地，所述三极管Q10、Q15的集电极与三极管Q15、Q16的基极相连，所述三极管Q11、Q16的集电极相连且与比较器信号输出端Q相连，所述三极管Q15、Q16的发射极与箝位电源输出端VC相连。

5.根据权利要求2所述的PMOS功率管栅极箝位驱动模块，其特征在于，所述栅极箝位驱动模块包括三极管 Q17、Q18、Q19、Q20、Q21、Q22、Q23、Q24、Q25、Q26、Q27、Q28、电阻 R5、R6、R7和恒流源S3，所述三极管 Q17、Q18、Q19、Q20的发射极与电源电压端VCC相连，所述三极管Q17、Q18、Q19、Q20的基极与三极管Q17的集电极、恒流源S3的一端相连，恒流源S3的另一端接地，三极管Q18、Q26的集电极与三极管Q25、Q27的基极相连，三极管Q19、Q25的集电极与三极管Q24的基极相连，三极管Q20、Q24的集电极与三极管Q21的基极、三极管Q23的发射极相连，三极管Q24的发射极、三极管Q27的集电极、三极管Q28的基极和电阻R7相连，三极管Q21、Q22的集电极和电阻R5的一端与电源电压端VCC相连，三极管Q21的发射极与电阻R6的一端、三极管Q22的基极相连，电阻R5、R6的另一端、三极管Q22的发射极、三极管Q23的集电极基和基极、三极管Q28的集电极相连且与功率管栅极驱动端GATE DRIVE相连，所述三极管Q26、Q25、Q27、Q28的发射极和电阻R7的另一端相连且与箝位电源输出端VC相连。

6.根据权利要求3、4、5任意一项所述的PMOS功率管栅极箝位驱动模块，其特征在于，所述三极管为高耐压双极型三极管。

7.根据权利要求1所述的PMOS功率管栅极箝位驱动模块，其特征在于，所述电源电压端VCC的电压范围为4.5V~100V。

8.一种开关电源驱动电路，其特征在于，包括：PMOS功率管、储能电容和如权利要求1~7任意一项所述的PMOS功率管栅极箝位驱动模块，所述储能电容的一端与PMOS功率管栅极箝位驱动模块的电源电压端VCC、PMOS功率管的源极相连，所述储能电容的另一端与PMOS功率管栅极箝位驱动模块的箝位电源输出端VC相连，所述PMOS功率管的栅极与PMOS功率管栅极箝位驱动模块的功率管栅极驱动端GATE DRIVE相连，所述PMOS功率管的漏极用于与开关电源的输出电路连接，所述电源电压端VCC用于与开关电源的电源电路相连。

9.根据权利要求8所述的开关电源驱动电路，其特征在于，所述储能电容的容量大于等于1μf。

10.一种开关电源，其特征在于，包括如权利要求8或9的开关电源驱动电路。

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