CN103688362A - 隧道场效应晶体管 - Google Patents
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- 230000005669 field effect Effects 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 claims abstract description 98
- 239000000463 material Substances 0.000 claims abstract description 84
- 239000012212 insulator Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 18
- 239000002070 nanowire Substances 0.000 claims description 5
- 239000002019 doping agent Substances 0.000 claims description 4
- 230000005684 electric field Effects 0.000 claims description 4
- 230000008901 benefit Effects 0.000 description 15
- 239000002800 charge carrier Substances 0.000 description 9
- 239000000126 substance Substances 0.000 description 6
- 229910000673 Indium arsenide Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005036 potential barrier Methods 0.000 description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 229910002804 graphite Inorganic materials 0.000 description 2
- 239000010439 graphite Substances 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910008310 Si—Ge Inorganic materials 0.000 description 1
- 230000003190 augmentative effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000002041 carbon nanotube Substances 0.000 description 1
- 229910021393 carbon nanotube Inorganic materials 0.000 description 1
- 230000002301 combined effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
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- General Physics & Mathematics (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
- Logic Circuits (AREA)
Abstract
本发明涉及一种隧道场效应晶体管（1），该隧道场效应晶体管包括：至少源极区域（2），包括对应源极半导体材料；至少漏极区域（3），包括对应漏极半导体材料；以及在源极区域（2）与漏极区域（3）之间布置的至少沟道区域（4），包括对应沟道半导体材料。隧道场效应晶体管（1）还包括：在源极区域（2）与沟道区域（4）之间的至少界面（5’）上提供的至少源极-沟道栅极电极（5）；在源极-沟道栅极电极（5）与在源极区域（2）与沟道区域（4）之间的至少界面（5’）之间提供的与源极-沟道栅极电极（5）对应的至少绝缘体（5’’）；在漏极区域（3）与沟道区域（4）之间的至少界面（6’）上提供的至少漏极-沟道栅极电极（6）；以及在漏极-沟道栅极电极（6）与在漏极区域（3）与沟道区域（4）之间的至少界面（6）之间提供的与漏极-沟道栅极电极（6）对应的至少绝缘体（6’’）。
Description
技术领域
本发明涉及一种隧道场效应晶体管（TFET）及其制作方法。
背景技术
已经在高速切换和逻辑应用中使用互补金属氧化物半导体（CMOS）技术。与例如在逻辑应用中的基于CMOS的器件关联的缺点是在65nm尺寸中缩减的器件不是被这样的器件的固有切换速度限制而是实际上被它们耗散的功率的量值限制。半导体产业已经致力于寻求CMOS的接替者，该接替者与CMOS相比具有相对更低功率耗散并且可以使用于逻辑应用中。对于其中逻辑状态由电荷代表的器件，已知可以通过减少操作电压和/或减少加载电容来达到减少功率耗散。就此而言，由于隧道场效应晶体管（TFET）有可能用于kT/Q以下的亚阈值斜度而可以在相对更低操作电压操作它。这具有的对应结果为TFET与先前提出的器件（诸如CMOS场效应晶体管（FET））相比具有减少的功率耗散，因此使TFET成为传统CMOS的有希望的接替者。可以在US7812370B2和US2010/0200916A1中发现单栅极TFET的一些示例。
TFET具有一些性质，这些性质例如与基于CMOS的器件（诸如金属氧化物半导体场效应晶体管（MOSFET））对照并且可能造成限制它们在逻辑应用中的使用。例如已知TFET在栅极偏置方面固有地为双极性，也就是说，针对施加正或者负栅极偏置传导电流。这可能具体在其中希望器件的“接通”和“关断”状态不同的逻辑应用中是不希望的。就此而言，可以采取步骤以使TFET越来越单极性，也就是说，阻碍针对栅极极性之一的电流传导，这样的步骤例如包括使用掺杂差别化、异质结构或者栅极欠重叠。此外，例如TFET的非对称“p-i-n”结构实现方式与在“n-p-n”或者“p-n-p”模式之一中实施的MOSFET的结构实现方式对照。TFET的这一结构性非对称可能对于它在某些类型的逻辑应用（诸如在SRAM（静态随机存取存储器）中使用的传输门逻辑）中的实施带来一些问题。
US2009/0101975A1公开一种集成电路，该集成电路包括：设置于半导体本体中的第一连接区域，第一连接区域为第一掺杂类型，设置于半导体本体中与第一连接区域相接的相邻区域，相邻区域根据第二掺杂类型来掺杂或者未掺杂，第二掺杂类型不同于第一掺杂类型，在第一连接区域与相邻区域之间的边界设置的电绝缘第一绝缘区域，以及与绝缘区域相接的第一控制区域。这一文献公开一种集成半导体电路，该集成半导体电路包括：TFET和平面FET，TFET具有基本上在TFET的沟道区域之上形成的关联栅极，平面FET具有与之关联的栅极，而TFET和平面FET相对于彼此被横向设置。选择与TFET关联的栅极电介质比与平面FET关联的栅极电介质更厚，这一特征赋予的优点为在US2009/0101975A1中公开的TFET的栅极漏电流并且因此它的功率消耗比在无这一特征的先前提出的器件（诸如TFET和/或FET）中更低。
US2010/0140589A1公开一种铁电TFET，该铁电TFET包括铁电栅极堆叠和在栅控p-i-n结中的带到带隧道，其中在栅极堆叠中包括的铁电材料由于双极极化具有增加的栅极电压而在电容耦合中产生正反馈，该正反馈控制在硅p-i-n反向偏置结构的源极结的带到带（BTB）隧道，从而BTB隧道和铁电负电容的组合效果与先前提出的TFET或者铁电FET相比明显赋予更突然关断-接通和接通-关断转变。这一文献公开一种铁电TFET，该铁电TFET包括源极-沟道-漏极结构而两个栅极相对于其中设置源极-沟道-漏极的平面在垂直方向上形成于沟道的任一侧上。
转向WO2010/010944A1，这一文献公开一种以在半导体集成逻辑电路之中的硅CMOS逻辑电路为代表的互补逻辑栅极器件，该文献涉及解决超大规模集成和超低功率消耗型逻辑电路的速度性能限制问题。在本文献中公开的互补逻辑栅极包括由石墨形成的电子运行层而不使用n沟道或者p沟道FET，具有双极性特性并且仅使用具有不同阈值的两个FET、即第一FET和第二FET。
US2008/0312088A1公开一种场效应晶体管，该场效应晶体管包括：双极性层，包括源极区域、漏极区域和在源极区域与漏极区域之间的沟道区域，其中源极区域、漏极区域和沟道区域形成于单片结构中，在沟道区域上的栅极电极，以及从双极性层分离栅极电极的绝缘层，其中源极区域和漏极区域在与其中源极区域和漏极区域相互连接的第一方向相交的第二方向上具有比沟道的宽度更大的宽度。在US2008/0312088A1中公开的器件的多栅极配置中，栅极电极包括在沟道区域以上分别与源极区域和漏极区域接近形成的第一栅极电极和第二栅极电极，其中在第一栅极电极或者第二栅极电极有选择地施加电压时，FET为n型或者p型。在这一文献中公开的器件中，可以通过在具体方向上相对于源极区域和漏极区域的宽度选择沟道区域的宽度来定制双极性层的带隙。
在EP1901354A1中，公开一种TFET，该TFET包括：源极-沟道-漏极结构，包括至少一个掺杂源极区域、至少一个掺杂漏极区域和至少一个沟道区域，至少一个沟道区域处于至少一个源极区域与至少一个漏极区域之间并且形成与源极区域的源极-沟道界面和与漏极区域的漏极-沟道界面，栅极电极，覆盖至少一个源极区域的至少部分，至少向上延伸至源极-沟道界面，从而有在栅极电极的末端与沟道-漏极界面的平面之间的有限距离，从而栅极电极未覆盖漏极区域。这一文献也公开一种多栅极TFET，该多栅极TFET具有与源极和沟道重叠的一个栅极和形成于沟道上与漏极接近、但是未与漏极重叠的另一栅极。这一栅极结构在与其中布置源极-沟道-漏极结构的平面垂直的平面中在沟道的相反表面上被复制，从而共计有四个栅极。公开了EP1901354A1的器件具有提高的切换速度而由于无需栅极-漏极对准而获得处理优点。另外陈述公开的器件鉴于减少其双极性行为而具有提高的性能。
现在参照Yang等人的Rice University Technical ReportTREE1002第1-4页，该文献提供关于双极性电子器件的报告并且具体公开双极性器件（诸如石墨和CNT（碳纳米管）器件）的应用。
已经完成先前提出的TFET的开发以便：例如通过TFET的固有特性中的一些特性来提高器件性能，这些特性不同于与基于CMOS的器件关联的特性，诸如TFET的双极性性质；提高器件切换速度并且进一步减少功率耗散/消耗。尚未解决TFET的如下开发，这些开发使得可以例如通过利用它们的与基于CMOS的器件不同的那些性质有可能在不同逻辑应用中应用它们。
发明内容
根据本发明的第一方面的一个实施例，提供一种隧道场效应晶体管，该隧道场效应晶体管包括：至少源极区域，包括对应源极半导体材料；至少漏极区域，包括对应漏极半导体材料；以及在源极区域与漏极区域之间布置的至少沟道区域，包括对应沟道半导体材料。TFET还包括：在源极区域与沟道区域之间的至少界面上提供的至少源极-沟道栅极电极；在源极-沟道栅极电极与在源极区域与沟道区域之间的至少界面之间提供的与源极-沟道栅极电极对应的至少绝缘体；在漏极区域与沟道区域之间的至少界面上提供的至少漏极-沟道栅极电极；以及在漏极-沟道栅极电极与在漏极区域与沟道区域之间的至少界面之间提供的与漏极-沟道栅极电极对应的至少绝缘体。通过双栅极特征、即源极-沟道栅极电极和漏极-沟道栅极电极，结合双极性特征，本发明的一个实施例可以被配置用于构造潜在地跨越整个逻辑电路范围可应用的逻辑器件，诸如XNOR逻辑门。因此，本发明的一个实施例提供与先前提出的器件相比将TFET的可应用性延伸至更宽逻辑应用范围由此增加它们的多功能性的能力。另外，与本发明的一个实施例关联的优点中的一些优点可以根据其与在先前提出的器件中发现的特征对照的特征来获得。例如，先前提出的器件可以表征为在以下各项之一上提供单栅极电极：在p-i区域之间的界面；在i-n区域之间的界面或者在整个沟道区域之上。对照而言，在本发明的一个实施例中，提供两个栅极电极：在p-i区域之间的界面之上提供一个栅极电极，并且在i-n区域之间的界面之上提供另一栅极。另外，先前提出的器件已经涉及抑制TFET的双极性，而在本发明的一个实施例中，利用这一特征。
优选地，在本发明的一个实施例中，源极-沟道栅极电极可被配置用于控制在源极区域与沟道区域之间的界面形成的隧道结之间流动的隧道电流，并且漏极-沟道栅极电极可被配置用于控制在漏极区域与沟道区域之间的界面形成的隧道结之间流动的隧道电流。与这一特征关联的优点在于可以独立于在漏极-沟道界面的隧道结之间流动的隧道电流完成控制在源极-沟道界面的隧道结之间流动的隧道电流。因此，通过向源极-沟道栅极电极和漏极-沟道栅极电极施加的单独偏置（即对于具体输入），本发明的一个实施例可以有助于希望的输出。以此方式，可以在本发明的一个实施例中利用双极性特征以由此有助于构造不同逻辑功能。
希望的是，本发明的一个实施例可被配置用于实施于以下各项之一：XNOR逻辑门和XOR逻辑门。本发明的一个实施例可以用来通过利用TFET操作的物理性的具体方面（即它的双极性性质）来实施XNOR逻辑功能。因此，与先前提出的器件（诸如基于CMOS的XNOR器件）相比可以便于在更小面积中实现XNOR功能。在本发明的一个实施例表现逻辑功能为依赖于电压电平的传导性时，它可以在电路中使用用于在基于电平的逻辑电路中使用。当然，本发明的一个实施例不限于仅XNOR逻辑功能的构造，并且实际上可以被定制用于构造其它逻辑功能，例如XOR逻辑功能。举例而言，可以结合包括先前提出的器件（诸如不具有本发明的一个实施例的双栅极功能的4个TFET或者4个MOSFET）的电阻上拉/下拉电路，有可能用根据本发明的双栅极TFET实现XOR/XNOR功能。这与基于CMOS的XNOR器件对照，其中约6至18个晶体管可以用于相同目的。通过减少晶体管计数，本发明的一个实施例可以有助于与先前提出的器件相比在更小面积中XNOR逻辑功能的构造。由于它的关联优点中的一些优点，本发明的一个实施例可以特别有益于在电路中实施，例如用于计算循环冗余校验（CRC）以及纠错码和算术电路的极其依赖于XOR的电路。
优选地，在本发明的一个实施例中，选择在源极-沟道栅极电极与漏极-沟道栅极电极之间的距离，从而隧道场效应晶体管在接通模式和关断模式之一中可操作。通过本发明的一个实施例的这一特征，减少在接通操作模式与关断操作模式之间模糊（即这些操作模式可能未清晰地可区分）的概率。由于本发明的一个实施例可以在这两个不同模式中操作，所以可以增加它对于其中希望这一特征的不同应用的适合性。就此而言，在本发明的一个实施例中，优选地选择在源极-沟道栅极电极与漏极-沟道栅极电极之间的距离在10-100nm范围中。
希望的是，本发明的一个实施例实施于以下项之一中：平面膜、竖立二维层、纳米线几何结构和管状配置。与本发明的一个实施例关联的优点在于可以使用可以例如适合于具体应用和/或处理技术的不同类型的几何结构来实施它。因此，本发明的一个实施例与先前提出的器件相比具有增加的多功能性和应用范围。
优选地，在本发明的一个实施例中，选择源极半导体材料不同于至少漏极半导体材料。这一特征提供又一种可以相互独立控制与源极-沟道界面对应的隧道电流和与漏极-沟道界面对应的隧道电流的方式。因此，本发明的一个实施例的性能与先前提出的器件相比可以进一步提高。
备选地，在本发明的一个实施例中，选择源极半导体材料、沟道半导体材料和漏极半导体材料相同。与本发明的一个实施例的这一特征关联的优点在于有助于易于制作，因为减少处理步骤数目，并且在这一特定情况下未带来可能在将不同半导体材料用于源极、沟道和漏极区域时出现的晶格失配问题。
在本发明的一个实施例中，选择源极半导体材料、沟道半导体材料和漏极半导体材料互不相同。与本发明的一个实施例的这一特征关联的优点在于可以通过选择源极区域、沟道区域和漏极区域的半导体材料来独立定制在源极-沟道界面和漏极沟道界面形成的相应隧道结。
希望的是，在本发明的一个实施例中，选择源极半导体材料和漏极半导体材料的掺杂分布以有助于操纵在源极区域与沟道区域之间的界面和在漏极区域与沟道区域之间的界面处建立的相应电场。这一特征提供又一种可以相互独立控制与源极-沟道界面对应的隧道电流和与漏极-沟道界面对应的隧道电流的方式。
优选地，本发明的一个实施例还包括可被配置用于向在源极区域与沟道区域之间的界面和/或在漏极区域与沟道区域之间的界面施加应变的应变施加器。这一特征提供又一种可以相互独立控制与源极-沟道界面对应的隧道电流和与漏极-沟道界面对应的隧道电流的方式。
也提供对应方法方面，因此根据本发明的第二方面的一个实施例，提供一种用于制作隧道场效应晶体管的方法，该方法包括以下步骤：提供包括对应源极半导体材料的至少源极区域；提供包括对应漏极半导体材料的至少漏极区域；并且提供在源极区域与漏极区域之间布置的包括对应沟道半导体材料的至少沟道区域，该方法还包括以下步骤：在源极区域与沟道区域之间的至少界面上提供至少源极-沟道栅极电极；在源极-沟道栅极电极与在源极区域与沟道区域之间的至少界面之间提供与源极-沟道栅极电极对应的至少绝缘体；在漏极区域与沟道区域之间的至少界面上提供至少漏极-沟道栅极电极；并且在漏极-沟道栅极电极与在漏极区域与沟道区域之间的至少界面之间提供与漏极-沟道栅极电极对应的至少绝缘体。
根据本发明的第三方面的一个实施例，提供一种将隧道场效应晶体管用来实施XNOR逻辑门的用途，隧道场效应晶体管包括：包括对应源极半导体材料的至少源极区域；包括对应漏极半导体材料的至少漏极区域；以及在源极区域与漏极区域之间布置的包括对应沟道半导体材料的至少沟道区域，该TFET还包括：在源极区域与沟道区域之间的至少界面上提供的至少源极-沟道栅极电极；在源极-沟道栅极电极与在源极区域与沟道区域之间的至少界面之间提供的与源极-沟道栅极电极对应的至少绝缘体；在漏极区域与沟道区域之间的至少界面上提供的至少漏极-沟道栅极电极；以及在漏极-沟道栅极电极与在漏极区域与沟道区域之间的至少界面之间提供的与漏极-沟道栅极电极对应的至少绝缘体。
器件特征中的任何器件特征可以应用于本发明的方法方面并且反之亦然。本发明的一个方面的特征可以应用于本发明的另一方面。任何公开的实施例可以与示出和/或描述的其它实施例中的一个或者若干实施例组合。这对于实施例的一个或者多个特征是可能的。
附图说明
图1示意地图示本发明的一个实施例；
图2示意地图示本发明的一个实施例及其对应能带特性；
图3示意地图示本发明的一个实施例中的其中向栅极电极施加相同负偏置值的情形；
图4示意地图示本发明的一个实施例中的其中向栅极电极施加相同正偏置值的情形；
图5示意地图示本发明的一个实施例中的其中向栅极电极施加不同偏置的情形；
图6示意地图示本发明的一个实施例中的其中向栅极电极施加不同偏置的另一情形，并且
图7描绘本发明的又一实施例。
具体实施方式
在说明书内，相同标号或者符号已经用来表示相同部分等。
现在参照图1，该图示意地图示根据本发明的器件方面的一个实施例。
如从图1可见，本发明的一个实施例包括TFET1，该TFET包括：源极区域2，包括对应源极半导体材料；漏极区域3，包括对应漏极半导体材料；以及在源极区域2与漏极区域3之间提供的沟道区域4，包括对应沟道半导体材料。源极半导体材料和漏极半导体材料用载流子掺杂，从而源极半导体材料的载流子的极性不同于用来掺杂漏极半导体材料的载流子的极性。因此，如果源极半导体材料为n型掺杂，则漏极半导体材料为p型掺杂并且反之亦然。沟道半导体材料被配置成具有本征（i）载流子浓度或者具有相对低掺杂，诸如1e15cm3载流子。以此方式，本发明的一个实施例具有三个不同区域，这些区域分别包括p型掺杂区域、具有本征载流子浓度或者相对低掺杂的区域以及n型掺杂区域。总言之，三个不同区域包括表征TEFT的p-i-n结构1。在本发明的一个实施例中，在前述p-i-n结构1上提供至少两个栅极电极：在源极区域2与沟道区域4之间的至少界面上提供的至少源极-沟道栅极电极5以及在漏极区域3与沟道区域4之间的至少界面上提供的漏极-沟道栅极电极6。可以在偏置施加方面独立控制源极-沟道栅极电极5和漏极-沟道栅极电极6。也提供与源极-沟道栅极电极5和漏极-沟道栅极电极6对应的相应绝缘体5’’、6’’。可以在堆叠结构中、也就是在对应电极5、6与其中形成栅极电极5、6的在本发明的一个实施例中的p-i-n结构1以上的区域之间提供绝缘体5’’、6’’。绝缘体5’’、6’’中的每个绝缘体可以包括：电介质材料，诸如SiO2、Al2O3、HfO2；电介质材料的某些组合，诸如SiO2/HfO2或者电介质材料的混合，诸如SixHyfOz。本发明的一个实施例不限于前述示例，并且实际上可以在本发明的一个实施例中使用任何其它适当电介质材料，这些电介质材料赋予从双栅极电极5、6到沟道区域4的减少的漏电流的优点。绝缘体5’’、6’’在本发明的一个实施例中可以包括相同或者不同电介质材料。
通过源极-沟道栅极电极5和漏极-沟道栅极电极6并且更具体地通过向它们施加的偏置，可以控制在源极-沟道界面5’与漏极-沟道界面6’的隧道结之间流动的相应隧道电流。因此对于具体输入，也就是向栅极电极5、6施加的单独偏置，可以有助于希望的输出。希望的输出可以对应于以下情形之一：隧道电流在形成于源极-沟道界面5’的隧道结或者形成于漏极-沟道界面6’的隧道结之间流动或者基本上阻止和/或抑制隧道电流在前述隧道结之间流动。
本发明的一个实施例可以用来实施XNOR逻辑功能。通过适当选择向本发明的一个实施例的栅极电极5、6施加的偏置，可以打开隧道结之一，也就是说，可以实现隧道电流流过形成于源极-沟道界面5’或者漏极-隧道界面6’的希望的隧道结。可以认为这一特定情形对应于在输入00或者11在XNOR逻辑中产生输出1时。备选地，可以通过适当选择向栅极电极5、6施加的偏置来阻止和/或抑制隧道电流流过两个隧道结，可以认为这一情形对应于输入10或者01在XNOR逻辑中产生输出0时。
选择在源极-沟道栅极电极5与漏极-沟道栅极电极6之间的距离7，从而隧道场效应晶体管1在接通模式和关断模式之一中不同地可操作。可以通过适当选择在源极-沟道栅极电极5与漏极-沟道栅极电极6之间的距离使得在接通操作模式中未抑制隧道电流流动并且在关断操作模式中抑制和/或未启动它来有助于这一点。例如在XNOR逻辑功能的背景中，可以选择在本发明的一个实施例的栅极电极5、6之间的距离7以小到足以使得与栅极电极5、6对应的边缘场在如下程度上影响在它们之间的区域，该程度为未产生如下势垒，该势垒可能限制与00或者11输入对应的隧道电流。在另一方面并且对于输入配置10或者01，选择在栅极电极5、6之间的距离7以大到足以使得与之关联的边缘场抑制或者至少未在1或者0输出不可区分的程度上增加隧道概率。为了有助于不同操作模式，在本发明的一个实施例中优选地选择在源极-沟道栅极电极5与漏极-沟道栅极电极6之间的距离7在10-100nm的范围中。
在如图1中所示本发明的一个实施例的具体实现方式中，纳米线几何结构与在卷包几何结构中在纳米线的圆周形成的源极-沟道栅极电极5和漏极-沟道栅极电极6一起使用。与这一实现方式关联的优点在于可以定制栅极电极5、6的静电控制。然而本发明的一个实施例不限于此并且它适当形状/几何结构的实现方式是可能的。例如可以使用比如对于FINFET的情况那样的竖立二维层，其中可以在竖直层的两侧上、例如在竖直侧壁上或者在竖直层的三侧上、例如在竖直侧壁和顶表面上添加双栅极特征5、6。本发明的又一优选实施例涉及它的具有管状几何结构（也就是圆柱形或者u形结构）的实现方式，例如可以使用CNT。当然，也可以用在其上形成双栅极特征5、6的平面膜形成本发明的一个实施例。
在本发明的一个实施例中，提供更多特征以由此有助于可以独立于与漏极-沟道界面6’对应的隧道电流控制与源极-沟道界面5’对应的隧道电流。就此而言，可以选择源极半导体材料不同于至少漏极半导体材料。异质结构或者不同半导体材料的不同组合可以用于源极半导体材料和漏极半导体材料。这一特征可以提供的优点在于隧道概率并且因此隧道电流与其中相同材料用于源极、沟道和漏极半导体材料的情形相比进一步增加。备选地，本发明的一个实施例也可以延伸成将异质结构用于源极半导体材料和沟道半导体材料。就此而言，可以在本发明的一个实施例中使用的源极半导体材料-漏极/沟道半导体材料组合的示例包括：Si-Ge、Si-InAs、GaSb-InAs、InP-InAs或者其组合。在本发明的另一实施例中，异质结构可以用于漏极半导体材料和沟道半导体材料。
在本发明的一个备选实施例中，可以选择源极半导体材料、沟道半导体材料和漏极半导体材料相同。除了Si之外，可以用于源极、沟道和漏极区域的其它半导体材料的一些示例包括：Ge、InAs、GaAs、InGaAs和InSb。相比较Si而言，与使用这些其它半导体材料关联的优点在于它们具有更低有效质量，因此实现更大隧道电流。当然，本发明的一个实施例不限于使用这样的其它半导体材料，并且实际上可以备选地使用具有比Si更低的有效质量的任何其它适当半导体材料。
在本发明的一个实施例中，也可以选择源极半导体材料、沟道半导体材料和漏极半导体材料互不相同。例如在本发明的一个实施例中对于p-i-n结构1，可以使用以下结构：p(Ge)-i(Si)-n(InAs)。因此，可以通过选择源极区域2、沟道区域4和漏极区域3的半导体材料独立操纵在源极-沟道界面5’和漏极-沟道界面6’流动的相应隧道电流。
在本发明的一个实施例中，选择源极半导体材料和漏极半导体材料的掺杂分布以有助于操纵在源极-沟道界面5’和漏极-沟道界面6’建立的相应电场。以此方式，在本发明的一个实施例中可以进一步增强和/或抑制隧道电流，从而可以进一步差别化本发明的一个实施例的接通和关断模式。
虽然在图1中未示出，但是本发明的一个实施例可以包括应变施加器这又一特征，该应变施加器可被配置用于向源极-沟道界面5’和/或漏极-沟道界面6’施加应变。关于与本发明的一个实施例关联的能带特性，可以理解应变施加器特征可以有助于n-i支路中的Ec不连续和/或可以在p-i支路中实现Ev不连续。以此方式，可以相互独立操纵和/或控制在这些相应支路之间流动的隧道电流。在本发明的一个实施例中可以提供应变施加器为不同特征/电极或者它可以集成于两个栅极电极5、6中的任一栅极电极中并且形成该栅极电极的部分。
图2示意地图示根据本发明的一个实施例的p-i-n结构1和与之关联的能带图。在这一情况下，示出其中未向源极-沟道栅极电极5或者漏极-沟道栅极电极6施加偏置的情形。对于p-i-n结构的n区域，费米级EFN设置于导带边缘EC以上，并且反言之，对于p-i-n结构的p区域，费米级EFP设置于价带边缘EV以下。
图3示意地图示本发明的一个实施例中的其中实现p型TFET的情形，这通过向栅极电极5、6施加相同负偏置值来完成。能带特性的变更出现，从而与p-i-n结构1的p支路对应的能带的带弯曲增加载流子经由在n-i界面的隧道结从p支路中的填充状态到n支路中的空状态的隧穿的概率。
图4示意地图示本发明的一个实施例中的其中实现n型TFET的情形，这通过向栅极电极5、6施加相同正偏置值来完成。现在，能带特性的变更出现，从而与p-i-n结构1的n支路对应的能带的带弯曲增加载流子经由在n-i界面处的隧道结而不是在相反方向上的隧穿的概率。
现在参照图5，该图示意地图示本发明的一个实施例中的其中向栅极电极5、6施加不同偏置的情形。在这一情况下，通过静电掺杂在本发明的一个实施例的p-i-n结构1内产生p-n结，该静电掺杂是通过向与n-i支路对应的栅极电极5、6施加正偏置并且向与p-i支路对应的栅极电极5、6施加负偏置来完成的。以此方式，在本发明的一个实施例的p-i-n结构1中的相应隧道结之间的物理结延伸，因此在隧道结之间的载流子隧道的概率明显减少至阻止和/或抑制任何隧道电流的程度。希望抑制与p-n结关联的漏电流和/或隧道电流，这通过适当设计特征，诸如选择在栅极电极5、6之间的距离7和/或将异质结构用于源极半导体材料和漏极半导体材料而相对更大带隙材料用于沟道半导体材料来完成。
图6示意地图示本发明的一个实施例中的更多另一情形，其中向栅极电极施加不同偏置。在这一情况下并且与图5（其中由于以上描述的p-n结，在沟道区域4中的载流子观测到一个宽势垒）对照，激活两个隧道结。因此，沟道区域4包括三个串联势垒，并且经过所有三个势垒的载流子隧穿明显减少至将任何隧道电流对齐为阻止和/或抑制这样的程度。本发明的一个实施例当然可以包括更多特征，这些特征有助于减少在沟道区域4中的三个结之间的任何谐振。
因此并且如通过考虑图2至图6可以理解的那样，通过适当选择向本发明的一个实施例的栅极电极5、6施加的偏置，可以打开隧道结之一，也就是说，可以实现隧道电流流过形成于p-i界面或者n-i界面的希望的隧道结。可以认为这一特定情形对应于输入00或者11在XNOR逻辑中产生输出0时。备选地，可以通过适当选择向栅极电极5、6施加的偏置来阻止和/或抑制隧道电流流过两个隧道结，可以认为该情形对应于输入10或者01在XNOR逻辑中产生输出0时。为了易于理解，在图3至图6中的每幅图中的箭头图示在每个结的隧道概率的量值。
转向图7，可见本发明的一个实施例可以用来实施XNOR门，该实施例包括具有双栅极特征5、6的前述TFET1以及下拉电路8。在这一具体示例中，常规MOSFET符号已经用来表示下拉链。然而可以备选地使用单极n型和p型FET。为了实施XOR门，可以使用上拉链取代图6中所示下拉链。在这一情况下与本发明的一个实施例关联的较先前提出的器件（诸如MOSFET）而言的优点在于电流未依赖于TFET中的沟道长度，因此如在本发明的一个实施例中的情况那样添加额外栅极不会减少电流。
以上已经仅通过示例描述本发明，并且可以在本发明的范围内进行细节修改。
可以独立或者在任何适当组合中提供在说明书中以及在适当处在权利要求和附图中公开的每个特征。
Claims (23)
1.一种隧道场效应晶体管（1），包括：
至少源极区域（2），包括对应的源极半导体材料；
至少漏极区域（3），包括对应的漏极半导体材料；以及
在所述源极区域（2）与所述漏极区域（3）之间布置的至少沟道区域（4），包括对应的沟道半导体材料；
所述隧道场效应晶体管（1）还包括：
在所述源极区域（2）与所述沟道区域（4）之间的至少界面（5’）上提供的至少源极-沟道栅极电极（5）；
在所述源极-沟道栅极电极（5）与在所述源极区域（2）与所述沟道区域（4）之间的至少所述界面（5’）之间提供的与所述源极-沟道栅极电极（5）对应的至少绝缘体（5’’）；
在所述漏极区域（3）与所述沟道区域（4）之间的至少界面（6’）上提供的至少漏极-沟道栅极电极（6）；以及
在所述漏极-沟道栅极电极（6）与在所述漏极区域（3）与所述沟道区域（4）之间的至少所述界面（6’）之间提供的与所述漏极-沟道栅极电极（6）对应的至少绝缘体（6’’）。
2.如权利要求1所述的隧道场效应晶体管（1），其中所述源极-沟道栅极电极（5）可配置用于控制在所述源极区域（2）与所述沟道区域（4）之间的所述界面（5’）处形成的隧道结之间流动的隧道电流，并且所述漏极-沟道栅极电极（6）可配置用于控制在所述漏极区域（3）与所述沟道区域（4）之间的所述界面（6’）处形成的隧道结之间流动的隧道电流。
3.如权利要求1或者2所述的隧道场效应晶体管（1），可配置用于实施于以下项之一：XNOR逻辑门和XOR逻辑门。
4.如权利要求1、2或者3中的任一权利要求所述的隧道场效应晶体管（1），其中选择在所述源极-沟道栅极电极（5）与所述漏极-沟道栅极电极（6）之间的距离（7），使得所述隧道场效应晶体管（1）在接通模式和关断模式之一中可操作。
5.如权利要求4所述的隧道场效应晶体管（1），其中选择在所述源极-沟道栅极电极（5）与所述漏极-沟道栅极电极（6）之间的所述距离（7）在10-100nm范围内。
6.如任一前述权利要求所述的隧道场效应晶体管（1），被实施于以下项之一中：平面膜、竖立二维层、纳米线几何结构和管状配置。
7.如任一前述权利要求所述的隧道场效应晶体管（1），其中选择所述源极半导体材料不同于至少所述漏极半导体材料。
8.如权利要求1至6中的任一权利要求所述的隧道场效应晶体管（1），其中选择所述源极半导体材料、所述沟道半导体材料和所述漏极半导体材料相同。
9.如权利要求1至6中的任一权利要求所述的隧道场效应晶体管（1），其中选择所述源极半导体材料、所述沟道半导体材料和所述漏极半导体材料互不相同。
10.如任一前述权利要求所述的隧道场效应晶体管（1），其中选择所述源极半导体材料和所述漏极半导体材料的相应掺杂分布，以有助于操纵在所述源极区域（2）与所述沟道区域（4）之间的所述界面（5’）处和在所述漏极区域（3）与所述沟道区域（4）之间的所述界面（6’）处建立的相应电场。
11.如任一前述权利要求所述的隧道场效应晶体管（1），还包括应变施加器，所述应变施加器可配置用于向在所述源极区域（2）与所述沟道区域（4）之间的所述界面（5’）和/或在所述漏极区域（3）与所述沟道区域（4）之间的所述界面（6’）施加应变。
12.一种用于制作隧道场效应晶体管（1）的方法，包括以下步骤：
提供包括对应的源极半导体材料的至少源极区域（2）；
提供包括对应的漏极半导体材料的至少漏极区域（3）；以及
提供在所述源极区域（2）与所述漏极区域（3）之间布置的包括对应的沟道半导体材料的至少沟道区域（4）；
所述方法还包括以下步骤：
在所述源极区域（2）与所述沟道区域（4）之间的至少界面（5’）上提供至少源极-沟道栅极电极（5）；
在所述源极-沟道栅极电极（5）与在所述源极区域（2）与所述沟道区域（4）之间的至少所述界面（5’）之间提供与所述源极-沟道栅极电极（5）对应的至少绝缘体（5’’）；
在所述漏极区域（3）与所述沟道区域（4）之间的至少界面（6’）上提供至少漏极-沟道栅极电极（6）；以及
在所述漏极-沟道栅极电极（6）与在所述漏极区域（3）与所述沟道区域（4）之间的至少所述界面（6’）之间提供与所述漏极-沟道栅极电极（6）对应的至少绝缘体（6’’）。
13.如权利要求12所述的方法，还包括以下步骤：
配置所述源极-沟道栅极电极（5）以控制在所述源极区域（2）与所述沟道区域（4）之间的所述界面（5’）处形成的隧道结之间流动的隧道电流；以及
配置所述漏极-沟道栅极电极（6）以控制在所述漏极区域（3）与所述沟道区域（4）之间的所述界面（6’）处形成的隧道结之间流动的隧道电流。
14.如权利要求12或者13所述的方法，还包括以下步骤：
实施以下项之一：XNOR逻辑门和XOR逻辑门。
15.如权利要求12、13或者14中的任一权利要求所述的方法，还包括以下步骤：
选择在所述源极-沟道栅极电极（5）与所述漏极-沟道栅极电极（6）之间的距离（7），使得所述隧道场效应晶体管（1）在接通模式和关断模式之一中可操作。
16.如权利要求15所述的方法，其中选择在所述源极-沟道栅极电极（5）与所述漏极-沟道栅极电极（6）之间的所述距离（7）在10-100nm范围内。
17.如权利要求12至16中的任一权利要求所述的方法，还包括以下步骤：
在以下项之一中实施所述隧道场效应晶体管（1）：平面膜、竖立二维层、纳米线几何结构和管状配置。
18.如权利要求12至17中的任一权利要求所述的方法，还包括以下步骤：
选择所述源极半导体材料不同于至少所述漏极半导体材料。
19.如权利要求12至17中的任一权利要求所述的方法，还包括以下步骤：
选择所述源极半导体材料、所述沟道半导体材料和所述漏极半导体材料相同。
20.如权利要求12至17中的任一权利要求所述的方法，还包括以下步骤：
选择所述源极半导体材料、所述沟道半导体材料和所述漏极半导体材料互不相同。
21.如权利要求12至20中的任一权利要求所述的方法，还包括以下步骤：
选择所述源极半导体材料和所述漏极半导体材料的相应掺杂分布，以由此有助于操纵在所述源极区域（2）与所述沟道区域（4）之间的所述界面（5’）处和在所述漏极区域（3）与所述沟道区域（4）之间的所述界面（6’）处建立的相应电场。
22.如权利要求12至21中的任一权利要求所述的方法，还包括以下步骤：
提供应变施加器，所述应变施加器可配置用于向在所述源极区域（2）与所述沟道区域（4）之间的所述界面（5’）和/或在所述漏极区域（3）与所述沟道区域（4）之间的所述界面（6’）施加应变。
24.一种将隧道场效应晶体管（1）用来实施XNOR逻辑门的用途，所述隧道场效应晶体管（1）包括：
至少源极区域（2），包括对应的源极半导体材料；
至少漏极区域（3），包括对应的漏极半导体材料；以及
在所述源极区域（2）与所述漏极区域（3）之间布置的至少沟道区域（4），包括对应的沟道半导体材料；
所述隧道场效应晶体管（1）还包括：
在所述源极区域（2）与所述沟道区域（4）之间的至少界面（5’）上提供的至少源极-沟道栅极电极（5）；
在所述源极-沟道栅极电极（5）与在所述源极区域（2）与所述沟道区域（4）之间的至少所述界面（5’）之间提供的与所述源极-沟道栅极电极（5）对应的至少绝缘体（5’’）；
在所述漏极区域（3）与所述沟道区域（4）之间的至少界面（6’）上提供的至少漏极-沟道栅极电极（6）；以及
在所述漏极-沟道栅极电极（6）与在所述漏极区域（3）与所述沟道区域（4）之间的至少所述界面（6’）之间提供的与所述漏极-沟道栅极电极（6）对应的至少绝缘体（6’’）。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP11175123 | 2011-07-22 | ||
| EP11175123.6 | 2011-07-22 | ||
| PCT/IB2012/053088 WO2013014547A1 (en) | 2011-07-22 | 2012-06-19 | Tunnel field-effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103688362A true CN103688362A (zh) | 2014-03-26 |
| CN103688362B CN103688362B (zh) | 2017-03-29 |
Family
ID=46514724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201280035798.2A Expired - Fee Related CN103688362B (zh) | 2011-07-22 | 2012-06-19 | 隧道场效应晶体管 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8772877B2 (zh) |
| JP (1) | JP5936247B2 (zh) |
| CN (1) | CN103688362B (zh) |
| DE (1) | DE112012003083B4 (zh) |
| GB (1) | GB2506558B (zh) |
| WO (1) | WO2013014547A1 (zh) |
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- 2012-06-19 WO PCT/IB2012/053088 patent/WO2013014547A1/en active Application Filing
- 2012-06-19 GB GB1400564.9A patent/GB2506558B/en not_active Expired - Fee Related
- 2012-06-19 JP JP2014520748A patent/JP5936247B2/ja not_active Expired - Fee Related
- 2012-06-19 CN CN201280035798.2A patent/CN103688362B/zh not_active Expired - Fee Related
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| JP2014525144A (ja) | 2014-09-25 |
| WO2013014547A1 (en) | 2013-01-31 |
| DE112012003083B4 (de) | 2016-09-22 |
| GB2506558A (en) | 2014-04-02 |
| US8772877B2 (en) | 2014-07-08 |
| US20130021061A1 (en) | 2013-01-24 |
| GB2506558B (en) | 2015-09-02 |
| CN103688362B (zh) | 2017-03-29 |
| DE112012003083T5 (de) | 2014-07-17 |
| JP5936247B2 (ja) | 2016-06-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20171107 Address after: Grand Cayman, Cayman Islands Patentee after: GLOBALFOUNDRIES INC. Address before: American New York Patentee before: Core USA second LLC Effective date of registration: 20171107 Address after: American New York Patentee after: Core USA second LLC Address before: New York grams of Armand Patentee before: International Business Machines Corp. |
|
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
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|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20170329 Termination date: 20190619 |