JP5936247B2 - トンネル電界効果トランジスタ - Google Patents

Description

本発明は、トンネル電界効果トランジスタ（ＴＦＥＴ）及びその製造方法に関する。

相補型金属酸化膜半導体（ＣＭＯＳ）技術は、高速スイッチング及び論理用途に用いられる。例えば、論理用途におけるＣＭＯＳベースのデバイスと関連する欠点は、サブ６５ｎｍレジーム（sub-65nm regime）におけるデバイス・スケーリングが、そうしたデバイスの固有のスイッチング速度により制限されるのではなく、むしろ、そうしたデバイスが損失する電力の大きさによって制限されることである。半導体業界では、ＣＭＯＳと比較して相対的に電力損失が低く、かつ、論理用途に用いることができる、ＣＭＯＳに取って代わるものを求めようとしている。論理状態が電荷により表されるデバイスにおいて、電力損失の低減は、動作電圧の低減及び／又は負荷容量（loading capacitance）の低減によって達成することができる。この点で、トンネル電界効果トランジスタ（ＴＦＥＴ）は、サブｋＴ／Ｑのサブスレッショルド・スロープ（sub-threshold slope）におけるその電位のために、相対的に低い動作電圧で動作することができる。このことは、例えばＣＭＯＳ電界効果トランジスタ（ＦＥＴ）のような以前に提案されたデバイスと比較して、ＴＦＥＴの電力損失の低減という対応する結果をもたらし、従って、ＴＦＥＴは、従来のＣＭＯＳに取って代わる有望なものとなる。単一ゲート型ＴＦＥＴの幾つかの例は、特許文献１及び特許文献２に見出すことができる。

ＴＦＥＴは、例えば、金属−酸化膜−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などのＣＭＯＳベースのデバイスとは対照的であり、論理用途におけるその使用を制限する働きをし得るという、幾つかの特性を有する。例えば、ＴＦＥＴは、ゲート・バイアスの観点から本質的に両極性（ambipolar）であり、すなわち、電流は、正又は負のゲート・バイアスの印加に対して伝導される。このことは、特に、デバイスの「オン」状態及び「オフ」状態が異なることが好ましい論理用途においては、望ましくない場合がある。この点に関して、ＴＦＥＴを次第に単極性（unipolar）にすること、すなわち、ゲート極性の一方に対する電流伝導を妨げるためのステップをとることができ、そうしたステップは、例えば、ドーピングの差別化、ヘテロ構造又はゲートのアンダーラップの使用を含むことができる。さらに、ＴＦＥＴの非対称の「ｐ−ｉ−ｎ」構造の実装は、「ｎ−ｐ−ｎ」モード又は「ｐ−ｎ−ｐ」モードの一方で実装されるＭＯＳＦＥＴのものとは対照的である。このＴＦＥＴの構造的非対称性は、例えば、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）に用いられるパス・ゲート論理のような特定のタイプの論理用途においてその実装上の幾つかの問題を引き起こし得る。

特許文献３は、半導体本体内に配置され、第１のドーピング型のものである第１の接続領域と、第１の接続領域に隣接する半導体本体内に配置され、第１のドーピング型とは異なる第２のドーピング型に応じてドープされた又はドープされていない隣接領域と、第１の接続領域と隣接領域との間の境界に配置された電気的に絶縁する第１の絶縁領域と、絶縁領域に隣接する第１の制御領域とを含む、集積回路を開示する。この文書は、実質的にＴＦＴのチャネル領域にわたって形成された関連したゲートを有するＴＦＥＴと、それに関連したゲートを有するプレーナ型ＦＥＴとを含み、ＴＦＥＴ及びプレーナ型ＦＥＴが互いに対して横方向に配置された、集積半導体回路を開示する。ＴＦＥＴと関連したゲート誘電体は、プレーナ型ＦＥＴと関連したゲート誘電体より厚くなるように選択され、この特徴は、ゲート漏れ電流、従って、特許文献３に開示されるＴＦＥＴの電力消費が、この特徴をもたないＴＦＥＴ及び／又はＦＥＴなどの以前に提案されたデバイスにおけるよりも低いという利点をもたらす。

特許文献４は、強誘電体ゲート・スタックと、ゲート型ｐ−ｉ−ｎ接合部におけるバンド間トンネリングとを含む強誘電体ＴＦＥＴを開示し、ここで、ゲート・スタック内に含まれる強誘電体材料は、増大するゲート電圧を有する双極子分極のため、シリコンｐ−ｉ−ｎ逆バイアス構造体のソース接合部におけるバンド間（ＢＴＢ）トンネリングを制御する容量結合において正のフィードバックをもたらすので、ＢＴＢトンネリングと強誘電体の負容量の複合効果により、以前に提案されたＴＦＥＴ又は強誘電体ＦＥＴと比較すると、明らかにより急峻なオフオン及びオンオフ遷移が与えられる。この文書は、２つのゲートが、ソース−チャネル−ドレインが配置される平面に対して直角の方向においてチャネルの両側に形成される、ソース−チャネル−ドレイン構造体を含む強誘電体ＴＦＥＴを開示する。

特許文献５を参照すると、この文書は、超大規模集積回路（ultra-large scale integration）及び超低電力消費型論理回路の速度性能限界の問題の解決に関係する、半導体集積論理回路の中のシリコンＣＭＯＳ論理回路により表わされる相補型論理ゲート・デバイスを開示する。この文書に開示される相補型論理ゲートは、ｎチャネルＦＥＴ又はｐチャネルＦＥＴを用いずにグラフェンから形成された電子走行層を含み、両極性特性を有し、かつ、異なる閾値を有する２つのＦＥＴのみを、すなわち第１のＦＥＴ及び第２のＦＥＴを用いる。

特許文献６は、モノリシック構造で形成された、ソース領域、ドレイン領域、及びソース領域とドレイン領域の間のチャネル領域を含む両極性層と、チャネル領域上のゲート電極と、両極性層からゲート電極を分離する絶縁層とを含み、ソース領域及びドレイン領域は、ソース領域及びドレイン領域が互いに接続される第１の方向と交差する第２の方向においてチャネル領域より広い幅を有する、電界効果トランジスタを開示する。特許文献６に開示されるデバイスのマルチゲート構成において、ゲート電極は、それぞれ、チャネル領域の上のソース領域及びドレイン領域の近くに形成された第１のゲート電極及び第２のゲート電極を含み、第１のゲート電極及び第２のゲート電極に電圧が選択的に印加されると、ＦＥＴはｎ型又はｐ型になる。この文書に開示されるデバイスにおいて、両極性層のバンドギャップは、特定の方向におけるソース領域及びドレイン領域の幅に対して選択することによって、チャネル領域の幅を調整することができる。

特許文献７においては、少なくとも１つのドープされたソース領域、少なくとも１つのドープされたドレイン領域、及び少なくとも１つのソース領域と少なくとも１つのドレイン領域との間に位置する少なくとも１つのチャネル領域を含み、かつ、ソース領域とソース−チャネル界面を形成し、ドレイン領域とドレイン−チャネル界面を形成するソース−チャネル−ドレイン構造体と、少なくとも１つのソース領域の少なくとも一部を覆い、少なくともソース−チャネル界面まで延びる、ゲート電極とを含み、ゲート電極の端部とチャネル−ドレイン界面の面の間に有限距離があり、ゲート電極によるドレイン領域の被覆がない、ＴＦＥＴが開示される。この文書はまた、１つのゲートがソース及びチャネルに重なり、別のゲートが、ドレインの近くのチャネル上に形成されるがドレインとは重ならない、マルチゲートＴＦＥＴも開示する。このゲートの構造は、ソース−チャネル−ドレイン構造体が配置される面に対して直角の面において、チャネルの反対側の表面上に複製され、全部で４つのゲートがあるようにされる。特許文献７のデバイスでは、スイッチング速度が改善される一方、ゲート−ドレインの位置合わせが不要であることに起因する処理上の利点が得られることが開示される。さらに、開示されたデバイスは、その両極性の挙動が低減されるために、改善された性能を有することも述べられる。

ここで、両極性電子機器について報告し、具体的には、グラフェン及びＣＮＴ（カーボンナノチューブ）デバイスなどの両極性デバイスの適用を論じる非特許文献１を参照する。

以前に提案されたＴＦＥＴの開発は、例えばＴＦＥＴの両極性の性質のような、ＣＭＯＳベースのデバイスと関連したものとは異なるＴＦＥＴの固有の特性の一部を抑制することにより、デバイス性能を改善し、デバイスのスイッチング速度を改善し、電力損失／消費をさらに低減させるために行われてきた。例えばＣＭＯＳベースのデバイスとは区別されるこれらの特性を利用することにより、ＴＦＥＴを様々な論理用途において潜在的に適用することができるものの、ＴＦＥＴの開発には、今のところまだ対処が必要である。

米国特許第７，８１２，３７０ Ｂ２号明細書 米国特許出願公開第２０１０／０２００９１６ Ａ１号明細書 米国特許出願公開第２００９／０１０１９７５ Ａ１号明細書 米国特許出願公開第２０１０／０１４５８９ Ａ１号明細書 国際公開第２０１０／０１０９４４ Ａ１号明細書 米国特許出願公開第２００８／０３１２０８８Ａ１号明細書 欧州特許第１９０１３５４ Ａ１号明細書

Ｙａｎｇ他著、「Ｒｉｃｅ Ｕｎｉｖｅｒｓｉｔｙ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ＴＲＥＥ１００２」、１−４頁

トンネル電界効果トランジスタ（ＴＦＥＴ）及びその製造方法を提供する。

本発明の第１の態様の実施形態によれば、対応するソース半導体材料を含む少なくともソース領域と、対応するドレイン半導体材料を含む少なくともドレイン領域と、対応するチャネル半導体材料を含み、かつ、ソース領域とドレイン領域間に配置された少なくともチャネル領域とを含み、さらに、少なくともソース領域とチャネル領域間の界面上に設けられた少なくともソース−チャネル・ゲート電極と、ソース−チャネル・ゲート電極と、少なくともソース領域−チャネル領域間の界面との間に設けられた、ソース−チャネル・ゲート電極に対応する少なくとも絶縁体と、少なくともドレイン領域とチャネル領域間の界面上に設けられた少なくともドレイン−チャネル・ゲート電極と、ドレイン−チャネル・ゲート電極と少なくともドレイン領域とチャネル領域間の界面との間に設けられた、ドレイン−チャネル・ゲート電極に対応する少なくとも絶縁体とを含む。両極性構造部と併せた、デュアルゲート構造部、すなわち、ソース−チャネル・ゲート電極及びドレイン−チャネル・ゲート電極によって、本発明の実施形態は、論理回路のスペクトル全体にわたって潜在的に適用可能な、例えばＸＮＯＲ論理ゲートのような論理デバイスを構築するように構成することができる。従って、本発明の実施形態は、ＴＦＥＴの適用可能性をより幅広い範囲の論理用途に拡大し、それにより、以前に提案されたデバイスと比較して、その汎用性を増大させる能力を提供する。さらに、本発明の実施形態と関連した利点の一部は、以前に提案されたデバイスに見出されるものとは対照的な特徴から得ることができる。例えば、以前に提案されたデバイスは、単一ゲート電極を、ｐ−ｉ領域間の界面及びｉ−ｎ領域間の界面の一方の上、又はチャネル領域全体にわたって設けることにより特徴付けることができる。対照的に、本発明の実施形態においては、２つのゲート電極が設けられ、１つのゲート電極はｐ−ｉ領域間の界面にわたって設けられ、別のゲートはｉ−ｎ領域間の界面にわたって設けられる。さらに、以前に提案されたデバイスは、ＴＦＥＴの両極性を抑制することに関わっていたが、本発明の実施形態においては、この特徴が利用される。

好ましくは、本発明の実施形態において、ソース−チャネル・ゲート電極は、ソース領域とチャネル領域間の界面に形成されたトンネル接合部間に流れるトンネル電流を制御するように構成可能であり、ドレイン−チャネル・ゲート電極は、ドレイン領域とチャネル領域間の界面に形成されたトンネル接合部間に流れるトンネル電流を制御するように構成可能である。この特徴と関連した利点は、ソース−チャネル界面におけるトンネル接合部間に流れるトンネル電流の制御を、ドレイン−チャネル界面におけるトンネル接合部間に流れるトンネル電流とは独立して行い得ることである。従って、ソース−チャネル・ゲート電極及びドレイン−チャネル・ゲート電極に印加される個々のバイアスによって、すなわち特定の入力に対して、本発明の実施形態により、所望の出力を容易にすることができる。このように、本発明の実施形態において両極性の特徴を利用し、それにより、異なる論理機能の構築を容易にすることができる。

望ましくは、本発明の実施形態は、ＸＮＯＲ論理ゲート及びＸＯＲ論理ゲートのうちの一方を実装するように構成可能である。本発明の実施形態は、ＴＦＥＴの動作の物理的特性の特定の態様、すなわち両極性特性を活用することにより、ＸＮＯＲ論理機能を実装するために用いることができる。従って、例えば、ＣＭＯＳに基づいたＸＮＯＲデバイスのような以前に提案されたデバイスと比較すると、より小さい区域におけるＸＮＯＲ機能を容易にすることができる。本発明の実施形態は、論理機能を、電圧レベルに依存するコンダクタンスとして示すので、レベル・ベースの論理回路で用いる回路において用いることができる。もちろん、本発明の実施形態は、ＸＮＯＲ論理機能の構築に限定されるものではなく、実際は、例えば、ＸＯＲ論理機能などの他の論理機能を構築するように調整することができる。一例として、ＸＯＲ／ＸＮＯＲ機能は、例えば、本発明の実施形態のデュアルゲート機能のない４ＴＦＥＴ、又は４ＭＯＳＦＥＴなどの、以前に提案されたデバイスを含む抵抗性プルアップ／プルダウン回路と併せて、本発明の実施形態によるデュアルゲートＴＦＥＴにより潜在的に達成することができる。このことは、約６乃至１８個のトランジスタを同じ目的のために用いることができるＣＭＯＳに基づいたＸＮＯＲデバイスとは対照的である。トランジスタの数を減らすことにより、本発明の実施形態は、以前に提案されたデバイスと比較すると、より小さい区域におけるＸＮＯＲ論理機能の構築を容易にすることができる。関連した利点の一部のために、本発明の実施形態は、例えば、ＸＯＲに大きく左右される周期的冗長検査（ＣＲＣ）を計算するための回路、エラー修正コードのための回路、及び演算回路における実装に特に有利であり得る。

好ましくは、本発明の実施形態において、ソース−チャネル・ゲート電極とドレイン−チャネル・ゲート電極との間の距離は、トンネル電界効果トランジスタがオンモード及びオフモードのうちの一方で動作可能であるように選択される。本発明の実施形態のこの特徴により、オンモード動作とオフモード動作の間が不鮮明になる可能性、すなわち、これらの動作モードを明確に区別できない可能性が低減される。本発明の実施形態は、これらの２つの異なるモードで動作できるので、この特徴が所望される異なる用途に対する適合性が増大され得る。この関連で、本発明の実施形態において、ソース−チャネル・ゲート電極とドレイン−チャネル・ゲート電極との間の距離は、好ましくは、１０ｎｍ−１００ｎｍの範囲になるように選択される。

望ましくは、本発明の実施形態は、平坦な膜、垂直起立二次元層、ナノワイヤの幾何学的形状及び管状構成のうちの１つで実装される。本発明の実施形態と関連した利点は、例えば、特定の用途及び／又は処理技術に適合し得る異なるタイプの幾何学的形状を用いて実装できることである。従って、本発明の実施形態は、以前に提案されたデバイスと比較すると、用途に対する汎用性及び範囲が増大する。

好ましくは、本発明の実施形態において、ソース半導体材料は、少なくともドレイン半導体材料とは異なるように選択される。この特徴により、ソース−チャネル界面に対応するトンネル電流及びドレイン−チャネル界面に対応するトンネル電流を、互いに独立して制御できるさらに別の方法が提供される。従って、以前に提案されたデバイスと比較すると、本発明の実施形態の性能をさらに改善することができる。

代替的に、望ましくは、本発明の実施形態において、ソース半導体材料、チャネル半導体材料、及びドレイン半導体材料は、同じであるように選択される。本発明の実施形態の特徴と関連した利点は、処理ステップの数が低減され、さらに、ソース領域、チャネル領域、及びドレイン領域のために異なる半導体材料を用いた場合に生じ得る格子不整合問題が、この特定の事例においては問題をもたらさないので、製造の容易さが促進されることである。

好ましくは本発明の実施形態において、ソース半導体材料、チャネル半導体材料、及びドレイン半導体材料は、互いに異なるように選択される。本発明の実施形態の特徴と関連した利点は、ソース−チャネル界面及びドレイン−チャネル界面に形成されたそれぞれのトンネル接合部を、ソース領域、チャネル領域、及びドレイン領域の半導体材料の選択により独立して調整できることである。

望ましくは、本発明の実施形態において、ソース半導体材料及びドレイン半導体材料のドーピング・プロファイルは、ソース領域とチャネル領域間の界面、及びドレイン領域とチャネル領域間の界面において確立されたそれぞれの電界の操作を容易にするように選択される。この特徴により、ソース−チャネル界面に対応するトンネル電流及びドレイン−チャネル界面に対応するトンネル電流を、互いとは独立して制御できるさらに別の方法が提供される。

本発明の実施形態は、ソース領域とチャネル領域間の界面及び／又ドレイン領域とチャネル領域間の界面に歪みを印加するように構成可能な歪みアプリケータをさらに含むことが好ましい。この特徴により、ソース−チャネル界面に対応するトンネル電流及びドレイン−チャネル界面に対応するトンネル電流を、互いとは独立して制御できるさらに別の方法が提供される。

対応する方法の態様もまた提供され、従って、本発明の第２の態様の実施形態によれば、対応するソース半導体材料を含む少なくともソース領域を準備するステップと、対応するドレイン半導体材料を含む少なくともドレイン領域を準備するステップと、対応するチャネル半導体材料を含み、かつ、ソース領域とドレイン領域間に配置された少なくともチャネル領域を準備するステップとを含み、さらに、少なくともソース領域とチャネル領域間の界面上に少なくともソース−チャネル・ゲート電極を設けるステップと、ソース−チャネル・ゲート電極と少なくともソース領域とチャネル領域間の界面との間に、ソース−チャネル・ゲート電極に対応する少なくとも絶縁体を設けるステップと、少なくともドレイン領域とチャネル領域間の界面上に少なくともドレイン−チャネル・ゲート電極を設けるステップと、ドレイン−チャネル・ゲート電極と少なくともドレイン領域とチャネル領域間の界面との間に、ドレイン−チャネル・ゲート電極に対応する少なくとも絶縁体を設けるステップとを含む、トンネル電界効果トランジスタを製造するための方法が提供される。

本発明の第３の態様の実施形態によれば、ＸＮＯＲ論理ゲートを実装するためのトンネル電界効果トランジスタの使用が提供され、このトンネル電界効果トランジスタは、対応するソース半導体材料を含む少なくともソース領域と、対応するドレイン半導体材料を含む少なくともドレイン領域と、対応するチャネル半導体材料を含み、かつ、ソース領域とドレイン領域との間に配置された少なくともチャネル領域とを含み、さらに、少なくともソース領域とチャネル領域間の少なくとも界面上に設けられた少なくともソース−チャネル・ゲート電極と、ソース−チャネル・ゲート電極と少なくともソース領域とチャネル領域間の界面との間に設けられた、ソース−チャネル・ゲート電極に対応する少なくとも絶縁体と、少なくともドレイン領域とチャネル領域間の界面上に設けられた少なくともドレイン−チャネル・ゲート電極と、ドレイン−チャネル・ゲート電極と、少なくともドレイン領域とチャネル領域間の界面との間に設けられた、ドレイン−チャネル・ゲート電極に対応する少なくとも絶縁体とを含む。

デバイスの特徴のいずれかを本発明の方法の態様に適用することができ、逆もまた同様である。本発明の１つの態様の特徴を本発明の別の態様に適用することができる。いずれかの開示された実施形態を、図示され及び／又は説明された他の実施形態の１つ又は幾つかと組み合わせることができる。このことは、実施形態の１つ又は複数の特徴についても可能である。

本発明の実施形態を概略的に示す。 本発明の実施形態、及びこれに対応するエネルギーバンド特性を概略的に示す。 本発明の実施形態におけるゲート電極に同じ負バイアス値が印加されるシナリオを概略的に示す。 本発明の実施形態におけるゲート電極に同じ正バイアス値が印加されるシナリオを概略的に示す。 本発明の実施形態におけるゲート電極に異なるバイアスが印加されるシナリオを概略的に示す。 本発明の実施形態におけるゲート電極に異なるバイアスが印加されるさらに別のシナリオを概略的に示す。 本発明のさらに別の実施形態を示す。

説明において、同じ参照数字又は記号が、同じ部品又はその種の他のものを示すために用いられる。

ここで、本発明のデバイスの態様による実施形態を概略的に示す図１を参照する。

図１から分かるように、本発明の実施形態は、対応するソース半導体材料を含むソース領域２と、対応するドレイン半導体材料を含むドレイン領域３と、対応するチャネル半導体材料を含み、かつ、ソース領域２とドレイン領域３の間に設けられたチャネル領域４とを含むＴＦＥＴ１を含む。ソース半導体材料及びドレイン半導体材料は、キャリアでドープされ、ソース半導体材料のキャリアの極性は、ドレイン半導体材料がドープされるキャリアの極性とは異なるようにされる。従って、ソース半導体材料がｎ型ドープされる場合、ドレイン半導体材料はｐ型ドープされ、逆もまた同様である。チャネル半導体材料は、真性キャリア濃度を有するように、又は、例えば１×１０^１５ｃｍ^３のキャリアなどの比較的低いドーピングを有するように構成される。このように、本発明の実施形態は、それぞれ、ｐ型ドープ領域、真性キャリア濃度又は比較的低いドーピングを有する領域、及びｎ型ドープ領域を含む３つの異なる領域を有する。３つの異なる領域は、まとめて、ＴＦＥＴを特徴付けるｐ−ｉ−ｎ構造体を構成する。本発明の実施形態においては、前述のｐ−ｉ−ｎ構造体１上に少なくとも２つのゲート電極が設けられる：すなわち、少なくともソース領域２とチャネル領域４間の界面上に少なくともソース−チャネル・ゲート電極５が設けられ、及び少なくともソース領域２とチャネル領域４間の界面上にドレイン−チャネル・ゲート電極６が設けられる。ソース−チャネル・ゲート電極５及びドレイン−チャネル・ゲート電極６は、バイアスの印加に関して独立して制御することができる。ソース−チャネル・ゲート電極５及びドレイン−チャネル・ゲート電極６に対応するそれぞれの絶縁体５”、６”も設けられる。絶縁体５”、６”は、スタック構造の形で、すなわち、対応するゲート電極５、６と、ゲート電極５、６が形成される本発明の実施形態におけるｐ−ｉ−ｎ構造体の上の領域との間に設けることができる。絶縁体５”、６”の各々は、例えばＳｉＯ_２、Ａｌ_２Ｏ_３、ＨｆＯ_２などの誘電体材料、例えばＳｉＯ_２／ＨｆＯ_２などの誘電体材料の特定の組み合わせ、又は例えばＳｉ_ｘＨ_ｙｆＯ_ｚなどの誘電体材料の合金を含むことができる。本発明の実施形態は、前述の例に限定されるものではなく、実際は、デュアルゲート電極５、６からチャネル領域４への漏れ電流を低減させる利点を与えるいずれの他の適切な誘電体材料も、本発明の実施形態に用いることができる。本発明の実施形態における絶縁体５”、６”は、同じ又は異なる誘電体材料を含むことができる。

ソース−チャネル・ゲート電極５及びドレイン−チャネル・ゲート電極６、より具体的には、そこに印加されるバイアスにより、ソース−チャネル界面５’及びドレイン−チャネル界面６’においてトンネル接合部の間に流れる、それぞれのトンネル電流を制御することができる。従って、特定の入力、すなわち、ゲート電極５、６に印加される個々のバイアスに関して、所望の出力を容易にすることができる。所望の出力は、次の２つのシナリオ：すなわち、トンネル電流が、ソース−チャネル界面５’に形成されたトンネル接合部又はドレイン−チャネル界面６’に形成されたトンネル接合部のいずれかの間に流れる、又はトンネル電流が前述のトンネル接合部の間に流れるのが実質的に阻止及び／又は抑制される、の一方に対応し得る。

本発明の実施形態を用いて、ＸＮＯＲ論理機能を実装することができる。本発明の実施形態のゲート電極５、６に印加されるバイアスを適切に選択することにより、トンネル接合部の一方を開くこと、すなわち、ソース−チャネル界面５’又はドレイン−チャネル界面６’のいずれかに形成された所望のトンネル接合部を通るトンネル電流の流れを可能にすることができる。この特定のシナリオは、ＸＮＯＲ論理において入力００又は１１が出力１をもたらす場合に対応するように利用することができる。代替的に、ゲート電極５、６に印加されるバイアスを適切に選択することにより、両方のトンネル接合部を通るトンネル電流の流れを阻止及び／又は抑制することができ、このシナリオは、ＸＮＯＲ論理において入力１０又は０１が出力０をもたらす場合に対応するように利用することができる。

トンネル電界効果トランジスタ１がオンモード及びオフモードの一方で明確に動作可能になるように、ソース−チャネル・ゲート電極５とドレイン−チャネル・ゲート電極６との間の距離７が選択される。このことは、ソース−チャネル・ゲート電極５とドレイン−チャネル・ゲート電極６との間の距離７を適切に選択し、トンネル電流の流れがオンモード動作で抑止されず、かつ、オフモード動作で抑制されない及び／又は開始されないようにすることにより容易にすることができる。ＸＮＯＲ論理機能の文脈において、例えば、本発明の実施形態のゲート電極５、６の間の距離７は、十分に小さくなるように選択することができるので、ゲート電極５、６に対応するフリンジ場（fringing field）は、００又は１１の入力に対応するトンネル電流を制限し得るポテンシャル障壁が生成されない範囲で、これらの間の領域に影響を与える。一方、１０又は０１の入力構成において、ゲート電極５、６の間の距離７は十分に大きくなるように選択されるので、これに関連するフリンジ場は、１又は０の出力が区別できない範囲まで、トンネリング確率を抑制するか又は少なくとも増大させない。異なる動作モードを容易にするために、本発明の実施形態において、好ましくは、ソース−チャネル・ゲート電極５とドレイン−チャネル・ゲート電極６との間の距離７は、１０ｎｍ−１００ｎｍの範囲になるように選択される。

図１に示されるような本発明の実施形態の特定の実装においては、ソース−チャネル・ゲート電極５及びドレイン−チャネル・ゲート電極６がラップアラウンド形状でナノワイヤの周囲に形成されるように、ナノワイヤの幾何学的形状が用いられる。この実装と関連した利点は、ゲート電極５、６の静電的制御を調整できることである。しかしながら、本発明の実施形態は、これに限定されるものではなく、他の適切な形状／幾何学的形状による実装も可能である。例えば、ＦＩＮＦＥＴの場合におけるような垂直起立二次元層を用いることができ、そこで、デュアルゲート構造部５、６を、例えば垂直側壁上など垂直層の２つの側上、又は例えば垂直側壁及び上面上など垂直層の３つの側上に付加することができる。本発明のさらに別の好ましい実施形態は、管状の幾何学的形状、すなわち、円筒形又はＵ字形の構造体を用いる実装に関し、例えばＣＮＴを用いることができる。もちろん、本発明の実施形態は、デュアルゲート構造部５、６が上に形成された平坦膜を有するように形成することもできる。

本発明の実施形態において、さらに別の構造部が設けられ、これにより、ソース−チャネル界面５’に対応するトンネル電流を、ドレイン−チャネル界面６’に対応するトンネル電流とは独立して制御することが容易になる。この点で、ソース半導体材料を、少なくともドレイン半導体材料とは異なるように選択することができる。ヘテロ構造、すなわち異なる半導体材料の異なる組み合わせを、ソース半導体材料及びドレイン半導体材料に対して用いることができる。この構造部は、同じ材料がソース、チャネル、及びドレイン半導体材料に対して用いられるシナリオと比較すると、トンネリング確率、従って、トンネル電流がさらに増大される利点を与えることができる。代替的に、本発明の実施形態は、ソース半導体材料及びチャネル半導体材料に対するヘテロ構造の使用にまで及ぶこともできる。この点で、本発明の実施形態に用いることができるソース半導体材料−ドレイン／チャネル半導体材料の組み合わせの例は、Ｓｉ−Ｇｅ、Ｓｉ−ＩｎＡｓ、ＧａＳｂ−ＩｎＡｓ、ＩｎＰ−ＩｎＡｓ又はこれらの組み合わせを含む。本発明の別の実施形態においては、ヘテロ構造をドレイン半導体材料及びチャネル半導体材料に対して用いることもできる。

本発明の代替的な実施形態において、ソース半導体材料、チャネル半導体材料、及びドレイン半導体材料を、同じになるように選択することができる。Ｓｉの他に、ソース、チャネル及びドレイン領域に対して用いることができる他の半導体材料の幾つかの例として、Ｇｅ、ＩｎＡｓ、ＧａＡｓ、ＩｎＧａＡｓ及びＩｎＳｂが挙げられる。これらの他の半導体材料の使用に関連したＳｉに優る利点は、これらがより小さい有効質量を有し、従って、より大きいトンネル電流を可能にすることである。もちろん、本発明の実施形態は、そうした他の半導体材料の使用に限定されるものではなく、実際は、Ｓｉより小さい有効質量を有するいずれの他の適切な半導体材料も代替的に用いることができる。

本発明の実施形態において、ソース半導体材料、チャネル半導体材料、及びドレイン半導体材料を、互いに異なるように選択することもできる。例えば、本発明の実施形態におけるｐ−ｉ−ｎ構造体１については、ｐ（Ｇｅ）−ｉ（Ｓｉ）−ｎ（ＩｎＡｓ）を用いることができる。従って、ソース領域２、チャネル領域４及びドレイン領域３の半導体材料の選択により、ソース−チャネル界面５’及びドレイン−チャネル界面６’において流れるそれぞれのトンネル電流を独立して操作することができる。

本発明の実施形態において、ソース半導体材料及びドレイン半導体材料のドーピング・プロファイルは、ソース−チャネル界面５’及びドレイン−チャネル界面６’において確立されたそれぞれの電界の操作を容易にするように選択される。このように、本発明の実施形態におけるトンネル電流をさらに増大及び／又は抑制し、本発明の実施形態のオンモード及びオフモードをさらに区別することができる。

図１には示されないが、本発明の実施形態は、ソース−チャネル界面５’及び／又はドレイン−チャネル界面６’に歪みを印加するように構成可能な歪みアプリケータ（strain applicator）のさらに別の構造部を含むことができる。本発明の実施形態と関連したエネルギーバンド特性に関して、歪みアプリケータ構造部は、ｎ−ｉブランチにおけるＥｃの不連続を促進し、及び／又は、ｐ−ｉブランチにおけるＥｖの不連続を達成し得ることを理解することができる。このように、これらのそれぞれのブランチの間に流れるトンネル電流を互いとは独立して操作及び／又は制御することができる。歪みアプリケータは、異なる構造部／電極として設けてもよく、又は、本発明における２つのゲート電極５、６のいずれかに統合し、かつ、その一部を形成するようにしてもよい。

図２は、本発明の実施形態によるｐ−ｉ−ｎ構造体１、及びこれに関連したエネルギーバンド図を概略的に示す。この場合、バイアスが、ソース−チャネル・ゲート電極５にも又はドレイン−チャネル・ゲート電極６のいずれにも印加されないシナリオが示される。ｐ−ｉ−ｎ構造体１のｎ−領域については、フェルミ準位Ｅ_ＦＮは、伝導バンド端Ｅ_Ｃの上方に配置され、逆に、ｐ−ｉ−ｎ構造体１のｐ−領域については、フェルミ準位Ｅ_ＦＮは、価電子バンド端Ｅ_Ｖの下方に配置される。

図３は、本発明の実施形態においてｐ型ＴＦＥＴが可能にされるシナリオを概略的に示し、これは、同じ負バイアス値をゲート電極５、６に印加することによりなされる。エネルギーバンド特性の変化は、ｐ−ｉ−ｎ構造体１のｐ−ブランチに対応するエネルギーバンドのバンド曲がり（band bending）が、ｐ−ブランチにおける充填状態からｎ−ブランチにおける空状態へと、ｎ−ｉ界面におけるトンネル接合部を介して、キャリアのトンネリング確率を増大させるように生じる。

図４は、本発明の実施形態においてｎ型ＴＦＥＴが可能にされるシナリオを概略的に示し、これは、同じ正バイアス値をゲート電極５、６に印加することによりなされる。ここで、エネルギーバンド特性の変化は、ｐ−ｉ−ｎ構造体１のｎ−ブランチに対応するエネルギーバンドのバンド曲がりが、反対方向にではなく、ｎ−ｉ界面におけるトンネル接合部を介して、キャリアのトンネリング確率を増大させるように生じる。

ここで、本発明の実施形態におけるゲート電極５、６に異なるバイアスが印加されるシナリオを概略的に示す図５を参照する。この場合、ｎ−ｉブランチに対応するゲート電極５、６への正バイアスの印加及びｐ−ｉブランチに対応するゲート電極５、６への負バイアスの印加により行われる静電ドーピングによって、ｐ−ｎ接合が、本発明の実施形態のｐ−ｉ−ｎ構造体１内に生成される。このように、本発明の実施形態のｐ−ｉ−ｎ構造体１におけるそれぞれのトンネル接合部の間の物理的接合が拡大し、従って、トンネル接合部間のキャリアのトンネリング確率は、いずれのトンネル電流も阻止及び／又は抑制される程度にまで、大幅に低減される。ｐ−ｎ接合と関連した漏れ電流及び／又はトンネル電流は、望ましくは抑制され、このことは、例えばゲート電極５、６間の距離７の選択といった適切な設計特性、及び／又は、ソース半導体材料及びドレイン半導体材料に対してヘテロ構造を使用し、チャネル半導体材料に対しては比較的大きいバンドギャップ材料を用いることによって行われる。

図６は、本発明の実施形態におけるゲート電極に異なるバイアスが印加されるさらに別のシナリオを概略的に示す。この場合、上述のｐ−ｎ接合のために、チャネル領域４内のキャリアにより１つの幅広い障壁が観察される図５とは対照的に、両方のトンネル接合部が活性化される。従って、チャネル領域４は、３つの障壁を連続して含み、３つの障壁全てを通るキャリアのトンネリングは、いずれのトンネル電流も阻止及び／又は抑制されたとして記録される程度まで、大幅に低減される。本発明の実施形態は、もちろん、チャネル領域４における３つの接合部間のどのような共鳴の低減も容易にするさらに別の構造部を含むことができる。

従って、図２乃至図６を考慮することにより理解できるように、本発明の実施形態のゲート電極５、６に印加されるバイアスを適切に選択することにより、トンネル接合部の１つを開くこと、すなわち、ｐ−ｉ界面又はｎ−ｉ界面のいずれかに形成された所望のトンネル接合部を通るトンネル電流の流れを可能にすることができる。この特定のシナリオは、ＸＮＯＲ論理において入力００又は１１が出力１をもたらす場合に対応するように利用することができる。代替的に、ゲート電極５、６に印加されるバイアスを適切に選択することにより、トンネル接合部の両方を通るトンネル電流の流れを阻止及び／又は抑制することができ、このシナリオは、ＸＮＯＲ論理において入力１０又は０１が出力０をもたらす場合に対応するように利用することができる。理解を簡単にするために、図３乃至図６の各々において、各接合部におけるトンネリング確率の大きさを矢印で示す。

図７を参照すると、プルダウン回路８と共に、デュアルゲート構造部５、６を有する前述のＴＦＥＴ１を含む本発明の実施形態を用いて、ＸＮＯＲゲートを実装できることが分かる。この特定の例においては、従来のＭＯＳＦＥＴの記号が、プルダウン・チェーンを示すために用いられる。しかしながら、代替的に、単極のｎ型及びｐ型ＦＥＴを用いてもよい。ＸＯＲゲートを実装するために、図６に示されるプルダウン・チェーンの代わりに、プルアップ・チェーンが用いられる。この場合、例えばＭＯＳＦＥＴなどの以前に提案されたデバイスに優る、本発明の実施形態と関連した利点は、電流がＴＦＥＴにおけるチャネル長に依存せず、従って、本発明の実施形態における場合と同様に、追加のゲートを付加することにより電流が低減されないことである。

本発明が単なる一例として上述されたが、本発明の範囲内で細部の修正を行うことができる。

説明、並びに、必要に応じて特許請求の範囲及び図面内に開示された各々の特徴は、独立して又は任意の適切な組み合わせで提供することができる。

１：トンネル電界効果トランジスタ
２：ソース領域
３：ドレイン領域
４：チャネル領域
５：ソース−チャネル・ゲート電極
５’：ソース−チャネル界面
６：ドレイン−チャネル・ゲート電極
６’：ドレイン−チャネル界面
５”、６”：絶縁体
７：距離
８：プルダウン回路

Claims (14)

1. トンネル電界効果トランジスタであって、
   対応するソース半導体材料を含む少なくともソース領域と、対応するドレイン半導体材料を含む少なくともドレイン領域と、対応するチャネル半導体材料を含み、かつ、前記ソース領域と前記ドレイン領域との間に配置された少なくともチャネル領域とを含み、
   少なくとも前記ソース領域と前記チャネル領域間の界面上に設けられた少なくともソース−チャネル・ゲート電極と、
   前記ソース−チャネル・ゲート電極と、少なくとも前記ソース領域と前記チャネル領域間の前記界面との間に設けられた、前記ソース−チャネル・ゲート電極に対応する少なくとも絶縁体と、
   少なくとも前記ドレイン領域と前記チャネル領域間の界面上に設けられた少なくともドレイン−チャネル・ゲート電極と、
   前記ドレイン−チャネル・ゲート電極と少なくとも前記ドレイン領域と前記チャネル領域間の前記界面との間に設けられた、前記ドレイン−チャネル・ゲート電極に対応する少なくとも絶縁体と、
   をさらに含み、
   前記ソース−チャネル・ゲート電極は、前記ソース領域と前記チャネル領域間の前記界面に形成されたトンネル接合部間に流れるトンネル電流を制御するように構成可能であり、前記ドレイン−チャネル・ゲート電極は、前記ドレイン領域と前記チャネル領域間の前記界面に形成されたトンネル接合部間に流れるトンネル電流を制御するように構成可能である、トンネル電界効果トランジスタ。
2. ＸＮＯＲ論理ゲート及びＸＯＲ論理ゲートのうちの一方を実装するように構成可能な、請求項１に記載のトンネル電界効果トランジスタ。
3. 前記ソース−チャネル・ゲート電極と前記ドレイン−チャネル・ゲート電極との間の距離は、前記トンネル電界効果トランジスタがオンモード及びオフモードのうちの一方で動作可能であるように選択される、請求項１又は請求項２に記載のトンネル電界効果トランジスタ。
4. 前記ソース−チャネル・ゲート電極と前記ドレイン−チャネル・ゲート電極との間の前記距離は、１０ｎｍ−１００ｎｍの範囲になるように選択される、請求項３に記載のトンネル電界効果トランジスタ。
5. 平坦な膜、垂直起立二次元層、ナノワイヤの幾何学的形状及び管状構成のうちの１つで実装される、前記請求項のいずれかに記載のトンネル電界効果トランジスタ。
6. 前記ソース半導体材料は、少なくとも前記ドレイン半導体材料とは異なるように選択される、前記請求項のいずれかに記載のトンネル電界効果トランジスタ。
7. 前記ソース半導体材料、前記チャネル半導体材料、及び前記ドレイン半導体材料は、同じであるように選択される、請求項１から請求項６までのいずれかに記載のトンネル電界効果トランジスタ。
8. 前記ソース半導体材料、前記チャネル半導体材料、及び前記ドレイン半導体材料は、互いに異なるように選択される、請求項１から請求項５までのいずれかに記載のトンネル電界効果トランジスタ。
9. 前記ソース半導体材料及び前記ドレイン半導体材料のそれぞれのドーピング・プロファイルは、前記ソース領域と前記チャネル領域間の前記界面、及び、前記ドレイン領域と前記チャネル領域間の前記界面において確立されるそれぞれの電界の操作を容易にするように選択される、前記請求項のいずれかに記載のトンネル電界効果トランジスタ。
10. 前記ソース領域と前記チャネル領域間の前記界面及び／又は前記ドレイン領域と前記チャネル領域間の前記界面に歪みを印加するように構成可能な歪みアプリケータをさらに含む、前記請求項のいずれかに記載のトンネル電界効果トランジスタ。
11. トンネル電界効果トランジスタを製造するための方法であって、
    対応するソース半導体材料を含む少なくともソース領域を準備するステップと、
    対応するドレイン半導体材料を含む少なくともドレイン領域を準備するステップと、
    対応するチャネル半導体材料を含み、かつ、前記ソース領域と前記ドレイン領域間に配置された少なくともチャネル領域を準備するステップと、
    を含み、
    少なくとも前記ソース領域と前記チャネル領域間の界面上に少なくともソース−チャネル・ゲート電極を設けるステップと、
    前記ソース−チャネル・ゲート電極と少なくとも前記ソース領域と前記チャネル領域間
    の前記界面との間に、前記ソース−チャネル・ゲート電極に対応する少なくとも絶縁体を設けるステップと、
    少なくとも前記ドレイン領域と前記チャネル領域間の界面上に少なくともドレイン−チャネル・ゲート電極を設けるステップと、
    前記ドレイン−チャネル・ゲート電極と少なくとも前記ドレイン領域と前記チャネル領域間の前記界面との間に、前記ドレイン−チャネル・ゲート電極に対応する少なくとも絶縁体を設けるステップと、
    をさらに含み、
    前記ソース領域と前記チャネル領域間の前記界面に形成されたトンネル接合部間に流れるトンネル電流を制御するように、前記ソース−チャネル・ゲート電極を構成するステップと、前記ドレイン領域と前記チャネル領域間の前記界面に形成されたトンネル接合部間に流れるトンネル電流を制御するように、前記ドレイン−チャネル・ゲート電極を構成するステップとを含む方法。
12. ＸＮＯＲ論理ゲート及びＸＯＲ論理ゲートのうちの一方を実装するステップをさらに含む、請求項１１に記載の方法。
13. 前記ソース−チャネル・ゲート電極と前記ドレイン−チャネル・ゲート電極との間の距離を、前記トンネル電界効果トランジスタがオンモード及びオフモードのうちの一方で動作可能であるように選択するステップをさらに含む、請求項１１又は請求項１２のいずれかに記載の方法。
14. 前記ソース−チャネル・ゲート電極と前記ドレイン−チャネル・ゲート電極との間の前記距離は、１０ｎｍ−１００ｎｍの範囲になるように選択される、請求項１３に記載の方法。

Images