CN117581480A - 逻辑门电路、锁存器及触发器 - Google Patents

逻辑门电路、锁存器及触发器 Download PDF

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侯朝昭
范人士
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Abstract

本申请提供了一种逻辑门电路、锁存器及触发器，涉及逻辑电路领域，提供一种基于NFET的逻辑门电路。该逻辑门电路包括上拉电路、下拉电路、信号输出端、至少一个信号输入端、第一电压端、第二电压端。上拉电路包括第一NFET。其中，第一NFET包括第一栅极和第二栅极，第一NFET的第一极和第一栅极连接到第一电压端，第一NFET的第二极和第二栅极连接到信号输出端连接。下拉电路中包括第二NFET；其中，下拉电路与信号输出端、至少一个信号输入端、第二电压端连接。下拉电路被配置为：根据至少一个信号输入端的电压控制第二NFET，并通过第二电压端的电压下拉信号输出端的电压。

Description

逻辑门电路、锁存器及触发器 技术领域
本申请涉及逻辑电路领域，尤其涉及一种逻辑门电路、锁存器及触发器。
背景技术
在数字电路(或者说数字逻辑电路)中，所谓“门”就是只能实现基本逻辑关系的电路。最基本的逻辑关系是与、或、非，最基本的逻辑门电路(或者说逻辑门)是与门、或门和非门。
传统的逻辑门电路主要是基于CMOS(complementary metal oxide semiconductor，互补金属氧化物半导体)技术制作的，并且在逻辑门电路中，NFET(n-channel field effect transistor，N型场效应晶体管；也可以称为电子沟道场效应晶体管)作为下拉电路(pull down network，PDN；也可以称为下拉网络电路)，PFET(p-channel field effect transistor，P型场效应晶体管；也可以称为空穴沟道场效应晶体管)作为上拉电路(pull up network，PUN；也可以称为上拉网络电路)，基于NFET和PFET的开启电压不同，逻辑门电路可以根据输入信号的不同，控制输出不同的电压信号(即逻辑“0”信号和逻辑“1”信号)。
然而采用CMOS技术制作的数字逻辑电路，受限于制作工艺条件，使其应用范围受到一定的限制。例如，针对芯片中部分数字逻辑电路的制作而言，为了降低芯片的面积，提高芯片的性能，需要采用三维单体堆叠技术(monolithic threedimension integration，M3D)将部分数字逻辑电路(如逻辑单元、存储单元等)在后道工序(backendof line，BEOL)集成，但是后道工序无法满足CMOS技术的高温(1000℃左右)需求，也即采用CMOS技术的数字逻辑电路无法通过后道工序进行集成。
发明内容
本申请实施例提供一种逻辑门电路、锁存器及触发器，提供一种基于NFET(n-channel field effect transistor，N型场效应晶体管)的逻辑门电路。
本申请提供一种逻辑门电路，包括上拉电路、下拉电路、信号输出端、至少一个信号输入端、第一电压端、第二电压端。上拉电路和下拉电路中的晶体管均采用N型场效应晶体管NFET。上拉电路包括第一NFET；其中，第一NFET包括第一栅极和第二栅极，第一NFET的第一极和第一栅极连接到第一电压端，第一NFET的第二极和第二栅极连接到信号输出端连接。下拉电路中包括第二NFET；其中，下拉电路与信号输出端、至少一个信号输入端、第二电压端连接。下拉电路被配置为：根据至少一个信号输入端的电压控制第二NFET，并通过第二电压端的电压下拉信号输出端的电压。
在本申请实施例提供的逻辑门电路的上拉电路和下拉电路中晶体管均采用NFET。其中，下拉电路中设置的至少一个NFET(即至少设置第二NFET)，能够在至少一个信号输入端的高电平电压的控制下开启，进而将第二电压端(如接地端)的低电平电压输出至信号输出端，对信号输出端的电压进行下拉，实现逻辑“0”信号的输出。上拉电路中的 第一NFET在第一电压端的高电平电压下开启，从而将第一电压端的高电平电压输出至信号输出端，对信号输出端的电压进行上拉；同时，信号输出端的高电平电压会向第一NFET的第二栅极形成正反馈，进一步打开第一NFET，从而能够迅速提高信号输出端的电位，实现逻辑“1”信号的输出。也即本申请实施例提供的逻辑门电路通过仅采用NFET即可实现逻辑“0”信号和逻辑“1”信号的输出。
在一些可能实现的方式中，上述逻辑门电路可以为非门电路，该非门电路包括一个信号输入端。第二NFET包括第一栅极；信号输入端与第二NFET的第一栅极连接；第二NFET的第一极与第二电压端连接，第二NFET的第二极与信号输出端连接。
在一些可能实现的方式中，在上述非门电路中，第二NFET还可以包括第二栅极；第二NFET的第二栅极与信号输入端或第二电压端连接。
在一些可能实现的方式中，逻辑门电路可以为或非门电路；该或非门电路包括两个信号输入端；两个信号输入端分别为第一信号输入端和第二信号输入端。第二NFET包括两个栅极，且第二NFET的两个栅极分别与第一信号输入端和第二信号输入端连接。第二NFET的第一极与第二电压端连接，第二NFET的第二极与信号输出端连接。
在一些可能实现的方式中，上述逻辑门电路可以为或非门电路；该或非门电路包括两个信号输入端；两个信号输入端分别为第一信号输入端和第二信号输入端。下拉电路中还包括第三NFET；第二NFET包括第一栅极，第三NFET包括第一栅极。第一信号输入端与第二NFET的第一栅极连接，第二信号输入端与第三NFET的第一栅极连接。第二NFET的第一极与第二电压端连接，第二NFET的第二极与信号输出端连接。第三NFET的第一极与第二电压端连接，第三NFET的第二极与信号输出端连接。
在一些可能实现的方式中，在上述或非门电路中，第二NFET还可以包括第二栅极；第二NFET的第二栅极与第一信号输入端或第二电压端连接。
在一些可能实现的方式中，在上述或非门电路中，第三NFET还可以包括第二栅极；第三NFET的第二栅极与第二信号输入端或第二电压端连接。
在一些可能实现的方式中，上述逻辑门电路可以为与非门电路；该与非门电路包括两个信号输入端；两个信号输入端分别为第一信号输入端和第二信号输入端。下拉电路中还包括第三NFET；第二NFET包括第一栅极，第三NFET包括第一栅极。第三NFET的第一极与第二电压端连接，第三NFET的第二极与所述第二NFET的第一极连接，第二NFET的第二极与信号输出端连接。第一信号输入端与第二NFET的第一栅极连接，第二信号输入端与第三NFET的第一栅极连接。
在一些可能实现的方式中，在上述与非门电路中，第二NFET还可以包括第二栅极；第二NFET的第二栅极与第一信号输入端；或者，第二NFET的第二栅极与第三NFET的第二极连接。
在一些可能实现的方式中，在上述与非门电路中，第三NFET还可以包括第二栅极；第三NFET的第二栅极与第二信号输入端或第二电压端连接。
本申请实施例还提供一种锁存器，包括一个如权前述任一种可能实现的方式中提供的非门电路，以及四个如前述任一种可能实现的方式中提供的或非门电路。四个或非门电路分别为：第一或非门电路、第二或非门电路、第三或非门电路、第四或非门。锁存器包括数据输入端、第一输出端、第二输出端、时钟信号端。非门电路的信号输入端和第一或非 门电路的第一信号输入端连接到数据输入端。非门电路的信号输出端与第二或非门电路的第二信号输入端连接。第一或非门电路的第二信号输入端与第二或非门电路的第一信号输入端连接到时钟信号端。第三或非门电路的第一信号输入端与第一或非门电路的信号输出端连接。第四或非门电路的第二信号输入端与第二或非门电路的信号输出端连接。第三或非门电路的第二信号输入端和第四或非门电路的信号输出端均连接到第二输出端。第三或非门电路的信号输出端和第四或非门电路的第一信号输入端均连接到第一输出端。
本申请实施例还提供一种锁存器，包括一个如权前述任一种可能实现的方式中提供的非门电路，以及四个如权前述任一种可能实现的方式中提供的与非门电路。四个与非门电路分别为：第一与非门电路、第二与非门电路、第三与非门电路、第四与非门电路。锁存器包括数据输入端、第一输出端、第二输出端、时钟信号端。非门电路的信号输入端和第一与非门电路的第一信号输入端连接到数据输入端。非门电路的信号输出端与第二与非门电路的第二信号输入端连接。第一与非门电路的第二信号输入端与第二与非门电路的第一信号输入端连接到时钟信号端。第三与非门电路的第一信号输入端与第一与非门电路的信号输出端连接。第四与非门电路的第二信号输入端与第二与非门电路的信号输出端连接。第三与非门电路的第二信号输入端和第四与非门电路的信号输出端连接到第二输出端。第三与非门电路的信号输出端和第四与非门电路的第一信号输入端连接到第一输出端。
本申请实施例还提供一种触发器，包括一个如权前述任一种可能实现的方式中提供的非门电路，以及八个如权前述任一种可能实现的方式中提供的或非门电路。八个或非门电路分别为：第一或非门电路、第二或非门电路、第三或非门电路、第四或非门电路、第五或非门电路、第六或非门电路、第七或非门电路、第八或非门电路。触发器包括数据输入端、第一输出端、第二输出端、第一时钟信号端、第二时钟信号端。非门电路的信号输入端和第一或非门电路的第一信号输入端均连接到数据输入端；非门电路的信号输出端与第二或非门电路的第二信号输入端连接。第一或非门电路的第二信号输入端与第二或非门电路的第一信号输入端连接到第一时钟信号端。第三或非门电路的第一信号输入端与第一或非门电路的信号输出端连接。第四或非门电路的第二信号输入端与第二或非门电路的信号输出端连接。第三或非门电路的第二信号输入端和第四或非门电路的信号输出端连接到第六或非门电路的第二信号输入端。第四或非门电路的第一信号输入端与第三或非门电路的信号输出端连接到第五或非门电路的第一信号输入端。第五或非门电路的第二信号输入端与第六或非门电路的第一信号输入端连接到第二时钟信号端。第五或非门电路的信号输出端与第七或非门电路的第一信号输入端连接。第六或非门电路的信号输出端与第八或非门电路的第二信号输入端连接。第七或非门电路的第二信号输入端与第八或非门电路的信号输出端连接到第二输出端。第八或非门电路的第一信号输入端与第七或非门电路的信号输出端连接到第一输出端。
本申请实施例还提供一种触发器，包括一个如权前述任一种可能实现的方式中提供的非门电路，以及八个如权前述任一种可能实现的方式中提供的与非门电路。八个与非门电路分别为：第一与非门电路、第二与非门电路、第三与非门电路、第四与非门电路、第五与非门电路、第六与非门电路、第七与非门电路、第八与非门电路。触发器包括数据输入端、第一输出端、第二输出端、第一时钟信号端、第二时钟信号端。非门电路的信号输入端和第一与非门电路的第一信号输入端连接到数据输入端。非门电路的信号输出端与所述 第二与非门电路的第二信号输入端连接。第一与非门电路的第二信号输入端与第二与非门电路的第一信号输入端连接到第一时钟信号端。第三与非门电路的第一信号输入端与第一与非门电路的信号输出端连接。第四与非门电路的第二信号输入端与第二与非门电路的信号输出端连接。第三与非门电路的第二信号输入端和第四与非门电路的信号输出端连接到第六与非门电路的第二信号输入端。第四与非门电路的第一信号输入端与第三与非门电路的信号输出端连接到第五与非门电路的第一信号输入端。第五与非门电路的第二信号输入端与第六与非门电路的第一信号输入端连接到第二时钟信号端。第五与非门电路的信号输出端与第七与非门电路的第一信号输入端连接。第六与非门电路的信号输出端与第八与非门电路的第二信号输入端连接。第七与非门电路的第二信号输入端与第八与非门电路的信号输出端连接到第二输出端。第八与非门电路的第一信号输入端与第七与非门电路的信号输出端连接到第一输出端。
本申请实施例还提供一种芯片，包括数字逻辑电路；该数字逻辑电路中包括如前述任一种可能实现的方式中提供的逻辑门电路。
在一些可能实现的方式中，在上述芯片中，可以设置逻辑门电路集成于后道工序，从而能够满足芯片对三维单体堆叠技术的要求，达到减小芯片的面积，降低芯片的功耗，提升芯片的性能的目的。
在一些可能实现的方式中，芯片还包括基板以及设置在基板上的第一器件层和第二器件层；第二器件层位于第一器件层背离基板的一侧；第一器件层和第二器件层电连接。第一器件层中设置有CMOS管。逻辑门电路中的NFET采用氧化物半导体场效应晶体管，且锁存器中的NFET分布在第二器件层中。
这样一来，上述芯片在制作时，可以在前道工艺通过CMOS技术先制作第一器件层，然后在后道工序进行第二器件层的制作。也就是说，采用本申请实施例提供逻辑门电路，能够实现芯片中部分数字逻辑电路与后道工序兼容，从而能够满足芯片对三维单体堆叠技术的要求。
本申请实施例还提供一种电子设备，该电子设备包括印刷线路板以及如前述任一种可能实现的方式中提供的芯片；芯片与印刷线路板电连接。
附图说明
图1为本申请实施例提供的一种逻辑门电路结构示意图；
图2为本申请实施例提供的一种非门电路结构示意图；
图3为本申请实施例提供的一种非门电路结构示意图；
图4为本申请实施例提供的一种非门电路结构示意图；
图5为本申请实施例提供的一种非门电路结构示意图；
图6为本申请实施例提供的一种非门电路的仿真图；
图7为本申请实施例提供的一种或非门电路结构示意图；
图8为本申请实施例提供的一种或非门电路结构示意图；
图9为本申请实施例提供的一种或非门电路的仿真图；
图10为本申请实施例提供的一种与非门电路结构示意图；
图11为本申请实施例提供的一种与非门电路的仿真图；
图12为本申请实施例提供的一种锁存器的结构示意图；
图13为本申请实施例提供的一种锁存器的仿真图；
图14为本申请实施例提供的一种锁存器的结构示意图；
图15为本申请实施例提供的一种锁存器的仿真图；
图16为本申请实施例提供的一种触发器的结构示意图；
图17为本申请实施例提供的一种触发器的仿真图；
图18为本申请实施例提供的一种触发器的结构示意图；
图19为本申请实施例提供的一种触发器的仿真图；
图20为本申请实施例提供的一种芯片的结构示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书实施例和权利要求书及附图中的术语“第一”、“第二”等仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。“连接”、“相连”等类似的词语，用于表达不同组件之间的互通或互相作用，可以包括直接相连或通过其他组件间接相连。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元。方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。“上”、“下”、“左”、“右”等仅用于相对于附图中的部件的方位而言的，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中的部件所放置的方位的变化而相应地发生变化。
应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。
相比于相关技术中基于CMOS技术制作数字逻辑电路，会导致数字逻辑电路的应用范围受限而言，本申请实施例提供了一种基于NFET的逻辑门电路，采用该逻辑门电路的制作并不受限于CMOS技术，进而能够进一步扩大数字逻辑电路的应用范围。
示意的，在一些可能实现的方式中，本申请实施例提供的逻辑门电路中采用的NFET可以是N型氧化物半导体(oxide semiconductor，OS)场效应晶体管，也即NFET的沟道层采用氧化物半导体材料。
本领域的技术人员可以理解的是，N型氧化物半导体场效应晶体管的制作温度相对较低，从而能够满足在数字逻辑电路在低温制作条件下的应用。
以数字逻辑电路在芯片中的应用为例，基于本申请实施例提供的逻辑门电路可以采用N型氧化物半导体场效应晶体管，这样一来，能够将芯片中的部分数字逻辑电路(如逻辑单元、存储单元等)与芯片的后道工序(BEOL)进行集成(具体可以参考下文以及图20)，从而能够减小芯片的面积，降低芯片的功耗，提升芯片的性能。
当然，根据实际的需要，在一些可能实现的方式中，在本申请实施例提供的逻辑门电路中的NFET也可以采用其他制作技术。例如，低温多晶硅(lowtemperature polycrystalline silicon，LTPS)技术，也即NFET的沟道层采用多晶硅材料。本申请对此不作限制，以下实施例均是NFET采用N型氧化物半导体场效应晶体管为例进行示意说明的。
以下对本申请实施例提供的逻辑门电路进行具体说明。
如图1所示，本申请实施例提供的逻辑门电路100中包括上拉电路01、下拉电路02、信号输出端Output、至少一个信号输入端Input、第一电压端以及第二电压端。其中，上拉电路01、下拉电路02中的晶体管均采用NFET。第一电压端可以为高电平电压端，如电源端V DD；第二电压端可以为低电平电压端，如接地端GND，但并不限制于此。
上拉电路01中包括第一NFET 10，该第一NFET 10也可以称为负载晶体管(load transistor)。第一NFET 10包括第一栅极g1、第二栅极g2、源极s和漏极d。其中，该第一NFET 10的源极s和第一栅极g1连接到第一电压端(V DD)，第一NFET 10的漏极d和第二栅极g2均连接到信号输出端Output。
可以理解的是，上述第一NFET 10为双栅结构，具有两个栅极(第一栅极和第二栅极)。其中，第一栅极g1和第一栅极g2中一个为顶栅(top gate)，另一个为背栅(back gate)。图1中仅是示意的以第一栅极g1为顶栅，第一栅极g2为背栅为例进行说明的。下文均是以第一栅极为顶栅，第二栅极为背栅为例进行说明的。
另外，在本申请中所涉及的NFET中，除栅极以外的两个极(第一极和第二极)分别为源极s和漏极d，且源极s和漏极d可以等效互换；也就是说，如果第一极为源极s，则第二极为漏极d；如果第一极为漏极d，则第二极为源极s。本申请以下实施例均是以第一极为源极s，第二极为漏极d为例进行说明的。
对于上述上拉电路01而言，在第一电压端(V DD)的高电平电压的控制下，第一NFET10开启，从而能够将第一电压端(V DD)的高电平电压输出至信号输出端Output，同时信号输出端Output的高电平电压会向第一NFET 10的第二栅极g2形成正反馈，进一步打开第一NFET 10，从而能够迅速提高信号输出端Output的电位。
另外，参考图1所示，在该逻辑门电路100中，下拉电路02中至少包括第二NFET；也就是说下拉电路02中至少一个NFET。该下拉电路02的中的NFET也可以称为驱动晶体管(drive transistor)。该下拉电路02与至少一个信号输入端Input、第二电压端(GND)、信号输出端Output连接。该下拉电路02被配置为：根据至少一个信号输入端Input的电压控制第二NFET 20，并通过第二电压端(GND)的电压下拉信号输出端Output的电压。也就是说，下拉电路02中的第二NFET 20在至少一个信号输入端Input的高电平电压控制下，能够将第二电压端(GND)的低电平电压输出至信号输出端Output。
可以理解的是，下拉电路02中在包括第二NFET 20的基础上，也可以设置有其他的NFET。下拉电路02中NFET个数以及与下拉电路02连接的信号输入端Input的个数，是根据逻辑门电路实际所实现的逻辑关系而确定的。
例如，在一些可能实现的方式中，在逻辑门电路100实现非门(inverter，即反相器)逻辑关系的情况下，下拉电路02中可以设置一个NFET(第二NFET)，下拉电路02可以连接一个信号输入端Input，具体电路设置可以参考下文的相关描述。
又例如，在一些可能实现的方式中，在逻辑门电路100实现或非门(not-or gate，NOD)逻辑关系的情况下，下拉电路02中可以设置两个NFET(第二NFET和第三NFET)或一个NFET(第二NFET)，下拉电路02可以与两个信号输入端连接，具体电路设置可以参考下文的相关描述。
再例如，在一些可能实现的方式中，在逻辑门电路100实现与非门(not-and gate，NAND)逻辑关系的情况下，下拉电路02中可以设置两个NFET(第二NFET和第三NFET)，下拉电路02可以连接两个信号输入端，具体电路设置可以参考下文的相关描述。
综上所述，在本申请实施例提供的逻辑门电路100中，上拉电路01和下拉电路02中晶体管均采用NFET。下拉电路02中设置的至少一个NFET(即至少设置第二NFET)，能够在至少一个信号输入端Input的高电平电压的控制下开启，进而将第二电压端(GND)的低电平电压输出至信号输出端Output，对信号输出端的电压进行下拉，实现逻辑“0”信号的输出。上拉电路01中的第一NFET 10在第一电压端(V DD)的高电平电压下开启，从而将第一电压端(V DD)的高电平电压输出至信号输出端Output，对信号输出端的电压进行上拉；同时，信号输出端Output的高电平电压会向第一NFET 10的第二栅极g2形成正反馈，进一步打开第一NFET 10，从而能够迅速提高信号输出端Output的电位，实现逻辑“1”信号的输出。也即本申请实施例提供的逻辑门电路100通过仅采用NFET即可实现逻辑“0”信号和逻辑“1”信号的输出。
本申请实施例提供的逻辑门电路100，可以设置上拉电路01不变(即采用第一NFET10)，而仅通过调整下拉电路02的设置，即可实现不同逻辑关系的逻辑门电路100(如非门电路、或非门电路、与非门电路)。以下通过具体实施例对逻辑门电路100分别为非门电路、或非门电路、与非门电路的情况下，下拉电路02的具体设置进行说明。
实施例一
参考图2、图3、图4、图5所示，在该实施例一中，逻辑门电路100为非门电路1。在此情况下，下拉电路02中包括一个NFET(即第二NFET 20)，且下拉电路02与一个信号输入端Input连接。
示意的，如图2所示，在一些可能实现的方式中，第二NFET 20可以为双栅结构。其中，第二NFET 20的底栅与信号输入端Input连接，第二NFET 20的顶栅和源极均连接到第二电压端(GND)，第二NFET 20的漏极与信号输出端Output连接。
示意的，如图3所示，在一些可能实现的方式中，第二NFET 20可以为双栅结构。其中，第二NFET 20的顶栅与信号输入端Input连接，第二NFET 20的底栅和源极均连接到第二电压端(GND)，第二NFET 20的漏极与信号输出端Output连接。
示意的，如图4所示，在一些可能实现的方式中，第二NFET 20可以为双栅结构。其中，第二NFET 20的顶栅和底栅均连接到信号输入端Input连接，第二NFET 20的源极与第二电压端(GND)连接，第二NFET 20的漏极与信号输出端Output连接。
示意的，如图5所示，在一些可能实现的方式中，第二NFET 20可以为单栅结构。其中，第二NFET 20的栅极与信号输入端Input连接，第二NFET 20的源极与第二电压端 (GND)连接，第二NFET 20的漏极与信号输出端Output连接。
图6是对图2中示出的非门电路1的仿真图，以下结合图6和图2对非门电路1的工作原理进行简单的说明。
参考图2和图6所示，在信号输入端Input输入的信号为高电平电压时，第二NFET 20开启，此时第二NFET 20的电阻远小于第一NFET 10的电阻，从而将第二电压端(GND)的低电平电压输出至信号输出端Output，对信号输出端Output的电压进行下拉；也即在信号输入端Input输入高电平电压时，信号输出端Output输出低电平电压(即逻辑“0”信号)。在信号输入端Input输入的信号为低电平电压时，第二NFET 20关闭，第一NFET10在第一电压端(V DD)的高电平电压的控制下开启，此时第一NFET 10的电阻远小于第二NFET 20的电阻，从而将第一电压端(V DD)的高电平电压输出至信号输出端Output，对信号输出端Output的电压进行上拉；同时，信号输出端Output的高电平电压会向第一NFET 10的第二栅极g2形成正反馈，进一步打开第一NFET 10，进而能够迅速提高信号输出端Output的电位。也即在信号输入端Input输入低电平电压时，信号输出端Output输出高电平电压(即逻辑“1”信号)。
另外，从图6可以看出，采用本申请实施例的非门电路1可以实现接近满摆幅的反相输出。
实施例二
参考图7所示，在该实施例二中，逻辑门电路100为或非门电路2。在此情况下，下拉电路02与两个信号输入端(第一信号输入端InputA和第二信号输入端InputB)连接。在该或非门电路2中，如图7所示，下拉电路02中可以设置一个NFET(即第二NFET 20)；如图8所示，下拉电路02中也可以设置两个NFET(第二NFET 20和第三NFET 30)。
示意的，如图7所示，在一些可能实现的方式中，第二NFET 20可以为双栅结构。。第二NFET 20的源极与第二电压端(GND)连接，第二NFET 20的漏极与信号输出端Output连接。第二NFET 20的两个栅极中，一个与第一信号输入端InputA，另一个与第二信号输入端InputB连接。例如，在一些实施例中，可以是第二NFET 20的顶栅与第一信号输入端InputA连接，第二NFET 20的背栅与第二信号输入端InputB连接(如图7)。又例如，在一些实施例中，还可以是第二NFET 20的顶栅与第二信号输入端InputB连接，第二NFET 20的背栅与第一信号输入端InputA连接。
示意的，如图8所示，在一些可能实现的方式中，下拉电路02中可以设置两个NFET(第二NFET 20和第三NFET 30)。第二NFET 20和第三NFET 30并联设置在第二电压端(GND)和信号输出端Output之间；也即第二NFET 20的源极与第二电压端(GND)连接，第二NFET 20的漏极与信号输出端Output连接。第三NFET 30的源极与第二电压端(GND)连接，第三NFET 30的漏极与信号输出端Output连接。
对于上述第二NFET 20、第三NFET 30的栅极设置方式而言，可以与实施例一中第二NFET 20的设置类似，第二NFET 20、第三NFET 30可以为双栅结构，也可以为单栅结构，具体连接方式可以如下：
例如，在一些可能实现的方式中，在第二NFET 20和第三NFET 30为双栅结构的情况下，如图8所示，第二NFET 20的背栅与第一信号输入端InputA，第二NFET 20的顶栅与第二电压端(GND)连接；第三NFET 30的背栅与第二信号输入端InputB连接，第 三NFET 30的顶栅与第二电压端(GND)。
又例如，在另一些可能实现的方式中，可以将图8中第二NFET 20、第三NFET 30的顶栅和背栅的连接关系互换(可参考图3中20的栅极设置方式)；即第二NFET 20的顶栅与第一信号输入端InputA连接，第二NFET 20的背栅与第二电压端(GND)；第三NFET 30的顶栅与第二信号输入端InputB，第三NFET 30的背栅与第二电压端(GND)连接。
再例如，在一些可能实现的方式中，在第二NFET 20和第三NFET 30为双栅结构的情况下，可参考图4中第二NFET 20的栅极设置方式，在该或非门电路2中可以设置第二NFET 20的顶栅和背栅均与第一信号输入端InputA连接；第三NFET 30的顶栅和背栅均与第二信号输入端InputB。
再例如，在一些可能实现的方式中，在第二NFET 20和第三NFET 30为单栅结构的情况下，可参考图5中第二NFET 20的栅极设置方式，在该或非门电路2中可以设置第一信号输入端InputA与第二NFET 20的栅极连接，第二信号输入端InputB与第三NFET 30的栅极连接。
当然，上述均是与第二NFET 20和第三NFET 30的同时采用双栅结构或同时采用单栅结构，且两者的连接方式一致为例进行说明的，但本申请并不限制于此，在一些实施例中，在该或非门电路2中第二NFET 20和第三NFET 30的设置结构也可以不同，例如，一个可以为双栅结构，另一个可以为单栅结构，具体连接方式可以参考上文描述，此处不再赘述。
图9是对图7中示出的或非门电路2的仿真图，以下结合图9和图7对非门电路2的工作原理进行简单的说明。
参考图7和图9所示，在第一信号输入端InputA和第二信号输入端InputB均为低电平电压时，第二NFET 20关闭，第一NFET 10在第一电压端(V DD)的高电平电压的控制下开启，此时第一NFET 10的电阻远小于第二NFET 20的电阻，从而将第一电压端(V DD)的高电平电压输出至信号输出端Output，对信号输出端Output的电压进行上拉；同时，信号输出端Output的高电平电压会向第一NFET 10的第二栅极g2形成正反馈，进一步打开第一NFET 10，从而能够迅速提高信号输出端Output的电位。也即在第一信号输入端InputA和第二信号输入端InputB均输入低电平电压时，信号输出端Output输出高电平电压(即逻辑“1”信号)。在第一信号输入端InputA和第二信号输入端InputB中至少一个输入高电平电压时，第二NFET 20开启，此时第二NFET 20的电阻远小于第一NFET 10的电阻，从而将第二电压端(GND)的低电平电压输出至信号输出端Output，对信号输出端Output的电压进行下拉；也即在第一信号输入端InputA和第二信号输入端InputB中的至少一个输入高电平电压时，信号输出端Output输出低电平电压(即逻辑“0”信号)。
相比于采用CMOS技术的或非门电路需要4个晶体管而言，本实施例二提供的或非门电路仅需要2个NFET或3个NFET，即可实现或非门电路的逻辑功能，也即本实施例二提供的或非门电路能够减少晶体管的数量，进而能够减小器件(如芯片)的面积。
实施例三
参考图10所示，在该实施例三中，逻辑门电路100为与非门电路3。在此情况下，下拉电路02与两个信号输入端(第一信号输入端InputA和第二信号输入端InputB)连接。 下拉电路02中设置有两个NFET(第二NFET 20和第三NFET 30)。第三NFET 30的源极与第二电压端(GND)连接，第三NFET 30的漏极与第二NFET 20的源极连接；第二NFET 20的漏极与信号输出端Output连接。也即第二NFET 20和第三NFET 30串联设置在第二电压端(GND)和信号输出端Output之间。
对于上述第二NFET 20和第三NFET 30的栅极设置方式以及连接方式而言，可以与实施例一中第二NFET 20的设置类似，在该与非门电路3中，第二NFET 20和第三NFET30可以为双栅结构，也可以为单栅结构，具体连接方式可以如下：
例如，在一些可能实现的方式中，如图10所示，在该与非门电路3中，第二NFET 20和第三NFET 30可以为双栅结构，第二NFET 20的顶栅和背栅均与第一信号输入端InputA连接；第三NFET 30的顶栅和背栅均与第二信号输入端InputB。
又例如，在一些可能实现的方式中，可参考图2中第二NFET的20的栅极设置方式，在该与非门电路3中，在该与非门电路3中，第二NFET 20和第三NFET 30可以为双栅结构，第二NFET 20的背栅与第一信号输入端InputA，第二NFET 20的顶栅与第三NFET30的漏极连接；第三NFET 30的背栅与第二信号输入端InputB连接，第三NFET 30的顶栅和源极均连接到第二电压端(GND)。
再例如，在另一些可能实现的方式中，可参考图3中第二NFET的20的栅极设置方式，在该与非门电路3中，第二NFET 20和第三NFET 30为双栅结构，第二NFET 20的顶栅与第一信号输入端InputA连接，第二NFET 20的背栅与第三NFET 30的漏极连接；第三NFET 30的顶栅与第二信号输入端InputB，第三NFET 30的背栅和源极均连接到第二电压端(GND)。
再例如，在一些可能实现的方式中，可参考图5中第二NFET 20的栅极设置方式，在该与非门电路3中，第二NFET 20和第三NFET 30可以为单栅结构，第一信号输入端InputA与第二NFET 20的栅极连接，第二信号输入端InputB与第三NFET 30的栅极连接。
图11是对图10中示出的与非门电路3的仿真图，以下结合图11和图10对与非门电路3的工作原理进行简单的说明。
参考图10和图11所示，在第一信号输入端InputA和第二信号输入端InputB均为高电平电压时，第二NFET 20和第三NFET 30开启，此时下拉电路的电阻远小于上拉电路的电阻，从而将第二电压端(GND)的低电平电压输出至信号输出端Output，以对信号输出端Output的电压进行下拉；也即在第一信号输入端InputA和第二信号输入端InputB均输入高电平电压时，信号输出端Output输出低电平电压(即逻辑“0”信号)。在第一信号输入端InputA和第二信号输入端InputB中至少一个输入低电平电压时，第二NFET 20和第三NFET 30中的至少一个关闭；第一NFET 10在第一电压端(V DD)的高电平电压的控制下开启，此时上拉电路的电阻远小于下拉电路的电阻，从而将第一电压端(V DD)的高电平电压输出至信号输出端Output，以对信号输出端Output的电压进行上拉；同时，信号输出端Output的高电平电压会向第一NFET 10的第二栅极g2形成正反馈，进一步打开第一NFET 10，从而能够迅速提高信号输出端Output的电位。也即在第一信号输入端InputA和第二信号输入端InputB中至少一个输入低电平电压时，信号输出端Output输出高电平电压(即逻辑“1”信号)。
另外，基于前述实施例提供的非门电路1、或非门电路2、与非门电路3，还可以组 合形成数字逻辑电路中的逻辑功能电路(或器件)，如锁存器、触发器等，但本申请并不限制于此。
示意的，基于前述实施例提供的非门电路1、或非门电路2、与非门电路3，本申请实施例提供两种不同的锁存器(lacth)以及两种不同的触发器(flip-flop，FF)。以下分别对两种不同的锁存器(锁存器一、锁存器二)以及两种不同的触发器(触发器一、触发器二)的具体电路设置进行说明。
锁存器一
基于前述实施例一提供的非门电路1以及实施例二提供的或非门电路2，本申请提供一种锁存器一。
如图12所示，该锁存器一L1中可以包括1个非门电路1和4个或非门电路2。4个或非门电路2分别为：第一或非门电路2_1、第二或非门电路2_2、第三或非门电路2_3、第四或非门电路2_4。其中，4个或非门电路(2_1、2_2、2_3、2_4)的具体电路可以完全相同，也可以不完全相同，本申请对此不作限制。
以下对该锁存器一L1中的1个非门电路1与4个或非门电路(2_1、2_2、2_3、2_4)的具体连接方式进行说明。
如图12所示，该锁存器一L1包括数据输入端D、第一输出端Q、第二输出端P、时钟信号端 非门电路1的信号输入端和第一或非门电路2_1的第一信号输入端InputA连接到数据输入端D。非门电路1的信号输出端与第二或非门电路2_2的第二信号输入端InputB连接。第一或非门电路2_1的第二信号输入端InputB与第二或非门电路2_2的第一信号输入端InputA连接到时钟信号端 第三或非门电路2_3的第一信号输入端InputA与第一或非门电路2_1的信号输出端连接。第三或非门电路2_3的第二信号输入端InputB和第四或非门电路2_4的信号输出端均连接到第二输出端P。第三或非门电路2_3的信号输出端和第四或非门电路2_4的第一信号输入端InputA均连接到第一输出端Q。第四或非门电路2_4的第二信号输入端InputB与第二或非门电路2_2的信号输出端连接。
示意的，以锁存器一L1中的非门电路1采用图2中示出的非门电路结构，4个或非门电路(2_1、2_2、2_3、2_4)均采用图7中示出的或非门电路结构为例，图13是对该锁存器一L1的仿真图，真值表1为该锁存器一L1的真值表。真值表1中S和S’的电位分别对应图7中S端和S’端的电位。真值表1中的CLK信号为时钟信号端 的输入信号的反相信号。
参考图12、图13以及真值表1所示，可以看出，只有在CLK信号为高电平电位(即CLK＝1， )时，数据输入端D的输入信号(对应图13中InputD)才能通过该锁存器一L1传到第一输出端Q(对应图13中的OutputQ)；在CLK信号为低电平电位(即CLK＝0， )时，该锁存器一L1保持原有的状态(即PRE)，数据输入端D的输入信号无法改变第一输出端Q的输出。其中，第二输出端P的输出信号(对应图13中的OutputP)与第一输出端Q的输出信号为一组反相信号。
真值表1
锁存器二
基于前述实施例一提供的非门电路1以及实施例三提供的与非门电路3，本申请还提供一种锁存器二。
如图14所示，该锁存器二L2中可以包括1个非门电路1，以及4个与非门电路3。四个与非门电路3分别为：第一与非门电路3_1、第二与非门电路3_2、第三与非门电路3_3、第四与非门电路3_4。其中，四个与非门电路(3_1、3_2、3_3、3_4)的具体电路可以完全相同，也可以不完全相同，本申请对此不作限制。
以下对该锁存器二L2中的1个非门电路1与4个与非门电路(3_1、3_2、3_3、3_4)的具体连接方式进行说明。
如图14所示，该锁存器二L2包括数据输入端D、第一输出端Q、第二输出端P、时钟信号端CLK。非门电路1的信号输入端和第一与非门电路3_1的第一信号输入端InputA均连接到数据输入端D；非门电路1的信号输出端与第二与非门电路3_2的第二信号输入端InputB连接。第一与非门电路3_1的第二信号输入端InputB与第二与非门电路3_2的第一信号输入端InputA均连接到时钟信号端CLK。第三与非门电路3_3的第一信号输入端InputA与第一与非门电路3_1的信号输出端连接。第三与非门电路3_3的第二信号输入端InputB和第四与非门电路3_4的信号输出端均连接到第二输出端P。第三与非门电路3_3的信号输出端和第四与非门电路3_4的第一信号输入端InputA均连接到第一输出端Q。第四与非门电路3_4的第二信号输入端InputB与第二与非门电路3_2的信号输出端连接
示意的，以锁存器二L2中的非门电路1采用图2中示出的非门电路结构，4个与非门电路(3_1、3_2、3_3、3_4)均采用图10中示出的与非门电路结构为例，图15是对该锁存器二L2的仿真图，真值表2为该锁存器二L2的真值表；真值表2中S和S’的电位分别对应图14中S端和S’端的电位。
真值表2
参考图14、图15以及真值表2所示，可以看出，只有在时钟信号端CLK输入的时钟信号为高电平电位(即CLK＝1)时，数据输入端D的输入信号(对应图15中InputD)才能通过该锁存器二L2输出到第一输出端Q(对应图15中OutputQ)；在时钟信号端 CLK输入的时钟信号为低电平电位(即CLK＝0)时，该锁存器二L0保持原有的状态(即PRE)，数据输入端D的输入信号无法改变第一输出端Q的输出。其中，第二输出端P的输出信号(对应图13中的OutputP)与第一输出端Q的输出信号为一组反相信号。
触发器一
基于前述实施例一提供的非门电路1以及实施例二提供的或非门电路2，本申请提供一种触发器一。
如图16所示，该触发器一F1中可以包括1个非门电路1和8个或非门电路2。8个或非门电路2分别为：第一或非门电路2_1、第二或非门电路2_2、第三或非门电路2_3、第四或非门电路2_4、第五或非门电路2_5、第六或非门电路2_6、第七或非门电路2_7、第八或非门电路2_8。其中，8个或非门电路(2_1、2_2、2_3、2_4、2_5、2_6、2_7、2_8)具体电路可以完全相同，也可以不完全相同，本申请对此不作限制。
以下对该触发器一F1中的1个非门电路1与8个或非门电路(2_1、2_2、2_3、2_4、2_5、2_6、2_7、2_8)的具体连接方式进行说明。
如图16所示，该触发器一F1包括数据输入端D、第一输出端Q、第二输出端P、第一时钟信号端CLK1、第二时钟信号端CLK2。非门电路1的信号输入端和第一或非门电路2_1的第一信号输入端InputA均连接到数据输入端D。非门电路1的信号输出端与第二或非门电路2_2的第二信号输入端InputB连接。第一或非门电路2_1的第二信号输入端InputB与第二或非门电路2_2的第一信号输入端InputA均连接到第一时钟信号端CLK1。第三或非门电路2_3的第一信号输入端InputA与第一或非门电路2_1的信号输出端连接。第四或非门电路2_4的第二信号输入端InputB与第二或非门电路2_2的信号输出端连接。第三或非门电路2_3的第二信号输入端InputB和第四或非门电路2_4的信号输出端均连接到第六或非门电路2_6的第二信号输入端InputB。第四或非门电路2_4的第一信号输入端InputA与第三或非门电路2_3的信号输出端均连接到第五或非门电路2_5的第一信号输入端InputA。第五或非门电路2_5的第二信号输入端InputB与第六或非门电路2_6的第一信号输入端InputA均连接到第二时钟信号端CLK2。第五或非门电路2_5的信号输出端与第七或非门电路2_7的第一信号输入端InputA连接。第六或非门电路2_6的信号输出端与第八或非门电路2_8的第二信号输入端InputB连接。第七或非门电路2_7的第二信号输入端InputB与第八或非门电路2_8的信号输出端均连接到第二输出端P。第八或非门电路2_8的第一信号输入端InputA与第七或非门电路2_7的信号输出端均连接到第一输出端Q。
参考图16所示，在该触发器一F1中，非门电路1和第一与非门电路3_1、第二与非门电路3_2、第三与非门电路3_3、第四与非门电路3_4形成主锁存器ML(master latch)，第五或非门电路2_5、第六或非门电路2_6、第七或非门电路2_7、第八或非门电路2_8形成副锁存器SL(slave latch)。
示意的，以触发器一F1中的非门电路1采用图2中示出的非门电路结构，8个或非门电路均采用图7中示出的或非门电路结构为例，图17是对该触发器一F1的仿真图。第一时钟信号端CLK1和第二时钟信号端CLK2接收的时钟信号为一组反相时钟信号，可以将图17中的CLK信号对应输入第二时钟信号端CLK2，将CLK信号的反相信号(即 信号)输入至第一时钟信号端CLK1。示意的，可以采用反相器(如前述实施例一中的非门 电路)将CLK信号进行反相后得到 信号。
参考图16和图17所示，可以看出，当第二时钟信号端CLK2输入的时钟信号为高电平电位(即CLK＝1， )时，数据输入端D的输入信号(对应图17中的InputD)通过主锁存器ML传到S端。但由于CLK＝1，此时副锁存器SL的输出状态与S端的输出无关，处于保持状态。当第二时钟信号端CLK2输入的时钟信号为低电平电位(即CLK＝0， )时，此时主锁存器ML的输出到S端的信号与数据输入端D的输入信号无关，S端的输出保持不变并通过副锁存器SL输出到第一输出端Q(对应图17中的OutputQ)。在此情况下，只有在第二时钟信号端CLK2输入的时钟信号信号从高电位转变成低电位时(即negative CLK edge，也即时钟信号的下降沿)，数据输入端D的输入信号才能输出到第一输出端Q，也即触发器实现了下降沿触发(即negative-edge-triggered FF)。第二输出端P的输出信号(对应图17中的OutputP)与第一输出端Q的输出信号为一组反相信号。
当然，在另一些可能实现的方式中，可以调换第一时钟信号端CLK1和第二时钟信号端CLK2的输入的时钟信号，也即，第一时钟信号端CLK1输入图17中的CLK信号，而第二时钟信号端CLK2的输入图17中CLK信号的反相信号(即 信号)，在此情况下，该触发器能够实现上升沿触发(即positive-edge-triggered FF)，也即只有在时钟信号从低电位转变成高电位时，数据输入端D的输入信号才能输出到第一输出端Q。
也就是说，上述触发器一F1可以实现下降沿触发，也可以实现上升沿触发。
触发器二
基于前述实施例一提供的非门电路1以及实施例三提供的与非门电路3，本申请提供一种触发器二。
如图18所示，该触发器二F2中可以包括1个非门电路1和8个与非门电路3。8个与非门电路3分别为：第一与非门电路3_1、第二与非门电路3_2、第三与非门电路3_3、第四与非门电路3_4、第五与非门电路3_5、第六与非门电路3_6、第七与非门电路3_7、第八与非门电路3_8。其中，8个与非门电路(3_1、3_2、3_3、3_4、3_5、3_6、3_7、3_8)具体电路可以完全相同，也可以不完全相同，本申请对此不作限制。
以下对该触发器二F2中的1个非门电路1与8个与非门电路(3_1、3_2、3_3、3_4、3_5、3_6、3_7、3_8)的具体连接方式进行说明。
如图18所示，该触发器二F2包括数据输入端D、第一输出端P、第二输出端Q、第一时钟信号端CLK1、第二时钟信号端CLK2。非门电路1的信号输入端和第一与非门电路3_1的第一信号输入端InputA均连接到数据输入端D。非门电路1的信号输出端与第二与非门电路3_1的第二信号输入端InputB连接。第一与非门电路3_1的第二信号输入端InputB与第二与非门电路3_2的第一信号输入端InputA均连接到第一时钟信号端CLK1。第三与非门电路3_3的第一信号输入端InputA与第一与非门电路3_1的信号输出端Onput连接。第四与非门电路3_4的第二信号输入端InputB与第二与非门电路3_2的信号输出端连接。第三与非门电路3_3的第二信号输入端InputB和第四与非门电路3_4的信号输出端均连接到第六与非门电路3_6的第二信号输入端InputB。第四与非门电路3_4的第一信号输入端InputA与第三与非门电路3_3的信号输出端均连接到第五与非门电路3_5的第一信号输入端InputA。第五与非门电路3_5的第二信号输入端InputB与第六与非门电 路3_6的第一信号输入端InputA均连接到第二时钟信号端CLK2。第五与非门电路3_5的信号输出端与第七与非门电路3_7的第一信号输入端InputA连接。第六与非门电路3_6的信号输出端与第八与非门电路3_8的第二信号输入端InputB连接。第七与非门电路3_7的第二信号输入端InputB与第八与非门电路3_8的信号输出端均连接到第二输出端P。第八与非门电路3_8的第一信号输入端InputA与第七与非门电路3_7的信号输出端均连接到第一输出端Q。
参考图18所示，在该触发器二F2中，非门电路1和第一与非门电路3_1、第二与非门电路3_2、第三与非门电路3_3、第四与非门电路3_4形成主锁存器ML(master latch)，第五与非门电路3_5、第六与非门电路3_6、第七与非门电路3_7、第八与非门电路3_8形成副锁存器SL(slave latch)。
示意的，以触发器二F2中的非门电路1采用图2中示出的非门电路结构，8个与非门电路均采用图10中示出的与非门电路结构为例，图19是对该触发器二F2的仿真图。第一时钟信号端CLK1和第二时钟信号端CLK2接收的时钟信号为一组反相时钟信号，图19中的CLK信号对应输入第一时钟信号端CLK1，将CLK信号的反相信号(即 信号)输入至第二时钟信号端CLK2。示意的，可以采用反相器(如前述实施例一中的非门电路)将CLK信号进行反相后得到 信号。
参考图18和图19所示，当第一时钟信号端CLK1输入的时钟信号为高电平电位(即CLK＝1， )时，数据输入端D的输入信号(对应图19中InputD)通过主锁存器ML传到S端。但由于CLK＝1，此时副锁存器SL的输出状态与S端的输出无关，处于保持状态。当第一时钟信号端CLK1输入的时钟信号为低电平电位(即CLK＝0， )时，此时主锁存器ML传到S端的信号与数据输入端D的输入信号无关，S端的输出保持不变并通过副锁存器SL输出到第一输出端Q(对应图19中的OutputQ)。因此，只有在第一时钟信号端CLK1输入的时钟信号从高电位转变成低电位时(即negative CLK edge，也即时钟信号的下降沿)，数据输入端D的输入信号才能输出到第一输出端Q；也即触发器实现下降沿触发(即negative-edge-triggered FF)。第二输出端P的输出信号(对应图19中的OutputP)与第一输出端Q的输出信号为一组反相信号。
当然，在另一些可能实现的方式中，可以调换第一时钟信号端CLK1和第二时钟信号端CLK2的输入的时钟信号，也即第二时钟信号端CLK2输入图19中的CLK信号，而第一时钟信号端CLK1的输入图19中的CLK信号的反相信号(即 信号)，在此情况下，触发器可以实现上升沿触发(即positive-edge-triggered FF)，也即只有在时钟信号从低电位转变成高电位时，数据输入端D的输入信号才能输出到第一输出端Q。
也就是说，上述触发器二F2可以实现下降沿触发，也可以实现上升沿触发。
另外，本申请实施例还提供一种数字逻辑电路，该数字逻辑电路中够可以包括如前述任一种可能实现的方式中提供的逻辑门电路。示意的，该数字逻辑电路可以包括前述实施例提供的非门电路、或非门电路、与非门电路中的一种或多种。
本申请实施例还提供一种芯片，该芯片中的数字逻辑电路可以包括前述的逻辑门电路(如触发器、锁存器等)。
在一些可能实现的方式中，可以设置逻辑门电路集成于芯片的后道工序，从而能够满足芯片对三维单体堆叠技术的要求，达到减小芯片的面积，降低芯片的功耗，提升芯片的 性能的目的。
示意的，在一些可能实现的方式中，如图20所示，本申请实施例提供的芯片可以包括基板200，以及设置在基板200上的第一器件层201和第二器件层202。其中，第二器件层202位于第一器件层201远离基板200的一侧，并且第一器件层201和第二器件层202电连接。示意的，第一器件层201和第二器件层202可以通过金属微通孔进行电连接。
第一器件层201中设置有CMOS管(互补金属氧化物半导体场效应晶体管)，第二器件层202中设置有前述基于NFET的逻辑门电路。示意的，在一些可能实现的方式中，该逻辑门电路中的NFET均采用N型氧化物半导体(oxide semiconductor，OS)场效应晶体管，也即NFET的沟道层采用氧化物半导体材料；在一些可能实现的方式中，该逻辑门电路中的NFET可以低温多晶硅(LTPS)技术制作，也即NFET的沟道层采用多晶硅材料；本申请对此不作限制，实际中可以根据需要进行设置。当然，可以理解的是，相比于LTPS技术，采用N型氧化物半导体(oxide semiconductor，OS)场效应晶体管具有工艺简单，成本低的优势。
这样一来，上述芯片在制作时，可以在前道工艺(front end of line，FEOL)通过CMOS技术先制作第一器件层201，然后在后道工序(BEOL)进行第二器件层202的制作。也就是说，采用本申请实施例提供逻辑门电路，能够实现芯片中部分数字逻辑电路与后道工序兼容，从而能够满足芯片对三维单体堆叠技术的要求。
示意的，在一些数字逻辑芯片中，触发器占据了数字逻辑芯片大约40％的面积，因此采用本申请的设置方式，将触发器设置在第二器件层202中，可以大幅减小芯片的面积。
另外，本申请实施例还提供一种电子设备，该电子设备包括印刷线路板(printed circuit board，PCB)以及如前述的芯片；芯片与PCB电连接。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (17)

  1. 一种逻辑门电路，其特征在于，包括上拉电路、下拉电路、信号输出端、至少一个信号输入端、第一电压端、第二电压端；
    所述上拉电路和所述下拉电路中的晶体管均采用N型场效应晶体管NFET；
    所述上拉电路包括第一NFET；其中，所述第一NFET包括第一栅极和第二栅极，所述第一NFET的第一极和所述第一栅极连接到所述第一电压端，所述第一NFET的第二极和所述第二栅极连接到所述信号输出端连接；
    所述下拉电路中包括第二NFET；其中，所述下拉电路与所述信号输出端、所述至少一个信号输入端、所述第二电压端连接；
    所述下拉电路被配置为：根据所述至少一个信号输入端的电压控制所述第二NFET，并通过所述第二电压端的电压下拉所述信号输出端的电压。
  2. 根据权利要求1所述的逻辑门电路，其特征在于，
    所述逻辑门电路为非门电路；所述非门电路包括一个信号输入端；
    所述第二NFET包括第一栅极；
    所述信号输入端与所述第二NFET的第一栅极连接；
    所述第二NFET的第一极与所述第二电压端连接，所述第二NFET的第二极与所述信号输出端连接。
  3. 根据权利要求2所述的逻辑门电路，其特征在于，
    所述第二NFET还包括第二栅极；
    所述第二NFET的第二栅极与所述信号输入端或所述第二电压端连接。
  4. 根据权利要求1所述的逻辑门电路，其特征在于，
    所述逻辑门电路为或非门电路；
    所述或非门电路包括两个信号输入端；所述两个信号输入端分别为第一信号输入端和第二信号输入端；
    所述第二NFET包括两个栅极，且所述第二NFET的两个栅极分别与所述第一信号输入端和所述第二信号输入端连接；
    所述第二NFET的第一极与所述第二电压端连接，所述第二NFET的第二极与所述信号输出端连接。
  5. 根据权利要求1所述的逻辑门电路，其特征在于，
    所述逻辑门电路为或非门电路；所述或非门电路包括两个信号输入端；所述两个信号输入端分别为第一信号输入端和第二信号输入端；
    所述下拉电路中还包括第三NFET；所述第二NFET包括第一栅极，所述第三NFET包括第一栅极；
    所述第一信号输入端与所述第二NFET的第一栅极连接，所述第二信号输入端与所述第三NFET的第一栅极连接；
    所述第二NFET的第一极与所述第二电压端连接，所述第二NFET的第二极与所述信号输出端连接；
    所述第三NFET的第一极与所述第二电压端连接，所述第三NFET的第二极与所述信 号输出端连接。
  6. 根据权利要求5所述的逻辑门电路，其特征在于，
    所述第二NFET还包括第二栅极；
    所述第二NFET的第二栅极与所述第一信号输入端或所述第二电压端连接。
  7. 根据权利要求5或6所述的逻辑门电路，其特征在于，
    所述第三NFET还包括第二栅极；
    所述第三NFET的第二栅极与所述第二信号输入端或所述第二电压端连接。
  8. 根据权利要求1所述的逻辑门电路，其特征在于，
    所述逻辑门电路为与非门电路；所述与非门电路包括两个信号输入端；所述两个信号输入端分别为第一信号输入端和第二信号输入端；
    所述下拉电路中还包括第三NFET；所述第二NFET包括第一栅极，所述第三NFET包括第一栅极；
    所述第三NFET的第一极与所述第二电压端连接，所述第三NFET的第二极与所述第二NFET的第一极连接，所述第二NFET的第二极与所述信号输出端连接；
    所述第一信号输入端与所述第二NFET的第一栅极连接，所述第二信号输入端与所述第三NFET的第一栅极连接。
  9. 根据权利要求8所述的逻辑门电路，其特征在于，
    所述第二NFET还包括第二栅极；
    所述第二NFET的第二栅极与所述第一信号输入端；或者，所述第二NFET的第二栅极与所述第三NFET的第二极连接。
  10. 根据权利要求8或9所述的逻辑门电路，其特征在于，
    所述第三NFET还包括第二栅极；
    所述第三NFET的第二栅极与所述第二信号输入端或所述第二电压端连接。
  11. 一种锁存器，其特征在于，包括一个如权利要求2或3所述的非门电路，以及四个如权利要求4-7任一项所述的或非门电路；
    四个所述或非门电路分别为：第一或非门电路、第二或非门电路、第三或非门电路、第四或非门电路；
    所述锁存器包括数据输入端、第一输出端、第二输出端、时钟信号端；
    所述非门电路的信号输入端和所述第一或非门电路的第一信号输入端连接到所述数据输入端；所述非门电路的信号输出端与所述第二或非门电路的第二信号输入端连接；
    所述第一或非门电路的第二信号输入端与所述第二或非门电路的第一信号输入端连接到所述时钟信号端；
    所述第三或非门电路的第一信号输入端与所述第一或非门电路的信号输出端连接；所述第四或非门电路的第二信号输入端与所述第二或非门电路的信号输出端连接；所述第三或非门电路的第二信号输入端和所述第四或非门电路的信号输出端均连接到所述第二输出端；所述第三或非门电路的信号输出端和所述第四或非门电路的第一信号输入端均连接到所述第一输出端。
  12. 一种锁存器，其特征在于，包括一个如权利要求2或3所述的非门电路，以及四个如权利要求8-10任一项所述的与非门电路；
    四个所述与非门电路分别为：第一与非门电路、第二与非门电路、第三与非门电路、第四与非门电路；
    所述锁存器包括数据输入端、第一输出端、第二输出端、时钟信号端；
    所述非门电路的信号输入端和所述第一与非门电路的第一信号输入端均连接到所述数据输入端；所述非门电路的信号输出端与所述第二与非门电路的第二信号输入端连接；
    所述第一与非门电路的第二信号输入端与所述第二与非门电路的第一信号输入端连接到所述时钟信号端；
    所述第三与非门电路的第一信号输入端与所述第一与非门电路的信号输出端连接；所述第四与非门电路的第二信号输入端与所述第二与非门电路的信号输出端连接；所述第三与非门电路的第二信号输入端和所述第四与非门电路的信号输出端均连接到所述第二输出端；所述第三与非门电路的信号输出端和所述第四与非门电路的第一信号输入端均连接到所述第一输出端。
  13. 一种触发器，其特征在于，包括一个如权利要求2或3所述的非门电路，以及八个如权利要求4-7任一项所述的或非门电路；
    八个所述或非门电路分别为：第一或非门电路、第二或非门电路、第三或非门电路、第四或非门电路、第五或非门电路、第六或非门电路、第七或非门电路、第八或非门电路；
    所述触发器包括数据输入端、第一输出端、第二输出端、第一时钟信号端、第二时钟信号端；
    所述非门电路的信号输入端和所述第一或非门电路的第一信号输入端均连接到所述数据输入端；所述非门电路的信号输出端与所述第二或非门电路的第二信号输入端连接；
    所述第一或非门电路的第二信号输入端与所述第二或非门电路的第一信号输入端连接到所述第一时钟信号端；
    所述第三或非门电路的第一信号输入端与所述第一或非门电路的信号输出端连接；
    所述第四或非门电路的第二信号输入端与所述第二或非门电路的信号输出端连接；
    所述第三或非门电路的第二信号输入端和所述第四或非门电路的信号输出端连接到所述第六或非门电路的第二信号输入端；
    所述第四或非门电路的第一信号输入端与所述第三或非门电路的信号输出端连接到所述第五或非门电路的第一信号输入端；
    所述第五或非门电路的第二信号输入端与所述第六或非门电路的第一信号输入端连接到所述第二时钟信号端；
    所述第五或非门电路的信号输出端与所述第七或非门电路的第一信号输入端连接；
    所述第六或非门电路的信号输出端与所述第八或非门电路的第二信号输入端连接；
    所述第七或非门电路的第二信号输入端与所述第八或非门电路的信号输出端均连接到所述第二输出端；
    所述第八或非门电路的第一信号输入端与所述第七或非门电路的信号输出端均连接到所述第一输出端。
  14. 一种触发器，其特征在于，包括一个如权利要求2或3所述的非门电路，以及八个如权利要求8-10任一项所述的与非门电路；
    八个所述与非门电路分别为：第一与非门电路、第二与非门电路、第三与非门电路、 第四与非门电路、第五与非门电路、第六与非门电路、第七与非门电路、第八与非门电路；
    所述触发器包括数据输入端、第一输出端、第二输出端、第一时钟信号端、第二时钟信号端；
    所述非门电路的信号输入端和所述第一与非门电路的第一信号输入端连接到所述数据输入端；所述非门电路的信号输出端与所述第二与非门电路的第二信号输入端连接；
    所述第一与非门电路的第二信号输入端与所述第二与非门电路的第一信号输入端连接到所述第一时钟信号端；
    所述第三与非门电路的第一信号输入端与所述第一与非门电路的信号输出端连接；
    所述第四与非门电路的第二信号输入端与所述第二与非门电路的信号输出端连接；
    所述第三与非门电路的第二信号输入端和所述第四与非门电路的信号输出端连接到所述第六与非门电路的第二信号输入端；
    所述第四与非门电路的第一信号输入端与所述第三与非门电路的信号输出端连接到所述第五与非门电路的第一信号输入端；
    所述第五与非门电路的第二信号输入端与所述第六与非门电路的第一信号输入端连接到所述第二时钟信号端；
    所述第五与非门电路的信号输出端与所述第七与非门电路的第一信号输入端连接；
    所述第六与非门电路的信号输出端与所述第八与非门电路的第二信号输入端连接；
    所述第七与非门电路的第二信号输入端与所述第八与非门电路的信号输出端均连接到所述第二输出端；
    所述第八与非门电路的第一信号输入端与所述第七与非门电路的信号输出端均连接到所述第一输出端。
  15. 一种芯片，其特征在于，包括数字逻辑电路；
    所述数字逻辑电路中包括如权利要求1-10任一项所述的逻辑门电路。
  16. 根据权利要求15所述芯片，其特征在于，所述逻辑门电路集成于后道工序。
  17. 一种电子设备，其特征在于，包括印刷线路板以及如权利要求15或16所述的芯片；所述芯片与所述印刷线路板电连接。
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