JP3190915B2 - 低電圧ｃｍｏｓプロセスを用いた高電圧ｃｍｏｓ論理 - Google Patents
低電圧ｃｍｏｓプロセスを用いた高電圧ｃｍｏｓ論理Info
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-
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
-
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- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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Description
【発明の詳細な説明】 技術分野 本発明は、広くは、集積されたCMOSトランジスタ論理
回路に関し、更に詳しくは、低電圧CMOS処理の高密度の
利点を保持しながら、より大きな出力信号を発生するよ
り大きな電源電圧を可能にする論理回路の形成に関す
る。
回路に関し、更に詳しくは、低電圧CMOS処理の高密度の
利点を保持しながら、より大きな出力信号を発生するよ
り大きな電源電圧を可能にする論理回路の形成に関す
る。
背景技術 CMOSは、最も広く用いられている今日の集積回路であ
る。CMOS技術の電気的な性質は、よく理解されている。
CMOS回路に電力を与えるのに用いられる電圧は、個々の
トランジスタの物理的な寸法、すなわち、その規模（配
列、geometry）と、トランジスタの製造において用いら
れる特定の処理とに依存する。
る。CMOS技術の電気的な性質は、よく理解されている。
CMOS回路に電力を与えるのに用いられる電圧は、個々の
トランジスタの物理的な寸法、すなわち、その規模（配
列、geometry）と、トランジスタの製造において用いら
れる特定の処理とに依存する。
多くのCMOS集積回路は、５ボルト又はそれよりも低い
電源電圧範囲で動作する。５ボルトの電源電圧範囲を超
えるところで動作する高密度のCMOS集積回路を作成する
処理技術が開発されてきており、当業者にはよく理解さ
れている。これらの集積回路は、GNDと＋５ボルトとの
ほぼ間の範囲にある出力信号を生じる。
電源電圧範囲で動作する。５ボルトの電源電圧範囲を超
えるところで動作する高密度のCMOS集積回路を作成する
処理技術が開発されてきており、当業者にはよく理解さ
れている。これらの集積回路は、GNDと＋５ボルトとの
ほぼ間の範囲にある出力信号を生じる。
しかし、多くの場合には、CMOS集積回路は、より大き
な電圧の値を有する入力信号を必要とする幾つかの他の
デバイスを駆動又は制御しなければならない。１つの例
は、ハンドヘルド型のゲーム、ハンドヘルド・コンピュ
ータ、及びラップトップ／ノートブック・コンピュータ
において用いられるタイプの液晶ディスプレイを駆動す
る必要である。コンピュータのスクリーンに用いられる
LCDディスプレイは、８ボルトから20ボルト程度までの
電圧で動作しなければならない多数の入力制御信号を必
要とする。CMOS集積回路は、このような高い値の電圧を
有する出力信号を発生するためには、このCMOS集積回路
のための電源電圧の範囲は、高い値をもたなければなら
ない。
な電圧の値を有する入力信号を必要とする幾つかの他の
デバイスを駆動又は制御しなければならない。１つの例
は、ハンドヘルド型のゲーム、ハンドヘルド・コンピュ
ータ、及びラップトップ／ノートブック・コンピュータ
において用いられるタイプの液晶ディスプレイを駆動す
る必要である。コンピュータのスクリーンに用いられる
LCDディスプレイは、８ボルトから20ボルト程度までの
電圧で動作しなければならない多数の入力制御信号を必
要とする。CMOS集積回路は、このような高い値の電圧を
有する出力信号を発生するためには、このCMOS集積回路
のための電源電圧の範囲は、高い値をもたなければなら
ない。
一般には、電源電圧に必要な電圧が高くなればなるほ
ど、個々のトランジスタは大型にならなければならな
い。更に、より大きな電源電圧を用いると、特別の処理
上の考慮を必要とする。デバイスの規模が大きくなれば
より複雑な処理が結果的に必要となり、それによって、
特定の集積回路の製造コストは上昇する。その理由は、
集積回路の全体の面積と製造プロセスにおける複雑性と
は、共に、特定の回路のコストを決定する際の主なファ
クタであるからである。
ど、個々のトランジスタは大型にならなければならな
い。更に、より大きな電源電圧を用いると、特別の処理
上の考慮を必要とする。デバイスの規模が大きくなれば
より複雑な処理が結果的に必要となり、それによって、
特定の集積回路の製造コストは上昇する。その理由は、
集積回路の全体の面積と製造プロセスにおける複雑性と
は、共に、特定の回路のコストを決定する際の主なファ
クタであるからである。
特定のCMOSトランジスタが許容できる電圧を制限する
メカニズムには複数ある。最も重要なメカニズムは次の
３つである。
メカニズムには複数ある。最も重要なメカニズムは次の
３つである。
ａ）CMOSトランジスタのソース及びドレイン端子の間に
現れる過剰電圧に起因するチャンネル・ブレークダウ
ン。
現れる過剰電圧に起因するチャンネル・ブレークダウ
ン。
ｂ）破壊メカニズムであるゲート酸化物の誘電ブレーク
ダウンである。この特定の故障メカニズムは、また、長
い時間に亘る信頼性の問題であり、その理由は、ゲート
酸化物のブレークダウンは、時間と電圧との両方に依存
する。
ダウンである。この特定の故障メカニズムは、また、長
い時間に亘る信頼性の問題であり、その理由は、ゲート
酸化物のブレークダウンは、時間と電圧との両方に依存
する。
ｃ）すべてのCMOSトランジスタのソース及びドレインに
おいて現れるダイオードの逆電圧ブレークダウンに対応
する接合ブレークダウン。
おいて現れるダイオードの逆電圧ブレークダウンに対応
する接合ブレークダウン。
接合ブレークダウンの故障メカニズムに関しては、ブ
レークダウンし得る標準的なCMOS集積回路には２つのタ
イプの接合があり、すなわち、ソース／ドレインからウ
ェルへの結合と、ソース／ドレインから基板への接合と
である。これらの２つのタイプの接合のうち、ソース／
ドレインからウェルへの接合は、典型的には、より低い
ブレークダウン電圧を有し、最い悪いケースと考えなけ
ればならない。ｎウェル・プロセスが用いられると仮定
すると、低い方のブレークダウン電圧は、一般には、ｐ
チャンネル・トランジスタにおいてであり、逆に、ｐチ
ャンネルが用いられる場合には、低い方のブレークダウ
ン電圧は、ｎチャンネル・トランジスタで生じる。
レークダウンし得る標準的なCMOS集積回路には２つのタ
イプの接合があり、すなわち、ソース／ドレインからウ
ェルへの結合と、ソース／ドレインから基板への接合と
である。これらの２つのタイプの接合のうち、ソース／
ドレインからウェルへの接合は、典型的には、より低い
ブレークダウン電圧を有し、最い悪いケースと考えなけ
ればならない。ｎウェル・プロセスが用いられると仮定
すると、低い方のブレークダウン電圧は、一般には、ｐ
チャンネル・トランジスタにおいてであり、逆に、ｐチ
ャンネルが用いられる場合には、低い方のブレークダウ
ン電圧は、ｎチャンネル・トランジスタで生じる。
典型的なCMOS論理ゲート回路では、１又は複数のｎチ
ャンネル・デバイスは、グランドの電源導体と出力ノー
ドとの間に結合される。更に、１又は複数のｐチャンネ
ル・デバイスは、出力ノードとVDD電源導体との間に結
合される。ｎチャンネル・トランジスタは、イネーブル
されると、出力ノードからグランドへの導電性経路を作
成する。また、ｐチャンネル・トランジスタは、イネー
ブルされると、出力ノードから正の電源導体VDDへの導
電性経路を作成する。よって、論理ゲートの出力ノード
は、グランドとVDDとの間で切り換わる。種々のトラン
ジスタのゲート端子は、外部の入力端子に結合され、ま
たは、前の論理ゲート回路の出力ノードに結合される。
ャンネル・デバイスは、グランドの電源導体と出力ノー
ドとの間に結合される。更に、１又は複数のｐチャンネ
ル・デバイスは、出力ノードとVDD電源導体との間に結
合される。ｎチャンネル・トランジスタは、イネーブル
されると、出力ノードからグランドへの導電性経路を作
成する。また、ｐチャンネル・トランジスタは、イネー
ブルされると、出力ノードから正の電源導体VDDへの導
電性経路を作成する。よって、論理ゲートの出力ノード
は、グランドとVDDとの間で切り換わる。種々のトラン
ジスタのゲート端子は、外部の入力端子に結合され、ま
たは、前の論理ゲート回路の出力ノードに結合される。
上で簡単に説明された標準的なCMOS論理構成では、す
べてのトランジスタのゲート酸化物は、電源の差（VDD
−GND）に等しい電圧を経験する。更に、それぞれのト
ランジスタに対して、チャンネルに亘る電圧、すなわ
ち、ドレインとソースとの間の電圧は、やはり、電源の
差（VDD−GND）に等しい。ゲート酸化物に亘る電圧と、
チャンネルに亘る電圧とは、電源電圧の間の最大の差で
あるとは限らないが、任意のトランジスタにゲート酸化
物又はチャンネルに亘る最大の電源電圧差を強制的に経
験させる入力状態がある。したがって、これらの標準的
なCMOS論理構成に対する電源電圧は、ゲート酸化物ブレ
ークダウン、ゲート酸化物の信頼性の低下、又はチャン
ネル・ブレークダウンのいずれも生じないように選択さ
れなければならない。
べてのトランジスタのゲート酸化物は、電源の差（VDD
−GND）に等しい電圧を経験する。更に、それぞれのト
ランジスタに対して、チャンネルに亘る電圧、すなわ
ち、ドレインとソースとの間の電圧は、やはり、電源の
差（VDD−GND）に等しい。ゲート酸化物に亘る電圧と、
チャンネルに亘る電圧とは、電源電圧の間の最大の差で
あるとは限らないが、任意のトランジスタにゲート酸化
物又はチャンネルに亘る最大の電源電圧差を強制的に経
験させる入力状態がある。したがって、これらの標準的
なCMOS論理構成に対する電源電圧は、ゲート酸化物ブレ
ークダウン、ゲート酸化物の信頼性の低下、又はチャン
ネル・ブレークダウンのいずれも生じないように選択さ
れなければならない。
更に、標準的な論理ゲートにおけるCMOSトランジスタ
のそれぞれのソース及びドレインに形成される接合ダイ
オードもまた、この接合ダイオード上の逆バイアスとし
ての最大の電源電圧差に露出される。したがって、電源
電圧VDDのグランドに対する大きさは、このデバイスの
逆バイアス接合ブレークダウンを超えることができず、
上述のように、最悪のケースは、通常は、ソース／ドレ
インからウェルへの接合において見られる。
のそれぞれのソース及びドレインに形成される接合ダイ
オードもまた、この接合ダイオード上の逆バイアスとし
ての最大の電源電圧差に露出される。したがって、電源
電圧VDDのグランドに対する大きさは、このデバイスの
逆バイアス接合ブレークダウンを超えることができず、
上述のように、最悪のケースは、通常は、ソース／ドレ
インからウェルへの接合において見られる。
上述のように、ゲート酸化物ブレークダウンは、部分
的に時間に依存し、CMOS集積回路の長期的な信頼性は、
そこに含まれるCMOSトランジスタに印加される最大のゲ
ート酸化物電圧に強く影響を受ける。電源電圧が論理的
なゲート酸化物ブレークダウン電圧よりも低く維持され
ていても、そのような標準的なCMOS論理構成を用いてい
る集積回路の長期的な信頼性は、最大ゲート酸化物電圧
があまり高くなり過ぎると、低下する。
的に時間に依存し、CMOS集積回路の長期的な信頼性は、
そこに含まれるCMOSトランジスタに印加される最大のゲ
ート酸化物電圧に強く影響を受ける。電源電圧が論理的
なゲート酸化物ブレークダウン電圧よりも低く維持され
ていても、そのような標準的なCMOS論理構成を用いてい
る集積回路の長期的な信頼性は、最大ゲート酸化物電圧
があまり高くなり過ぎると、低下する。
以上を鑑みると、本発明の目的は、標準的な５ボルト
の電源電圧範囲を超えて動作するCMOS集積回路で従来用
いられているCMOSトランジスタの規模とCMOS処理技術と
を維持しながら、５ボルトをはるかに超える電源電圧範
囲（すなわち、低電圧で）で動作され得るCMOS集積回路
トランジスタ構成を提供することである。
の電源電圧範囲を超えて動作するCMOS集積回路で従来用
いられているCMOSトランジスタの規模とCMOS処理技術と
を維持しながら、５ボルトをはるかに超える電源電圧範
囲（すなわち、低電圧で）で動作され得るCMOS集積回路
トランジスタ構成を提供することである。
本発明の更なる目的は、低電圧CMOS処理の高密度の利
点を維持しながら、より大きな電圧の出力信号を発生す
る大きな電源電圧の使用を可能にするCMOS集積論理回路
を提供することである。
点を維持しながら、より大きな電圧の出力信号を発生す
る大きな電源電圧の使用を可能にするCMOS集積論理回路
を提供することである。
本発明の更なる目的は、チャンネル・ブレークダウ
ン、ゲート酸化物ブレークダウン及び接合ブレークダウ
ンの故障モードを回避しながら、低電圧の電源範囲と共
に低電圧型のCMOSトランジスタを用いるCMOS集積回路ト
ランジスタ構成を提供することである。
ン、ゲート酸化物ブレークダウン及び接合ブレークダウ
ンの故障モードを回避しながら、低電圧の電源範囲と共
に低電圧型のCMOSトランジスタを用いるCMOS集積回路ト
ランジスタ構成を提供することである。
本発明の更なる目的は、その集積回路の信頼性を損な
うことなく、低電圧の電源範囲と共に低電圧型のCMOSト
ランジスタを用いるCMOS集積回路トランジスタ構成を提
供することである。
うことなく、低電圧の電源範囲と共に低電圧型のCMOSト
ランジスタを用いるCMOS集積回路トランジスタ構成を提
供することである。
本発明の更なる目的は、その集積回路の製造コストを
著しく上昇させることなく、低電圧の電源範囲と共に低
電圧型のCMOSトランジスタを用いるCMOS集積回路トラン
ジスタ構成を提供することである。
著しく上昇させることなく、低電圧の電源範囲と共に低
電圧型のCMOSトランジスタを用いるCMOS集積回路トラン
ジスタ構成を提供することである。
本発明のこれらの及びこれ以外の目的は、以下の本発
明に関する記載から、当業者には明らかになるであろ
う。
明に関する記載から、当業者には明らかになるであろ
う。
発明の開示 簡単に説明すると、本発明の好適実施例によれば、比
較的高い電源電圧での動作を可能にするCMOS集積回路ト
ランジスタ構成であって、第１及び第２の電源電圧を受
け取る第１及び第２の電源導体であって前記第１及び第
２の電源電圧の間の差の大きさは所定の動作電圧に比例
する第１及び第２の電源導体と、前記第１及び第２の電
源電圧のほぼ中間にある第１の遮蔽電圧を受け取る第１
の遮蔽電圧導体と、入力信号を受け取る入力端子と、ソ
ース、ドレイン及びゲート端子を有する第１のCMOSトラ
ンジスタであって前記第１のCMOSトランジスタの前記ド
レイン端子は前記入力端子に結合され前記第１のCMOSト
ランジスタの前記ゲート端子は前記第１の遮蔽電圧導体
に結合された第１のCMOSトランジスタと、ソース、ドレ
イン及びゲート端子を有する第２のCMOSトランジスタで
あって該第２のCMOSトランジスタはそのゲート及びソー
ス端子の間に印加される電圧が前記所定の動作電圧より
も小さいときにだけ信頼性をもって動作し該第２のCMOS
トランジスタの前記ゲート端子は前記第１のCMOSトラン
ジスタの前記ソースに結合され該第２のCMOSトランジス
タの前記ソースは前記第１及び第２の電源導体の一方に
結合される第２のCMOSトランジスタと、前記第２のCMOS
トランジスタの前記ドレイン端子に結合されており出力
信号を提供する出力端子と、を組合せとして備えたCMOS
集積回路トランジスタ構成が提供される。
較的高い電源電圧での動作を可能にするCMOS集積回路ト
ランジスタ構成であって、第１及び第２の電源電圧を受
け取る第１及び第２の電源導体であって前記第１及び第
２の電源電圧の間の差の大きさは所定の動作電圧に比例
する第１及び第２の電源導体と、前記第１及び第２の電
源電圧のほぼ中間にある第１の遮蔽電圧を受け取る第１
の遮蔽電圧導体と、入力信号を受け取る入力端子と、ソ
ース、ドレイン及びゲート端子を有する第１のCMOSトラ
ンジスタであって前記第１のCMOSトランジスタの前記ド
レイン端子は前記入力端子に結合され前記第１のCMOSト
ランジスタの前記ゲート端子は前記第１の遮蔽電圧導体
に結合された第１のCMOSトランジスタと、ソース、ドレ
イン及びゲート端子を有する第２のCMOSトランジスタで
あって該第２のCMOSトランジスタはそのゲート及びソー
ス端子の間に印加される電圧が前記所定の動作電圧より
も小さいときにだけ信頼性をもって動作し該第２のCMOS
トランジスタの前記ゲート端子は前記第１のCMOSトラン
ジスタの前記ソースに結合され該第２のCMOSトランジス
タの前記ソースは前記第１及び第２の電源導体の一方に
結合される第２のCMOSトランジスタと、前記第２のCMOS
トランジスタの前記ドレイン端子に結合されており出力
信号を提供する出力端子と、を組合せとして備えたCMOS
集積回路トランジスタ構成が提供される。
更に、本発明の実施例によれば、前記のCMOS集積回路
トランジスタ構成において、前記第１及び第２のCMOSト
ランジスタは、それぞれが、ｎチャンネルCMOSトランジ
スタであり得る。また、前記第１及び第２の電源電圧は
接地電位であり、前記第２のトランジスタのソース端子
は接地電位に結合され得る。
トランジスタ構成において、前記第１及び第２のCMOSト
ランジスタは、それぞれが、ｎチャンネルCMOSトランジ
スタであり得る。また、前記第１及び第２の電源電圧は
接地電位であり、前記第２のトランジスタのソース端子
は接地電位に結合され得る。
更に、本発明の実施例によれば、前記のCMOS集積回路
トランジスタ構成において、前記第１及び第２のCMOSト
ランジスタは、それぞれが、ｐチャンネルCMOSトランジ
スタであり得る。また、前記第１及び第２の電源電圧の
一方は接地電位よりも高い正の電源電圧であり、前記第
２のトランジスタのソース端子は該正の電源電圧に結合
され得る。
トランジスタ構成において、前記第１及び第２のCMOSト
ランジスタは、それぞれが、ｐチャンネルCMOSトランジ
スタであり得る。また、前記第１及び第２の電源電圧の
一方は接地電位よりも高い正の電源電圧であり、前記第
２のトランジスタのソース端子は該正の電源電圧に結合
され得る。
更に、本発明の実施例によれば、前記のCMOS集積回路
トランジスタ構成であって、ｐチャンネルCMOSトランジ
スタでありソース、ドレイン及びゲート端子を有する第
３のCMOSトランジスタであって前記第３のCMOSトランジ
スタの前記ドレイン端子は前記入力端子に結合され前記
第３のCMOSトランジスタの前記ゲート端子は前記第１の
遮蔽電圧導体に結合された第３のCMOSトランジスタと、
ｐチャンネルCMOSトランジスタでありソース、ドレイン
及びゲート端子を有する第４のCMOSトランジスタであっ
て前記第４のCMOSトランジスタの前記ゲート端子は前記
第３のCMOSトランジスタの前記ソース端子に結合され前
記第４のCMOSトランジスタの前記ソース端子は前記第１
及び第２の電源導体の一方に結合され前記第４のCMOSト
ランジスタの前記ドレイン端子は前記出力端子に結合さ
れた第４のCMOSトランジスタと、を更に含むCMOS集積回
路トランジスタ構成が提供される。
トランジスタ構成であって、ｐチャンネルCMOSトランジ
スタでありソース、ドレイン及びゲート端子を有する第
３のCMOSトランジスタであって前記第３のCMOSトランジ
スタの前記ドレイン端子は前記入力端子に結合され前記
第３のCMOSトランジスタの前記ゲート端子は前記第１の
遮蔽電圧導体に結合された第３のCMOSトランジスタと、
ｐチャンネルCMOSトランジスタでありソース、ドレイン
及びゲート端子を有する第４のCMOSトランジスタであっ
て前記第４のCMOSトランジスタの前記ゲート端子は前記
第３のCMOSトランジスタの前記ソース端子に結合され前
記第４のCMOSトランジスタの前記ソース端子は前記第１
及び第２の電源導体の一方に結合され前記第４のCMOSト
ランジスタの前記ドレイン端子は前記出力端子に結合さ
れた第４のCMOSトランジスタと、を更に含むCMOS集積回
路トランジスタ構成が提供される。
更に、本発明の実施例によれば、前記のCMOS集積回路
トランジスタ構成にであって、前記第１及び第２の電源
電圧のほぼ中間にある第２の遮蔽電圧を受け取る第２の
遮蔽電圧導体と、ｐチャンネルCMOSトランジスタであり
ソース、ドレイン及びゲート端子を有する第３のCMOSト
ランジスタであって前記第３のCMOSトランジスタの前記
ドレイン端子は前記入力端子に結合され前記第３のCMOS
トランジスタの前記ゲート端子は前記第２の遮蔽電圧導
体に結合された、第３のCMOSトランジスタと、ｐチャン
ネルCMOSトランジスタでありソース、ドレイン及びゲー
ト端子を有する第４のCMOSトランジスタであって前記第
４のCMOSトランジスタの前記ゲート端子は前記第３のCM
OSトランジスタの前記ソース端子に結合され前記第４の
CMOSトランジスタの前記ソース端子は前記第１及び第２
の電源導体の一方に結合され前記第４のCMOSトランジス
タの前記ドレイン端子は前記出力端子に結合された第４
のCMOSトランジスタと、を更に含むCMOS集積回路トラン
ジスタ構成が提供される。
トランジスタ構成にであって、前記第１及び第２の電源
電圧のほぼ中間にある第２の遮蔽電圧を受け取る第２の
遮蔽電圧導体と、ｐチャンネルCMOSトランジスタであり
ソース、ドレイン及びゲート端子を有する第３のCMOSト
ランジスタであって前記第３のCMOSトランジスタの前記
ドレイン端子は前記入力端子に結合され前記第３のCMOS
トランジスタの前記ゲート端子は前記第２の遮蔽電圧導
体に結合された、第３のCMOSトランジスタと、ｐチャン
ネルCMOSトランジスタでありソース、ドレイン及びゲー
ト端子を有する第４のCMOSトランジスタであって前記第
４のCMOSトランジスタの前記ゲート端子は前記第３のCM
OSトランジスタの前記ソース端子に結合され前記第４の
CMOSトランジスタの前記ソース端子は前記第１及び第２
の電源導体の一方に結合され前記第４のCMOSトランジス
タの前記ドレイン端子は前記出力端子に結合された第４
のCMOSトランジスタと、を更に含むCMOS集積回路トラン
ジスタ構成が提供される。
更に本発明の実施例によれば、前記のCMOS集積回路ト
ランジスタ構成において、第２の入力信号を受け取る第
２の入力端子と、ソース、ドレイン及びゲート端子を有
する第３のCMOSトランジスタであって前記第３のCMOSト
ランジスタの前記ドレイン端子は前記第２の入力端子に
結合され前記第３のCMOSトランジスタの前記ゲート端子
は前記第１の遮蔽電圧導体に結合された第３のCMOSトラ
ンジスタと、ソース、ドレイン及びゲート端子を有する
第４のCMOSトランジスタであって前記第４のCMOSトラン
ジスタの前記ゲート端子は前記第３のCMOSトランジスタ
の前記ソース端子に結合され前記第４のCMOSトランジス
タの前記ソース端子は前記第２のCMOSトランジスタの前
記ソース端子と前記第１及び第２の電源導体の一方とに
共通に結合され前記第４のCMOSトランジスタの前記ドレ
イン端子は前記出力端子に結合されている第４のCMOSト
ランジスタと、を更に含むCMOS集積回路トランジスタ構
成が提供される。
ランジスタ構成において、第２の入力信号を受け取る第
２の入力端子と、ソース、ドレイン及びゲート端子を有
する第３のCMOSトランジスタであって前記第３のCMOSト
ランジスタの前記ドレイン端子は前記第２の入力端子に
結合され前記第３のCMOSトランジスタの前記ゲート端子
は前記第１の遮蔽電圧導体に結合された第３のCMOSトラ
ンジスタと、ソース、ドレイン及びゲート端子を有する
第４のCMOSトランジスタであって前記第４のCMOSトラン
ジスタの前記ゲート端子は前記第３のCMOSトランジスタ
の前記ソース端子に結合され前記第４のCMOSトランジス
タの前記ソース端子は前記第２のCMOSトランジスタの前
記ソース端子と前記第１及び第２の電源導体の一方とに
共通に結合され前記第４のCMOSトランジスタの前記ドレ
イン端子は前記出力端子に結合されている第４のCMOSト
ランジスタと、を更に含むCMOS集積回路トランジスタ構
成が提供される。
更に本発明の実施例によれば、前記のCMOS集積回路ト
ランジスタ構成において、前記第１、第２、第３及び第
４のCMOSトランジスタは、それぞれが、ｎチャンネルCM
OSトランジスタでもｐチャンネルCMOSトランジスタでも
あり得る。
ランジスタ構成において、前記第１、第２、第３及び第
４のCMOSトランジスタは、それぞれが、ｎチャンネルCM
OSトランジスタでもｐチャンネルCMOSトランジスタでも
あり得る。
更に本発明の実施例によれば、前記のCMOS集積回路ト
ランジスタ構成であって、第２の入力信号を受け取る第
２の入力端子と、ソース、ドレイン及びゲート端子を有
する第３のCMOSトランジスタであって前記第３のCMOSト
ランジスタの前記ドレイン端子は前記第２の入力端子に
結合され前記第３のCMOSトランジスタの前記ゲート端子
は前記第１の遮蔽電圧導体に結合された第３のCMOSトラ
ンジスタと、ソース、ドレイン及びゲート端子を有する
第４のCMOSトランジスタであって前記第４のCMOSトラン
ジスタの前記ゲート端子は前記第３のCMOSトランジスタ
の前記ソース端子に結合され前記第４のCMOSトランジス
タの前記ソース端子は前記第２のCMOSトランジスタの前
記ドレイン端子に結合され前記第４のCMOSトランジスタ
の前記ドレイン端子は前記出力端子に結合され前記第４
のCMOSトランジスタは前記第２のCMOSトランジスタの前
記ドレイン端子を前記出力端子に選択的に結合するよう
に機能する第４のCMOSトランジスタと、を更に含むCMOS
集積回路トランジスタ構成が提供される。
ランジスタ構成であって、第２の入力信号を受け取る第
２の入力端子と、ソース、ドレイン及びゲート端子を有
する第３のCMOSトランジスタであって前記第３のCMOSト
ランジスタの前記ドレイン端子は前記第２の入力端子に
結合され前記第３のCMOSトランジスタの前記ゲート端子
は前記第１の遮蔽電圧導体に結合された第３のCMOSトラ
ンジスタと、ソース、ドレイン及びゲート端子を有する
第４のCMOSトランジスタであって前記第４のCMOSトラン
ジスタの前記ゲート端子は前記第３のCMOSトランジスタ
の前記ソース端子に結合され前記第４のCMOSトランジス
タの前記ソース端子は前記第２のCMOSトランジスタの前
記ドレイン端子に結合され前記第４のCMOSトランジスタ
の前記ドレイン端子は前記出力端子に結合され前記第４
のCMOSトランジスタは前記第２のCMOSトランジスタの前
記ドレイン端子を前記出力端子に選択的に結合するよう
に機能する第４のCMOSトランジスタと、を更に含むCMOS
集積回路トランジスタ構成が提供される。
本発明の実施例によれば、前記のCMOS集積回路トラン
ジスタ構成であって、ソース、ドレイン及びゲート端子
を有する第３のCMOSトランジスタであって、前記第３の
CMOSトランジスタの前記ゲート端子は前記第１の遮蔽電
圧導体に結合され、前記第３の前記ソース端子は前記第
２のCMOSトランジスタの前記ドレイン端子に結合され、
前記第３のCMOSトランジスタの前記ドレイン端子は前記
出力端子に結合されている第３のCMOSトランジスタを更
に含むCMOS集積回路トランジスタ構成が提供される。
ジスタ構成であって、ソース、ドレイン及びゲート端子
を有する第３のCMOSトランジスタであって、前記第３の
CMOSトランジスタの前記ゲート端子は前記第１の遮蔽電
圧導体に結合され、前記第３の前記ソース端子は前記第
２のCMOSトランジスタの前記ドレイン端子に結合され、
前記第３のCMOSトランジスタの前記ドレイン端子は前記
出力端子に結合されている第３のCMOSトランジスタを更
に含むCMOS集積回路トランジスタ構成が提供される。
本発明の実施例によれば、前記のCMOS集積回路トラン
ジスタ構成であって、ｎチャンネルCMOSトランジスタで
ありソース、ドレイン及びゲート端子を有する第５のCM
OSトランジスタであって前記第５のCMOSトランジスタの
前記ゲート端子は前記入力端子に結合され前記第５のCM
OSトランジスタの前記ソース端子は前記第２のCMOSトラ
ンジスタの前記ドレイン端子に結合され前記第５のCMOS
トランジスタの前記ドレイン端子は前記出力端子に結合
された第５のCMOSトランジスタと、ｐチャンネルCMOSト
ランジスタでありソース、ドレイン及びゲート端子を有
する第６のCMOSトランジスタであって前記第６のCMOSト
ランジスタの前記ゲート端子は前記第１の遮蔽電圧導体
に結合され前記第６のCMOSトランジスタの前記ソース端
子は前記第４のCMOSトランジスタの前記ドレイン端子に
結合され前記第６のCMOSトランジスタの前記ドレイン端
子は前記出力端子に結合された第６のCMOSトランジスタ
と、を更に含むCMOS集積回路トランジスタ構成が提供さ
れる。
ジスタ構成であって、ｎチャンネルCMOSトランジスタで
ありソース、ドレイン及びゲート端子を有する第５のCM
OSトランジスタであって前記第５のCMOSトランジスタの
前記ゲート端子は前記入力端子に結合され前記第５のCM
OSトランジスタの前記ソース端子は前記第２のCMOSトラ
ンジスタの前記ドレイン端子に結合され前記第５のCMOS
トランジスタの前記ドレイン端子は前記出力端子に結合
された第５のCMOSトランジスタと、ｐチャンネルCMOSト
ランジスタでありソース、ドレイン及びゲート端子を有
する第６のCMOSトランジスタであって前記第６のCMOSト
ランジスタの前記ゲート端子は前記第１の遮蔽電圧導体
に結合され前記第６のCMOSトランジスタの前記ソース端
子は前記第４のCMOSトランジスタの前記ドレイン端子に
結合され前記第６のCMOSトランジスタの前記ドレイン端
子は前記出力端子に結合された第６のCMOSトランジスタ
と、を更に含むCMOS集積回路トランジスタ構成が提供さ
れる。
更に、本発明の実施例によれば、前記のCMOS集積回路
トランジスタ構成において、ｎチャンネルCMOSトランジ
スタでありソース、ドレイン及びゲート端子を有する第
５のCMOSトランジスタであって前記第５のCMOSトランジ
スタの前記ゲート端子は前記第１の遮蔽電圧導体に結合
され前記第５のCMOSトランジスタの前記ソース端子は前
記第２のCMOSトランジスタの前記ドレイン端子に結合さ
れ前記第５のCMOSトランジスタの前記ドレイン端子は前
記出力端子に結合された、第５のCMOSトランジスタと、
ｐチャンネルCMOSトランジスタでありソース、ドレイン
及びゲート端子を有する第６のCMOSトランジスタであっ
て前記第６のCMOSトランジスタの前記ゲート端子は前記
第２の遮蔽電圧導体に結合され前記第６のCMOSトランジ
スタの前記ソース端子は前記第４のCMOSトランジスタの
前記ドレイン端子に結合され前記第６のCMOSトランジス
タの前記ドレイン端子は前記出力端子に結合された第６
のCMOSトランジスタと、を更に含むCMOS集積回路トラン
ジスタ構成が提供される。
トランジスタ構成において、ｎチャンネルCMOSトランジ
スタでありソース、ドレイン及びゲート端子を有する第
５のCMOSトランジスタであって前記第５のCMOSトランジ
スタの前記ゲート端子は前記第１の遮蔽電圧導体に結合
され前記第５のCMOSトランジスタの前記ソース端子は前
記第２のCMOSトランジスタの前記ドレイン端子に結合さ
れ前記第５のCMOSトランジスタの前記ドレイン端子は前
記出力端子に結合された、第５のCMOSトランジスタと、
ｐチャンネルCMOSトランジスタでありソース、ドレイン
及びゲート端子を有する第６のCMOSトランジスタであっ
て前記第６のCMOSトランジスタの前記ゲート端子は前記
第２の遮蔽電圧導体に結合され前記第６のCMOSトランジ
スタの前記ソース端子は前記第４のCMOSトランジスタの
前記ドレイン端子に結合され前記第６のCMOSトランジス
タの前記ドレイン端子は前記出力端子に結合された第６
のCMOSトランジスタと、を更に含むCMOS集積回路トラン
ジスタ構成が提供される。
前記のCMOS集積回路トランジスタ構成において、前記
第１のCMOSトランジスタは、半導体材料の第１のウェル
の内部に形成されたソース及びドレイン領域を含み、該
ソース及びドレイン領域はそれぞれが前記第１のCMOSト
ランジスタの前記ソース及びドレイン端子に電気的に結
合され、半導体材料の前記第１のウェルは前記第１のCM
OSトランジスタの前記ソース端子に電気的に結合され得
る。
第１のCMOSトランジスタは、半導体材料の第１のウェル
の内部に形成されたソース及びドレイン領域を含み、該
ソース及びドレイン領域はそれぞれが前記第１のCMOSト
ランジスタの前記ソース及びドレイン端子に電気的に結
合され、半導体材料の前記第１のウェルは前記第１のCM
OSトランジスタの前記ソース端子に電気的に結合され得
る。
更に本発明の実施例によれば、前記のCMOS集積回路ト
ランジスタ構成であって、前記第１のCMOSトランジスタ
は半導体材料の第１のウェルの内部に形成されたソース
及びドレイン領域を含み該ソース及びドレイン領域はそ
れぞれが前記第１のCMOSトランジスタの前記ソース及び
ドレイン端子に電気的に結合され半導体材料の前記第１
のウェルは前記第１のCMOSトランジスタの前記ソース端
子に電気的に結合され、前記第３のCMOSトランジスタ
は、半導体材料の第３のウェルの内部に形成されたソー
ス及びドレイン領域を含み該ソース及びドレイン領域は
それぞれが前記第３のCMOSトランジスタの前記ソース及
びドレイン端子に電気的に結合され半導体材料の前記第
３のウェルは前記第３のCMOSトランジスタの前記ソース
端子に電気的に結合され得る。
ランジスタ構成であって、前記第１のCMOSトランジスタ
は半導体材料の第１のウェルの内部に形成されたソース
及びドレイン領域を含み該ソース及びドレイン領域はそ
れぞれが前記第１のCMOSトランジスタの前記ソース及び
ドレイン端子に電気的に結合され半導体材料の前記第１
のウェルは前記第１のCMOSトランジスタの前記ソース端
子に電気的に結合され、前記第３のCMOSトランジスタ
は、半導体材料の第３のウェルの内部に形成されたソー
ス及びドレイン領域を含み該ソース及びドレイン領域は
それぞれが前記第３のCMOSトランジスタの前記ソース及
びドレイン端子に電気的に結合され半導体材料の前記第
３のウェルは前記第３のCMOSトランジスタの前記ソース
端子に電気的に結合され得る。
更に本発明の実施例によれば、比較的的高い電源電圧
での動作を可能にするCMOS集積回路送信ゲートであっ
て、第１及び第２の電源電圧を受け取る第１及び第２の
電源導体と、前記第１及び第２の電源電圧の間の範囲に
ある大きさを有する第１の遮蔽電圧を受け取る第１の遮
蔽電圧導体と、入力信号を受け取る入力端子と、前記入
力信号に実質的に対応する出力信号を提供する出力端子
と、前記入力信号が前記出力端子に送信されるべきであ
ることを選択的に指示する第１の制御信号を受け取る第
１の制御端子と、ソース端子と前記第１の制御端子に結
合され前記第１の制御信号を受け取るドレイン端子と前
記第１の遮蔽電圧導体に結合されたゲート端子とを有す
る第１のCMOSトランジスタと、ソース端子とドレイン端
子と前記第１のCMOSトランジスタの前記ソース端子に結
合されそこから前記第１の制御信号を受け取りこの第２
のCMOSトランジスタを選択的に付勢又は消勢するゲート
端子とを有する第２のCMOSトランジスタと、前記第２の
CMOSトランジスタの前記ドレイン端子に結合されたソー
ス端子と前記出力端子に結合され前記出力信号をそれに
結合するドレイン端子と前記第１の遮蔽電圧導体に結合
されたゲート端子とを有する第３のCMOSトランジスタ
と、前記第２のCMOSトランジスタの前記ソース端子に結
合され前記入力信号をそれに送信するソース端子と前記
入力端子に結合され前記入力信号を受け取るドレイン端
子と前記第１の遮蔽電圧導体に結合されたゲート端子と
を有する第４のCMOSトランジスタと、を組合せとして備
えているCMOS集積回路送信ゲートが提供される。
での動作を可能にするCMOS集積回路送信ゲートであっ
て、第１及び第２の電源電圧を受け取る第１及び第２の
電源導体と、前記第１及び第２の電源電圧の間の範囲に
ある大きさを有する第１の遮蔽電圧を受け取る第１の遮
蔽電圧導体と、入力信号を受け取る入力端子と、前記入
力信号に実質的に対応する出力信号を提供する出力端子
と、前記入力信号が前記出力端子に送信されるべきであ
ることを選択的に指示する第１の制御信号を受け取る第
１の制御端子と、ソース端子と前記第１の制御端子に結
合され前記第１の制御信号を受け取るドレイン端子と前
記第１の遮蔽電圧導体に結合されたゲート端子とを有す
る第１のCMOSトランジスタと、ソース端子とドレイン端
子と前記第１のCMOSトランジスタの前記ソース端子に結
合されそこから前記第１の制御信号を受け取りこの第２
のCMOSトランジスタを選択的に付勢又は消勢するゲート
端子とを有する第２のCMOSトランジスタと、前記第２の
CMOSトランジスタの前記ドレイン端子に結合されたソー
ス端子と前記出力端子に結合され前記出力信号をそれに
結合するドレイン端子と前記第１の遮蔽電圧導体に結合
されたゲート端子とを有する第３のCMOSトランジスタ
と、前記第２のCMOSトランジスタの前記ソース端子に結
合され前記入力信号をそれに送信するソース端子と前記
入力端子に結合され前記入力信号を受け取るドレイン端
子と前記第１の遮蔽電圧導体に結合されたゲート端子と
を有する第４のCMOSトランジスタと、を組合せとして備
えているCMOS集積回路送信ゲートが提供される。
更に、本発明の実施例によれば、前記のCMOS集積回路
送信ゲートであって、第２の制御信号を受け取り前記入
力信号が前記出力端子に送信されるべきであることを選
択的に指示する第２の制御端子と、ｐチャンネルCMOSト
ランジスタでありソース、ドレイン及びゲート端子を有
する第５のCMOSトランジスタであって前記第５のCMOSト
ランジスタの前記ドレイン端子は前記第２の制御端子に
結合されて前記第２の制御信号を受け取り前記第５のCM
OSトランジスタの前記ゲート端子は前記第１の遮蔽電圧
導体に結合されている第５のCMOSトランジスタと、ｐチ
ャンネルCMOSトランジスタでありソース、ドレイン及び
ゲート端子を有する第６のCMOSトランジスタであって前
記第６のCMOSトランジスタの前記ゲート端子は前記第５
のCMOSトランジスタの前記ソース端子に結合されてそこ
から前記第２の制御信号を受け取り前記第６のCMOSトラ
ンジスタを付勢又は消勢する、第６のCMOSトランジスタ
と、ｐチャンネルCMOSトランジスタでありソース、ドレ
イン及びゲート端子を有する第７のCMOSトランジスタで
あって前記第７のCMOSトランジスタの前記ゲート端子は
前記第１の遮蔽電圧導体に結合され前記第７のCMOSトラ
ンジスタの前記ソース端子は前記第６のCMOSトランジス
タの前記ドレイン端子に結合され前記第７のCMOSトラン
ジスタの前記ドレイン端子は前記出力端子に結合されそ
れに前記出力信号を結合する第７のCMOSトランジスタ
と、ｐチャンネルCMOSトランジスタでありソース、ドレ
イン及びゲート端子を有する第８のCMOSトランジスタで
あって前記第８のCMOSトランジスタの前記ゲート端子は
前記第１の遮蔽電圧導体に結合され前記第８のCMOSトラ
ンジスタの前記ドレイン端子は前記入力端子に結合され
前記入力信号を受け取り前記第８のCMOSトランジスタの
前記ソース端子は前記第６のCMOSトランジスタの前記ソ
ース端子に結合されそれに前記出力信号を結合する第８
のCMOSトランジスタと、を更に含むCMOS集積回路送信ゲ
ートが提供される。
送信ゲートであって、第２の制御信号を受け取り前記入
力信号が前記出力端子に送信されるべきであることを選
択的に指示する第２の制御端子と、ｐチャンネルCMOSト
ランジスタでありソース、ドレイン及びゲート端子を有
する第５のCMOSトランジスタであって前記第５のCMOSト
ランジスタの前記ドレイン端子は前記第２の制御端子に
結合されて前記第２の制御信号を受け取り前記第５のCM
OSトランジスタの前記ゲート端子は前記第１の遮蔽電圧
導体に結合されている第５のCMOSトランジスタと、ｐチ
ャンネルCMOSトランジスタでありソース、ドレイン及び
ゲート端子を有する第６のCMOSトランジスタであって前
記第６のCMOSトランジスタの前記ゲート端子は前記第５
のCMOSトランジスタの前記ソース端子に結合されてそこ
から前記第２の制御信号を受け取り前記第６のCMOSトラ
ンジスタを付勢又は消勢する、第６のCMOSトランジスタ
と、ｐチャンネルCMOSトランジスタでありソース、ドレ
イン及びゲート端子を有する第７のCMOSトランジスタで
あって前記第７のCMOSトランジスタの前記ゲート端子は
前記第１の遮蔽電圧導体に結合され前記第７のCMOSトラ
ンジスタの前記ソース端子は前記第６のCMOSトランジス
タの前記ドレイン端子に結合され前記第７のCMOSトラン
ジスタの前記ドレイン端子は前記出力端子に結合されそ
れに前記出力信号を結合する第７のCMOSトランジスタ
と、ｐチャンネルCMOSトランジスタでありソース、ドレ
イン及びゲート端子を有する第８のCMOSトランジスタで
あって前記第８のCMOSトランジスタの前記ゲート端子は
前記第１の遮蔽電圧導体に結合され前記第８のCMOSトラ
ンジスタの前記ドレイン端子は前記入力端子に結合され
前記入力信号を受け取り前記第８のCMOSトランジスタの
前記ソース端子は前記第６のCMOSトランジスタの前記ソ
ース端子に結合されそれに前記出力信号を結合する第８
のCMOSトランジスタと、を更に含むCMOS集積回路送信ゲ
ートが提供される。
本発明の実施例によれば、前記のCMOS集積回路送信ゲ
ートであって、第２の制御信号を受け取り前記入力信号
が前記出力端子に送信されるべきであることを選択的に
指示する第２の制御端子と、前記第１及び第２の電源電
圧の間の範囲の大きさを有する第２の遮蔽電圧を受け取
る第２の遮蔽電圧導体と、ｐチャンネルCMOSトランジス
タでありソース、ドレイン及びゲート端子を有する第５
のCMOSトランジスタであって前記第５のCMOSトランジス
タの前記ドレイン端子は前記第２の制御端子に結合され
て前記第２の制御信号を受け取り前記第５のCMOSトラン
ジスタの前記ゲート端子は前記第２の遮蔽電圧導体に結
合されている第５のCMOSトランジスタと、ｐチャンネル
CMOSトランジスタでありソース、ドレイン及びゲート端
子を有する第６のCMOSトランジスタであって前記第６の
CMOSトランジスタの前記ゲート端子は前記第５のCMOSト
ランジスタの前記ソース端子に結合されてそこから前記
第２の制御信号を受け取り前記第６のCMOSトランジスタ
を付勢又は消勢する第６のCMOSトランジスタと、ｐチャ
ンネルCMOSトランジスタでありソース、ドレイン及びゲ
ート端子を有する第７のCMOSトランジスタであって前記
第７のCMOSトランジスタの前記ゲート端子は前記第２の
遮蔽電圧導体に結合され前記第７のCMOSトランジスタの
前記ソース端子は前記第６のCMOSトランジスタの前記ド
レイン端子に結合され前記第７のCMOSトランジスタの前
記ドレイン端子は前記出力端子に結合されそれに前記出
力信号を結合する第７のCMOSトランジスタと、ｐチャン
ネルCMOSトランジスタでありソース、ドレイン及びゲー
ト端子を有する第８のCMOSトランジスタであって前記第
８のCMOSトランジスタの前記ゲート端子は前記第２の遮
蔽電圧導体に結合され前記第８のCMOSトランジスタの前
記ドレイン端子は前記入力端子に結合され前記入力信号
を受け取り前記第８のCMOSトランジスタの前記ソース端
子は前記第６のCMOSトランジスタの前記ソース端子に結
合されそれに前記出力信号を結合する、第８のCMOSトラ
ンジスタと、更に含むCMOS集積回路送信ゲートが提供さ
れる。
ートであって、第２の制御信号を受け取り前記入力信号
が前記出力端子に送信されるべきであることを選択的に
指示する第２の制御端子と、前記第１及び第２の電源電
圧の間の範囲の大きさを有する第２の遮蔽電圧を受け取
る第２の遮蔽電圧導体と、ｐチャンネルCMOSトランジス
タでありソース、ドレイン及びゲート端子を有する第５
のCMOSトランジスタであって前記第５のCMOSトランジス
タの前記ドレイン端子は前記第２の制御端子に結合され
て前記第２の制御信号を受け取り前記第５のCMOSトラン
ジスタの前記ゲート端子は前記第２の遮蔽電圧導体に結
合されている第５のCMOSトランジスタと、ｐチャンネル
CMOSトランジスタでありソース、ドレイン及びゲート端
子を有する第６のCMOSトランジスタであって前記第６の
CMOSトランジスタの前記ゲート端子は前記第５のCMOSト
ランジスタの前記ソース端子に結合されてそこから前記
第２の制御信号を受け取り前記第６のCMOSトランジスタ
を付勢又は消勢する第６のCMOSトランジスタと、ｐチャ
ンネルCMOSトランジスタでありソース、ドレイン及びゲ
ート端子を有する第７のCMOSトランジスタであって前記
第７のCMOSトランジスタの前記ゲート端子は前記第２の
遮蔽電圧導体に結合され前記第７のCMOSトランジスタの
前記ソース端子は前記第６のCMOSトランジスタの前記ド
レイン端子に結合され前記第７のCMOSトランジスタの前
記ドレイン端子は前記出力端子に結合されそれに前記出
力信号を結合する第７のCMOSトランジスタと、ｐチャン
ネルCMOSトランジスタでありソース、ドレイン及びゲー
ト端子を有する第８のCMOSトランジスタであって前記第
８のCMOSトランジスタの前記ゲート端子は前記第２の遮
蔽電圧導体に結合され前記第８のCMOSトランジスタの前
記ドレイン端子は前記入力端子に結合され前記入力信号
を受け取り前記第８のCMOSトランジスタの前記ソース端
子は前記第６のCMOSトランジスタの前記ソース端子に結
合されそれに前記出力信号を結合する、第８のCMOSトラ
ンジスタと、更に含むCMOS集積回路送信ゲートが提供さ
れる。
図面の簡単な説明 図1Aは、２つの従来型の低電圧CMOSnチャンネル・ト
ランジスタによって形成されるｎチャンネル・スーパー
トランジスタの回路図である。
ランジスタによって形成されるｎチャンネル・スーパー
トランジスタの回路図である。
図1Bは、図1Aに示されたｎチャンネルのスーパートラ
ンジスタを集合的に表す回路シンボルである。
ンジスタを集合的に表す回路シンボルである。
図2Aは、２つの従来型の低電圧CMOSpチャンネル・ト
ランジスタによって形成されるｐチャンネル・スーパー
トランジスタの回路図である。
ランジスタによって形成されるｐチャンネル・スーパー
トランジスタの回路図である。
図2Bは、図2Aに示されたｐチャンネルのスーパートラ
ンジスタを集合的に表す回路シンボルである。
ンジスタを集合的に表す回路シンボルである。
図３は、従来型の従来技術による２トランジスタ型の
CMOS論理インバータ回路である。
CMOS論理インバータ回路である。
図４は、本発明によって構成された高電圧インバータ
回路の回路図であり、ここでは、ｎチャンネルのスーパ
ートランジスタとｐチャンネルのスーパートランジスタ
とが従来型のインバータ回路における従来型のｎチャン
ネル及びｐチャンネルのトランジスタを代替している。
また、出力遮蔽トランジスタが、論理出力信号を出力端
子に結合している。
回路の回路図であり、ここでは、ｎチャンネルのスーパ
ートランジスタとｐチャンネルのスーパートランジスタ
とが従来型のインバータ回路における従来型のｎチャン
ネル及びｐチャンネルのトランジスタを代替している。
また、出力遮蔽トランジスタが、論理出力信号を出力端
子に結合している。
図５は、従来型の低電圧２入力型CMOS・NANDゲートの
回路図である。
回路図である。
図６は、本発明による、高電圧２入力・２入力型CMOS
・NANDゲートの回路図である。
・NANDゲートの回路図である。
図７は、従来技術による従来型のCMOS3状態インバー
タ・ゲート・トランジスタ構成である。
タ・ゲート・トランジスタ構成である。
図８は、本発明による高電圧CMOS3状態インバータ・
ゲート・トランジスタ構成である。
ゲート・トランジスタ構成である。
図９は、従来型の従来技術によるCMOS低電圧送信ゲー
トの回路図である。
トの回路図である。
図10は、本発明による高電圧CMOS送信ゲートの回路図
である。
である。
図11Aは、図2Aにｎウェル・プロセスに関して示した
スーパートランジスタ構成のｐチャンネルの別の実施例
である。
スーパートランジスタ構成のｐチャンネルの別の実施例
である。
図11Bは、図1Aにｐウェル・プロセスに関して示した
スーパートランジスタ構成のｎチャンネルの別の実施例
である。
スーパートランジスタ構成のｎチャンネルの別の実施例
である。
図12は、図４との関係で説明されたのと同様の高電圧
CMOSインバータ・トランジスタ構成の回路図であり、た
だし、図11Aに示された修正されたｐチャンネル・スー
パートランジスタを用いている。
CMOSインバータ・トランジスタ構成の回路図であり、た
だし、図11Aに示された修正されたｐチャンネル・スー
パートランジスタを用いている。
本発明を実現する最良の態様 図1Aは、高電圧ｎチャンネル・スーパートランジスタ
20の２トランジスタ型回路図である。スーパートランジ
スタ20は、第１の入力遮蔽トランジスタ22を含むが、こ
れは、典型的な低電圧（たとえば、５ボルト）のCMOSプ
ロセスを用いて製造された従来型のCMOSnチャンネル・
トランジスタである。スーパートランジスタ20は、ま
た、第２の従来型のCMOSnチャンネル・トランジスタ24
を含むが、これは、スイッチング・トランジスタとして
機能する。入力遮蔽トランジスタ22のドレイン端子26
は、ｎチャンネル・スーパートランジスタ20への入力と
して機能し、入力スイッチング信号を受け取り、同じ集
積回路上の従来の論理ゲートの出力におそらく対応す
る。したがって、ｎチャンネル・トランジスタ22のドレ
イン端子26は、全体のｎチャンネル・スーパートランジ
スタ20のゲート端子（Ｇ）として有効に機能する。
20の２トランジスタ型回路図である。スーパートランジ
スタ20は、第１の入力遮蔽トランジスタ22を含むが、こ
れは、典型的な低電圧（たとえば、５ボルト）のCMOSプ
ロセスを用いて製造された従来型のCMOSnチャンネル・
トランジスタである。スーパートランジスタ20は、ま
た、第２の従来型のCMOSnチャンネル・トランジスタ24
を含むが、これは、スイッチング・トランジスタとして
機能する。入力遮蔽トランジスタ22のドレイン端子26
は、ｎチャンネル・スーパートランジスタ20への入力と
して機能し、入力スイッチング信号を受け取り、同じ集
積回路上の従来の論理ゲートの出力におそらく対応す
る。したがって、ｎチャンネル・トランジスタ22のドレ
イン端子26は、全体のｎチャンネル・スーパートランジ
スタ20のゲート端子（Ｇ）として有効に機能する。
ｎチャンネル・トランジスタ22のゲート端子は、遮蔽
電圧（VSHLD）を用いてバイアスされた導体に結合され
ている。この遮蔽電圧は以下で更に詳細に論じられる
が、ここでの議論では、この遮蔽電圧は接地電位と正の
電圧源との間のほぼ中間にあると仮定される。よって、
電源導体VDDとGNDとが＋10ボルトと接地電位とである場
合には、ここでの議論に関しては、VSHLDはほぼ＋５ボ
ルトにバイアスされていると仮定される。
電圧（VSHLD）を用いてバイアスされた導体に結合され
ている。この遮蔽電圧は以下で更に詳細に論じられる
が、ここでの議論では、この遮蔽電圧は接地電位と正の
電圧源との間のほぼ中間にあると仮定される。よって、
電源導体VDDとGNDとが＋10ボルトと接地電位とである場
合には、ここでの議論に関しては、VSHLDはほぼ＋５ボ
ルトにバイアスされていると仮定される。
更に図１を参照すると、ｎチャンネル入力遮蔽トラン
ジスタ22のソース端子は、ｎチャンネル・スイッチング
・トランジスタ24のゲート端子に接続されている。スイ
ッチング・トランジスタ24のソース端子とドレイン端子
30は、また、全体のｎチャンネル・スーパートランジス
タ20のソース（Ｓ）及びドレイン（Ｄ）端子に対応す
る。
ジスタ22のソース端子は、ｎチャンネル・スイッチング
・トランジスタ24のゲート端子に接続されている。スイ
ッチング・トランジスタ24のソース端子とドレイン端子
30は、また、全体のｎチャンネル・スーパートランジス
タ20のソース（Ｓ）及びドレイン（Ｄ）端子に対応す
る。
入力遮蔽トランジスタ22とスイッチング・トランジス
タ24との組合せは、図1Bに図解されているような、ゲー
ト（Ｇ）、ドレイン（Ｄ）、ソース（Ｓ）、及びバルク
（Ｂ）接続を有する単一のトランジスタとして概念的に
は考えることができるｎチャンネル・スーパートランジ
スタ20を形成する。バルク（Ｂ）接続は、通常は、従来
型のCMOS処理のために接地される。図1Bに示されたスー
パートランジスタに対する回路上の記号は、従来型の単
一の低電圧CMOSnチャンネル・トランジスタのように見
えるが、図1Aにおいて構成されたようなｎチャンネル・
スーパートランジスタを示すSNの符号を含むことが異な
っている。以下で説明するように、この基本的なスーパ
ートランジスタの構成は、既知の論理回路における従来
型のｎチャンネルCMOSトランジスタに代わるものとして
用いることができ、それによって、この回路は、このよ
うなCMOSデバイスと共に通常は用いられる電源電圧の２
倍で動作することが可能になる。
タ24との組合せは、図1Bに図解されているような、ゲー
ト（Ｇ）、ドレイン（Ｄ）、ソース（Ｓ）、及びバルク
（Ｂ）接続を有する単一のトランジスタとして概念的に
は考えることができるｎチャンネル・スーパートランジ
スタ20を形成する。バルク（Ｂ）接続は、通常は、従来
型のCMOS処理のために接地される。図1Bに示されたスー
パートランジスタに対する回路上の記号は、従来型の単
一の低電圧CMOSnチャンネル・トランジスタのように見
えるが、図1Aにおいて構成されたようなｎチャンネル・
スーパートランジスタを示すSNの符号を含むことが異な
っている。以下で説明するように、この基本的なスーパ
ートランジスタの構成は、既知の論理回路における従来
型のｎチャンネルCMOSトランジスタに代わるものとして
用いることができ、それによって、この回路は、このよ
うなCMOSデバイスと共に通常は用いられる電源電圧の２
倍で動作することが可能になる。
図2Aは、同じトランジスタ構成を示しているが、図1A
に記載されたのと類似の態様で構成された１対の従来型
の低電圧ｐチャンネルCMOSトランジスタ32、34を用いて
おり、ｐチャンネル・スーパートランジスタ36を形成し
ている。再び、第１のｐチャンネル・デバイス32は入力
遮蔽トランジスタとして機能し、第２のｐチャンネル・
デバイス34は、スイッチング・トランジスタとして機能
する。やはり、ｐチャンネル入力遮蔽トランジスタ32の
ゲート端子は、この集積回路を動作させるのに用いられ
る電源電圧の間にある遮蔽電圧（たとえば、VSHLD）に
結合される。多くの場合に、入力遮蔽トランジスタ32の
ゲート端子が結合された遮蔽電圧は、ｎチャンネル入力
遮蔽トランジスタ22（図1A）のゲート端子が接続された
遮蔽電圧と同じであり得る。
に記載されたのと類似の態様で構成された１対の従来型
の低電圧ｐチャンネルCMOSトランジスタ32、34を用いて
おり、ｐチャンネル・スーパートランジスタ36を形成し
ている。再び、第１のｐチャンネル・デバイス32は入力
遮蔽トランジスタとして機能し、第２のｐチャンネル・
デバイス34は、スイッチング・トランジスタとして機能
する。やはり、ｐチャンネル入力遮蔽トランジスタ32の
ゲート端子は、この集積回路を動作させるのに用いられ
る電源電圧の間にある遮蔽電圧（たとえば、VSHLD）に
結合される。多くの場合に、入力遮蔽トランジスタ32の
ゲート端子が結合された遮蔽電圧は、ｎチャンネル入力
遮蔽トランジスタ22（図1A）のゲート端子が接続された
遮蔽電圧と同じであり得る。
入力遮蔽トランジスタ32とスイッチング・トランジス
タ34との組合せは、図2Bに図解されているような、ゲー
ト（Ｇ）、ドレイン（Ｄ）、ソース（Ｓ）、及びバルク
（Ｂ）接続を有する単一のトランジスタとして概念的に
は考えることができるｐチャンネル・スーパートランジ
スタ36を形成する。バルク（Ｂ）接続は、通常は、従来
型のCMOS処理のために正の電源電圧VDDに接続される。
図2Bに示されたスーパートランジスタに対する回路上の
記号は、従来型の単一の低電圧CMOSpチャンネル・トラ
ンジスタのように見えるが、図2Aにおいて構成されたよ
うなｐチャンネル・スーパートランジスタを示すSPの符
号を含むことが異なっている。以下で説明するように、
この基本的なスーパートランジスタの構成は、既知の論
理回路における従来型のｐチャンネルCMOSトランジスタ
に代わるものとして用いることができ、それによって、
この回路は、このようなCMOSデバイスと共に通常は用い
られる電源電圧の２倍で動作することが可能になる。
タ34との組合せは、図2Bに図解されているような、ゲー
ト（Ｇ）、ドレイン（Ｄ）、ソース（Ｓ）、及びバルク
（Ｂ）接続を有する単一のトランジスタとして概念的に
は考えることができるｐチャンネル・スーパートランジ
スタ36を形成する。バルク（Ｂ）接続は、通常は、従来
型のCMOS処理のために正の電源電圧VDDに接続される。
図2Bに示されたスーパートランジスタに対する回路上の
記号は、従来型の単一の低電圧CMOSpチャンネル・トラ
ンジスタのように見えるが、図2Aにおいて構成されたよ
うなｐチャンネル・スーパートランジスタを示すSPの符
号を含むことが異なっている。以下で説明するように、
この基本的なスーパートランジスタの構成は、既知の論
理回路における従来型のｐチャンネルCMOSトランジスタ
に代わるものとして用いることができ、それによって、
この回路は、このようなCMOSデバイスと共に通常は用い
られる電源電圧の２倍で動作することが可能になる。
入力遮蔽トランジスタ22、32の目的は、スーパートラ
ンジスタ30、36が用いられている論理ゲートを参照する
ことによって最もよく理解されよう。しかし、最初に、
従来型のCMOS論理インバータ・ゲートを、図３との関係
で説明する。図３に示されている従来技術によるインバ
ータ回路は、単一のｎチャンネルCMOSトランジスタ38と
単一のｐチャンネルCMOSトランジスタ40とを含む。トラ
ンジスタ38、40のゲート端子は、共に、入力端子42に接
続され、そこから論理信号を受け取る。従来型のCMOS論
理回路に対しては、この入力信号は、グランドと＋５ボ
ルトとの間だけで切り換わる。ｎチャンネル・スイッチ
ング・トランジスタ38のソース端子はグランド電位（GN
D）に接続され、ｐチャンネル・スイッチング・トラン
ジスタ38のソース端子は正の電源VDDに接続されてい
る。スイッチング・トランジスタ38、40のドレイン端子
は、出力端子44に共通に結合される。
ンジスタ30、36が用いられている論理ゲートを参照する
ことによって最もよく理解されよう。しかし、最初に、
従来型のCMOS論理インバータ・ゲートを、図３との関係
で説明する。図３に示されている従来技術によるインバ
ータ回路は、単一のｎチャンネルCMOSトランジスタ38と
単一のｐチャンネルCMOSトランジスタ40とを含む。トラ
ンジスタ38、40のゲート端子は、共に、入力端子42に接
続され、そこから論理信号を受け取る。従来型のCMOS論
理回路に対しては、この入力信号は、グランドと＋５ボ
ルトとの間だけで切り換わる。ｎチャンネル・スイッチ
ング・トランジスタ38のソース端子はグランド電位（GN
D）に接続され、ｐチャンネル・スイッチング・トラン
ジスタ38のソース端子は正の電源VDDに接続されてい
る。スイッチング・トランジスタ38、40のドレイン端子
は、出力端子44に共通に結合される。
更に図３を参照すると、入力信号が＋５ボルト（VD
D）にあると、トランジスタ38は導通し、トランジスタ4
0はオフする。したがって、トランジスタ38は、出力端
子44をグランド電位（GND）に短絡する。この場合に
は、任意のゲート酸化物、任意のソース及びドレイン、
又は任意のダイオード接合の間の最大の電圧は、５ボル
トである。入力信号がGNDに切り換わると、トランジス
タ38はオフし、トランジスタ40は導通し、出力端子44は
VDDに短絡され、再び、任意のゲート酸化物、任意のソ
ース及びドレイン、又は任意のダイオード接合の間の最
大の電圧は、５ボルトである。
D）にあると、トランジスタ38は導通し、トランジスタ4
0はオフする。したがって、トランジスタ38は、出力端
子44をグランド電位（GND）に短絡する。この場合に
は、任意のゲート酸化物、任意のソース及びドレイン、
又は任意のダイオード接合の間の最大の電圧は、５ボル
トである。入力信号がGNDに切り換わると、トランジス
タ38はオフし、トランジスタ40は導通し、出力端子44は
VDDに短絡され、再び、任意のゲート酸化物、任意のソ
ース及びドレイン、又は任意のダイオード接合の間の最
大の電圧は、５ボルトである。
しかし、従来技術の図３における正の電源VDDは、＋1
0ボルトまで上昇することがあり、入力端子42において
受け取られる入力信号がGNDと＋10ボルトとの間で振れ
ることが許容される場合には、当業者であれば、入力信
号の状態によって、ゲート酸化物の両端、ソースとドレ
インとの間、又は接合ダイオードの間の電圧は、10ボル
トに近づくことを理解するであろう。既に上述したよう
に、これは、より大型のデバイスとより複雑な処理との
使用を、通常は要求する。
0ボルトまで上昇することがあり、入力端子42において
受け取られる入力信号がGNDと＋10ボルトとの間で振れ
ることが許容される場合には、当業者であれば、入力信
号の状態によって、ゲート酸化物の両端、ソースとドレ
インとの間、又は接合ダイオードの間の電圧は、10ボル
トに近づくことを理解するであろう。既に上述したよう
に、これは、より大型のデバイスとより複雑な処理との
使用を、通常は要求する。
図４を次に参照すると、上述のスーパートランジスタ
を用いた高電圧インバータ回路が図解される。図３の従
来型のｎチャンネル・トランジスタ38は、入力遮蔽トラ
ンジスタ22′とスイッチング・トランジスタ24′とから
成るスーパートランジスタ20′によって代替されてい
る。同様に、図３の従来型のｐチャンネル・トランジス
タ40は、入力遮蔽トランジスタ32′とスイッチング・ト
ランジスタ34′とから成るスーパートランジスタ36′に
よって代替されている。上述のように、入力遮蔽トラン
ジスタ22′、32′のゲート端子は、それぞれが、遮蔽電
圧VSHLDに結合される。この例では、VDDは＋10ボルトで
あり遮蔽電圧VSHLDはVDDとGNDとの中間たとえば＋５ボ
ルトであることが仮定される。また、入力端子42′に印
加される入力信号はGNDと＋10ボルトとの間の範囲にあ
ることが仮定される。
を用いた高電圧インバータ回路が図解される。図３の従
来型のｎチャンネル・トランジスタ38は、入力遮蔽トラ
ンジスタ22′とスイッチング・トランジスタ24′とから
成るスーパートランジスタ20′によって代替されてい
る。同様に、図３の従来型のｐチャンネル・トランジス
タ40は、入力遮蔽トランジスタ32′とスイッチング・ト
ランジスタ34′とから成るスーパートランジスタ36′に
よって代替されている。上述のように、入力遮蔽トラン
ジスタ22′、32′のゲート端子は、それぞれが、遮蔽電
圧VSHLDに結合される。この例では、VDDは＋10ボルトで
あり遮蔽電圧VSHLDはVDDとGNDとの中間たとえば＋５ボ
ルトであることが仮定される。また、入力端子42′に印
加される入力信号はGNDと＋10ボルトとの間の範囲にあ
ることが仮定される。
図４の入力遮蔽トランジスタ22′の目的は、スイッチ
ング・トランジスタ24′から見たゲート電圧を制限する
ことである。入力端子42′が０ボルトであるときには、
入力遮蔽トランジスタ22′は完全に導通し、０ボルトを
スイッチング・トランジスタ24′のゲートに通過させ、
必要な際にそれをオフさせる。しかし、入力端子42′に
おける入力信号が＋10ボルトに変化すると、入力遮蔽ト
ランジスタ22′はスイッチング・トランジスタ24′のゲ
ート端子をハイにするが、これは、VSHLD−Vtnの値まで
である（ただし、ここで、Vtnはｎチャンネルのスレシ
ョルド電圧）。この電圧は、＋５ボルトより僅かに低い
だけであり、スイッチング・トランジスタ24′を完全に
導通させ、GNDをスイッチング・トランジスタ24′のソ
ース端子に短絡させるのに十分なだけは高い。しかし、
入力遮蔽トランジスタ22′は、この状態では完全には導
通状態にないので、入力端子42′に存在する＋10ボルト
がスイッチング・トランジスタ24′のゲート端子に到達
するのをブロックする。これによって、スイッチング・
トランジスタ24′の最大のゲート電圧は有効に制限さ
れ、ゲート酸化物のブレークダウンと、上昇したゲート
電圧に付随する起こり得る信頼性問題とが回避される。
理解すべきは、問題を生じるのはゲート電圧の絶対値で
はなく、ゲートとソース又はドレインとの間の電圧差で
あるということである。酸化物ブレークダウンは、ゲー
ト酸化物に亘って大きすぎる電圧電位を有することに起
因する。
ング・トランジスタ24′から見たゲート電圧を制限する
ことである。入力端子42′が０ボルトであるときには、
入力遮蔽トランジスタ22′は完全に導通し、０ボルトを
スイッチング・トランジスタ24′のゲートに通過させ、
必要な際にそれをオフさせる。しかし、入力端子42′に
おける入力信号が＋10ボルトに変化すると、入力遮蔽ト
ランジスタ22′はスイッチング・トランジスタ24′のゲ
ート端子をハイにするが、これは、VSHLD−Vtnの値まで
である（ただし、ここで、Vtnはｎチャンネルのスレシ
ョルド電圧）。この電圧は、＋５ボルトより僅かに低い
だけであり、スイッチング・トランジスタ24′を完全に
導通させ、GNDをスイッチング・トランジスタ24′のソ
ース端子に短絡させるのに十分なだけは高い。しかし、
入力遮蔽トランジスタ22′は、この状態では完全には導
通状態にないので、入力端子42′に存在する＋10ボルト
がスイッチング・トランジスタ24′のゲート端子に到達
するのをブロックする。これによって、スイッチング・
トランジスタ24′の最大のゲート電圧は有効に制限さ
れ、ゲート酸化物のブレークダウンと、上昇したゲート
電圧に付随する起こり得る信頼性問題とが回避される。
理解すべきは、問題を生じるのはゲート電圧の絶対値で
はなく、ゲートとソース又はドレインとの間の電圧差で
あるということである。酸化物ブレークダウンは、ゲー
ト酸化物に亘って大きすぎる電圧電位を有することに起
因する。
その名前からもわかるように、入力遮蔽トランジスタ
22′は、スイッチング・トランジスタ24′の信頼性を損
なう可能性のある過剰なゲート電圧からスイッチング・
トランジスタ24′の28ゲートを遮蔽（シールド）する。
更に、入力遮蔽トランジスタ22′のゲート酸化物に亘る
電圧もまた、この場合は、遮蔽電圧VSHLDの値に起因し
て、ソース又はドレインの一方に対して最大で５ボルト
に制限される。入力端子の電圧がGNDであるか＋10ボル
トであるかにかかわりなく、ゲート端子（５ボルト）と
ドレイン端子（GNDと＋10ボルトとの間で振れる）との
間の電圧差は、決して、５ボルトを超えない。
22′は、スイッチング・トランジスタ24′の信頼性を損
なう可能性のある過剰なゲート電圧からスイッチング・
トランジスタ24′の28ゲートを遮蔽（シールド）する。
更に、入力遮蔽トランジスタ22′のゲート酸化物に亘る
電圧もまた、この場合は、遮蔽電圧VSHLDの値に起因し
て、ソース又はドレインの一方に対して最大で５ボルト
に制限される。入力端子の電圧がGNDであるか＋10ボル
トであるかにかかわりなく、ゲート端子（５ボルト）と
ドレイン端子（GNDと＋10ボルトとの間で振れる）との
間の電圧差は、決して、５ボルトを超えない。
更に図４を参照すると、入力遮蔽トランジスタ32′
は、スイッチング・トランジスタ34′のゲート端子を遮
蔽することに関して、類似の機能を実行する。入力端子
42′が＋10ボルトでハイであると、入力遮蔽トランジス
タ32′は導通になり、＋10ボルトの入力電圧をスイッチ
ング・トランジスタ34′のゲート端子に短絡させる。こ
のゲート電圧によってスイッチング・トランジスタ34′
は非導通になる。しかし、入力端子42′における入力信
号がGNDに変化すると、入力遮蔽トランジスタ32′は、
スイッチング・トランジスタ34′のゲート端子をローに
するが、これは、VSHLD＋Vtpの値までである（ただし、
ここで、Vtpはｐチャンネルのスレショルド電圧）。こ
の電圧は、＋５ボルトより僅かに高いだけであり、スイ
ッチング・トランジスタ34′を完全に導通させ、VDDを
スイッチング・トランジスタ34′のドレイン端子に短絡
させるのに十分なだけは低い。しかし、入力遮蔽トラン
ジスタ32′は、この状態では完全な導通状態にはないの
で、入力端子42′に存在する０ボルトがスイッチング・
トランジスタ34′のゲート端子に到達するのをブロック
する。これによって、スイッチング・トランジスタ34′
の最小のゲート電圧は有効に制限され、ゲート酸化物の
ブレークダウンと、上昇したゲート電圧に付随する起こ
り得る信頼性問題とが回避される。
は、スイッチング・トランジスタ34′のゲート端子を遮
蔽することに関して、類似の機能を実行する。入力端子
42′が＋10ボルトでハイであると、入力遮蔽トランジス
タ32′は導通になり、＋10ボルトの入力電圧をスイッチ
ング・トランジスタ34′のゲート端子に短絡させる。こ
のゲート電圧によってスイッチング・トランジスタ34′
は非導通になる。しかし、入力端子42′における入力信
号がGNDに変化すると、入力遮蔽トランジスタ32′は、
スイッチング・トランジスタ34′のゲート端子をローに
するが、これは、VSHLD＋Vtpの値までである（ただし、
ここで、Vtpはｐチャンネルのスレショルド電圧）。こ
の電圧は、＋５ボルトより僅かに高いだけであり、スイ
ッチング・トランジスタ34′を完全に導通させ、VDDを
スイッチング・トランジスタ34′のドレイン端子に短絡
させるのに十分なだけは低い。しかし、入力遮蔽トラン
ジスタ32′は、この状態では完全な導通状態にはないの
で、入力端子42′に存在する０ボルトがスイッチング・
トランジスタ34′のゲート端子に到達するのをブロック
する。これによって、スイッチング・トランジスタ34′
の最小のゲート電圧は有効に制限され、ゲート酸化物の
ブレークダウンと、上昇したゲート電圧に付随する起こ
り得る信頼性問題とが回避される。
図４には、更に説明すべき２つの付加的な出力遮蔽ト
ランジスタ46、48がある。出力遮蔽トランジスタ46、48
は、図４のスイッチング・トランジスタ24′、34′など
の任意の高電圧論理デバイスの出力に近いトランジスタ
を保護するのに必要とされる。出力遮蔽トランジスタ4
6、48のゲート端子は、それぞれが、遮蔽電圧（VSHLD）
に結合される。出力遮蔽トランジスタ46、48のドレイン
端子は、それぞれが、出力端子44′に結合される。出力
端子44′において生じる出力信号は、GNDとVDDとの電源
レベルの間で完全に切り換えを行う。遮蔽電圧（VSHL
D）が回路の電源電圧の半分である（VDD−GND）/2、又
は、この例では＋５ボルトに設定されたと仮定すると、
出力遮蔽トランジスタ46、48のゲート酸化物は、出力端
子44′での電圧とは無関係に、決して、電源電圧の半分
を超えることはない（すなわち、５ボルトを超えること
はない）。
ランジスタ46、48がある。出力遮蔽トランジスタ46、48
は、図４のスイッチング・トランジスタ24′、34′など
の任意の高電圧論理デバイスの出力に近いトランジスタ
を保護するのに必要とされる。出力遮蔽トランジスタ4
6、48のゲート端子は、それぞれが、遮蔽電圧（VSHLD）
に結合される。出力遮蔽トランジスタ46、48のドレイン
端子は、それぞれが、出力端子44′に結合される。出力
端子44′において生じる出力信号は、GNDとVDDとの電源
レベルの間で完全に切り換えを行う。遮蔽電圧（VSHL
D）が回路の電源電圧の半分である（VDD−GND）/2、又
は、この例では＋５ボルトに設定されたと仮定すると、
出力遮蔽トランジスタ46、48のゲート酸化物は、出力端
子44′での電圧とは無関係に、決して、電源電圧の半分
を超えることはない（すなわち、５ボルトを超えること
はない）。
その名前からもわかるように、出力遮蔽トランジスタ
46、48は、過剰な電圧から、それらが接続されている論
理スイッチング・トランジスタを遮蔽する。遮蔽電圧に
よって、たとえ出力端子44′が10ボルトである場合で
も、ｎチャンネル・スイッチング・トランジスタ24′の
ドレイン端子30′が、＋５ボルトよりも僅かに低いVSHL
D−Vtnよりも高い電圧を有することが回避される。同様
に、また、遮蔽電圧によって、たとえ出力端子44′が０
ボルトである場合でも、ｐチャンネル・スイッチング・
トランジスタ34′のドレイン端子35′が、＋５ボルトよ
りも僅かに高いVSHLD＋Vtpよりも低い電圧を有すること
が回避される。VtnとVtpとの値は、正であることが仮定
される。標準的なｎウェルCMOSプロセスでのVtnの典型
的な範囲は、0.5から1.0ボルトの間であり、Vtpは、0.6
から1.1ボルトの範囲である。これらの出力遮蔽トラン
ジスタ46、48は、ｎ及びｐチャンネル部分を、ゲート酸
化物及びチャンネル・ブレークダウンの可能性から有効
に保護する。
46、48は、過剰な電圧から、それらが接続されている論
理スイッチング・トランジスタを遮蔽する。遮蔽電圧に
よって、たとえ出力端子44′が10ボルトである場合で
も、ｎチャンネル・スイッチング・トランジスタ24′の
ドレイン端子30′が、＋５ボルトよりも僅かに低いVSHL
D−Vtnよりも高い電圧を有することが回避される。同様
に、また、遮蔽電圧によって、たとえ出力端子44′が０
ボルトである場合でも、ｐチャンネル・スイッチング・
トランジスタ34′のドレイン端子35′が、＋５ボルトよ
りも僅かに高いVSHLD＋Vtpよりも低い電圧を有すること
が回避される。VtnとVtpとの値は、正であることが仮定
される。標準的なｎウェルCMOSプロセスでのVtnの典型
的な範囲は、0.5から1.0ボルトの間であり、Vtpは、0.6
から1.1ボルトの範囲である。これらの出力遮蔽トラン
ジスタ46、48は、ｎ及びｐチャンネル部分を、ゲート酸
化物及びチャンネル・ブレークダウンの可能性から有効
に保護する。
上述した図４に関する例を念頭に置くと、当業者であ
れば、図1B及び図2Bのスーパートランジスタ20、36を、
１対の出力遮蔽トランジスタと共に用いて、更に高い電
圧での動作のための種々の標準的なCMOS論理ゲート構成
を作成できることを理解できるであろう。ｎチャンネル
のスーパートランジスタ20は回路の中では通常のｎチャ
ンネル・トランジスタとして機能し、CMOS論理構成にお
いてそのように接続できることに留意すべきである。遮
蔽電圧接続は示されておらず、電源接続が標準的なCMOS
論理ゲートに対して示されていないように、セルの設計
の中に内在している。同様に、ｐチャンネルのスーパー
トランジスタ36は回路の中では通常のｐチャンネル・ト
ランジスタのように機能し、CMOS論理構成においてその
ように接続できる。
れば、図1B及び図2Bのスーパートランジスタ20、36を、
１対の出力遮蔽トランジスタと共に用いて、更に高い電
圧での動作のための種々の標準的なCMOS論理ゲート構成
を作成できることを理解できるであろう。ｎチャンネル
のスーパートランジスタ20は回路の中では通常のｎチャ
ンネル・トランジスタとして機能し、CMOS論理構成にお
いてそのように接続できることに留意すべきである。遮
蔽電圧接続は示されておらず、電源接続が標準的なCMOS
論理ゲートに対して示されていないように、セルの設計
の中に内在している。同様に、ｐチャンネルのスーパー
トランジスタ36は回路の中では通常のｐチャンネル・ト
ランジスタのように機能し、CMOS論理構成においてその
ように接続できる。
図４の回路は、図３に示された従来型のCMOSインバー
タ回路よりも多くのトランジスタを用いている。しか
し、本発明による高電圧スーパートランジスタ構成は、
そのような高い動作電圧に対応するのに必要なデバイス
の規模（配列、geometry）をおよそ半分にすることがで
きる。CMOS回路の面積は基本的寸法の２乗に比例するの
だから、規模を半分にすることができれば、結果的には
面積は元の４分の１になる。CMOSの規模は、典型的に
は、作成され得るトランジスタ・ゲートの最小の長さと
して表現される、他のすべてのクリティカルな寸法は、
おなじようにゲートの長さに比例する。よって、４倍多
くのトランジスタを、集積回路のデバイス面積を増加さ
せずに、用いることができる。図４と図３とを比較する
と、２つではなく６つのトランジスタが要求されている
ことがわかる。しかし、トランジスタの数を３倍に増や
したとしても、集積回路上に必要となる結果的な面積
は、元のものよりも依然として小さい。更に複雑な論理
回路でも、３倍まではトランジスタの全体数を増加させ
ないものもある。
タ回路よりも多くのトランジスタを用いている。しか
し、本発明による高電圧スーパートランジスタ構成は、
そのような高い動作電圧に対応するのに必要なデバイス
の規模（配列、geometry）をおよそ半分にすることがで
きる。CMOS回路の面積は基本的寸法の２乗に比例するの
だから、規模を半分にすることができれば、結果的には
面積は元の４分の１になる。CMOSの規模は、典型的に
は、作成され得るトランジスタ・ゲートの最小の長さと
して表現される、他のすべてのクリティカルな寸法は、
おなじようにゲートの長さに比例する。よって、４倍多
くのトランジスタを、集積回路のデバイス面積を増加さ
せずに、用いることができる。図４と図３とを比較する
と、２つではなく６つのトランジスタが要求されている
ことがわかる。しかし、トランジスタの数を３倍に増や
したとしても、集積回路上に必要となる結果的な面積
は、元のものよりも依然として小さい。更に複雑な論理
回路でも、３倍まではトランジスタの全体数を増加させ
ないものもある。
本発明の有用性の一例として、2.0ミクロンのプロセ
スが、10ボルトの動作電圧を支持するのに必要であると
仮定する。本発明によれば、同じ回路が、1.0ミクロン
のプロセスを用いて達成できる。両方の場合で回路を作
成するのに全く同じ数のトランジスタが用いられる場合
には、本発明によれば、結果的な面積は、元のもののお
よそ４分の１になる。実際には、本発明は、回路上で、
およそ２倍程度の幾つかの付加的なトランジスタを課す
るので、結果的な面積は元のもののおよそ半分である。
これでも回路のコスト削減に関して大きな影響があるの
だが、その理由は、集積回路のコストがその回路の全体
の面積にほぼ比例するからである。事実上は、集積回路
の面積と結果的なコストとの間の実際の関係は、非線形
方程式である。集積回路の面積が半分であれば、結果的
なコストは半分よりも小さくなる。厳密な値は、集積回
路のサイズに依存し、特定のプロセスの歩留まり方程式
が用いられる。
スが、10ボルトの動作電圧を支持するのに必要であると
仮定する。本発明によれば、同じ回路が、1.0ミクロン
のプロセスを用いて達成できる。両方の場合で回路を作
成するのに全く同じ数のトランジスタが用いられる場合
には、本発明によれば、結果的な面積は、元のもののお
よそ４分の１になる。実際には、本発明は、回路上で、
およそ２倍程度の幾つかの付加的なトランジスタを課す
るので、結果的な面積は元のもののおよそ半分である。
これでも回路のコスト削減に関して大きな影響があるの
だが、その理由は、集積回路のコストがその回路の全体
の面積にほぼ比例するからである。事実上は、集積回路
の面積と結果的なコストとの間の実際の関係は、非線形
方程式である。集積回路の面積が半分であれば、結果的
なコストは半分よりも小さくなる。厳密な値は、集積回
路のサイズに依存し、特定のプロセスの歩留まり方程式
が用いられる。
更に図４を参照すると、当業者であれば、ソース・ド
レイン間のチャンネル電圧が５ボルトを超え得る場合が
あることを理解するだろう。たとえば、入力端子42′が
＋10ボルトであれば、スイッチング・トランジスタ24′
のゲート端子での電圧は、ｎチャンネルのスレショルド
電圧に依存して、＋５ボルトよりも低く、およそ＋４ボ
ルト程度である。これは、入力遮蔽トランジスタ22′の
ドレイン及びソース端子の間の電圧は６ボルト程度であ
ることを意味する。このチャンネル電圧は、標準的な論
理構成が5.0ボルトが印加された場合に経験するよりも
僅かに悪いだけである。チャンネル・ブレークダウンは
破壊的なメカニズムではないことを理解する必要があ
る。この回路の場合には、チャンネル・ブレークダウン
が5.5ボルトで達成される場合には、デバイスは、チャ
ンネル電圧が5.5ボルトの条件より下に低下するまで、
チャンネルに亘って付加的な電流を導通させるだけであ
る。チャンネル・ブレークダウンが5.5ボルトで生じる
場合には、入力遮蔽トランジスタ22′は、スイッチング
・トランジスタ24′のゲート端子が4.5ボルトに上昇す
るまで電流を導通し続け、チャンネルに亘る5.5ボルト
の電圧を維持する。デバイスをチャンネル・ブレークダ
ウン・モードで動作させるのは望ましい状況ではない
が、この例は、その場合であっても破壊的な回路状況は
存在しないことを示している。
レイン間のチャンネル電圧が５ボルトを超え得る場合が
あることを理解するだろう。たとえば、入力端子42′が
＋10ボルトであれば、スイッチング・トランジスタ24′
のゲート端子での電圧は、ｎチャンネルのスレショルド
電圧に依存して、＋５ボルトよりも低く、およそ＋４ボ
ルト程度である。これは、入力遮蔽トランジスタ22′の
ドレイン及びソース端子の間の電圧は６ボルト程度であ
ることを意味する。このチャンネル電圧は、標準的な論
理構成が5.0ボルトが印加された場合に経験するよりも
僅かに悪いだけである。チャンネル・ブレークダウンは
破壊的なメカニズムではないことを理解する必要があ
る。この回路の場合には、チャンネル・ブレークダウン
が5.5ボルトで達成される場合には、デバイスは、チャ
ンネル電圧が5.5ボルトの条件より下に低下するまで、
チャンネルに亘って付加的な電流を導通させるだけであ
る。チャンネル・ブレークダウンが5.5ボルトで生じる
場合には、入力遮蔽トランジスタ22′は、スイッチング
・トランジスタ24′のゲート端子が4.5ボルトに上昇す
るまで電流を導通し続け、チャンネルに亘る5.5ボルト
の電圧を維持する。デバイスをチャンネル・ブレークダ
ウン・モードで動作させるのは望ましい状況ではない
が、この例は、その場合であっても破壊的な回路状況は
存在しないことを示している。
次に図５を参照すると、従来型の（従来技術による）
CMOS2入力NAND論理ゲートが示されている。１対のｎチ
ャンネル・スイッチング・トランジスタ50、52が、GND
と出力端子54との間に直列に結合されている。１対のｐ
チャンネル・スイッチング・トランジスタ56、58が、VD
Dと出力端子54との間に並列に結合されている。第１の
入力端子60がトランジスタ50、56のゲート端子に結合さ
れ、他方で、第２の入力端子62がトランジスタ52、58の
ゲート端子に結合されている。どちらかの入力信号がロ
ーであれば、出力信号はハイになる。両方の入力信号が
ハイ（VDD）である場合にだけ、出力はロー（GND）にな
る。
CMOS2入力NAND論理ゲートが示されている。１対のｎチ
ャンネル・スイッチング・トランジスタ50、52が、GND
と出力端子54との間に直列に結合されている。１対のｐ
チャンネル・スイッチング・トランジスタ56、58が、VD
Dと出力端子54との間に並列に結合されている。第１の
入力端子60がトランジスタ50、56のゲート端子に結合さ
れ、他方で、第２の入力端子62がトランジスタ52、58の
ゲート端子に結合されている。どちらかの入力信号がロ
ーであれば、出力信号はハイになる。両方の入力信号が
ハイ（VDD）である場合にだけ、出力はロー（GND）にな
る。
図６は、本発明によるスーパートランジスタと出力遮
蔽トランジスタとを用いた、高電圧動作のための等価な
２入力型NANDゲートを示している。図５のｎチャンネル
・スイッチング・トランジスタ50は、ｎチャンネル・デ
バイス64、66によって形成されたｎチャンネル・スーパ
ートランジスタによって代替される。同様に、図５の第
２のｎチャンネル・スイッチング・トランジスタ52は、
ｎチャンネル・デバイス68、70によって形成されたｎチ
ャンネル・スーパートランジスタによって代替される。
スーパートランジスタ64/66は、GNDとトランジスタ70の
ドレインにおいて形成されるｎチャンネル論理ノード71
との間で、スーパートランジスタ68/70と直列に結合さ
れる。このｎチャンネル論理ノードは、出力遮蔽トラン
ジスタ46′によって出力端子54′に結合される。
蔽トランジスタとを用いた、高電圧動作のための等価な
２入力型NANDゲートを示している。図５のｎチャンネル
・スイッチング・トランジスタ50は、ｎチャンネル・デ
バイス64、66によって形成されたｎチャンネル・スーパ
ートランジスタによって代替される。同様に、図５の第
２のｎチャンネル・スイッチング・トランジスタ52は、
ｎチャンネル・デバイス68、70によって形成されたｎチ
ャンネル・スーパートランジスタによって代替される。
スーパートランジスタ64/66は、GNDとトランジスタ70の
ドレインにおいて形成されるｎチャンネル論理ノード71
との間で、スーパートランジスタ68/70と直列に結合さ
れる。このｎチャンネル論理ノードは、出力遮蔽トラン
ジスタ46′によって出力端子54′に結合される。
同様に、図５のｐチャンネル・トランジスタ56、58
は、それぞれが、ｐチャンネル・スーパートランジスタ
72/74、76/78によって代替される。これらのｐチャンネ
ル・スーパートランジスタは、VDDとｐチャンネル論理
ノード80との間で相互に並列に結合されている。ｐチャ
ンネル論理ノード80は、これに対して、出力遮蔽トラン
ジスタ48′を介して、出力端子54′に結合される。トラ
ンジスタの全体の数が４から10に増加する際のデバイス
面積のネットの増加は、図５の回路が高電圧に対応する
ために２倍のゲート長を有するデバイスから構成される
場合よりも、はるかに少ない。
は、それぞれが、ｐチャンネル・スーパートランジスタ
72/74、76/78によって代替される。これらのｐチャンネ
ル・スーパートランジスタは、VDDとｐチャンネル論理
ノード80との間で相互に並列に結合されている。ｐチャ
ンネル論理ノード80は、これに対して、出力遮蔽トラン
ジスタ48′を介して、出力端子54′に結合される。トラ
ンジスタの全体の数が４から10に増加する際のデバイス
面積のネットの増加は、図５の回路が高電圧に対応する
ために２倍のゲート長を有するデバイスから構成される
場合よりも、はるかに少ない。
図６に示された回路構成の論理動作は、図５に示され
た標準的なCMOS2入力型のNANDゲート回路の論理動作と
同じである。図４の回路に関して行ったのと同じ仮定を
すると、10ボルトの電圧が印加された場合にどのデバイ
スも5.0ボルトを超えるゲート酸化物電圧を経験せず、
また、チャンネル電圧もまた依然と同様に6.0ボルトに
制限されることがわかる。出力トランジスタとスーパー
トランジスタとの組合せによって回路のすべてのデバイ
スのゲート電圧とチャンネル電圧とが制限されることは
明らかである。遮蔽電圧に結合された余分のトランジス
タのユニークな使用によって、電源の完全な振れからす
べてのデバイスが保護される。
た標準的なCMOS2入力型のNANDゲート回路の論理動作と
同じである。図４の回路に関して行ったのと同じ仮定を
すると、10ボルトの電圧が印加された場合にどのデバイ
スも5.0ボルトを超えるゲート酸化物電圧を経験せず、
また、チャンネル電圧もまた依然と同様に6.0ボルトに
制限されることがわかる。出力トランジスタとスーパー
トランジスタとの組合せによって回路のすべてのデバイ
スのゲート電圧とチャンネル電圧とが制限されることは
明らかである。遮蔽電圧に結合された余分のトランジス
タのユニークな使用によって、電源の完全な振れからす
べてのデバイスが保護される。
既に示したように、本発明によって構成される高電圧
論理構成の欠点は、標準的な論理回路において用いられ
るトランジスタの数を２倍にすること（スーパートラン
ジスタによる代替のため）と、出力遮蔽トランジスタと
して論理ゲート当たり２つのトランジスタを付加するこ
とである。よって、トランジスタの数に関する全体的な
欠点は、元の回路の２倍よりも多くなる。上述のよう
に、規模を半分にすることができれば、各トランジスタ
の面積は元のもののおよそ４分の１になる。
論理構成の欠点は、標準的な論理回路において用いられ
るトランジスタの数を２倍にすること（スーパートラン
ジスタによる代替のため）と、出力遮蔽トランジスタと
して論理ゲート当たり２つのトランジスタを付加するこ
とである。よって、トランジスタの数に関する全体的な
欠点は、元の回路の２倍よりも多くなる。上述のよう
に、規模を半分にすることができれば、各トランジスタ
の面積は元のもののおよそ４分の１になる。
現実的には、論理ゲートによって消費される面積は、
集積回路の全体の面積よりも小さい。種々の論理ゲート
の間の相互接続面積は、多くの集積回路では、論理ゲー
ト自体によって消費される面積を超える。ここに示され
た高電圧回路では、論理ゲートの間の付加的な相互接続
は付加されていないので、論理ゲートに要求される面積
の上部及び上側の相互接続に要求される面積は、減少す
る。ここで説明する高電圧ゲートで必要となる唯一の付
加的な相互接続は、遮蔽電圧VSHLDの接続であるが、こ
れは、グローバルな電源として扱われゲート・セルを通
過するように方向付けられ、これは、VDD及びGNDに関し
て通常に同時に行われるのと同様である。遮蔽電圧は論
理デバイスのゲートにだけ付随し、したがって、ほぼゼ
ロの直流電流を消費することを理解すべきである。これ
は、真に電源ではなく、高電圧論理ゲートにおける内部
接続を容易にするためのものとして扱うことができる。
集積回路の全体の面積よりも小さい。種々の論理ゲート
の間の相互接続面積は、多くの集積回路では、論理ゲー
ト自体によって消費される面積を超える。ここに示され
た高電圧回路では、論理ゲートの間の付加的な相互接続
は付加されていないので、論理ゲートに要求される面積
の上部及び上側の相互接続に要求される面積は、減少す
る。ここで説明する高電圧ゲートで必要となる唯一の付
加的な相互接続は、遮蔽電圧VSHLDの接続であるが、こ
れは、グローバルな電源として扱われゲート・セルを通
過するように方向付けられ、これは、VDD及びGNDに関し
て通常に同時に行われるのと同様である。遮蔽電圧は論
理デバイスのゲートにだけ付随し、したがって、ほぼゼ
ロの直流電流を消費することを理解すべきである。これ
は、真に電源ではなく、高電圧論理ゲートにおける内部
接続を容易にするためのものとして扱うことができる。
図６では、スーパートランジスタ64/66、68/70は直列
に結合されており、他方でスーパートランジスタ72/7
4、76/78は並列に結合されている。当業者であれば、図
６の論理ゲートは、単に、スーパートランジスタ64/6
6、68/70と直列に更なるｎチャンネル・スーパートラン
ジスタを付加し、スーパートランジスタ72/74、76/78と
並列に更なるｐチャンネル・スーパートランジスタを付
加することによって、３入力型のNANDゲートに容易に変
換できることを理解するだろう。同様に、当業者であれ
ば、図６の２入力型のNANDゲートは、単に、スーパート
ランジスタ64/66、68/70を相互に並列にし、スーパート
ランジスタ72/74、76/78を相互に直列にすることによっ
て、２入力型のNORゲートに容易に変換できることを理
解するだろう。
に結合されており、他方でスーパートランジスタ72/7
4、76/78は並列に結合されている。当業者であれば、図
６の論理ゲートは、単に、スーパートランジスタ64/6
6、68/70と直列に更なるｎチャンネル・スーパートラン
ジスタを付加し、スーパートランジスタ72/74、76/78と
並列に更なるｐチャンネル・スーパートランジスタを付
加することによって、３入力型のNANDゲートに容易に変
換できることを理解するだろう。同様に、当業者であれ
ば、図６の２入力型のNANDゲートは、単に、スーパート
ランジスタ64/66、68/70を相互に並列にし、スーパート
ランジスタ72/74、76/78を相互に直列にすることによっ
て、２入力型のNORゲートに容易に変換できることを理
解するだろう。
次に、図７を参照すると、従来型のCMOS3状態（tri−
state）インバータ回路が、示されている。図３のイン
バータ回路と同様に、この３状態インバータ回路は、ｎ
チャンネル・スイッチング・トランジスタ38′とｐチャ
ンネル・スイッチング・トランジスタ40′とを含み、こ
れらは共に、ゲート端子が入力端子42′に結合されてい
る。図３のように、スイッチング・トランジスタ38′、
40′のドレイン端子は、出力端子44′に共通に結合され
ている。しかし、トランジスタ38′のソース端子は、ｎ
チャンネルのイネーブル・トランジスタ82を介して接地
されている。同様に、トランジスタ40′のソース端子
は、ｐチャンネルのイネーブル・トランジスタ84を介し
てVDDに結合されている。３状態インバータの出力は、
３つの出力条件、すなわち、ハイ（VDD）、ロー（GN
D）、及び高インピーダンスを有する。高インピーダン
ス条件は、入力制御信号ENをGNDに強制し、その相補的
なENBをVDDに強制することによって生じる。このモード
では、イネーブル・トランジスタ82とイネーブル・トラ
ンジスタ84との両方が、導通することができず、出力端
子44′は、単に、高インピーダンスとしてフロートする
だけである。
state）インバータ回路が、示されている。図３のイン
バータ回路と同様に、この３状態インバータ回路は、ｎ
チャンネル・スイッチング・トランジスタ38′とｐチャ
ンネル・スイッチング・トランジスタ40′とを含み、こ
れらは共に、ゲート端子が入力端子42′に結合されてい
る。図３のように、スイッチング・トランジスタ38′、
40′のドレイン端子は、出力端子44′に共通に結合され
ている。しかし、トランジスタ38′のソース端子は、ｎ
チャンネルのイネーブル・トランジスタ82を介して接地
されている。同様に、トランジスタ40′のソース端子
は、ｐチャンネルのイネーブル・トランジスタ84を介し
てVDDに結合されている。３状態インバータの出力は、
３つの出力条件、すなわち、ハイ（VDD）、ロー（GN
D）、及び高インピーダンスを有する。高インピーダン
ス条件は、入力制御信号ENをGNDに強制し、その相補的
なENBをVDDに強制することによって生じる。このモード
では、イネーブル・トランジスタ82とイネーブル・トラ
ンジスタ84との両方が、導通することができず、出力端
子44′は、単に、高インピーダンスとしてフロートする
だけである。
図８は、本発明によるスーパートランジスタを用いて
構成された高電圧３状態インバータの回路図である。図
８の回路では、図７のイネーブル・トランジスタ82、84
は、それぞれが、スーパートランジスタ82′、84′によ
って代替され、図７のスイッチング・トランジスタ3
8′、40′は、それぞれが、スーパートランジスタ86、8
8によって代替されている。最後に、出力遮蔽トランジ
スタ46′、48′が、それぞれ、スイッチング・トランジ
スタ86、88と出力端子44′との間に挿入されている。
構成された高電圧３状態インバータの回路図である。図
８の回路では、図７のイネーブル・トランジスタ82、84
は、それぞれが、スーパートランジスタ82′、84′によ
って代替され、図７のスイッチング・トランジスタ3
8′、40′は、それぞれが、スーパートランジスタ86、8
8によって代替されている。最後に、出力遮蔽トランジ
スタ46′、48′が、それぞれ、スイッチング・トランジ
スタ86、88と出力端子44′との間に挿入されている。
これまで言及されていない非常に通常のCMOS回路素子
は、CMOS送信ゲートである。図９は、すべての標準的な
CMOS送信ゲートに共通な回路構成を示している。ｎチャ
ンネル・トランジスタ90のゲート端子はイネーブル制御
信号ENに結合され、ｐチャンネル・トランジスタ92のゲ
ート端子は相補的なイネーブル制御信号ENBに結合され
る。ENがハイであるときには（ENBはロー）、トランジ
スタ90、92は、入力端子94に存在する任意の電圧を出力
端子96に（あるいは、その逆）結合することができる。
ENがローであるときには（ENBはハイ）、トランジスタ9
0、92は消勢され、出力端子96は入力端子94から分離さ
れる。
は、CMOS送信ゲートである。図９は、すべての標準的な
CMOS送信ゲートに共通な回路構成を示している。ｎチャ
ンネル・トランジスタ90のゲート端子はイネーブル制御
信号ENに結合され、ｐチャンネル・トランジスタ92のゲ
ート端子は相補的なイネーブル制御信号ENBに結合され
る。ENがハイであるときには（ENBはロー）、トランジ
スタ90、92は、入力端子94に存在する任意の電圧を出力
端子96に（あるいは、その逆）結合することができる。
ENがローであるときには（ENBはハイ）、トランジスタ9
0、92は消勢され、出力端子96は入力端子94から分離さ
れる。
図９の送信ゲートは、双方向性である点で、他の論理
素子と比較してユニークである。入力及び出力ノードが
示されているが、このデバイスは、両方の方向に電流を
導通できるし、電圧を通過させられる。更に、このデバ
イスは、制御信号EN及びENBを発生するのに用いられる
電源の範囲内で任意の電圧を通過させることができる。
換言すると、デジタル・ハイ及びロー状態（たとえば、
VDD又はGND）を出力する前の論理ゲートとは異なり、こ
のデバイスは、アナログ電圧を通過させることができ
る。これらの２つの性質は、高電圧CMOS送信ゲートの構
成を非常に困難にし、付加的なトランジスタに関する回
路の欠点は、前に述べた論理ゲートのどれよりも大き
い。
素子と比較してユニークである。入力及び出力ノードが
示されているが、このデバイスは、両方の方向に電流を
導通できるし、電圧を通過させられる。更に、このデバ
イスは、制御信号EN及びENBを発生するのに用いられる
電源の範囲内で任意の電圧を通過させることができる。
換言すると、デジタル・ハイ及びロー状態（たとえば、
VDD又はGND）を出力する前の論理ゲートとは異なり、こ
のデバイスは、アナログ電圧を通過させることができ
る。これらの２つの性質は、高電圧CMOS送信ゲートの構
成を非常に困難にし、付加的なトランジスタに関する回
路の欠点は、前に述べた論理ゲートのどれよりも大き
い。
図10は、高電圧CMOS送信ゲートのための回路構成を示
す。トランジスタ98、100は、図９のトランジスタ90を
代替するｎチャンネル・スーパートランジスタ90′を形
成する。トランジスタ102、104は、図９のトランジスタ
92を代替するｐチャンネル・スーパートランジスタ92′
を形成する。ここまでは、トランジスタの代替の説明
は、これまでに述べたすべての他の論理ゲートに対して
なされたものと同じである。次のステップは、論理トラ
ンジスタと出力ノードとの間に配置されなければならな
い出力遮蔽トランジスタの追加である。しかし、ここで
は、このゲートの双方向性を理解して、入力及び出力ノ
ードの両方が出力として考えなければならない。したが
って、２組の出力遮蔽トランジスタが必要になる。よっ
て、第１のｎチャンネル出力遮蔽トランジスタ106が、
入力端子94′とスーパートランジスタ90′との間に挿入
され、第１のｐチャンネル出力遮蔽トランジスタ108
が、入力端子94′とスーパートランジスタ92′との間に
挿入される。次に、第２のｎチャンネル出力遮蔽トラン
ジスタ110が、入力端子96′とスーパートランジスタ9
0′との間に挿入され、第２のｐチャンネル出力遮蔽ト
ランジスタ112が、入力端子96′とスーパートランジス
タ92′との間に挿入される。これを念頭において回路を
見ると、標準的な回路を高電圧回路に変える方法は依然
として同じであることがわかる。この特定の回路は、し
かし、双方向性のものとして考えられなければならな
い。
す。トランジスタ98、100は、図９のトランジスタ90を
代替するｎチャンネル・スーパートランジスタ90′を形
成する。トランジスタ102、104は、図９のトランジスタ
92を代替するｐチャンネル・スーパートランジスタ92′
を形成する。ここまでは、トランジスタの代替の説明
は、これまでに述べたすべての他の論理ゲートに対して
なされたものと同じである。次のステップは、論理トラ
ンジスタと出力ノードとの間に配置されなければならな
い出力遮蔽トランジスタの追加である。しかし、ここで
は、このゲートの双方向性を理解して、入力及び出力ノ
ードの両方が出力として考えなければならない。したが
って、２組の出力遮蔽トランジスタが必要になる。よっ
て、第１のｎチャンネル出力遮蔽トランジスタ106が、
入力端子94′とスーパートランジスタ90′との間に挿入
され、第１のｐチャンネル出力遮蔽トランジスタ108
が、入力端子94′とスーパートランジスタ92′との間に
挿入される。次に、第２のｎチャンネル出力遮蔽トラン
ジスタ110が、入力端子96′とスーパートランジスタ9
0′との間に挿入され、第２のｐチャンネル出力遮蔽ト
ランジスタ112が、入力端子96′とスーパートランジス
タ92′との間に挿入される。これを念頭において回路を
見ると、標準的な回路を高電圧回路に変える方法は依然
として同じであることがわかる。この特定の回路は、し
かし、双方向性のものとして考えられなければならな
い。
この結果的な高電圧CMOS送信ゲートは、２つの主な欠
点（drawback）を有する。第１に、トランジスタに関す
る欠点は、元の回路の４倍になっていることであり、こ
の特定のゲートの利点である面積の節約を損なってい
る。第２に、ここまで説明したように遮蔽電圧VSHLDが
電源範囲の中間点に設定されると、この回路は、フルレ
ンジのアナログ送信ゲートとしては機能できない。トラ
ンジスタ100、102上の減少されたゲート電圧は、動作電
源の中心近くにデッドバンドを生じてしまい、送信ゲー
トは、したがって、入力電圧を正確に通過させることが
できない。よって、図10に示された送信ゲートは、デジ
タル回路において用いられたCMOS送信ゲートを代替でき
るが、アナログ送信ゲートとして用いられた場合には、
何らかの制限を有する。
点（drawback）を有する。第１に、トランジスタに関す
る欠点は、元の回路の４倍になっていることであり、こ
の特定のゲートの利点である面積の節約を損なってい
る。第２に、ここまで説明したように遮蔽電圧VSHLDが
電源範囲の中間点に設定されると、この回路は、フルレ
ンジのアナログ送信ゲートとしては機能できない。トラ
ンジスタ100、102上の減少されたゲート電圧は、動作電
源の中心近くにデッドバンドを生じてしまい、送信ゲー
トは、したがって、入力電圧を正確に通過させることが
できない。よって、図10に示された送信ゲートは、デジ
タル回路において用いられたCMOS送信ゲートを代替でき
るが、アナログ送信ゲートとして用いられた場合には、
何らかの制限を有する。
デッドバンドの問題を解決する１つの方法は、ｎチャ
ンネルのデバイスとｐチャンネルのデバイスに対して、
別個の遮蔽電圧（VSHLD1、VSHLD2）を用いることであ
る。これらの遮蔽電圧は、デッドバンドが存在しなくな
るように選択することができる。VDDが＋10ボルトであ
り、ゲート・チャンネル間のスレショルドがほぼ１ボル
トであると再び仮定すると、ｎチャンネルの遮蔽電圧VS
HLD1は、６ボルトよりも僅かに高く設定でき、ｐチャン
ネルの遮蔽電圧VSHLD2は４ボルトよりも僅かに低く設定
できる。このような遮蔽電圧を用いると、デッドバンド
は除去される、しかし、デバイスの幾つかは、ゲート酸
化物上に５ボルトではなく６ボルトを生じることにな
る。これにより、付加されたゲート電圧に起因してデバ
イスの速度を改善するが、同じ理由により（ゲート酸化
物の電圧）、信頼性が若干損なわれる。同じ方法は、こ
れまでに示したすべての論理ゲートに適用できて、速度
を改善するが、ゲート酸化物電圧の信頼性に関し、若干
の欠点を有する。
ンネルのデバイスとｐチャンネルのデバイスに対して、
別個の遮蔽電圧（VSHLD1、VSHLD2）を用いることであ
る。これらの遮蔽電圧は、デッドバンドが存在しなくな
るように選択することができる。VDDが＋10ボルトであ
り、ゲート・チャンネル間のスレショルドがほぼ１ボル
トであると再び仮定すると、ｎチャンネルの遮蔽電圧VS
HLD1は、６ボルトよりも僅かに高く設定でき、ｐチャン
ネルの遮蔽電圧VSHLD2は４ボルトよりも僅かに低く設定
できる。このような遮蔽電圧を用いると、デッドバンド
は除去される、しかし、デバイスの幾つかは、ゲート酸
化物上に５ボルトではなく６ボルトを生じることにな
る。これにより、付加されたゲート電圧に起因してデバ
イスの速度を改善するが、同じ理由により（ゲート酸化
物の電圧）、信頼性が若干損なわれる。同じ方法は、こ
れまでに示したすべての論理ゲートに適用できて、速度
を改善するが、ゲート酸化物電圧の信頼性に関し、若干
の欠点を有する。
上述の高電圧論理回路の使用に関する制限は、実際の
問題として回路が動作できる究極の最大電圧を決定する
接合ブレークダウンに関係する。このブレークダウンの
メカニズムは、すべてのCMOSデバイスのソース及びドレ
インにおいて形成されるダイオードの逆電圧ブレークダ
ウンである。典型的には、ウェル（ｎウェル又はｐウェ
ル）のウェル内に製造されるトランジスタの接合は、最
も低い接合ブレークダウン電圧を有する。これまでに述
べた高電圧論理構成は、このブレークダウンに関して改
善されず、よって、このメカニズムによって、接合ブレ
ークダウンを回避する動作電圧に制限される。以下で代
替的な構成を示すが、この代替的な構成は、動作電圧
を、ウェルの外側に形成されるデバイスの接合ブレーク
ダウンの限度まで増加させる。
問題として回路が動作できる究極の最大電圧を決定する
接合ブレークダウンに関係する。このブレークダウンの
メカニズムは、すべてのCMOSデバイスのソース及びドレ
インにおいて形成されるダイオードの逆電圧ブレークダ
ウンである。典型的には、ウェル（ｎウェル又はｐウェ
ル）のウェル内に製造されるトランジスタの接合は、最
も低い接合ブレークダウン電圧を有する。これまでに述
べた高電圧論理構成は、このブレークダウンに関して改
善されず、よって、このメカニズムによって、接合ブレ
ークダウンを回避する動作電圧に制限される。以下で代
替的な構成を示すが、この代替的な構成は、動作電圧
を、ウェルの外側に形成されるデバイスの接合ブレーク
ダウンの限度まで増加させる。
上述のように、本発明に対する制限動作電圧は、ウェ
ル内に製造されるトランジスタの接合ブレークダウンに
よって決定される。ｎウェルCMOSプロセスが用いられて
いると仮定すると、ｐ＋からｎウェルへの接合（ｐチャ
ンネルのソース及びドレイン・ダイオード）が、これま
でに説明したすべての構成に対する接合ブレークダウン
に対する制限ケースとなる。代替的な構成を、以下で、
図11A及び図12との関係で示す。そこでは、動作電圧を
ｎ＋からｐの接合（ｎチャンネルのソース及びドレイン
・ダイオード）の接合ブレークダウンの限界まで拡大す
るが、これは、数ボルトだけ典型的には高くなる。当業
者であれば、ｐウェル・プロセス上で用いるのに必要な
対応するトランジスタ構成を確認することができるだろ
う。
ル内に製造されるトランジスタの接合ブレークダウンに
よって決定される。ｎウェルCMOSプロセスが用いられて
いると仮定すると、ｐ＋からｎウェルへの接合（ｐチャ
ンネルのソース及びドレイン・ダイオード）が、これま
でに説明したすべての構成に対する接合ブレークダウン
に対する制限ケースとなる。代替的な構成を、以下で、
図11A及び図12との関係で示す。そこでは、動作電圧を
ｎ＋からｐの接合（ｎチャンネルのソース及びドレイン
・ダイオード）の接合ブレークダウンの限界まで拡大す
るが、これは、数ボルトだけ典型的には高くなる。当業
者であれば、ｐウェル・プロセス上で用いるのに必要な
対応するトランジスタ構成を確認することができるだろ
う。
図12は、図４の前の高電圧インバータ構成を、２つだ
けの若干の違いのある別の高電圧インバータ構成を示し
ている。ｐチャンネル入力遮蔽トランジスタ32″と出力
遮蔽トランジスタ48′とに対するウェル接続は、図４と
は異なり、VDDに接続されない。代わりに、入力遮蔽ト
ランジスタ32″のウェルはそのソース端子に短絡され、
出力遮蔽トランジスタ48′のウェルはそのソース端子に
接続される。トランジスタ32″、34′によって形成され
るｐチャンネルのスーパートランジスタが、図11Aに示
されている。これらの接続は、接合ダイオードをブレー
クダウンから保護するが、その理由は、ダイオード接合
上の逆電圧はVSHLD電圧よりも高いスレショルド電圧よ
り、決して高くないからである。この構成を更に検討す
ると、ｐチャンネルのソース又はドレインのどれもがそ
の接合に亘る全体の電源電圧を有しないことがわかる。
（VDD−GND）/2の値のVSHLDの使用によって、ｐ＋から
ｎウェルへのダイオード接合が、遮蔽電圧よりもスレシ
ョルド電圧だけ高い電圧に露出されることが保証され
る。よって、VDDが＋10ボルトであれば、ｐチャンネル
のスレショルド電圧は1.0ボルトであり、よって、任意
のｐ＋からｎウェルへの接合上の最大の保持される電圧
は、ほぼ、６ボルトである。この構成を用いると、動作
電圧は、ｎチャンネルのソース及びドレインの接合ブレ
ークダウンまで増加し得る。
けの若干の違いのある別の高電圧インバータ構成を示し
ている。ｐチャンネル入力遮蔽トランジスタ32″と出力
遮蔽トランジスタ48′とに対するウェル接続は、図４と
は異なり、VDDに接続されない。代わりに、入力遮蔽ト
ランジスタ32″のウェルはそのソース端子に短絡され、
出力遮蔽トランジスタ48′のウェルはそのソース端子に
接続される。トランジスタ32″、34′によって形成され
るｐチャンネルのスーパートランジスタが、図11Aに示
されている。これらの接続は、接合ダイオードをブレー
クダウンから保護するが、その理由は、ダイオード接合
上の逆電圧はVSHLD電圧よりも高いスレショルド電圧よ
り、決して高くないからである。この構成を更に検討す
ると、ｐチャンネルのソース又はドレインのどれもがそ
の接合に亘る全体の電源電圧を有しないことがわかる。
（VDD−GND）/2の値のVSHLDの使用によって、ｐ＋から
ｎウェルへのダイオード接合が、遮蔽電圧よりもスレシ
ョルド電圧だけ高い電圧に露出されることが保証され
る。よって、VDDが＋10ボルトであれば、ｐチャンネル
のスレショルド電圧は1.0ボルトであり、よって、任意
のｐ＋からｎウェルへの接合上の最大の保持される電圧
は、ほぼ、６ボルトである。この構成を用いると、動作
電圧は、ｎチャンネルのソース及びドレインの接合ブレ
ークダウンまで増加し得る。
この構成を他の論理ゲートのすべてに外挿すること
は、直線的である。ｐチャンネルのスーパートランジス
タのそれぞれは、その対になったスイッチング・トラン
ジスタのゲート端子に接続された入力遮蔽トランジスタ
のウェル接続を有する。更に、出力段におけるｐチャン
ネル出力遮蔽トランジスタは、そのウェルがそのソース
に接続されている。ｎウェル・プロセスに対しては、ｎ
チャンネルのスーパートランジスタ構成には変更はな
く、ｎチャンネルの出力遮蔽トランジスタにも何の変更
もない。図11Bは、ｐウェル・プロセス上で動作電圧を
増加させるのに用いられる代替的なｎチャンネル・スー
パートランジスタ構成を示している。ｐウェル・プロセ
スに対しては、ｎチャンネル出力遮蔽トランジスタは、
そのウェルがそのソースに接続されているが、ｐチャン
ネルのスーパートランジスタ構成には変更はなく、ｐチ
ャンネルの出力遮蔽トランジスタにも何の変更もない。
は、直線的である。ｐチャンネルのスーパートランジス
タのそれぞれは、その対になったスイッチング・トラン
ジスタのゲート端子に接続された入力遮蔽トランジスタ
のウェル接続を有する。更に、出力段におけるｐチャン
ネル出力遮蔽トランジスタは、そのウェルがそのソース
に接続されている。ｎウェル・プロセスに対しては、ｎ
チャンネルのスーパートランジスタ構成には変更はな
く、ｎチャンネルの出力遮蔽トランジスタにも何の変更
もない。図11Bは、ｐウェル・プロセス上で動作電圧を
増加させるのに用いられる代替的なｎチャンネル・スー
パートランジスタ構成を示している。ｐウェル・プロセ
スに対しては、ｎチャンネル出力遮蔽トランジスタは、
そのウェルがそのソースに接続されているが、ｐチャン
ネルのスーパートランジスタ構成には変更はなく、ｐチ
ャンネルの出力遮蔽トランジスタにも何の変更もない。
当業者であれば、これらの２つの変更をどのように行
ってｎウェル及びｐウェル・プロセスのどちらかに対す
る基本論理ゲートのすべてを作成するかを理解するであ
ろう。第１の変更は、図11A又は図11Bの代替的なスーパ
ートランジスタ構成を用いることに関し、それがｎウェ
ル又はｐウェル・プロセスのどちらであるかに依存す
る。第２の変更は、出力遮蔽トランジスタにおいてであ
り、出力トランジスタのウェルから出力トランジスタの
ソースへの接続に関する。ｎウェル・プロセスが用いら
れる場合には、ｐチャンネル出力遮蔽トランジスタは、
そのウェルがそのソースに結合されている。ｐウェル・
プロセスが用いられる場合には、ｎチャンネル出力遮蔽
トランジスタは、そのウェルがそのソースに結合されて
いる。
ってｎウェル及びｐウェル・プロセスのどちらかに対す
る基本論理ゲートのすべてを作成するかを理解するであ
ろう。第１の変更は、図11A又は図11Bの代替的なスーパ
ートランジスタ構成を用いることに関し、それがｎウェ
ル又はｐウェル・プロセスのどちらであるかに依存す
る。第２の変更は、出力遮蔽トランジスタにおいてであ
り、出力トランジスタのウェルから出力トランジスタの
ソースへの接続に関する。ｎウェル・プロセスが用いら
れる場合には、ｐチャンネル出力遮蔽トランジスタは、
そのウェルがそのソースに結合されている。ｐウェル・
プロセスが用いられる場合には、ｎチャンネル出力遮蔽
トランジスタは、そのウェルがそのソースに結合されて
いる。
本発明の示すことろにより本明細書では僅かに少数の
高電圧論理ゲートを説明してきたが、当業者であれば、
ゲート・フリップ・フロップ、レジスタ、シフト・レジ
スタ、加算器、及び現在CMOS論理ゲートから作られるそ
れ以外の論理素子などの広い範囲の論理構築ブロック
が、ここに説明した高電圧論理ゲート・トランジスタ構
成から作成できる。本発明は、すべての標準的なCMOS論
理構成に拡張できる。CMOS論理ゲートの個別のトランジ
スタは、単に、対応する型のスーパートランジスタによ
って代替され、高電圧出力遮蔽トランジスタが、論理ノ
ードと出力端子との間に挿入される。代替的な構成は、
すべてのCMOS論理ゲートに対して容易も指示でき、単
に、スーパートランジスタ及び出力遮蔽デバイスに対す
るウェルの接続における変更を含む。
高電圧論理ゲートを説明してきたが、当業者であれば、
ゲート・フリップ・フロップ、レジスタ、シフト・レジ
スタ、加算器、及び現在CMOS論理ゲートから作られるそ
れ以外の論理素子などの広い範囲の論理構築ブロック
が、ここに説明した高電圧論理ゲート・トランジスタ構
成から作成できる。本発明は、すべての標準的なCMOS論
理構成に拡張できる。CMOS論理ゲートの個別のトランジ
スタは、単に、対応する型のスーパートランジスタによ
って代替され、高電圧出力遮蔽トランジスタが、論理ノ
ードと出力端子との間に挿入される。代替的な構成は、
すべてのCMOS論理ゲートに対して容易も指示でき、単
に、スーパートランジスタ及び出力遮蔽デバイスに対す
るウェルの接続における変更を含む。
本発明を以上で複雑の好適実施例によって説明してき
たが、ここでの記述は、あくまで説明目的のものであ
り、本発明の範囲を制限しない。種々の修正や変更が、
請求の範囲に記載された本発明の真の精神と範囲とから
離れることなく、以上で説明した実施例に対して、当業
者によってなされ得る。
たが、ここでの記述は、あくまで説明目的のものであ
り、本発明の範囲を制限しない。種々の修正や変更が、
請求の範囲に記載された本発明の真の精神と範囲とから
離れることなく、以上で説明した実施例に対して、当業
者によってなされ得る。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/10 H03K 17/687 H03K 19/0948
Claims (20)
- 【請求項１】比較的高い電源電圧での動作を可能にする
CMOS集積回路トランジスタ構成において、 ａ）第１及び第２の電源電圧を受け取る第１及び第２の
電源導体であって、前記第１及び第２の電源電圧の間の
差の大きさは所定の動作電圧に比例する、第１及び第２
の電源導体と、 ｂ）前記第１及び第２の電源電圧のほぼ中間にある第１
の遮蔽電圧を受け取る第１の遮蔽電圧導体と、 ｃ）入力信号を受け取る入力端子と、 ｄ）ｎチャネルCMOSトランジスタでありソース、ドレイ
ン及びゲート端子を有する第１のCMOSトランジスタであ
って、この第１のCMOSトランジスタの前記ドレイン端子
は前記入力端子に結合され、この第１のCMOSトランジス
タの前記ゲート端子は前記第１の遮蔽電圧導体に結合さ
れている、第１のCMOSトランジスタと、 ｅ）ｎチャネルCMOSトランジスタでありソース、ドレイ
ン及びゲート端子を有する第２のCMOSトランジスタであ
って、この第２のCMOSトランジスタはそのゲート及びソ
ース端子の間に印加される電圧が前記所定の動作電圧よ
りも小さいときにだけ信頼性をもって動作し、この第２
のCMOSトランジスタの前記ゲート端子は前記第１のCMOS
トランジスタの前記ソース端子に結合され、この第２の
CMOSトランジスタの前記ソース端子は前記第１及び第２
の電源導体の一方に結合されている、第２のCMOSトラン
ジスタと、 ｆ）前記第２のCMOSトランジスタの前記ドレイン端子に
結合されており、出力信号を提供する出力端子と、 ｇ）ｐチャネルCMOSトランジスタでありソース、ドレイ
ン及びゲート端子を有する第３のCMOSトランジスタであ
って、この第３のCMOSトランジスタの前記ドレイン端子
は前記入力端子に結合され、この第３のCMOSトランジス
タの前記ゲート端子は前記第１の遮蔽電圧導体に結合さ
れている、第３のCMOSトランジスタと、 ｈ）ｐチャネルCMOSトランジスタでありソース、ドレイ
ン及びゲート端子を有する第４のCMOSトランジスタであ
って、この第４のCMOSトランジスタの前記ゲート端子は
前記第３のCMOSトランジスタのソース端子に結合され、
この第４のCMOSトランジスタの前記ソース端子は前記第
１及び第２の電源導体の一方に結合され、この第４のCM
OSトランジスタの前記ドレイン端子は前記出力端子に結
合されている、第４のCMOSトランジスタと、 を備えていることを特徴とするCMOS集積回路トランジス
タ構成。 - 【請求項２】比較的高い電源電圧での動作を可能にする
CMOS集積回路トランジスタ構成において、 ａ）第１及び第２の電源電圧を受け取る第１及び第２の
電源導体であって、前記第１及び第２の電源電圧の間の
差の大きさは所定の動作電圧に比例する、第１及び第２
の電源導体と、 ｂ）前記第１及び第２の電源電圧のほぼ中間にある第１
の遮蔽電圧を受け取る第１の遮蔽電圧導体と、 ｃ）入力信号を受け取る入力端子と、 ｄ）ｎチャネルCMOSトランジスタでありソース、ドレイ
ン及びゲート端子を有する第１のCMOSトランジスタであ
って、この第１のCMOSトランジスタの前記ドレイン端子
は前記入力端子に結合され、この第１のCMOSトランジス
タの前記ゲート端子は前記第１の遮蔽電圧導体に結合さ
れている、第１のCMOSトランジスタと、 ｅ）ｎチャネルCMOSトランジスタでありソース、ドレイ
ン及びゲート端子を有する第２のCMOSトランジスタであ
って、この第２のCMOSトランジスタはそのゲート及びソ
ース端子の間に印加される電圧が前記所定の動作電圧よ
りも小さいときにだけ信頼性をもって動作し、この第２
のCMOSトランジスタの前記ゲート端子は前記第１のCMOS
トランジスタの前記ソース端子に結合され、この第２の
CMOSトランジスタの前記ソース端子は前記第１及び第２
の電源導体の一方に結合されている、第２のCMOSトラン
ジスタと、 ｆ）前記第２のCMOSトランジスタの前記ドレイン端子に
結合されており、出力信号を提供する出力端子と、 ｇ）前記第１及び第２の電源電圧のほぼ中間にある第２
の遮蔽電圧を受け取る第２の遮蔽電圧導体と、 ｈ）ｐチャネルCMOSトランジスタでありソース、ドレイ
ン及びゲート端子を有する第３のCMOSトランジスタであ
って、この第３のCMOSトランジスタの前記ドレイン端子
は前記入力端子に結合され、この第３のCMOSトランジス
タの前記ゲート端子は前記第２の遮蔽電圧導体に結合さ
れている、第３のCMOSトランジスタと、 ｉ）ｐチャネルCMOSトランジスタでありソース、ドレイ
ン及びゲート端子を有する第４のCMOSトランジスタであ
って、この第４のCMOSトランジスタの前記ゲート端子は
前記第３のCMOSトランジスタのソース端子に結合され、
この第４のCMOSトランジスタの前記ソース端子は前記第
１及び第２の電源導体の一方に結合され、この第４のCM
OSトランジスタの前記ドレイン端子は前記出力端子に結
合されている、第４のCMOSトランジスタと、 を備えていることを特徴とするCMOS集積回路トランジス
タ構成。 - 【請求項３】比較的高い電源電圧での動作を可能にする
CMOS集積回路トランジスタ構成において、 ａ）第１及び第２の電源電圧を受け取る第１及び第２の
電源導体であって、前記第１及び第２の電源電圧の間の
差の大きさは所定の動作電圧に比例する、第１及び第２
の電源導体と、 ｂ）前記第１及び第２の電源電圧のほぼ中間にある第１
の遮蔽電圧を受け取る第１の遮蔽電圧導体と、 ｃ）入力信号を受け取る入力端子と、 ｄ）ソース、ドレイン及びゲート端子を有する第１のCM
OSトランジスタであって、この第１のCMOSトランジスタ
の前記ドレイン端子は前記入力端子に結合され、この第
１のCMOSトランジスタの前記ゲート端子は前記第１の遮
蔽電圧導体に結合されている、第１のCMOSトランジスタ
と、 ｅ）ソース、ドレイン及びゲート端子を有する第２のCM
OSトランジスタであって、この第２のCMOSトランジスタ
はそのゲート及びソース端子の間に印加される電圧が前
記所定の動作電圧よりも小さいときにだけ信頼性をもっ
て動作し、この第２のCMOSトランジスタの前記ゲート端
子は前記第１のCMOSトランジスタの前記ソース端子に結
合され、この第２のCMOSトランジスタの前記ソース端子
は前記第１及び第２の電源導体の一方に結合されてい
る、第２のCMOSトランジスタと、 ｆ）前記第２のCMOSトランジスタの前記ドレイン端子に
結合されており、出力信号を提供する出力端子と、 ｇ）第２の入力信号を受け取る第２の入力端子と、 ｈ）ソース、ドレイン及びゲート端子を有する第３のCM
OSトランジスタであって、この第３のCMOSトランジスタ
の前記ドレイン端子は前記第２の入力端子に結合され、
この第３のCMOSトランジスタの前記ゲート端子は前記第
１の遮蔽電圧導体に結合されている、第３のCMOSトラン
ジスタと、 ｉ）ソース、ドレイン及びゲート端子を有する第４のCM
OSトランジスタであって、この第４のCMOSトランジスタ
の前記ゲート端子は前記第３のCMOSトランジスタのソー
ス端子に結合され、この第４のCMOSトランジスタの前記
ソース端子は前記第２のCMOSトランジスタのソース端子
と前記第１及び第２の電源導体の一方とに共通に結合さ
れ、この第４のCMOSトランジスタの前記ドレイン端子は
前記出力端子に結合されている、第４のCMOSトランジス
タと、 を含むことを特徴とするCMOS集積回路トランジスタ構
成。 - 【請求項４】請求項３記載のCMOS集積回路トランジスタ
構成において、前記第１、第２、第３及び第４のCMOSト
ランジスタは、それぞれが、ｎチャンネルCMOSトランジ
スタであることを特徴とするCMOS集積回路トランジスタ
構成。 - 【請求項５】請求項３記載のCMOS集積回路トランジスタ
構成において、前記第１、第２、第３及び第４のCMOSト
ランジスタは、それぞれが、ｐチャンネルCMOSトランジ
スタであることを特徴とするCMOS集積回路トランジスタ
構成。 - 【請求項６】比較的高い電源電圧での動作を可能にする
CMOS集積回路トランジスタ構成において、 ａ）第１及び第２の電源電圧を受け取る第１及び第２の
電源導体であって、前記第１及び第２の電源電圧の間の
差の大きさは所定の動作電圧に比例する、第１及び第２
の電源導体と、 ｂ）前記第１及び第２の電源電圧のほぼ中間にある第１
の遮蔽電圧を受け取る第１の遮蔽電圧導体と、 ｃ）入力信号を受け取る入力端子と、 ｄ）ソース、ドレイン及びゲート端子を有する第１のCM
OSトランジスタであって、この第１のCMOSトランジスタ
の前記ドレイン端子は前記入力端子に結合され、この第
１のCMOSトランジスタの前記ゲート端子は前記第１の遮
蔽電圧導体に結合されている、第１のCMOSトランジスタ
と、 ｅ）ソース、ドレイン及びゲート端子を有する第２のCM
OSトランジスタであって、この第２のCMOSトランジスタ
はそのゲート及びソース端子の間に印加される電圧が前
記所定の動作電圧よりも小さいときにだけ信頼性をもっ
て動作し、この第２のCMOSトランジスタの前記ゲート端
子は前記第１のCMOSトランジスタの前記ソース端子に結
合され、この第２のCMOSトランジスタの前記ソース端子
は前記第１及び第２の電源導体の一方に結合されてい
る、第２のCMOSトランジスタと、 ｆ）前記第２のCMOSトランジスタの前記ドレイン端子に
結合されており、出力信号を提供する出力端子と、 ｇ）第２の入力信号を受け取る第２の入力端子と、 ｈ）ソース、ドレイン及びゲート端子を有する第３のCM
OSトランジスタであって、この第３のCMOSトランジスタ
の前記ドレイン端子は前記第２の入力端子に結合され、
この第３のCMOSトランジスタの前記ゲート端子は前記第
１の遮蔽電圧導体に結合されている、第３のCMOSトラン
ジスタと、 ｉ）ソース、ドレイン及びゲート端子を有する第４のCM
OSトランジスタであって、この第４のCMOSトランジスタ
の前記ゲート端子は前記第３のCMOSトランジスタのソー
ス端子に結合され、この第４のCMOSトランジスタの前記
ソース端子は前記第２のCMOSトランジスタの前記ドレイ
ン端子に結合され、この第４のCMOSトランジスタの前記
ドレイン端子は前記出力端子に結合され、この第４のCM
OSトランジスタは前記第２のCMOSトランジスタの前記ド
レイン端子を前記出力端子に選択的に結合するように機
能する、第４のCMOSトランジスタと、 を含むことを特徴とするCMOS集積回路トランジスタ構
成。 - 【請求項７】請求項６記載のCMOS集積回路トランジスタ
構成において、前記第１、第２、第３及び第４のCMOSト
ランジスタは、それぞれが、ｎチャンネルCMOSトランジ
スタであることを特徴とするCMOS集積回路トランジスタ
構成。 - 【請求項８】請求項６記載のCMOS集積回路トランジスタ
構成において、前記第１、第２、第３及び第４のCMOSト
ランジスタは、それぞれが、ｐチャンネルCMOSトランジ
スタであることを特徴とするCMOS集積回路トランジスタ
構成。 - 【請求項９】比較的高い電源電圧での動作を可能にする
CMOS集積回路トランジスタ構成において、 ａ）第１及び第２の電源電圧を受け取る第１及び第２の
電源導体であって、前記第14及び第２の電源電圧の間の
差の大きさは所定の動作電圧に比例する、第１及び第２
の電源導体と、 ｂ）前記第１及び第２の電源電圧のほぼ中間にある第１
の遮蔽電圧を受け取る第１の遮蔽電圧導体と、 ｃ）入力信号を受け取る入力端子と、 ｄ）ソース、ドレイン及びゲート端子を有する第１のCM
OSトランジスタであって、この第１のCMOSトランジスタ
の前記ドレイン端子は前記入力端子に結合され、この第
１のCMOSトランジスタの前記ゲート端子は前記第１の遮
蔽電圧導体に結合されている、第１のCMOSトランジスタ
と、 ｅ）ソース、ドレイン及びゲート端子を有する第２のCM
OSトランジスタであって、この第２のCMOSトランジスタ
はそのゲート及びソース端子の間に印加される電圧が前
記所定の動作電圧よりも小さいときにだけ信頼性をもっ
て動作し、この第２のCMOSトランジスタの前記ゲート端
子は前記第１のCMOSトランジスタの前記ソース端子に結
合され、この第２のCMOSトランジスタの前記ソース端子
は前記第１及び第２の電源導体の一方に結合されてい
る、第２のCMOSトランジスタと、 ｆ）前記第２のCMOSトランジスタの前記ドレイン端子に
結合されており、出力信号を提供する出力端子と、 ｇ）ソース、ドレイン及びゲート端子を有する第３のCM
OSトランジスタであって、この第３のCMOSトランジスタ
の前記ゲート端子は前記第１の遮蔽電圧端子に結合さ
れ、この第３のCMOSトランジスタの前記ソース端子は前
記第２のCMOSトランジスタのドレイン端子に結合され、
この第３のCMOSトランジスタの前記ドレイン端子は前記
出力端子に結合されている、第３のCMOSトランジスタ
と、 を含むことを特徴とするCMOS集積回路トランジスタ構
成。 - 【請求項１０】請求項９記載のCMOS集積回路トランジス
タ構成において、前記第１、第２及び第３のCMOSトラン
ジスタは、それぞれが、ｎチャンネルCMOSトランジスタ
であることを特徴とするCMOS集積回路トランジスタ構
成。 - 【請求項１１】請求項９記載のCMOS集積回路トランジス
タ構成において、前記第１、第２及び第３のCMOSトラン
ジスタは、それぞれが、ｐチャンネルCMOSトランジスタ
であることを特徴とするCMOS集積回路トランジスタ構
成。 - 【請求項１２】請求項１記載のCMOS集積回路トランジス
タ構成において、 ａ）ｎチャンネルCMOSトランジスタでありソース、ドレ
イン及びゲート端子を有する第５のCMOSトランジスタで
あって、前記第５のCMOSトランジスタの前記ゲート端子
は前記第１の遮蔽電圧導体に結合され、前記第５のCMOS
トランジスタの前記ソース端子は前記第２のCMOSトラン
ジスタの前記ドレイン端子に結合され、前記第５のCMOS
トランジスタの前記ドレイン端子は前記出力端子に結合
された、第５のCMOSトランジスタと、 ｂ）ｐチャンネルCMOSトランジスタでありソース、ドレ
イン及びゲート端子を有する第６のCMOSトランジスタで
あって、前記第６のCMOSトランジスタの前記ゲート端子
は前記第１の遮蔽電圧導体に結合され、前記第６のCMOS
トランジスタの前記ソース端子は前記第４のCMOSトラン
ジスタの前記ドレイン端子に結合され、前記第６のCMOS
トランジスタの前記ドレイン端子は前記出力端子に結合
された、第６のCMOSトランジスタと、 を更に含むことを特徴とするCMOS集積回路トランジスタ
構成。 - 【請求項１３】請求項２記載のCMOS集積回路トランジス
タ構成において、 ａ）ｎチャンネルCMOSトランジスタでありソース、ドレ
イン及びゲート端子を有する第５のCMOSトランジスタで
あって、前記第５のCMOSトランジスタの前記ゲート端子
は前記第１の遮蔽電圧導体に結合され、前記第５のCMOS
トランジスタの前記ソース端子は前記第２のCMOSトラン
ジスタの前記ドレイン端子に結合され、前記第５のCMOS
トランジスタの前記ドレイン端子は前記出力端子に結合
された、第５のCMOSトランジスタと、 ｂ）ｐチャンネルCMOSトランジスタでありソース、ドレ
イン及びゲート端子を有する第６のCMOSトランジスタで
あって、前記第６のCMOSトランジスタの前記ゲート端子
は前記第２の遮蔽電圧導体に結合され、前記第６のCMOS
トランジスタの前記ソース端子は前記第４のCMOSトラン
ジスタの前記ドレイン端子に結合され、前記第６のCMOS
トランジスタの前記ドレイン端子は前記出力端子に結合
された、第６のCMOSトランジスタと、 を更に含むことを特徴とするCMOS集積回路トランジスタ
構成。 - 【請求項１４】比較的高い電源電圧での動作を可能にす
るCMOS集積回路トランジスタ構成であって、 ａ）第１及び第２の電源電圧を受け取る第１及び第２の
電源導体であって、前記第１及び第２の電源電圧の間の
差の大きさは所定の動作電圧に比例する、第１及び第２
の電源導体と、 ｂ）前記第１及び第２の電源電圧のほぼ中間にある第１
の遮蔽電圧を受け取る第１の遮蔽電圧導体と、 ｃ）入力信号を受け取る入力端子と、 ｄ）ソース、ドレイン及びゲート端子を有する第１のCM
OSトランジスタであって、この第１のCMOSトランジスタ
の前記ドレイン端子は前記入力端子に結合され、この第
１のCMOSトランジスタの前記ゲート端子は前記第１の遮
蔽電圧導体に結合されている、第１のCMOSトランジスタ
と、 ｅ）ソース、ドレイン及びゲート端子を有する第２のCM
OSトランジスタであって、この第２のCMOSトランジスタ
はそのゲート及びソース端子の間に印加される電圧が前
記所定の動作電圧よりも小さいときにだけ信頼性をもっ
て動作し、この第２のCMOSトランジスタの前記ゲート端
子は前記第１のCMOSトランジスタの前記ソース端子に結
合され、この第２のCMOSトランジスタの前記ソース端子
は前記第１の電源導体に結合されている、第２のCMOSト
ランジスタと、 ｆ）前記第２のCMOSトランジスタの前記ドレイン端子に
結合されており、出力信号を提供する出力端子と、 ｇ）ソース及びドレイン端子を少なくとも有する第３の
CMOSトランジスタであって、この第３のCMOSトランジス
タの前記ソース端子は前記第２の電源導体に結合され、
この第３のCMOSトランジスタの前記ドレイン端子は前記
出力端子に結合されている、第３のCMOSトランジスタ
と、 を備えているCMOS集積回路トランジスタ構成において、 前記第１のCMOSトランジスタは、半導体材料の第１のウ
ェルの内部に形成されたソース及びドレイン領域を含
み、該ソース及びドレイン領域はそれぞれが前記第１の
CMOSトランジスタの前記ソース及びドレイン端子に電気
的に結合され、半導体材料の前記第１のウェルは前記第
１のCMOSトランジスタの前記ソース端子に電気的に結合
されていることを特徴とするCMOS集積回路トランジスタ
構成。 - 【請求項１５】請求項９記載のCMOS集積回路トランジス
タ構成において、 ａ）前記第１のCMOSトランジスタは、半導体材料の第１
のウェルの内部に形成されたソース及びドレイン領域を
含み、該ソース及びドレイン領域はそれぞれが前記第１
のCMOSトランジスタの前記ソース及びドレイン端子に電
気的に結合され、半導体材料の前記第１のウェルは前記
第１のCMOSトランジスタの前記ソース端子に電気的に結
合され、 ｂ）前記第３のCMOSトランジスタは、半導体材料の第３
のウェルの内部に形成されたソース及びドレイン領域を
含み、該ソース及びドレイン領域はそれぞれが前記第３
のCMOSトランジスタの前記ソース及びドレイン端子に電
気的に結合され、半導体材料の前記第３のウェルは前記
第３のCMOSトランジスタの前記ソース端子に電気的に結
合されていることを特徴とするCMOS集積回路トランジス
タ構成。 - 【請求項１６】比較的高い電源電圧での動作を可能にす
るCMOS集積回路送信ゲートにおいて、 ａ）第１及び第２の電源電圧を受け取る第１及び第２の
電源導体と、 ｂ）前記第１及び第２の電源電圧の間の範囲にある大き
さを有する第１の遮蔽電圧を受け取る第１の遮蔽電圧導
体と、 ｃ）入力信号を受け取る入力端子と、 ｄ）前記入力信号に実質的に対応する出力信号を提供す
る出力端子と、 ｅ）前記入力信号が前記出力端子に送信されるべきであ
ることを選択的に指示する第１の制御信号を受け取る第
１の制御端子と、 ｆ）ソース端子と、前記第１の制御端子に結合され前記
第１の制御信号を受け取るドレイン端子と、前記第１の
遮蔽電圧導体に結合されたゲート端子と、を有する第１
のCMOSトランジスタと、 ｇ）ソース端子と、ドレイン端子と、前記第１のCMOSト
ランジスタの前記ソース端子に結合されそこから前記第
１の制御信号を受け取りこの第２のCMOSトランジスタを
選択的に付勢又は消勢するゲート端子と、を有する第２
のCMOSトランジスタと、 ｈ）前記第２のCMOSトランジスタの前記ドレイン端子に
結合されたソース端子と、前記出力端子に結合され前記
出力信号をそれに結合するドレイン端子と、前記第１の
遮蔽電圧導体に結合されたゲート端子と、を有する第３
のCMOSトランジスタと、 ｉ）前記第２のCMOSトランジスタの前記ソース端子に結
合され前記入力信号をそれに送信するソース端子と、前
記入力端子に結合され前記入力信号を受け取るドレイン
端子と、前記第１の遮蔽電圧導体に結合されたゲート端
子と、を有する第４のCMOSトランジスタと、 を組合せとして備えていることを特徴とするCMOS集積回
路送信ゲート。 - 【請求項１７】請求項16記載のCMOS集積回路送信ゲート
において、前記第１、第２、第３及び第４のCMOSトラン
ジスタは、それぞれが、ｎチャンネルCMOSトランジスタ
であることを特徴とするCMOS集積回路送信ゲート。 - 【請求項１８】請求項16記載のCMOS集積回路送信ゲート
において、前記第１、第２、第３及び第４のCMOSトラン
ジスタは、それぞれが、ｐチャンネルCMOSトランジスタ
であることを特徴とするCMOS集積回路送信ゲート。 - 【請求項１９】請求項17記載のCMOS集積回路送信ゲート
において、 ａ）第２の制御信号を受け取り、前記入力信号が前記出
力端子に送信されるべきであることを選択的に指示する
第２の制御端子と、 ｂ）ｐチャンネルCMOSトランジスタでありソース、ドレ
イン及びゲート端子を有する第５のCMOSトランジスタで
あって、前記第５のCMOSトランジスタの前記ドレイン端
子は前記第２の制御端子に結合されて前記第２の制御信
号を受け取り、前記第５のCMOSトランジスタの前記ゲー
ト端子は前記第１の遮蔽電圧導体に結合されている、第
５のCMOSトランジスタと、 ｃ）ｐチャンネルCMOSトランジスタでありソース、ドレ
イン及びゲート端子を有する第６のCMOSトランジスタで
あって、前記第６のCMOSトランジスタの前記ゲート端子
は前記第５のCMOSトランジスタの前記ソース端子に結合
されてそこから前記第２の制御信号を受け取り前記第６
のCMOSトランジスタを選択的に付勢又は消勢する、第６
のCMOSトランジスタと、 ｄ）ｐチャンネルCMOSトランジスタでありソース、ドレ
イン及びゲート端子を有する第７のCMOSトランジスタで
あって、前記第７のCMOSトランジスタの前記ゲート端子
は前記第１の遮蔽電圧導体に結合され、前記第７のCMOS
トランジスタと前記ソース端子は前記第６のCMOSトラン
ジスタの前記ドレイン端子に結合され、前記第７のCMOS
トランジスタの前記ドレイン端子は前記出力端子に結合
されそれに前記出力信号を結合する、第７のCMOSトラン
ジスタと、 ｅ）ｐチャンネルCMOSトランジスタでありソース、ドレ
イン及びゲート端子を有する第８のCMOSトランジスタで
あって、前記第８のCMOSトランジスタの前記ゲート端子
は前記第１の遮蔽電圧導体に結合され、前記第８のCMOS
トランジスタの前記ドレイン端子は前記入力端子に結合
され前記入力信号を受け取り、前記第８のCMOSトランジ
スタの前記ソース端子は前記第６のCMOSトランジスタの
前記ソース端子に結合されそれに前記出力信号を結合す
る、第８のCMOSトランジスタと、 を更に含むことを特徴とするCMOS集積回路送信ゲート。 - 【請求項２０】請求項17記載のCMOS集積回路送信ゲート
において、 ａ）第２の制御信号を受け取り、前記入力信号が前記出
力端子に送信されるべきであることを選択的に指示する
第２の制御端子と、 ｂ）前記第１及び第２の電源電圧の間の範囲の大きさを
有する第２の遮蔽電圧を受け取る第２の遮蔽電圧導体
と、 ｃ）ｐチャンネルCMOSトランジスタでありソース、ドレ
イン及びゲート端子を有する第５のCMOSトランジスタで
あって、前記第５のCMOSトランジスタの前記ドレイン端
子は前記第２の制御端子に結合されて前記第２の制御信
号を受け取り、前記第５のCMOSトランジスタの前記ゲー
ト端子は前記第２の遮蔽電圧導体に結合されている、第
５のCMOSトランジスタと、 ｄ）ｐチャンネルCMOSトランジスタでありソース、ドレ
イン及びゲート端子を有する第６のCMOSトランジスタで
あって、前記第６のCMOSトランジスタの前記ゲート端子
は前記第５のCMOSトランジスタの前記ソース端子に結合
されてそこから前記第２の制御信号を受け取り前記第６
のCMOSトランジスタを付勢又は消勢する、第６のCMOSト
ランジスタと、 ｅ）ｐチャンネルCMOSトランジスタでありソース、ドレ
イン及びゲート端子を有する第７のCMOSトランジスタで
あって、前記第７のCMOSトランジスタの前記ゲート端子
は前記第２の遮蔽電圧導体に結合され、前記第７のCMOS
トランジスタの前記ソース端子は前記第６のCMOSトラン
ジスタの前記ドレイン端子に結合され、前記第７のCMOS
トランジスタの前記ドレイン端子は前記出力端子に結合
されそれに前記出力信号を結合する、第７のCMOSトラン
ジスタと、 ｆ）ｐチャンネルCMOSトランジスタでありソース、ドレ
イン及びゲート端子を有する第８のCMOSトランジスタで
あって、前記第８のCMOSトランジスタの前記ゲート端子
は前記第２の遮蔽電圧導体に結合され、前記第８のCMOS
トランジスタの前記ドレイン端子は前記入力端子に結合
され前記入力信号を受け取り、前記第８のCMOSトランジ
スタの前記ソース端子は前記第６のCMOSトランジスタの
前記ソース端子に結合されそれに前記出力信号を結合す
る、第８のCMOSトランジスタと、 を更に含むことを特徴とするCMOS集積回路送信ゲート。
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