KR100309643B1

KR100309643B1 - 고전압 인버터

Info

Publication number: KR100309643B1
Application number: KR1019990024160A
Authority: KR
Inventors: 최정애; 양진모
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1999-06-25
Filing date: 1999-06-25
Publication date: 2001-11-01
Also published as: US6262601B1; JP2001025266A; KR20010003736A

Abstract

본 발명은 저전압회로의 공급전압에 대하여 정수 m 배에 해당하는 고전압회로의 공급전압에 대하여 풀 스윙으로 변화되는 인버터 출력을 발생하기 위한 고전압 인버터에 관한 것이다.

본 발명은 2m 개의 트랜지스터가 적층 되어 이루어진 스위칭 회로(10)와, 풀 스윙 인버터 출력 전압을 감압하여 상기 스위칭 회로의 트랜지스터 게이트에 바이어스 전압을 공급하기 위한 피드백 제어회로(30)와, 상기 바이어스 전압의 전달을 제어하기 위한 실드전압을 발생하기 위한 보호전압원(60)을 포함하여 이루어진다. 보호전압원(60)은 m 개의 pMOS 트랜지스터와 m개의 nMOS 트랜지스터의 직렬회로로 이루어지고 직렬 연결된 접속점에서 하나 이상의 고실드전압 HVshield 과 저실드전압 LVshield을 발생하며, 피드백 제어회로(30)는 m 개의 pMOS 트랜지스터와 m개의 nMOS 트랜지스터의 직렬회로와, 상기 직렬회로의 하나 이상의 트랜지스터 접속점의 전압을 상기 스위칭회로(10)의 적층 트랜지스터 중 하나 이상의 트랜지스터 게이트에 전송하는 하나 이상의 통과 트랜지스터를 포함하여 이루어진다.

Description

고전압 인버터{Invertor for high voltage full swing output}

본 발명은 고전압 인버터에 관한 것으로서, 특히 기존에 셋업된 저전압 공정을 이용하여 고전압 공급 하에서도 각 트랜지스터들이 전압항복과 같은 현상들이 방지되는 안정되게 저전압으로 동작되면서도 고전압원과 접지사이의 전압범위를 풀-스윙(full-swing)하는 출력을 발생할 수 있는 인버터 회로에 관한 것이다.

종래의 고전압용 인버터는 도1과 같이 슈퍼 트랜지스터 SP(P1과 P2를 이루는 구조), 슈퍼트랜지스터 SN(N1과 N2를 이루는 구조), P3, N3을 가지고 있고, 고전압원 HV_DD과 접지 GND 사이에 연결되어서 고전압원과 보호전압원 V_SHLD(shield voltagesource, HV_DD/2)에 의하여 동작되며, 입력전압 HVin을 받아서 출력전압 HVout를 내보내도록 구성되어 있다.

즉, HV_DD를 소오스에 연결하고V_P를 드레인에 연결하고 HV_DD를 벌크로 하는 pMOS P2, Vp를 소오스에 연결하고 HVout을 드레인에 연결하고 Vp를 벌크로 하는 pMOS P3, GND를 소오스에 연결하고 Vn을 드레인에 연결하고 GND를 벌크로 하는 nMOS N2, Vn을 소오스에 연결하고 HVout을 드레인에 연결하고 Vn을 벌크로 하는 nMOS N3, HVin을 소오스에 연결하고 pMOS P2의 게이트 입력을 드레인에 연결하고 P2의 게이트 입력을 벌크로 하는 pMOS P1, HVin을 소오스에 연결하고 nMOS N2의 게이트 입력을 드레인에 그리고 N2의 게이트입력을 벌크에 연결한 nMOS N1로 구성되었고, P1, P3, N3, N1의 게이트는 보호전압원 V_SHLD(shield voltage source, HV_DD/2)에 연결된다. P1의 드레인이 P2의 게이트 입력에 연결된 구조를 SP라고 하고, N1의 드레인이 N2의 게이트입력에 연결된 구조를 SN이라 한다.

이렇게 구성된 종래의 고전압 인버터 회로에서는 고전압원 HV_DD에 6.6 V를 인가하면, 보호전압원 3.3 V 가 인가되어야 한다. 먼저 HVin에 6.6V의 고전압이 인가되면 V_SHLD를 게이트 단자로 하는 P1은 온 상태가 되고, N1은 오프 상태가 된다. 따라서 P1의 드레인 단자는 6.6V 가 인가되고, N1 소오스 단자에는 3.3 V - Vtn 이 인가되어 P2와 P3을 오프 시키고, N2와 N3을 온 시켜 출력 단에는 접지 0 V가 출력된다.

이때 고전압원과 출력단 사이에 6.6 V의 고전압이 인가되지만, Vp 전압이 보호전압원 V_SHLD에 의해 3.3 + Vtp 로 바이어스 되어 각 트랜지스터는 저전압 범위 내에서 동작하게 된다. 반대로 HVin 에 0 V 가 인가되면 V_SHLD을 게이트 단자로 하는 P1은 오프 상태가 되고 N1은 온 상태가 된다. 따라서 P2와 P3을 온 시키고 N2와 N3을 오프 시켜 출력단에는 고전압원 (6.6V)이 출력하게 된다, 또한 보호전압원에 의해 P1의 드레인 단자와 Vn전압이 저전압으로 바이어스 된다.

결국 슈퍼트랜지스터 Sp와 SN과 보호전압원에 의해 각 트랜지스터는 안정적인 저전압 내에서 동작하면서 고전압원과 접지 사이의 풀 스윙(Full-Swing) 출력이 가능하게 된다.

설명한 바와 같은 종래의 인버터회로에서는 고전압원의 전압 높이를 높이고자 하여도 구성요소인 저전압 트랜지스터의 한계 바이어스 전압의 2배까지밖에 확장하지 못하는 문제점을 가지고 있다.

본 발명의 목적은 종래의 고전압 인버터 회로가 내는 출력이 회로를 구성하는 저전압트랜지스터의 한계 바이어스 전압의 2배까지밖에 확장하지 못하는 단점을 해결하려는 것이다.

본 발명의 목적은 기존에 셋업된 저전압 공정을 그대로 이용하여 집적회로 설계기법을 적용해서 고전압 공급 하에서도 각 트랜지스터들이 전압항복과 같은 현상들이 방지되는 안정된 저전압범위에서 동작되면서 고전압원과 접지사이의 풀-스윙(full-swing)을 출력하는 인버터회로 설계하는데 그 목적이 있다.

본 발명은 고전압 인버터회로에 관한 것으로 기존에 셋업(set up)된 저전압 공정을 그대로 이용하면서 일반적인 CMOS 인버터회로에 여러 개의 MOSFET를 적중하는 방법을 사용하여, 고전압(HV_DD, 예로서 10 내지 15[V])을 각 트랜지스터에 저전압(LV_DD, 예로서 3.3 내지 5[V])으로 분산시켜 고전압 공급 하에서도 안정적으로 동작하도록 설계하여 노트북 컴퓨터 등에서 많이 사용하는 LCD, CD-ROM 구동 드라이브와 같은 고전압이 요구되는 시스템에 적용할 수 있도록 설계하였다.

본 발명의 고전압 인버터는 저전압회로의 공급전압에 대하여 정수 m 배에 해당하는 고전압회로의 공급전압에 대하여 풀 스윙으로 변화되는 인버터 출력을 발생하기 위한 것으로서, 2m 개의 트랜지스터가 적층 되어 이루어진 스위칭 회로와, 풀 스윙 인버터 출력 전압을 감압하여 상기 스위칭 회로의 트랜지스터 게이트에 바이어스 전압을 공급하기 위한 피드백 제어회로와, 상기 바이어스 전압의 전달을 제어하기 위한 실드전압을 발생하기 위한 보호전압원을 포함하여 이루어진다.

보호전압원은 m 개의 pMOS 트랜지스터와 m개의 nMOS 트랜지스터의 직렬회로로 이루어지고 직렬 연결된 접속점에서 하나 이상의 고실드전압 HVshield 과 저실드전압 LVshield을 발생하게 하고,

피드백 제어회로는 m 개의 pMOS 트랜지스터와 m개의 nMOS 트랜지스터의 직렬회로와, 상기 직렬회로의 하나 이상의 트랜지스터 접속점의 전압을 상기 스위칭회로의 적층 트랜지스터 중 하나 이상의 트랜지스터 게이트에 전송하는 하나 이상의 통과 트랜지스터를 포함하여 구성하면 된다.

구체적인 회로 예로서 저전압회로의 공급전압에 대하여 3 배에 해당하는 고전압회로의 공급전압에 대하여 풀 스윙으로 변화되는 인버터 출력을 발생하기 위한 고전압 인버터로서,

3 개의 제1, 제2, 제3 pMOS 트랜지스터와 3개의 제1, 제2, 제3 nMOS트랜지스터를 적층 시켜서 된 스위칭 회로와,

3개의 제1, 제2, 제3 pMOS 트랜지스터와 3개의 제1, 제2, 제3 nMOS 트랜지스터의 직렬회로로 이루어지고, 제2 pMOS 트랜지스터와 제3 pMOS 트랜지스터와의 접속점에서 고실드전압이 출력되고, 제2 nMOS 트랜지스터와 제3 nMOS 트랜지스터와의 접속점에서 저실드전압을 출력하는 보호전압원과,

3개의 제1, 제2, 제3 pMOS 트랜지스터와 3개의 제1, 제2, 제3 nMOS 트랜지스터의 직렬회로와, 제2 pMOS 트랜지스터와 제3 pMOS 트랜지스터와의 접속점에 소오스가 연결되고 드레인은 상기 스위칭 회로(10)의 제3 pMOS트랜지스터의 게이트에 연결되고, 게이트에는 실드전압이 연결된 제1통과 nMOS트랜지스터와, 제2 nMOS 트랜지스터와 제3 nMOS 트랜지스터와의 접속점에 소오스가 연결되고 드레인은 상기 스위칭 회로(10)의 제3 nMOS트랜지스터의 게이트에 연결되고, 게이트에는 실드전압이 연결된 제1통과 pMOS트랜지스터를 포함하여 구성되는 피드백 제어회로를 포함하여 이루어진다.

도1은 종래의 고전압 인버터 회로도이다.

도2는 본 발명의 고전압 인버터의 회로도이다.

도3은 적층비가 3인 경우의 본 발명의 실시 예를 보인 회로도이다.

도4는 도3의 예에서 보호전압원을 보인 회로도이다.

도5는 본 실시예의 입력파형도이고 도6은 출력파형도이다.

본 발명의 고전압 인버터는 도2와 같이 적층된 스위칭 회로(stacked switching circuit : 10)와 피드백 제어회로(feedback control circuit : 30) 및 보호전압원(60)을 포함하여 이루어지고, 고전압원 HV_DD, 접지 GND, 고전압 입력신호HVin, 저전압입력신호 LVin을 입력받아서 고전압 출력신호 HVout, FSHVout 와 저전압출력신호 LVout를 출력한다.

보호전압원(60)에서는 고실드전압 HVshield 과 저실드전압 LVshield을 출력한다.

적층 스위칭 회로(10)는 주-스위칭 트랜지스터(MPm, MNm)와, 보호전압원(60)의 고실드전압(HVshield)과 저실드전압(LVshield)을 받아서 각 트랜지스터 단자 사이의 전압을 안정적인 저전압으로 바이어스 시키는 역할을 하는 보호-스위칭 트랜지스터(MPm-1, NMm-1)와, 피드백 제어 회로(30)에서 생성된 제어신호를 받아서 각 트랜지스터 단자 사이의 전압을 안정적인 저전압으로 바이어스 시키는 역할을 하는 보호-스위칭 트랜지스터(MP1 - MPm-2, MN1 - NMm-2)로 이루어진다.

적층 스위칭 회로(10)에서 직렬로 적층 되는 트랜지스터의 수는 식(1)과 같은 적층 비와 같으며, 주-스위칭 트랜지스터의 스위칭 동작에 의해 고전압 출력(FSHVout)이 결정되고, 보호-스위칭 트랜지스터 역시 주-스위칭 트랜지스터의 동작에 종속하여 '온(on)'과 '오프(off)'동작이 이루어지고 하였다.

m(적층비) = HV_DD(고전압회로의 공급 전압)/LV_DD(저전압회로의 공급 전압) ...식(1)

그리고 MPm-1과 MNm-1트랜지스터의 게이트에는 식(2),(3)으로 주어지는 고정된 보호전압이 인가된다.

HVshield = HV_DD- LV_DD...............식(2)

LVshield = LV_DD+ GND ...............식(3)

게이트와 벌크사이의 고전압 바이어스에 의한 옥사이드 전압항복(oxide breakdown)을 방지하기 위해 각 트랜지스터의 벌크단자(bulk)를 소오스단자(source terminal)와 연결하며, 식(4)과 같이 트랜지스터 단자 사이의 최대 바이어스 전압은 트랜지스터가 'ON' 상태일 때는 LV_DD, 'OFF' 상태일 때는 (LV_DD±V_TO)의 저전압이 인가되도록 하여 여러 가지 접합항복(junction breakdown)을 방지한다.

식(4) : V_gs.gd.ds｜_{ID ≠ 0'max}= LV_DD(ON상태)

V_gs.gd.ds｜_{ID = 0'max}= GND - (LV_DD±｜V_TO｜) (OFF상태)

피드백 제어회로(30)는 게이트와 드레인 단자가 서로 연결된 트랜지스터들이 적층비에 따라 직렬로 연결된 부분과 필요한 신호를 '통과' 또는 '차단'시키는 통과 게이트로 구성된다.

이 피드백 제어회로는 적층 스위칭 회로의 풀-스윙 출력(FSHVout)을 입력받아 보호-스위칭 트랜지스터의 'ON/OFF'동작과 트랜지스터의 각 단자사이의 전압이 안정적인 저전압의 범위로 인가되도록 보호하는 신호(S)를 생성시킨다. 동시에 고전압 신호 HVout 과 저전압신호 LVout도 발생한다.

도3은 적층비가 3인 고전압 인버터의 실시 예이다.

여기서 적층스위칭회로는 주-스위칭 트랜지스터(MP21 : 제1 pMOS 트랜지스터, MN21 : 제1 nMOS 트랜지스터)와 보호-스위칭 트랜지스터(MP23 :제2 pMOS 트랜지스터, MN23 : 제1 nMOS 트랜지스터, MP24 : 제3 pMOS 트랜지스터, MN24 :제3 nMOS 트랜지스터)가 HV_DD와 그라운드 전압 사이에 직렬로 연결되도록 구성된다. 주-스위칭 트랜지스터 MP21은 벌크가 소오스 즉 HV_DD에 연결되고 게이트에는 하이입력 HVin이 연결되며, 주-스위칭 트랜지스터 MN21은 벌크가 소오스 즉 그라운드에 연결되고 게이트에는 로우입력 LVin이 연결되며, 보호-스위칭 트랜지스터 MP23과 MP24는 벌크가 소오스에 연결되고 보호-스위칭 트랜지스터 MN23 와 MN24 는 벌크가 소오스에 연결되고, MP24와 MN24의 드레인이 공통으로 접속되어 여기로부터 고압의 풀스윙출력 FSHVout가 출력된다.

그리고 피드백제어회로는 MP31(제1 pMOS 트랜지스터), MP32(제2 pMOS 트랜지스터), MP33(제3 pMOS 트랜지스터), MP34(통과 트랜지스터) 와 MN31(제1 nMOS 트랜지스터), MN32(제2 nMOS 트랜지스터), MN33(제3 nMOS 트랜지스터), MN34(통과 트랜지스터)로 구성되는데, MP31의 벌크는 소오스에 연결되고 게이트는 드레인에 연결되고, MP32의 벌크는 소오스에 연결되고 게이트는 드레인에 연결되며, MP31의 드레인과 MP32의 소오스 접속점에서 고전압출력HVout가 출력된다. 또 MN31의 벌크는 소오스에 연결되고 게이트는 드레인에 연결되고, MN32의 벌크는 소오스에 연결되고 게이트는 드레인에 연결되며, MN31의 드레인과 MN32의 소오스 접속점에서 저전압출력LVout가 출력된다. 그리고 소오스가 MP32의 드레인에 연결된 MP33은 그 벌크가 소오스에 연결되고 그 게이트는 드레인에 연결되며, MN32의 드레인에 연결된 MN33은 그 벌크가 소오스에 연결되고 그 게이트는 드레인에 연결되며, MP33의 드레인과 MN33 드레인의 접속점에서 풀스윙고전압출력FSHVout가 출력된다.

통과 트랜지스터 MN34는 MP32의 드레인과 MP33의 소오스 접속점의 전압을 MP24의 게이트에 전송하기 위한 스위칭 트랜지스터로서 MN34의 드레인은 MP32의 드레인과 MP33의 소오스 접속점에 연결되고 그 소오스는 MP24의 게이트에 연결된다. 통과트랜지스터 MN34의 게이트와 MP23의 게이트에는 전압보호원의 하이실드전압 HVshield 가 연결된다.

통과 트랜지스터 MP34는 MN32의 드레인과 MN33의 소오스 접속점의 전압을 MN24의 게이트에 전송하기 위한 스위칭 트랜지스터로서, MP34의 드레인은 MN32의 드레인과 MN33의 소오스 접속점에 연결되고 그 소오스는 MN24의 게이트에 연결된다. 통과 트랜지스터 MP34의 게이트와 MN23의 게이트에는 전압보호원의 로우실드전압 LVshield 가 연결된다. MP24와 MN24의 게이트는 함께 접속되어 S1노드를 이룬다.

보호전압원은 도3에서 보인 바와 같이, MP41, MP42, MP43, MN43, MN42, MN41의 직렬회로이며 고전압원 HV_DD에 접지 사이에 연결되어서 MP42의 드레인과 MP43의 소오스 접속점에서 하이실드전압 HVshield를 출력하고, MN42의 드레인과 MN43의 소오스 접속점에서 로우실드전압 LVshield를 출력한다.

이렇게 구성된 실시예의 동작을 설명하면 다음과 같다.

도3에서 보인 고전압원 HV_DD에 10[V]를 인가하면, 보호전압원은 하이실드전압 HVshield으로 6.6[V], 로우실드전압 LVshield으로 3.3[V]가 출력되어 도2에서 보인 회로의 각 접속점에 인가된다.

우선 로우입력신호 LVin에 0~3.3[V], 하이입력신호 HVin에는 6.6~10[v]의 입력이 인가되면, 고전압 출력단 FSHVout에는 10~0[V]의 풀-스윙이 출력된다. 따라서 보호-스위칭 트랜지스터들이 안정한 범위에서 동작하기 위해서는 S1에는 6.6~3.3[V]의 스윙을 갖는 신호가 요구된다. 신호 S1은 피드백 제어회로에 의해 다음과 같이 생성된다.

FSHVout이 10[V]가 되면, MP33과 MN33의 소오스 단자는 각각 10[V]와 6.6[V]가 되고, 이 소오스 전압에 의해 통과 트랜지스터 MN34는 '차단'상태로 되고, MP34는 '통과'상태가 되어 S1에 6.6[V]가 전달된다.

만약 FSHVout이 0[V]이면, MN33의 소오스 단자에는 0[V], MP33의 소오스 단자는 각각 3.3[V]가 되며, MP34는 '차단'상태, MN34는 '통과'상태가 되어 3.3[V]가 S1에 전달되어짐으로써 6.6~3.3[V]의 레벨을 갖는 신호가 발생된다.

이러한 동작으로 제1 pMOS 트랜지스터의 드레인에서 일정한 범위 내에서 변화하는 고전압 출력을 발생하고, 제1 nMOS 트랜지스터와 드레인에서 일정한 범위 내에서 변화하는 저전압 출력을 발생하고, 제3 pMOS트랜지스터의 드레인과 제3 nMOS트랜지스터의 드레인 접속점에서 접지 전위에서 고전압까지 변화하는 풀스윙출력을 발생한다. 이들 3개의 출력들은 위상이 서로 같게 된다.

위의 동작 상태는 도5에 도시된 바와 같은 파형으로 나타내어진다. 도5는 m=3적층 고전압 인버터의 입력 파형이고 도6은 m=3 적층 고전압 인버터 출력 파형을 나타낸다.

이 도면에서 S1 신호, HVin 신호, LVin 신호, FSHVout 출력신호, HVout 출력신호, 및 LVout 출력신호의 파형들이 도시되어 있다.

본 발명의 고전압 인버터 회로는 기존의 셋업된 저전압 공정을 그대로 이용하여 생산할 수 있다. 기존의 저전압 생산 공정으로 고전압 하에서도 각 트랜지스터들에인가되는 전압은 저전압으로 인가되므로 안정되게 동작된다. 이 설계기법은 표준화된 CMOS디지털 회로 설계기법에 근간을 두어, 인버터의 기본 구조에 요구되는 적층비에 따라 보조-스위칭트랜지스터를 적층 시킨 구조이므로 m=4혹은 그 이상의 적층비를 갖는 회로설계에 대한 연구에서도 이러한 개념을 활용 할 수 있다.

종래의 고전압 인버터 회로가 내는 출력이 회로를 구성하는 저전압트랜지스터의 한계 바이어스 전압의 2배까지밖에 확장하지 못하는 단점을 해결한다.

기존에 셋업된 저전압 공정을 그대로 이용하여 집적회로 설계기법을 적용해서 고전압 공급 하에서도 각 트랜지스터들이 전압항복과 같은 현상들이 방지되는 안정된 저전압범위에서 동작되면서 고전압원과 접지사이의 풀-스윙(full-swing)을 출력하는 인버터회로 설계할 수가 있게 된다.

기존에 셋업(set up)된 저전압 공정을 그대로 이용하면서 일반적인 CMOS 인버터회로에 여러 개의 MOSFET를 적중하는 방법을 사용하여, 고전압(HV_DD, 예로서 10 내지 15[V])을 각 트랜지스터에 저전압(LV_DD, 예로서 3.3 내지 5[V])으로 분산시켜 고전압 공급 하에서도 안정적으로 동작하도록 설계하여 노트북 컴퓨터 등에서 많이 사용하는 LCD, CD-ROM 구동 드라이브와 같은 고전압이 요구되는 시스템에 적용할 수 있도록 설계 할 수가 있다.

Claims

저전압회로의 공급전압에 대하여 정수 m 배에 해당하는 고전압회로의 공급전압에 대하여 풀 스윙으로 변화되는 인버터 출력을 발생하기 위한 고전압 인버터에 있어서,

2m 개의 트랜지스터가 적층 되어 이루어진 스위칭 회로(10)와,

풀 스윙 인버터 출력 전압을 감압하여 상기 스위칭 회로의 트랜지스터 게이트에 바이어스 전압을 공급하기 위한 피드백 제어회로(30)와,

상기 바이어스 전압의 전달을 제어하기 위한 실드전압을 발생하기 위한 보호전압원(60)을 포함하여 이루어지는 것이 특징인 고전압 인버터.
제1항에 있어서,

상기 보호전압원(60)은 m 개의 pMOS 트랜지스터와 m개의 nMOS 트랜지스터의 직렬회로로 이루어지고 직렬 연결된 접속점에서 하나 이상의 고실드전압 HVshield 과 저실드전압 LVshield을 발생하는 것이 특징인 고전압 인버터.
제1항에 있어서, 상기 피드백 제어회로(30)는,

m 개의 pMOS 트랜지스터와 m개의 nMOS 트랜지스터의 직렬회로와,

상기 직렬회로의 하나 이상의 트랜지스터 접속점의 전압을 상기 스위칭회로(10)의 적층 트랜지스터 중 하나 이상의 트랜지스터 게이트에 전송하는 하나 이상의 통과트랜지스터를 포함하여 이루어지는 것이 특징인 고전압 인버터.
저전압회로의 공급전압에 대하여 3 배에 해당하는 고전압회로의 공급전압에 대하여 풀스윙으로 변화되는 인버터 출력을 발생하기 위한 고전압 인버터에 있어서,

3 개의 제1, 제2, 제3 pMOS 트랜지스터와 3개의 제1, 제2, 제3 nMOS트랜지스터를 적층 시켜서 된 스위칭 회로(10)와,

풀스윙 인버터 출력 전압을 감압하여 상기 스위칭 회로의 트랜지스터 게이트에 바이어스 전압을 공급하기 위한 피드백 제어회로(30)와,

상기 바이어스 전압의 전달을 제어하기 위한 실드전압을 발생하기 위한 보호전압원(60)을 포함하여 이루어지는 것이 특징인 고전압 인버터.
제4항에 있어서, 상기 보호전압원(60)은,

3개의 제1, 제2, 제3 pMOS 트랜지스터와 3개의 제1, 제2, 제3 nMOS 트랜지스터의 직렬회로로 이루어지고,

제2 pMOS 트랜지스터와 제3 pMOS 트랜지스터와의 접속점에서 고실드전압이 출력되고,

제2 nMOS 트랜지스터와 제3 nMOS 트랜지스터와의 접속점에서 저실드전압이 출력되는 것이 특징인 고전압 인버터.
제5항에 있어서, 상기 제1, 제2, 제3 pMOS 트랜지스터와 제1, 제2, 제3 nMOS 트랜지스터는 각각의 벌크가 각각의 소오스에 연결되고, 각각의 게이트들은 각각의 드레인에 연결되는 것이 특징인 고전압 인버터.
제4항에 있어서, 상기 피드백 제어회로(30)는,

3개의 제1, 제2, 제3 pMOS 트랜지스터와 3개의 제1, 제2, 제3 nMOS 트랜지스터의 직렬회로와,

제2 pMOS 트랜지스터와 제3 pMOS 트랜지스터와의 접속점에 소오스가 연결되고 드레인은 상기 스위칭 회로(10)의 제3 pMOS트랜지스터의 게이트에 연결되고, 게이트에는 실드전압이 연결된 제1통과 nMOS트랜지스터와,

제2 nMOS 트랜지스터와 제3 nMOS 트랜지스터와의 접속점에 소오스가 연결되고 드레인은 상기 스위칭 회로(10)의 제3 nMOS트랜지스터의 게이트에 연결되고, 게이트에는 실드전압이 연결된 제1통과 pMOS트랜지스터를 포함하여 이루어지는 것이 특징인 고전압 인버터.
제7항에 있어서, 상기 제1, 제2, 제3 pMOS 트랜지스터와 3개의 제1, 제2, 제3 nMOS 트랜지스터는 각각의 벌크가 각각의 소오스에 연결되고, 각각의 게이트들은 각각의 드레인에 연결되는 것이 특징인 고전압 인버터.
제4항에 있어서,

제1 pMOS 트랜지스터의 드레인에서 일정한 범위 내에서 변화하는 고전압 출력을 발생하고,

제1 nMOS 트랜지스터와 드레인에서 일정한 범위 내에서 변화하는 저전압 출력을 발생하고,

제3 pMOS트랜지스터의 드레인과 제3 nMOS트랜지스터의 드레인 접속점에서 접지 전위에서 고전압까지 변화하는 풀스윙출력을 발생하되,

상기 3개의 출력들은 위상이 서로 같은 것이 특징인 고전압 인버터.