KR102071686B1 - 트라이스테이트 게이트 - Google Patents

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Abstract

본 발명은 출력 포트(1400), 및 각각이 적어도 제1 및 제2 게이트를 가지는 적어도 2개 트랜지스터들(1200, 1300; 2200, 2300)을 포함하고, 출력 포트에서 하이-임피던스 값(Z)가 그 트랜지스터들 중 적어도 하나의 문턱 전압을 조절함으로써 설정되도록 구성된 트라이스테이트 게이트(1000, 2000)에 관한 것이다.

Description

트라이스테이트 게이트{Tristate gate}
본 발명은 전자공학 분야에 관한 것이며, 보다 자세하게는 트라이스테이트 게이트(tristate gate)들 분야에 관한 것이다. 보다 구체적으로, 본 발명은 출력 포트를 포함하고 트라이스테이트 게이트를 제어함으로써 출력 포트에서 하이-임피던스 값을 출력할 수 있는 트라이스테이트 게이트들에 관한 것이다.
트라이스테이트 게이트(tristate gate)들은, 그 회로로부터 트라이스테이트 게이트의 출력의 효과를 효과적으로 제거하면서 그 출력 포트가 영(zero) 및 일(one) 논리(logic) 레벨들뿐만 아니라 하이 임피던스 상태를 취하게 한다. 이는, 공통 버스를 구동하는 복수의 I/O 회로들의 경우와 같은 다수 회로들이 공통의 매개체를 공유해야만 하는 경우 유용하다.
트라이스테이트 게이트(3000)의 예시적 구현이 도 3a에 도해된다. 도면에서 볼 수 있듯이, 트라이스테이트 게이트(3000)는 NAND 게이트(3001), NOR 게이트(3002), P-형 트랜지스터(3200) 및 N-형 트랜지스터(3300)를 포함한다. 더욱이, 트라이스테이트 게이트(3000)는 다음의 입력 및 출력 연결들을 가진다. 입력 포트(3100), 출력 인에이블 단자들(3700, 3800), 출력 포트(3400), 전원 단자(3500) 및 접지 단자(3600).
도 3a의 트라이스테이트 게이트(300)의 동작이 도 3b를 참조하여 설명된다.
도 3b에서 볼 수 있듯이, 트라이스테이트 게이트(300)의 출력 포트(3400)에서 출력 신호(OUT)의 값은 출력 인에이블 단자들(3700, 3800)으로 입력된 신호들(φ, φB)의 값에 좌우된다.
보다 구체적으로, 신호(φ)가 영의 논리값(logic value) 또는 보다 일반적으로 "L"로서 표에 표시된 낮은 논리값과 일치하고 신호(φB)가 1의 논리값 또는 보다 일반적으로 "H"로서 표에 표시된 높은 논리값과 일치할 때, 출력 신호(OUT)는 하이 임피던스 값(Z)와 일치한다. 이는 낮은 논리값에 있는 신호(φ)가 신호(IN)의 값이 무엇인지 무관하게 NAND 게이트(3001)가 높은 논리값을 출력하도록 강제하는데 기인한다. 유사하게, 높은 논리값을 가지는 신호(φB)는 NOR 게이트(3002)의 출력이 입력 신호(IN)의 값에 무관하게 낮은 논리값을 취하도록 강제한다. 따라서, P-형 트랜지스터(3200)는 게이트에 높은 논리값을 가지는 한편, N-형 트랜지스터(3300)가 게이트에 낮은 논리값을 가진다. 이는 양 트랜지스터들(3200, 3300) 둘 다, 표에서 P채널 및 N채널 행들에서 키워드 "OFF"로 표시된 바와 같이 닫히고(closed), 출력 포트(3400)는 전원 단자(3500) 및 접지 단자(3600) 양자로부터 물리적으로 연결이 끊어진다. 그러한 방식으로, 신호(OUT)에서 하이-임피던스 값이, 입력 포트(3100)에서 입력 신호(IN)의 값에 무관하게 실현될 수 있다.
역으로, 신호(φ)가 높은 논리값에 일치하는 한편, 신호(φB)가 낮은 논리값에 일치하는 경우, NAND 게이트(3001) 및 NOR 게이트(3002) 양자의 출력은 입력 신호(IN)의 값에 의존할 것이다. 보다 구체적으로, 만약 신호(IN)가 낮은 논리 레벨이면, NAND 게이트(3001)의 출력은 높은 논리값에 있을 것이다. 또한, NOR 게이트(3002)의 출력은 높은 논리값에 있을 것이다. 따라서, 신호(OUT)의 값은 낮은 논리값에 있을 것이다. 다른 한편으로는, 신호(IN)가 높은 논리값에 있을 때, 신호(OUT)는 높은 논리값에 있을 것이다. 따라서, 신호(OUT)는 신호(IN)과 같은 값을 취하고, 입력 포트(3100)에 입력된 논리값은 출력 포트(3400)로 전달된다. 이는 N 및 P 트랜지스터 채널들에 대하여 키워드 "switch"로 표시되고, "switch"는 트랜지스터들의 채널의 상태가 신호(IN)에 따라 결정될 것임을 나타낸다.
각각 낮은 논리값과 낮은 논리값, 그리고 각각 높은 논리값과 높은 논리값이 될 신호(φ, φB)에 대한 값들의 남은 조합들은 입력 포트(3100)에서 신호(IN)의 값에 의존하는 출력 포트(3400)에서 신호(OUT)을 생성한다. 자세한 사항들은 도 3b의 표에 주어지며, 이 때 "OFF"는 각각의 트랜지스터가 신호(IN)의 값에 무관하게 전도하지 않음을 나타내는 한편, "switch"는 트랜지스터가 신호(IN)의 값에 의존하여 전도하는 것을 나타낸다. 보다 구체적으로, 각각 낮은 논리값과 낮은 논리값인 신호들(φ, φB)의 조합에 대하여, 신호(OUT)는 입력 신호(IN)이 낮은 값을 가질 때 하이 임피던스(Z)의 값을 취한다. 역으로, 각각 높은 논리값 및 높은 논리값인 신호들(φ, φB)의 조합에 대하여, 출력 신호(OUT)는 입력 신호(IN)이 낮은 논리값을 가질 때 하이 임피던스 값(Z)의 값을 취하는 한편, 출력 신호(OUT)는 입력 신호(IN)가 높은 논리값을 가질 때 높은 논리값을 취한다.
다시 말해서, 풀 다운(Pull Down)(도면에서 PD)은 낮은 논리값과 낮은 논리값인 φ 및 φB 조합으로 실현될 수 있다. 본 조건에서, 출력은 버퍼에 의해 단지 풀-다운될 수 있고 그 자체로 높은 레벨로 돌아갈 수 없다. 이는 다수 출력들이 (동시에 하나만 활성화되는) 동일한 신호에 연결되고 높은 레벨로 돌아가는 것이 버퍼 외부의 단일 및 공통 풀-업에 의해 실현될 때 유용하다. 이는 모든 신호들이 공통 접지로부터 기준되기 때문에 실제로 널리 유용하다.
대칭적으로, 풀 업(Pull UP)(도면에서 PU)은 높은 논리값과 높은 논리값인 φ 및 φB 조합으로 실현될 수 있다. 본 조건에서, 출력은 버퍼에 의해 단지 풀-업될 수 있고 그 자체로 낮은 레벨로 돌아갈 수 없다. 이는 다수 출력들이 (동시에 하나만 활성화되는) 동일한 신호에 연결되고 낮은 논리값으로 돌아가는 것이 단일 및 공통 풀-다운에 의해 실현될 때 유용하다. 이는, 신호들이 하나의 기능에서 다음 기능까지 다를 수 있는 전원 전위들(VDDs)로부터 기준되기 때문에 실제로 드물게 사용된다.
그러한 동작은 입력 포트(3100)의 값을 출력 포트(3400)로 전달하거나, 하이-임피던스 논리값(Z)에 대응하는 신호(OUT)를 출력함으로써 입력 포트(3100)를 출력 포트(3400)로부터 분리시키는 것 중 하나를 가능하게 한다.
그러한 트라이스테이트 버퍼(3000)는 거의 모든 I/O 드라이버에 폭넓게 채용된다. 그러한 경우들에서, 요구되는 트랜지스터들은, 특히 반도체 칩에 보통 사용되는 남아있는 "코어(core)" 트랜지스터들과 비교할 때, 보통 상당히 크다. 가끔, I/O 회로에 할당된 면적은 칩의 총 면적 중 실제로 50%를 넘게 차지할 수 있다. 따라서, 트라이스테이트 버퍼를 구현하기 위해서 사용될 트랜지스터들의 개수에서의 임의의 감소는 반도체 칩의 크기 및 비용에 현저한 영향을 달성한다.
본 발명은 그러한 목적으로 구현되었다. 보다 구체적으로, 본 발명은 감소된 개수의 트랜지스터들을 채용하는 트라이스테이트 버퍼의 실현을 가능하게 하고, 그로 인해 트라이스테이트 버퍼에 기인한 면적 소모를 대폭 감소시킨다.
보다 구체적으로, 본 발명의 실시예는 출력 포트, 및 각각이 적어도 제1 및 제2 게이트를 가지는 2개의 트랜지스터들을 포함하는 트라이스테이트 게이트에 관한 것일 수 있고, 트라이스테이트 게이트는 그 출력 포트에서 하이-임피던스 값이 그 트랜지스터들 중 적어도 하나의 문턱 전압을 제어함으로써 설정되도록 구성된다.
그러한 접근 때문에, 감소된 수의 트랜지스터들을 사용하는 트라이스테이트 버퍼를 유리하게 구현하는 것이 가능하다.
일부 실시예들에서, 트랜지스터들은 출력 포트에서 하이-임피던스 값이 적어도 2개의 트랜지스터들의 문턱 전압들을 제어함으로써 설정되도록 구성될 수 있다.
그러한 접근 때문에, 감소된 개수의 트랜지스터들을 사용하는 트라이스테이트 버퍼를 유리하게 구현하는 것이 가능하다.
일부 실시예들에서, 트랜지스터들의 문턱 전압들은 서로 독립적으로 제어될 수 있다.
그러한 접근 때문에, 트라이스테이트 게이트를 출력 포트에서 다른 값들을 출력하도록 유리하게 제어하는 것이 가능하다.
일부 실시예들에서, 트랜지스터들은 SOI 트랜지스터들일 수 있다.
그러한 접근 때문에, 이중(double) 게이트 트랜지스터들을 유리하게 구현하는 것이 가능하다.
일부 실시예들에서, 문턱 전압은 백(back) 게이트에 의해서 제어될 수 있다.
그러한 접근 때문에, 트랜지스터들이 SOI 트랜지스터들일 때 문턱 전압을 유리하게 제어하는 것이 가능하다.
일부 실시예들에서, 트랜지스터들은 완전 공핍된(fully depleted) SOI 트랜지스터들일 수 있다.
그러한 접근 때문에, 백 게이트에서 보다 높은 정확도 및 보다 낮은 전압들로 트랜지스터들의 문턱 전압을 유리하게 제어하는 것이 가능하다.
일부 실시예들에서, 트랜지스터들은 Finfet 트랜지스터들일 수 있다.
그러한 접근 때문에, 트라이스테이트 게이트는 SOI 기판들을 사용하지 않고 실현될 수 있다.
일부 실시예들에서, 트랜지스터들은 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있고, 제1 트랜지스터는 전원 단자 및 출력 포트 사이에 연결될 수 있고, 제2 트랜지스터는 접지 단자 및 출력 포트 사이에 연결될 수 있다.
그러한 접근 때문에, 단지 2개의 트랜지스터들로서 트라이스테이트 기능을 실현하도록 트랜지스터들을 유리하게 연결하는 것이 가능하다.
일부 실시예들에서, 트라이스테이트 게이트는 트랜지스터들의 제1 게이트에 연결된 입력 단자를 더 포함할 수 있다.
그러한 접근 때문에, 디지털 트라이스테이트 게이트를 유리하게 실현 가능하다.
일부 실시예들에서, 트라이스테이트 게이트는 트랜지스터들 중 하나의 제1 게이트에 연결된 입력 포트를 더 포함할 수 있다.
그러한 접근 때문에, 아날로그 트라이스테이트 게이트를 유리하게 실현 가능하다.
일부 실시예들에서, 트라이스테이트 게이트는 제1 게이트가 입력 포트에 연결된 트랜지스터와 다른 트랜지스터들 중 하나의 제1 게이트에 연결된 제어 포트를 더 포함할 수 있다.
그러한 접근 때문에, 아날로그 트라이스테이트 게이트의 동작을 유리하게 제어하는 것이 가능하다.
일부 실시예들에서, 제어 포트는 입력 포트로부터 출력 포트로의 신호 경로를 인에이블(enable)시키거나 디스에이블(disable)시키도록 구성될 수 있다.
그러한 접근 때문에, 게이트를 통해서 아날로그 신호를 전송하거나 전송하지 않도록 아날로그 트라이스테이트 게이트를 유리하게 동작시키는 것이 가능하다.
본 발명의 실시예는 이상의 실시예들 중 임의의 것에 따른 트라이스테이트 게이트를 포함하는 회로에 더 관한 것일 수 있다.
그러한 접근 때문에, 트라이스테이트 게이트를 전자 회로들에 유리하게 집적하는 것이 가능하다.
본 발명의 실시예는 이상의 실시예에 따라 회로를 구현하는 반도체 구조, 특히 반도체 웨이퍼 및/또는 반도체 칩 및/또는 반도체 구성부품에 더 관한 것일 수 있다.
그러한 접근 때문에, 본 발명에 따른 트라이스테이트 게이트를 구현하는 회로를 유리하게 실현하는 것이 가능하다.
본 발명의 실시예는 출력 포트, 및 각각이 적어도 제1 및 제2 게이트를 가지는 적어도 2개의 트랜지스터들을 포함하는 트라이스테이트 게이트를 구동하는 방법에 더 관한 것일 수 있고, 그 방법은 트랜지스터들 중 적어도 하나의 문턱 전압을 제어함으로써 출력 포트에서 하이-임피던스 값을 설정하는 단계를 포함할 수 있다.
그러한 접근 때문에, 감소된 개수의 트랜지스터들로 실현된 트라이스테이트 게이트를 유리하게 제어하는 것이 가능하다.
본 발명은 이하에서 유리한 실시예들을 사용하고 도면들을 참조하여 예시의 방식으로 보다 상세하게 설명될 것이다. 설명된 실시예들은, 그러나 개별적인 특징들이, 전술한 바와 같이 서로 독립적으로 구현될 수 있거나 생략될 수 있는 가능한 구성들일 뿐이다. 도면들에서 도해된 동일한 구성요소들은 동일한 참조 부호들로서 제공된다. 다른 도면들에서 도해된 동일한 구성요소들과 관련된 설명 부분들은 생략될 수 있다.
도 1a는 본 발명의 실시예에 따른 트라이스테이트 버퍼(100)의 개략적인 모습을 도해한다.
도 1b는 도 1a의 트라이스테이트 버퍼의 동작을 요약하는 개략적인 표를 도해한다.
도 2a는 본 발명의 실시예에 따른 트라이스테이트 버퍼(2000)의 개략적인 모습을 도해한다.
도 2b는 도 2a의 트라이스테이트 버퍼의 동작을 요약하는 개략적인 표를 도해한다.
도 3a는 최신 기술에 따른 트라이스테이트 버퍼(3000)의 개략적인 모습을 도해한다.
도 3b는 도 3a의 트라이스테이트 버퍼(3000)의 동작을 요약하는 개략적인 표를 도해한다.
도 1에서 볼 수 있듯이, 본 발명의 실시예에 따른 트라이스테이트 버퍼(1000)는 입력 포트(1100), n-형 트랜지스터(1200)와 p-형 트랜지스터(1300), 전원 단자(1500), 접지 단자(1600), 출력 포트(1400) 및 출력 인에이블 단자들(1700, 1800)을 포함한다.
보다 구체적으로, 연결은 입력 포트(1100) 및 양 트랜지스터들(1200, 1300)의 게이트들 사이에 실현된다. 트랜지스터(1200)는 P-형 SOI 트랜지스터이다. 트랜지스터(1300)는 N-형 SOI 트랜지스터이다. 트랜지스터들(1200, 1300)은 불완전 공핍된SOI(partially depleted SOI; PDSOI) 트랜지스터들 또는 완전 공핍된 SOI(fully depleted SOI; FDSOI)일 수 있다. 양 트랜지스터들(1200, 1300)의 드레인은 출력 포트(1400)에 연결된다. p-형 트랜지스터(1200)의 소스는 전원 단자(1500)에 연결되는 한편, n-형 트랜지스터(1300)의 소스는 접지 단자(1600)에 연결된다. p-형 트랜지스터(1200)의 바디(body) 전압은 출력 인에이블 단자(1800)를 사용함으로써 백-게이트(back-gate) 바이어스(bias)를 통해서 제어될 수 있다. 유사하게, n-형 트랜지스터(1300)의 바디 전압은 출력 인에이블 단자(1700)에 의해서 제어될 수 있다.
2개의 트랜지스터들(1200, 1300)은 각 게이트가 서로 독립적으로 제어될 수 있는 이중-게이트 트랜지스터들이다.
도 1b는 도 1a의 트라이스테이트 게이트(1000)의 동작에 대한 개략적인 표를 도해한다.
표에서 볼 수 있듯이, 각각의 열에서 신호들(φB, VTHp, P채널, φ, VTHn, N채널 및 OUT)의 값들이 기록된다. 보다 구체적으로, 신호(φB)는 p-형 트랜지스터(1200)의 바디 전압을 제어하는 출력 인에이블 단자(1800)에 입력되는 신호에 대응한다. 신호(VTHp)는 p-형 트랜지스터(1200)의 문턱 전압의 절대값에 대응하고, 백-게이트 바이어스 전압(φB)의 함수이다. 신호(P채널)는 포트(1100)에서 신호(IN)의 스위칭에 대하여 P 트랜지스터(1200)의 채널의 상태를 나타낸다. 신호(φ)는 n-형 트랜지스터(1300)의 바디 전압을 제어하는 출력 인에이블 단자(1700)에 입력되는 신호에 대응한다. 신호(VTHn)는 n-형 트랜지스터(1300)의 문턱 전압의 절대값에 대응하고, 백-게이트 바이어스 전압(φ)의 함수이다. 신호(N채널)는 포트(1100)에서 신호(IN)의 스위칭에 대하여 N 트랜지스터(1300)의 채널의 상태를 나타낸다. 신호(OUT)는 출력 포트(1400)에서 신호에 대응한다.
전술한 신호들 중 입력 신호들의 각각에 대하여, 값은 "H", "L", "SC", "Z", "
Figure 112014058330031-pct00001
", "Very L" 및 "Very H" 중에서 주어진다. 보다 구체적으로, 신호 값 "H"는 높은 논리값에 대응하고, 신호 값 "L"은 낮은 논리값에 대응한다. 유사하게, 신호 값 "Very H"는 P 트랜지스터(1200)를 공핍(depletion) 모드로 전환하기에 충분한 매우 높은 논리값에 대응하는 한편, 신호 값 "Very L"은 N 트랜지스터(1200)를 공핍 모드로 전환하기에 충분한 매우 낮은 논리값에 대응한다. 신호 값 "Z"는 하이-임피던스 신호에 대응한다. 신호들 값 "
Figure 112014058330031-pct00002
"은 입력 포트(1100)에서 반전된 논리 신호 입력에 대응한다. 신호 값 "SC"는 트랜지스터들(1200, 1300)를 경유하여 전원 단자(1500) 및 접지 단자(1600) 사이에 단락 회로를 초래하는 신호에 대응한다. 예를 들면, 트랜지스터들(1200, 1300)의 직렬 저항이 동일하다고 가정할 때, 신호 "SC"에 대응하는 전압 값은 전원 단자(1500)의 전압 및 접지 단자(1600)의 전압 사이 차이의 절반일 것이다.
이러한 상황에서, 값들 "H" 및 "L"은, 트랜지스터들(1200, 1300)의 동작이 바디에 대한 백-게이트 바이어스의 인가에 의해 규정되는 그러한 방식으로 트랜지스터들(1200, 1300)의 문턱 전압의 값을 변경하기에 "충분히 높은" 그리고 "충분히 낮은"으로 각각 해석될 것이다. 다시 말해서, 예컨대 신호(φ)가 높은 전압 값 "H"을 가진다면, 그러면 n-형 트랜지스터(1300)의 문턱 전압(VTHn)은 낮아질 것이고 그 트랜지스터는, 키워드 "switch"에 의해 표시된 바와 같이 트랜지스터(1300)의 게이트 단자에 인가된 신호(IN)의 값에 의존하여 전도되거나 그렇지 않을 것이다. 대칭적으로, 예컨대 신호(φ)가 낮은 전압 값 "L"을 가진 다면, 그러면 n-형 트랜지스터(1300)의 문턱 전압(VTHn)은 상승할 것이고 그 트랜지스터는 개방, 즉 키워드 "OFF"에 의해 표시된 바와 같이 트랜지스터(1300)의 게이트 단자에 인가되는 신호(IN)의 값에 무관하게 전도되지 않을 것이다.
더욱이, "high" 및 "low" 신호 값들이 신호들(VTHp 및 VTHn)에 주어진다. 보다 구체적으로, "high"에 대응하는 신호 값은 높은-전압 값을 나타내는 한편, 신호 "low"에 대응하는 전압 값은 낮은 전압 값에 대응한다. 이러한 상황에서, 용어들 "high" 및 "low"는, 트랜지스터들(1200, 1300)을 백 게이트에서 전압 값의 바이어스에서 동작하게 하기에 "충분히 높은" 그리고 "충분히 낮은"으로서 각각 해석될 것이다. 예를 들면, 신호(φB)가 낮은 전압 값 "L"을 가진다면, 그러면 p-형 트랜지스터(1200)의 문턱 전압(VTHp)은 낮아질 것이고, 그 트랜지스터는, 키워드 "switch"에 의해 표시된 바와 같이 트랜지스터(1200)의 게이트 단자에 인가된 신호(IN)의 값에 의존하여 전도되거나 그렇지 않을 것이다. 대칭적으로, 예컨대 신호(φB)가 높은 전압 값 "H"를 가진다면, 그러면 p-형 트랜지스터(1200)의 문턱 전압(VTHp)은 상승할 것이고 그 트랜지스터는 개방, 즉 키워드 "OFF"에 의해 표시된 바와 같이 트랜지스터(1200)의 게이트 단자에 인가된 신호(IN)의 값에 무관하게 전도되지 않을 것이다
신호들(VTHp, VTHn)은 절대값들로서 의도된 점이 유의될 것이다. 따라서, 문턱 전압이 n-형 트랜지스터(1300)에 대해서 낮은 값을 가지는 것으로 표시되는 경우, 이는 트랜지스터(1300)가 문턱 전압이 높은 값을 가지는 것으로 표시되는 경우와에 대하여 보다 낮은 단자 전압에서 닫히는 것을 의미한다. 유사하게, p-형 트랜지스터(1200)의 문턱 전압(VTHp)이 낮은 것으로 표시되는 경우, 이는 문턱 전압이 높은 값을 가지는 것으로 표시되는 경우에 대하여 보다 높은 게이트 단자 전압에서 닫히는(즉, 전도되는) 것을 의미한다.
일반적으로, 전술된 동작은 개방, 즉 백 게이트가 적절한 레벨에 있을 때 트랜지스터들 중 임의의 것을 그것의 문턱 전압을 VDD 위로 설정함으로써 비-전도(non conducting) 상태로 설정하는 것에 의해 획득될 수 있다. 이러한 경우는 도면들에서 키워드 "OFF"로 표시된다.
예를 들면, N채널에서 전압(φ)을 0V로 설정하는 것은 0.8V-1.0V에서 선택될 수 있는 값으로 문턱 전압을 상승시킨다. 0.6-0.7V의 VDD에서, 이는 트랜지스터가 어떠한 논리값이 게이트에 인가되는지 무관하게 도전되도록 만들어 질 수 없음을 의미한다. 다른 한편으로는, 신호(φ)에 높은 전압 "H"을 인가하는 것은 문턱 전압을 0.3V 범위에서 낮출 것이다. 0.6V-0.7V에서 동일한 VDD에서, 그 트랜지스터는 통상적인 증식형(enhancement) 트랜지스터들에서와 같이, 상위(top) 게이트 논리값에 따라 전도 또는 비-전도 상태로 전환될 수 있다. 동일한 내용이 대칭에 의해서 P 트랜지스터에 적용된다.
상기 숫자 값들은 예시일 뿐이며, 본 발명은 그것에 제한되지 않는다. 트랜지스터를 전술한 바와 같이 동작하게 만드는 백 게이트에서 전압 진폭은, 비제한적인 예시로서 실리콘 막, 상위 게이트 및 백 게이트의 두께들과 같은 그러한 기술 파라미터들에 의존한다. 일반적으로, 백게이트 전압은 VDD, 또는 완전 공핍(Fully Depleted) SOI 기술에서는 조금 더 높은 범위에 있을 수 있다.
도 1b의 표로부터 볼 수 있듯이, 다양한 입력 신호들의 다른 가능한 조합들에 기인하여, 출력 신호(OUT)는 다른 값들을 취할 수 있다.
특히, 열들(1010, 1011)은 각각 풀 업 "PU" 및 풀 다운 "PD" 경우를 각각 초래한다. 열(1030)은 입력 신호(IN)의 반전된 버전인 출력을 초래한다. 열(1020)은 하이 임피던스 값 "Z"에 있는 출력을 초래한다. 열들(1040, 1041, 1042)은, 입력에서 신호(IN)에 역시 의존하는 일부 경우들에서 단락 회로 "SC"를 초래할 수 있다. 그러므로, 어플리케이션에 의존하여, 신호들의 이러한 조합들은 금지될 수 있다.
표에서 볼 수 있듯이, 열(1020)에서 주어진 신호들의 구성으로서, 출력 신호(OUT)는 입력 포트(1100)에서 입력 신호(IN)의 값에 무관하게 하이-임피던스 값 "Z"를 취한다. 보다 구체적으로, 그러한 효과를 제공하는 조합은 신호(φB)에 대해서 높은 전압 레벨 "H", 신호(φ)에 대해서 낮은 전압 레벨 "L"을 가지는 것을 포함한다. 실제로, 신호(φB)에 대해서 높은 전압 레벨은 p-형 트랜지스터(1200)의 문턱 전압(VTHp)의 절대값을 높은 레벨 "high"로 상승시키는 효과를 가진다. 한편, 신호(φ)에 대해서 낮은 값 "L"은 n-형 트랜지스터(1300)의 문턱 전압(VTHn)의 절대값을 높은 레벨 "high"로 상승시키는 효과를 가진다. 따라서, 트랜지스터(1200) 및 트랜지스터(1300)의 양 문턱 전압이 그러한 값 "high"로 상승되고 트랜지스터들은 개방, 즉 입력 신호(IN)의 값에 무관하게 비-전도되기 때문에, 출력 포트(1400)에서 출력 신호(OUT)는, 입력 포트(1100)에서 입력 신호(IN)의 값에 무관하게 전원 단자(1500) 및 접지 단자(1600) 양자로부터 연결이 끊어진다. 그러한 방식으로, 신뢰성있는 하이-임피던스 값이 트랜지스터들(1200, 1300)의 바디 단자들의 백-게이트 바이어스만을 사용함으로써 출력 포트(1400)에서 달성될 수 있다.
다른 한편으로는, 트랜지스터들이 열(1030)에서 처럼 키워드 "switch"에 의해 표시된 바와 같이 게이트 단자 전압에 따라 트랜지스터들이 동작하도록 신호들(φB, φ)의 값들이 "L" 및 "H"로 각각 설정되는 경우, 트라이스테이트 게이트(1000)는 인버터로서 기능하고 출력 신호(OUT)는 입력 신호(IN)의 논리(logic) 반전에 대응한다.
열(1010)의 풀 업 "PU"은 각각 "L" 및 "L"인 φB 및 φ 조합으로 실현될 수 있다. 본 조건에서, 출력은 트라이스테이트 게이트(1000)에 의해 단지 풀-업될 수 있고, 신호들(φB, φ)의 값들이 변하지 않는 한 그 자체로 낮은 레벨로 돌아갈 수 없다. 이 경우에서, 예컨대 신호(OUT)에서 낮은 값으로 돌아가는 것은, 예컨대 저항과 같은 버퍼 외부의 단일 및 공통 풀-다운에 의해 실현될 수 있다.
대칭적으로, 열(1011)의 풀 다운 "PD"은 각각 "H" 및 "H"인 φB 및 φ 조합으로 실현될 수 있다. 본 조건에서, 출력은 트라이스테이트 게이트(1000)에 의해 단지 풀-다운될 수 있고, 신호들(φB, φ)의 값들이 변하지 않는 한 그 자체로 높은 레벨로 돌아갈 수 없다. 이 경우에서, 예컨대 신호(OUT)에서 높은 값으로 돌아가는 것은, 예컨대 저항과 같은 버퍼 외부의 단일 또는 공통 풀-업에 의해 실현될 수 있다.
도 2a에서 볼 수 있듯이, 본 발명의 추가적 실시예에 따른 트라이스테이트 버퍼(2000)는 입력 포트(2100), 제어 포트(2900), n-형 트랜지스터(2200)와 p-형 트랜지스터(2300), 전원 단자(1500), 접지 단자(1600), 출력 포트(1400) 및 출력 인에이블 단자들(1700, 1800)을 포함한다.
보다 구체적으로, 연결이 입력 포트(2100) 및 n-형 트랜지스터(1300)의 게이트 사이에 구현된다. 나머지 연결들은 도 1a에서 대응하는 연결들과 유사하다.
도 2b는 도 2a의 트라이스테이트 게이트(2000)의 동작에 대한 개략적인 표를 도해한다.
표에서 신호 값들의 의미는 도 1b의 그것들과 유사하다. 게다가, 도 2a의 표는 제어 신호(CTRL)의 값에 대한 행을 포함한다. 표시상 편의를 위하여, 제어 신호(CTRL)는 각 열에서 낮은 논리값 "0" 및 높은 논리값 "1" 양자로 부여되었다. 신호(CTRL)가 "0" 에 있는지 "1"에 있는지에 의존하여 게이트의 동작이 다른 경우, 이는 신호(CTRL)가 "0" 또는 "1"에 있는 것에 각각 대응하는 하나 이상의 값을 각 열에 제공함으로써 표시된다. 예를 들면 열(2010)에서, CTRL이 "0"인 경우 그러면 P 트랜지스터(2200)는 행 "P채널"에서 "switch on"에 의해서 표시된 바와 같이 도전되고, 그렇지 않으면 "switch off"에 의해 표시된 바와 같이 비도전되도록 만들어 진다. 이는, CTRL이 "0" 값으로 설정될 때 풀 업 값 "PU", CTRL이 "1"로 설정될 때 하이 임피던스 "Z"를 각각 가지는 신호(OUT)를 초래한다.
보이는 바와 같이, 트라이스테이트 게이트(200)의 구성 때문에, 게이트는 아날로그 트라이스테이트 게이트로서 기능한다.
특히, 열(2030)에서 표시된 바와 같이, 트라이스테이트 기능은 설정 신호들(φB, φ)을 각각 "H" 및 "L" 값들로 설정함으로써 구현될 수 있다. 이 경우에서, 신호들(φB, φ)의 값들은 P 및 N 트랜지스터 양자를 항상 "OFF", 즉 신호(CTRL) 또는 신호(IN)의 값에 무관하게 비-전도되도록 강제한다.
열들(2040, 2041, 2042)은 입력에서 신호(IN)에 역시 의존하는 일부 경우들에서, 단락 회로 "SC"를 초래할 수 있다. 유사하게, 열(202)의 신호 조합은 CTRL이 "0"으로 설정될 때 또한 단락 회로를 초래한다. 따라서 이러한 열들에 대응하는 신호 조합들은 어플리케이션들에 의존하여 금지될 수 있다.
열(2021)은 CTRL이 "1"로 설정될 때 출력에서 풀 다운 "PD"를 구현하기 위하여 사용될 수 있다. 유사하게, 열(2020)은 풀 다운 "PD" 기능을 구현하기 위하여 사용될 수 있다.
따라서, 트라이스테이트 게이트(2000)는 감소된 개수의 트랜지스터들로서 아날로그 트라이스테이트 포트로서 기능할 수 있다.
더욱이, 비록 트라이스테이트 게이트들(1000, 2000)이 트랜지스터들(2200, 2300)에 대한 SOI 기술에 대하여 설명되었지만, 본 발명은 SOI 기술에 제한되지 않는다. 다르게는, 2개의 트랜지스터들은, 독립 이중-게이트나 삼중 게이트, 또는 다중 게이트 트랜지스터들과 같은 하나 이상의 독립 게이트에 의해 트랜지스터들의 바디 전압의 제어를 제공하는 임의의 기술로서 실현될 수 있다. 예를 들면, 이중 게이트 기술의 경우에서, 게이트들 중 하나는 트랜지스터들(1200, 2200, 1300, 2300)의 프론트(front) 게이트로서 연결될 수 있는 한편, 다른 게이트는 트랜지스터들(1200, 2200, 1300, 2300)의 백 게이트로서 연결될 수 있다.
다르게는, 또는 추가적으로, 본 발명은, 트랜지스터들의 일부나 전부에 대해서 적어도 2개의 독립 게이트들을 갖는 핀펫(finfet)들을 사용함으로써 구현될 수도 있다. 이 경우에서, 2개의 게이트들 중 하나는 전술한 바와 같이 상위(top) 게이트 또는 프론트 게이트로서 기능할 수 있는 한편, 다른 게이트는 전술한 바와 같이 하위(bottom) 게이트 또는 백 게이트로서 기능할 수 있다.
이상에서 설명된 모든 실시예들은 제한으로서 의도된 것이 아니라 본 발명의 특징들 및 이점들을 도해하는 예시들로서 기능한다. 전술한 특징들 중 일부나 전부는 다른 방식들로 조합될 수도 있는 점은 이해될 것이다.

Claims (9)

  1. 출력 포트;
    N-형 트랜지스터 및 P-형 트랜지스터로서, 상기 N-형 트랜지스터 및 상기 P-형 트랜지스터 각각은 적어도 제1 게이트 및 제2 게이트를 가지고, 상기 N-형 트랜지스터 및 상기 P-형 트랜지스터 각각은 상기 출력 포트에 연결된 드레인을 가지고, 상기 N-형 트랜지스터의 상기 제2 게이트는 제1 출력 인에이블 단자에 연결되고, 상기 P-형 트랜지스터의 상기 제2 게이트는 상기 제1 출력 인에이블 단자와 상이한 제2 출력 인에이블 단자에 연결되고, 상기 N-형 트랜지스터 및 상기 P-형 트랜지스터의 문턱 전압들을 상기 N-형 트랜지스터 및 상기 P-형 트랜지스터 각각의 제2 게이트들을 통해서 제어함으로써 상기 출력 포트에서 하이-임피던스 값(Z)이 설정되도록 구성된 상기 N-형 트랜지스터 및 상기 P-형 트랜지스터;
    상기 N-형 트랜지스터의 상기 제1 게이트에 연결된 입력 포트; 및
    상기 P-형 트랜지스터의 상기 제1 게이트에 연결된 제어 포트를 포함하고,
    상기 제어 포트는 상기 입력 포트로부터 상기 출력 포트로의 신호 경로를 인에이블(enable)하거나 디스에이블(disable)하도록 구성되고,
    상기 N-형 트랜지스터 및 상기 P-형 트랜지스터의 상기 문턱 전압들은 서로 독립적으로 제어되는 것을 특징으로 하는 트라이스테이트 게이트(tristate gate).
  2. 삭제
  3. 제1항에 있어서,
    상기 N-형 트랜지스터 및 상기 P-형 트랜지스터는 SOI 트랜지스터들인 것을 특징으로 하는 트라이스테이트 게이트.
  4. 제3항에 있어서,
    상기 N-형 트랜지스터 및 상기 P-형 트랜지스터의 상기 제2 게이트들은 백(back) 게이트들인 것을 특징으로 하는 트라이스테이트 게이트.
  5. 제1항에 있어서,
    상기 N-형 트랜지스터 및 상기 P-형 트랜지스터는 완전 공핍된(fully depleted) SOI 트랜지스터들인 것을 특징으로 하는 트라이스테이트 게이트.
  6. 제1항에 있어서,
    상기 N-형 트랜지스터 및 상기 P-형 트랜지스터는 핀펫(Finfet) 트랜지스터들인 것을 특징으로 하는 트라이스테이트 게이트.
  7. 제1항에 있어서,
    상기 P-형 트랜지스터는 전원 단자 및 상기 출력 포트 사이에 연결되고,
    상기 N-형 트랜지스터는 접지 단자 및 상기 출력 포트 사이에 연결되는 것을 특징으로 하는 트라이스테이트 게이트.
  8. 제1항 또는 제3항 내지 제7항 중 어느 한 항에 따른 트라이스테이트 게이트를 포함하는 회로.
  9. 제8항에 따른 회로를 구현하는 반도체 웨이퍼 및/또는 반도체 칩 및/또는 반도체 구성부품을 포함하는 반도체 구조.
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