KR20010004886A - 리셋용 모스를 이용한 고속-저전력 씨모스 버퍼 회로 - Google Patents

리셋용 모스를 이용한 고속-저전력 씨모스 버퍼 회로 Download PDF

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KR20010004886A
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Abstract

본 발명은 액티브용 MOS와 리셋용 MOS를 분리하여 구동함으로써 고속성과 저전력성을 동시에 보장하는 CMOS 버퍼 회로에 관한 것이다.
본 발명은 리셋용 MOS를 이용한 CMOS 버퍼 회로에 있어서, 액티브용 MOS를 구동하기 위한 구동부; PMOS와 NMOS로 이루어진 CMOS 회로부; 및, 다수의 인버터가 직렬로 연결되어 상기 CMOS 논리 회로부를 리셋시키는 리셋부를 포함한다.

Description

리셋용 모스를 이용한 고속-저전력 씨모스 버퍼 회로{High-speed low-voltage CMOS buffer for driving with reset MOS}
본 발명은 CMOS(Complementary Metal-Oxide Semiconductor) 버퍼 회로에 관한 것으로서, 액티브(Active)용 MOS와 리셋(Reset)용 MOS를 분리하여 구동함으로써 고속성과 저전력성을 동시에 보장하는 CMOS 버퍼 회로에 관한 것이다.
최근의 반도체 메모리 소자들이 저전력을 요구함에 따라, 사용하는 전원 전압도 낮아지게 되었으나, 저전력성에도 불구하고 고속성은 여전히 메모리 소자에 있어서 중요한 부분을 차지한다. 따라서, 고속성과 저전력성을 동시에 만족시킬 수 있는 메모리 소자의 구현이 앞으로의 반도체 메모리 소자에 있어서 나아갈 방향이라 하겠다.
반도체 메모리 소자에 있어서 상기와 같은 고속성과 저전력성을 도모하는 대표적인 것이 CMOS 논리 회로라 할 수 있는데, 도 1에 종래의 CMOS를 이용한 버퍼 회로(10)를 도시하였다. 도 1을 참조하면, 종래의 CMOS 버퍼 회로(10)는 전원 VDD와 접지 전원 VSS 사이에 직렬 연결된 PMOS(P-channel MOS: P1, ... , P6, ...)와 NMOS(N-channel MOS: N1, ... , N6, ...)로 이루어진 다수의 CMOS 인버터(Inverter: C1, ... , C6, ...)로 구성된다. 상기 다수의 CMOS 인버터(C1, ... , C6, ...) 중 제 1 단의 CMOS 인버터(C1)를 구성하는 PMOS(P1)와 NMOS(N1)의 게이트에는 입력 신호(IN)가 제공되고, CMOS 인버터(C1, ... , C6, ...)의 출력단(n1, ... , n6, ...)이 다시 다음 단의 CMOS 인버터(C2, ... , C7, ...)의 입력단으로 연결되어 있으며, 최종단의 CMOS 인버터의 출력단은 CMOS 버퍼 회로(10)의 출력 신호(OUT)를 제공하는 구조를 갖는다.
상기와 같은 구조를 갖는 종래의 CMOS 버퍼 회로(10)는 입력 신호(IN)가 High인 경우에는 첫 번째 CMOS 인버터(C1)에 있는 NMOS(N1)가 턴-온(Turn-On) 되어 출력 노드(n1)에는 Low의 신호가 출력되고, 첫 번째 CMOS 인버터(C1)의 출력 신호(Low)에 의해 두 번째 CMOS 인버터(C2)의 PMOS(P2)가 턴-온 되어 출력 노드(n2)에는 High의 신호가 출력된다. 이 때, PMOS(P1, ... , P6, ...)는 출력신호를 High의 신호로 끌어올리고, NMOS(N1, ... , N6, ...)는 출력 신호를 Low의 신호로 끌어내리므로 각각 풀-업(Pull-up) 트랜지스터, 풀-다운(Pull-down) 트랜지스터로 동작한다.
그러나, 상기한 바와 같은 도 1의 CMOS 논리 회로(10)는 출력 신호를 내보내기 위해서 풀-업 트랜지스터(P1, ... , P6, ...)와 풀-다운 트랜지스터(N1, ... , N6, ...)의 게이트(Gate) 커패시턴스(Capacitance)를 모두 충전하여야 하는데, 최근의 반도체 메모리 소자들이 저전력성을 위하여 낮은 전원 전압(1.5 볼트 이하)을 사용하기 때문에 상기 두 트랜지스터의 게이트 커패시턴스를 충전하는데 있어서 보통의 전원 전압(3 볼트 이상)을 사용할 때 보다 더 큰 지연 시간이 필요하게 되어 고속성을 도모하는데 제약을 가지게 되었다.
한편, 고속성과 저전력성을 도모하기 위하여 상기 CMOS 버퍼 회로(10)를 구성하는 PMOS 또는 NMOS를 사용할 때, 문턱 전압이 낮은 저전압 MOS(Low-voltage MOS: 약 0.2 볼트) 또는, 문턱 전압이 높은 고전압 MOS(High-voltage MOS: 약 0.6 볼트)를 사용하거나, 저전압 MOS와 고전압 MOS를 함께 이용하는 듀얼 전압 CMOS(Dual-voltage CMOS) 버퍼 회로를 사용하였다.
도 2a와 도 2b에는 상기 도 1의 CMOS 버퍼 회로를 개선한 종래의 듀얼 전압 CMOS 버퍼 회로를 도시하였다. 도 2a를 참조하면, 종래의 듀얼 전압 CMOS 버퍼 회로(100)는 고전원을 이용하는 부분과 접지 전원을 이용하는 부분으로 나누어진다. 상기에서 접지 전원을 이용하는 부분은 도 1의 종래의 CMOS 버퍼 회로(10)와 구성이 동일하다. 고전원을 이용하는 부분은 PMOS(P12)의 소오스(Source)에 고전원 VDD가 연결되고, 게이트에는 SL 신호가 입력되며, 드레인(Drain)은 상기 CMOS 버퍼 회로(10)의 PMOS의 소오스에 연결되어 준-고전원(Quasi-high Potential) VDDv가 인가된다. 그리고, NMOS(N12)의 소오스에는 접지 전원 VSS가 연결되고, 게이트에는 반전 SL 신호(*SL)가 인가되며, 상기 NMOS(N12)의 드레인은 상기 CMOS 버퍼 회로(10)의 NMOS의 드레인과 연결되어 준-접지 전원(Quasi-low Potential) VDDs가 인가된다.
즉, 듀얼 전압 CMOS 버퍼 회로(10)를 구성하는 다수의 PMOS과 NMOS는 저전압 MOS(Low-voltage MOS)를 사용하고, 상단의 PMOS(P12)와 하단의 NMOS(N12)는 고전압 MOS(High-voltage MOS)를 사용하여, 듀얼 전압 CMOS 버퍼 회로를 구현하고 있다. 여기에서, SL 신호는 슬립 모드(Sleep Mode)에서 누출 전류가 상기 CMOS 버퍼 회로(10)로 흐르는 것을 막는 역할을 한다.
그리고, 도 2b를 참조하면, 종래의 또 다른 듀얼 전압 CMOS 버퍼 회로(200)는 상기 도 2a의 듀얼 CMOS 버퍼 회로와 구성은 동일하다. 단지 상단의 PMOS(P13)와 하단의 NMOS(N13)는 기판(Substrate)이 자신의 게이트로 다시 연결된 백게이트 터미널(Backgate Terminal)을 형성하고 있는데, 이러한 백게이트 터미널을 통해 게이트로 인가된 전압에 의해서 상기의 PMOS(P13)와 NMOS(N13)의 문턱 전압(Threshold Voltage)을 조절할 수 있는 듀얼 전압 CMOS 버퍼 회로를 구현하고 있다.
그러나, 저전압 MOS(Low-voltage MOS)를 이용한 CMOS 버퍼 회로는 고속성은 실현되지만, 문턱 전압이 낮기 때문에 반-문턱 전류(Subthreshold Current)와 비도전 상태(Non-conductive State)에서 누설 전류(Leakage Current)가 증가하여 전력의 소모가 커지는 단점이 있고, 고전압 MOS(High-voltage MOS)를 이용한 CMOS 버퍼 회로에서는 문턱 전압이 높기 때문에 반-문턱 전류(Subthreshold Current)나 누설 전류(Leakage Current)의 문제점은 줄어들지만 고속으로 동작시키기는 어렵다. 또한, 듀얼 전압 CMOS 버퍼 회로를 이용하는 경우에는 저전압 MOS(Low-voltage MOS)와 함께 고전압 MOS(High-voltage MOS)를 사용함으로 인해 반-문턱 전류(Subthreshold Current)와 누출 전류의 문제점도 줄어들고 고속의 동작도 가능하긴 하지만, 저전압 MOS(Low-voltage MOS) 만을 사용하는 CMOS 버퍼 회로에 비해서는 고속성이 떨어지고, 고전압 MOS(High-voltage MOS) 만을 사용하는 CMOS 버퍼 회로에 비해서는 전력의 소모가 많다는 문제점이 있다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여, CMOS를 구성하는 풀-업 MOS(Pull-up MOS)와 풀-다운 MOS(Pull-down MOS)를 함께 구동하는 대신, 이들을 액티브(Active)용 MOS와 리셋(Reset)용 MOS로 역할을 구분함으로써, 상기 풀-업 MOS(Pull-up MOS)와 풀-다운 MOS(Pull-down MOS)를 함께 충전할 때 걸리는 지연 시간을 줄일뿐만 아니라, 리셋용 MOS는 액티브용 MOS의 입력 신호와는 다른 입력 경로를 둠으로써 CMOS 버퍼 회로에 저장된 데이터(Data)를 빨리 방전하도록 하여 CMOS 버퍼 회로의 고속 동작을 가능하게 하는데 그 목적이 있다.
도 1은 종래의 CMOS 버퍼 회로도.
도 2a는 상기 도 1의 CMOS 버퍼 회로를 개선한 종래의 듀얼 전압 CMOS 버퍼 회로도.
도 2b는 상기 도 1의 CMOS 버퍼 회로를 개선한 또다른 종래의 듀얼 전압 CMOS 버퍼 회로도.
도 3a은 본 발명의 일실시예에 따른 리셋용 소자를 이용한 고속-저전력 CMOS 버퍼 회로도.
도 3b는 본 발명의 일실시예에 따른 상기 도 3의 CMOS 버퍼 회로의 구성 방법을 달리한 CMOS 버퍼 회로도.
도 4a는 본 발명의 일실시예에 따른 상기 도 3a의 CMOS 버퍼 회로도를 상기 도 2a에 적용한 회로도.
도 4b는 본 발명의 일실시예에 따른 상기 도 3b의 CMOS 버퍼 회로도를 상기 도 2b에 적용한 회로도.
(도면의 주요 부분에 대한 부호의 설명)
100: 종래의 듀얼 전압 CMOS 버퍼 회로
200: 종래의 또다른 듀얼 전압 CMOS 버퍼 회로
10: 종래의 CMOS 버퍼 회로 20: 구동부
30: CMOS 회로부 40: 리셋부
P1,...: PMOS N1, ...: NMOS
C1,..., C1-1,..., C2-1,...: CMOS I1, ...: 인버터
IN: 입력 신호 OUT: 출력 신호
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 액티브(Active)용 MOS와 리셋(Reset)용 MOS를 분리하여 구동함으로써 고속성과 저전력성을 동시에 보장하는 CMOS 버퍼 회로와 구성 방법에 있어서 액티브용 MOS를 구동하기 위한 구동부; PMOS의 드레인(Drain)과 NMOS의 드레인이 연결되어 있고, 출력 신호가 다음 단의 PMOS와 NMOS의 게이트(Gate)로 교대로 인가되는 CMOS 회로부; 및, 다수의 인버터(Inverter)가 직렬로 연결되어 상기 CMOS 버퍼 회로부를 리셋시키는 리셋부를 포함하는 CMOS 버퍼 회로를 제공하는 것을 특징으로 한다.
또한, 본 발명은 리셋용 MOS를 이용한 CMOS 버퍼 회로에 있어서, 액티브용 MOS와 리셋용 CMOS를 문턱 전압(Threshold Voltage)이 높은 고전압 MOS(High-voltage MOS)와 문턱 전압(Threshold Voltage)이 낮은 저전압 MOS(Low-voltage MOS)로 구성하여 듀얼 전압 CMOS(Dual Voltage CMOS) 버퍼 회로를 제공하는 것을 특징으로 한다.
이하 첨부한 도면에 의거하여 본 발명의 실시예를 자세히 설명하도록 한다.
도 3a는 본 발명의 일실시예에 따른 리셋용 MOS를 이용한 고속-저전력 CMOS 버퍼 회로(300)를 도시한 것이다. 도 3a를 참조하면, 본 발명은 입력 신호(IN)가 Low에서 High로 변할 때, Low 레벨로 천이되는 펄스(Pulse) 신호를 제 1 단의 액티브용 MOS(P1)로 인가하는 구동부(20); PMOS(P1, ..., P6, ...)의 드레인(Drain)과 NMOS(N1, ..., N6, ...)의 드레인이 연결되어 있고, 출력 신호가 다음 단의 액티브용 MOS(N2, P3, N4, P5, N6, ...)의 게이트(Gate)로 교대로 인가되는 CMOS 회로부(30); 및, 다수의 인버터(Inverter: I1, ..., I6, ...)가 직렬로 연결되어 상기 CMOS 회로부(30)의 리셋용 MOS(N1, P2, N3, P4, N5, P6, ...)를 리셋시키는 리셋부(40)로 이루어진다.
상기 CMOS 회로부(30)는 Low 레벨의 펄스를 게이트의 입력으로 받아들이는 제 1 PMOS(P1)와 제 1 PMOS(P1)의 출력 신호를 교대로 입력으로 받는 액티브용 MOS(N2, P3, N4, P5, N6, ...)와 상기 액티브용 MOS 이외의 리셋용 MOS(N1, P2, N3, P4, N5, P6, ...)로 구성된 CMOS 회로로 이루어진다. 고전원 VDD는 PMOS(P1, ..., P6, ...)의 소오스에 연결되어 있고, 제 1 액티브용 MOS(P1)의 드레인과 제 1 리셋용 MOS(N1)의 드레인이 연결된 제 1 CMOS의 출력 신호가 다음 단의 제 2 액티브용 MOS(N2)의 게이트로 입력되는데, 이와 같이 전단의 출력 신호는 다음 단의 액티브용 MOS의 게이트로 입력되게 된다.
상기 구동부(20)는 입력 신호(IN)가 인가될 때, 이를 둘로 나누어 하나는 2 입력 NAND 게이트(21)에 입력되고, 두 번째 신호는 지연 회로(22)를 통하는 동안 신호가 지연되어 상기 2 입력 NAND 게이트(21)에 입력되어 상기 CMOS 회로부(30)의 제 1 액티브용 MOS(P1)의 게이트로 Low 레벨로 천이하는 펄스 신호(High → Low → High)를 제공하게 된다.
상기 리셋부(40)는 다수의 인버터(I1, ..., I6, ...)가 직렬로 연결되어 있는데, 상기 CMOS 버퍼 회로부(30)의 4번째 노드(n1-4)의 출력 신호는 제 1 리셋용 MOS(N1)의 게이트로 인가되고, 이후 부터는 상기 다수의 인버터(I1, ..., I6, ...)를 통하여 한번 씩 반전되어 다음 단의 리셋용 MOS(P2, N3, P4, N5, P6, ...)의 게이트로 입력된다.
상기의 리셋용 MOS를 이용한 고속-저전력 CMOS 버퍼 회로의 동작을 설명하기 위해, n1-0의 노드가 High, n1-1의 노드가 Low, n1-2가 High, n1-3이 Low, n1-4가 High, n1-5가 Low, n1-6이 High로 초기화 되어 있다고 하자. 입력 신호(IN)가 Low에서 High로 변하게 되면, 상기 입력 신호는 구동부(20)의 지연 회로(22)를 지나는 신호와 2 입력 NAND 게이트(21)에 바로 입력되는 신호로 나누어지는데 상기 2 입력 NAND 게이트(21)에 의해 노드 n1-0에는 지연 회로(22)에 의한 지연 시간 만큼 Low 레벨로 천이하는 펄스 신호(High → Low → High)가 발생하게 된다. 상기에서 발생한 펄스 신호는 제 1 액티브용 MOS(P1)의 게이트로 인가되어 노드 n1-1의 Low 신호를 High로 천이시키게 되고, 노드 n1-1에서 출력되는 상기의 신호(Low → High)는 제 2 액티브용 MOS(N2)의 출력 신호를 High에서 Low로 천이시키게 된다. 상기와 같은 식으로, CMOS 회로부(30)내의 액티브용 MOS(P1, N2, P3, N4, P5, N6, ...)는 각각 PMOS는 High의 신호를, NMOS는 Low의 신호를 고속으로 출력하게 되나, 상기의 경우 액티브용 MOS(P1, N2, P3, N4, P5, N6, ...)와 리셋용 MOS(N1, P2, N3, P4, N5, P6, ...)의 게이트 커패시턴스를 동시에 방전하는 데에는 많은 시간이 소요되기 때문에 처음의 상태로 리셋되는데 고속의 동작이 이루어지지 않게 된다.
그러나, 상기의 리셋용 MOS를 이용한 CMOS 버퍼 회로(300)에서는 노드 n1-4에서 출력되는 신호(High → Low)가 제 1 리셋용 MOS(N1)의 게이트로 입력되는데 이렇게 입력된 신호는 제 1 리셋용 NMOS(N1)를 디스에이블(Disable) 시킴으로써 제 1 CMOS 회로(C1-1)의 출력 단자(n1-1)의 신호가 Low로 떨어지는 것을 막고 제 1 CMOS 회로(C1-1)를 리셋시키고, 제 1 인버터(I1)를 통과한 신호(Low → High)는 제 2 CMOS 회로(C1-2)를 리셋시키게 된다. 상기와 같이 각 노드(n1-1, ... , n1-6, ...)는 약 4 인버터 지연 후 자동적으로 리셋되어 액티브용 MOS(P1, N2, P3, N4, P5, N6, ...)의 지연 시간과 무관하게 고속으로 리셋시키는 것이 가능하게 된다.
그리고, 상기 도 3a의 경우에서 상기 CMOS 회로부(30)를 구성하는 PMOS(P1, ..., P6, ...)와 NMOS(N1, ..., N6, ...)를 문턱 전압(Threshold Voltage)이 낮은 저전압 MOS(Low-voltage MOS)를 사용하여 CMOS 버퍼 회로(300)를 구성함으로써 고속 동작과 저전력 소모의 효과를 얻을 수 있을 뿐만 아니라, 상기 액티브용 MOS(P1, N2, P3, N4, P5, N6, ...)는 문턱 전압이 높은 고전압 MOS(High-voltage MOS)를 사용하고, 리셋용 MOS(N1, P2, N3, P4, N5, P6, ...)는 저전압 MOS를 사용하여 듀얼 전압 CMOS 버퍼 회로의 형태로 구성함으로써 고속성과 저전력성의 극대화할 수 있다.
도 3b는 본 발명의 일실시예에 따른 상기 도 3a의 리셋용 MOS를 이용한 고속-저전력 CMOS 버퍼 회로(400)의 구성 방법을 달리한 회로도를 도시한 것이다. 도 3b를 참조하면, 본 발명은 입력 신호(IN)가 High에서 Low로 변할 때, High 레벨로 천이하는 펄스를 제 1 액티브용 MOS(N1)의 게이트로 인가하는 구동부(50); PMOS(P1, ..., P6, ...)의 드레인(Drain)과 NMOS(N1, ..., N6, ...)의 드레인이 연결되어 있고, 출력 신호가 다음 단의 액티브용 MOS(P2, N3, P4, N5, P6, ...)의 게이트(Gate)로 교대로 인가되는 CMOS 회로부(30); 및, 다수의 인버터(Inverter: I1, ..., I6, ...)가 직렬로 연결되어 상기 CMOS 회로부(60)의 리셋용 MOS(P1, N2, P3, N4, P5, N6, ...)를 리셋시키는 리셋부(70)로 이루어진다.
상기 CMOS 회로부(60)는 High 레벨의 펄스를 게이트의 입력으로 받아들이는 제 1 NMOS(N1)와 제 1 NMOS(N1)의 출력 신호를 교대로 입력으로 받는 액티브용 MOS(P2, N3, P4, N5, P6, ...)와 리셋용 MOS(P1, N2, P3, N4, P5, N6, ...)로 이루어지는데, 고전원 VDD에 PMOS(P1, ..., P6, ...)의 소오스가 연결되어 있고, 제 1 액티브용 MOS(N1)의 드레인과 제 1 리셋용 MOS(P1)의 드레인이 연결되어 있어서 출력 신호가 다음 단의 제 2 액티브용 MOS(P2)의 게이트로 입력되는데, 이와 같이 전단의 출력 신호는 다음 단의 액티브용 MOS의 게이트로 입력되게 된다.
상기 구동부(50)는 입력 신호(IN)가 인가될 때, 이를 둘로 나누어 하나는 2 입력 NOR 게이트(51)에 입력되고, 두 번째 신호는 지연 회로(52)를 통하는 동안 신호가 지연되어 상기 2 입력 NOR 게이트(51)에 입력되어 High 레벨로 천이하는 출력 신호(Low → High → Low)를 상기 CMOS 회로부(60)의 제 1 액티브용 NMOS(N1)의 게이트로 제공하게 된다.
상기 리셋부(70)는 다수의 인버터(I1, ..., I6, ...)가 직렬로 연결되어 있는데, 상기 CMOS 회로부(60)의 4번째 노드(n2-4)의 출력 신호는 제 1 리셋용 MOS(P1)의 게이트로 인가되고, 이후 부터는 상기 다수의 인버터(I1, ..., I6, ...)를 통하여 한번 씩 반전된 신호가 다음 단의 리셋용 MOS(N2, P3, N4, P5, N6, ...)의 게이트로 입력된다.
상기의 리셋용 MOS를 이용한 고속-저전력 CMOS 버퍼 회로의 동작을 설명하기 위해, n2-0의 노드가 Low, n2-1의 노드가 High, n2-2가 Low, n2-3이 High, n2-4가 Low, n2-5가 High, n2-6이 Low로 초기화 되어 있다고 하자. 입력 신호(IN)가 High에서 Low로 변하게 되면, 상기 입력 신호는 구동부(50)의 지연 회로(52)를 지나는 신호와 2 입력 NOR 게이트(51)에 바로 입력되는 신호로 나누어지는데 상기 2 입력 NOR 게이트(51)에 의해 노드 n2-0에는 지연 회로(52)에 의한 지연 시간 만큼 지연되어 High 레벨로 천이하는 펄스 신호(Low → High → Low)가 발생하게 된다. 상기에서 발생한 펄스 신호는 제 1 액티브용 MOS(N1)의 게이트로 인가되어 노드 n2-1의 High 신호를 Low의 신호로 천이시키게 되고, 노드 n2-1에서 출력되는 상기의 신호(High → Low)는 제 2 액티브용 MOS(P2)의 출력 신호를 Low에서 High로 천이시키게 된다. 상기와 같은 식으로, CMOS 회로부(60)내의 액티브용 MOS(N1, P2, N3, P4, N5, P6, ...)는 각각 PMOS는 High의 신호를, NMOS는 Low의 신호를 고속으로 출력하게 되나, 상기의 경우 액티브용 MOS(N1, P2, N3, P4, N5, P6, ...)와 리셋용 MOS(P1, N2, P3, N4, P5, N6, ...)의 게이트 커패시턴스를 동시에 방전하여 다시 처음의 상태로 리셋되는 데에는 고속의 동작이 이루어지지 않게 된다.
그러나, 상기의 리셋용 MOS를 이용한 CMOS 버퍼 회로에서는 노드 n2-4에서 출력되는 신호(Low → High)가 제 1 리셋용 MOS(P1)의 게이트로 입력되는데 이렇게 입력된 신호는 제 1 리셋용 PMOS(P1)를 디스에이블 시킴으로써 제 1 CMOS 회로(C2-1)의 출력 단자(n2-1)의 신호가 High 레벨로 천이되지 않도록 하여 자동적으로 제 1 CMOS 회로(C2-1)를 리셋시키고, 제 1 인버터(I1)를 통과한 신호(High → Low)는 제 2 CMOS 회로(C2-2)를 리셋시키게 된다. 상기와 같이 각 노드(n2-1, ... , n2-6, ...)는 약 4 인버터 지연 후 자동적으로 리셋되어 액티브용 MOS(N1, P2, N3, P4, N5, P6, ...)의 지연 시간과 무관하게 고속으로 리셋시키는 것이 가능하게 된다.
그리고, 상기 도 3b의 경우에서도 도 3a의 경우와 마찬가지로 상기 CMOS 회로부(60)를 구성하는 PMOS(P1, ..., P6, ...)와 NMOS(N1, ..., N6, ...)를 문턱 전압(Threshold Voltage)이 낮은 저전압 MOS(Low-voltage MOS)를 사용하여 리셋용 MOS를 이용한 CMOS 버퍼 회로(400)를 구성함으로써 고속 동작과 저전력 소모의 효과를 얻을 수 있을 뿐만 아니라, 상기 액티브용 MOS(N1, P2, N3, P4, N5, P6, ...)는 문턱 전압이 높은 고전압 MOS(High-voltage MOS)를 사용하고, 리셋용 MOS(P1, N2, P3, N4, P5, N6, ...)는 저전압 MOS를 사용하여 듀얼 전압 CMOS 버퍼 회로의 형태로 구성함으로써 고속성과 저전력성의 효과를 얻을 수도 있다.
도 4a는 본 발명의 일실시예에 따른 리셋용 MOS를 이용한 CMOS 버퍼 회로(300)에 종래의 듀얼 전압 CMOS 버퍼 회로(100)를 적용한 회로도를 도시한 것이다. 도 4a를 참조하면, 본 발명의 일실시예에 따른 리셋용 MOS를 이용한 CMOS 버퍼 회로(300)의 상부에 연결된 준-고전원(Quasi-high Potential) VDDv에는 종래의 듀얼 전압 CMOS 버퍼 회로(100)를 구성하는 문턱 전압이 높은 고전압 PMOS(P12)의 드레인이 연결되어 고전원 VDD로 이어져 있고, 하부의 준-접지 전원(Quasi-low Potential) VDDs에는 종래의 듀얼 전압 CMOS 버퍼 회로(100)를 구성하는 고전압 NMOS(N12)의 드레인이 연결되어 접지 전원 VSS로 이어진 것을 볼 수 있다.
또한, 도면에 도시하지는 않았지만 상기 도 3b에서 도시된 리셋용 MOS를 이용한 CMOS 버퍼 회로(400)의 상단과 하단에 각각 상기 도 2a의 상단의 PMOS(P12)와 하단의 NMOS(N12)를 연결할 수도 있다.
이와 같은 구성을 함으로써, 종래의 듀얼 전압 CMOS 버퍼 회로(100)의 효과에 더하여, 액티브용 MOS와 리셋용 MOS를 분리하여 구동하는 CMOS 버퍼 회로(300, 400)의 효과를 얻음으로써 더욱 향상된 고속성과 저전력성을 함께 구현하는 것이 가능해진다.
도 4b는 본 발명의 일실시예에 따른 리셋용 MOS를 이용한 CMOS 버퍼 회로(300)에 종래의 듀얼 전압 CMOS 버퍼 회로(200)를 적용한 회로도를 도시한 것이다. 도 4b를 참조하면, 본 발명의 일실시예에 따른 리셋용 MOS를 이용한 CMOS 버퍼 회로(300)의 상부에 연결된 준-고전원(Quasi-high Potential) VDDv에는 종래의 듀얼 전압 CMOS 버퍼 회로(200)를 구성하는 PMOS(P13)의 드레인이 연결되어 고전원 VDD로 이어져 있고, 하부의 준-접지 전원(Quasi-low Potential) VDDs에는 종래의 듀얼 전압 CMOS 버퍼 회로(200)를 구성하는 NMOS(N13)의 드레인이 연결되어 접지 전원 VSS로 이어진 것을 볼 수 있다.
마찬가지로, 도면에 도시하지는 않았지만 상기 도 3b에서 도시된 리셋용 MOS를 이용한 CMOS 버퍼 회로(400)의 상단과 하단에 각각 상기 도 2b의 상단의 PMOS(P13)와 하단의 NMOS(N13)를 연결할 수도 있다.
이와 같은 구성을 함으로써, 종래의 듀얼 전압 CMOS 버퍼 회로(200)의 효과에 더하여, 액티브용 MOS와 리셋용 MOS를 분리하여 구동하는 CMOS 버퍼 회로(300, 400)의 효과를 얻음으로써 더욱 향상된 고속성과 저전력성을 함께 구현하는 것이 가능해진다.
이상에서 자세히 설명된 바와 같이, 본 발명의 리셋용 MOS를 이용한 CMOS 버퍼 회로에 따르면, 액티브용 MOS와 리셋용 MOS의 역할을 구분함으로써 직렬로 연결된 PMOS와 NMOS의 게이트 커패시턴스를 동시에 충전할 때 나타나는 속도의 지연을 방지하고, 고속성과 저전력성을 함께 향상시킬 수 있는 이점이 있다.
또한, 상기 리셋용 MOS를 이용한 CMOS 버퍼 회로를 구성하는 PMOS와 NMOS 중에서 액티브용 MOS를 고전압 MOS로 사용하고, 리셋용 MOS를 저전압 MOS로 사용함으로써 듀얼 전압 CMOS 버퍼 회로로서의 기능과 함께 고속성과 저전력성을 구현할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (26)

  1. 액티브용 MOS와 리셋용 MOS를 분리하여 구동함으로써 고속성과 저전력성을 동시에 보장하는 CMOS 버퍼 회로에 있어서,
    Low 레벨로 천이하는 펄스 신호를 출력하여 액티브용 MOS를 구동하기 위한 구동부;
    다수 개의 PMOS와 NMOS의 드레인이 연결되어 있고, 출력 신호가 다음 단의 액티브용 MOS의 게이트로 한 번씩 교대로 인가되는 CMOS 회로부; 및,
    상기 CMOS 회로부의 짝수 번째 출력 신호가 피드백되어 첫 번째 단의 리셋용 MOS의 게이트로 입력되고, 상기 피드백된 신호를 순차적으로 반전시켜 다음 단의 리셋용 MOS의 게이트로 신호를 입력하는 다수의 인버터가 직렬로 연결된 리셋부로 이루어지는 것을 특징으로 하는 CMOS 버퍼 회로.
  2. 제 1항에 있어서, 상기 구동부는
    입력 신호와 지연 회로를 통과하여 지연된 신호를 입력받아 입력 신호가 Low에서 High로 바뀔 때 Low 레벨로 천이하는 펄스 신호를 출력하는 NAND 게이트로 이루어지는 것을 특징으로 하는 CMOS 버퍼 회로.
  3. 제 1항에 있어서, 상기 CMOS 회로부는
    드레인끼리 연결된 다수 개의 PMOS와 NMOS에서 첫 번째 단의 PMOS부터 시작해서 PMOS와 NMOS가 교대로 구성되는 액티브용 MOS와 액티브용 MOS 이외의 리셋용 MOS가 나누어져 있고, 드레인의 출력 신호가 다음 단의 액티브용 MOS의 게이트로 연결되며 PMOS의 소오스에 인가되는 고전원 VDD와 NMOS의 소오스에 인가되는 접지 전원 VSS로 이루어지는 것을 특징으로 하는 CMOS 버퍼 회로.
  4. 제 3항에 있어서, 상기 CMOS 회로부를 구성하는 다수 개의 PMOS와 NMOS는 문턱 전압이 낮은 저전압 MOS를 사용하는 것을 특징으로 하는 CMOS 버퍼 회로.
  5. 제 3항에 있어서, 상기 CMOS 회로부를 구성하는 다수 개의 PMOS와 NMOS에서 액티브용 MOS는 문턱 전압이 높은 고전압 MOS를 사용하고, 리셋용 MOS는 문턱 전압이 낮은 저전압 MOS를 사용하는 것을 특징으로 하는 CMOS 버퍼 회로.
  6. 액티브용 MOS와 리셋용 MOS를 분리하여 구동하는 CMOS 버퍼 회로에 있어서,
    High 레벨로 천이하는 펄스 신호를 출력하여 액티브용 MOS를 구동하기 위한 구동부;
    다수 개의 PMOS와 NMOS의 드레인이 연결되어 있고, 출력 신호가 다음 단의 액티브용 MOS의 게이트로 한 번씩 교대로 인가되는 CMOS 회로부; 및,
    상기 CMOS 회로부의 짝수 번째 출력 신호가 피드백되어 첫 번째 단의 리셋용 MOS의 게이트로 입력되고, 상기 피드백된 신호를 순차적으로 반전시켜 다음 단의 리셋용 MOS의 게이트로 신호를 입력하는 다수의 인버터가 직렬로 연결된 리셋부로 이루어지는 것을 특징으로 하는 CMOS 버퍼 회로.
  7. 제 6항에 있어서, 상기 구동부는
    입력 신호와 지연 회로를 통과하여 지연된 신호를 입력받아 입력 신호가 High에서 Low로 바뀔 때 High 레벨로 천이하는 펄스 신호를 출력하는 NOR 게이트로 이루어지는 것을 특징으로 하는 CMOS 버퍼 회로.
  8. 제 6항에 있어서, 상기 CMOS 회로부는
    드레인끼리 연결된 다수 개의 PMOS와 NMOS에서 첫 번째 단의 NMOS부터 시작해서 NMOS와 PMOS가 교대로 구성되는 액티브용 MOS와 액티브용 MOS 이외의 리셋용 MOS가 나누어져 있고, 드레인의 출력 신호가 다음 단의 액티브용 MOS의 게이트로 연결되며 PMOS의 소오스에 인가되는 고전원 VDD와 NMOS의 소오스에 인가되는 접지 전원 VSS로 이루어지는 것을 특징으로 하는 CMOS 버퍼 회로.
  9. 제 8항에 있어서, 상기 CMOS 회로부를 구성하는 다수 개의 PMOS와 NMOS는 문턱 전압이 낮은 저전압 MOS를 사용하는 것을 특징으로 하는 CMOS 버퍼 회로.
  10. 제 8항에 있어서, 상기 CMOS 회로부를 구성하는 다수 개의 PMOS와 NMOS에서 액티브용 MOS는 문턱 전압이 높은 고전압 MOS를 사용하고, 리셋용 MOS는 문턱 전압이 낮은 저전압 MOS를 사용하는 것을 특징으로 하는 CMOS 버퍼 회로.
  11. 액티브용 MOS와 리셋용 MOS를 분리하여 구동하는 CMOS 버퍼 회로에 있어서,
    Low 레벨로 천이하는 펄스 신호를 이용하여 액티브용 MOS를 구동하기 위한 구동부;
    다수 개의 PMOS와 NMOS의 드레인이 연결되어 있고, 출력 신호가 다음 단의 액티브용 MOS의 게이트로 한 번씩 교대로 인가되는 CMOS 회로부; 및,
    상기 CMOS 회로부의 짝수 번째 출력 신호가 피드백되어 각 단의 리셋용 MOS의 게이트로 입력되는 다수의 인버터가 직렬로 연결된 리셋부를 포함하고,
    상기 다수 개의 PMOS의 소오스에 연결된 준-고전원 VDDs와 고전원 VDD 사이에 문턱 전압이 높은 고전압 PMOS를 더 포함하고, 상기 다수 개의 NMOS의 소오스에 연결된 준-접지 전원 VDDs와 접지 전원 VSS 사이에 문턱 전압이 높은 고전압 NMOS를 더 포함하는 것을 특징으로 하는 CMOS 버퍼 회로.
  12. 제 11항에 있어서, 상기 CMOS 회로부는
    드레인끼리 연결된 다수 개의 PMOS와 NMOS에서 첫 번째 단의 PMOS부터 시작해서 PMOS와 NMOS가 교대로 구성되는 액티브용 MOS와 액티브용 MOS 이외의 리셋용 MOS가 나누어져 있고, 드레인의 출력 신호가 다음 단의 액티브용 MOS의 게이트로 연결되며 다수 개의 PMOS의 소오스에 인가되는 준-고전원 VDDv와 다수 개의 NMOS의 소오스에 인가되는 준-접지 전원 VDDs로 이루어지는 것을 특징으로 하는 CMOS 버퍼 회로.
  13. 제 12항에 있어서, 상기 CMOS 회로부를 구성하는 다수 개의 PMOS와 NMOS는 문턱 전압이 낮은 저전압 MOS를 사용하는 것을 특징으로 하는 CMOS 버퍼 회로.
  14. 제 12항에 있어서, 상기 CMOS 회로부를 구성하는 다수 개의 PMOS와 NMOS에서 액티브용 MOS는 문턱 전압이 높은 고전압 MOS를 사용하고, 리셋용 MOS는 문턱 전압이 낮은 저전압 MOS를 사용하는 것을 특징으로 하는 CMOS 버퍼 회로.
  15. 액티브용 MOS와 리셋용 MOS를 분리하여 구동하는 CMOS 버퍼 회로에 있어서,
    High 레벨로 천이하는 펄스를 이용하여 액티브용 MOS를 구동하기 위한 구동부;
    다수 개의 PMOS와 NMOS의 드레인이 연결되어 있고, 출력 신호가 다음 단의 액티브용 MOS의 게이트로 한 번씩 교대로 인가되는 CMOS 회로부; 및,
    상기 CMOS 회로부의 짝수 번째 출력 신호가 피드백되어 각 단의 리셋용 MOS의 게이트로 입력되는 다수의 인버터가 직렬로 연결된 리셋부를 포함하고,
    상기 다수 개의 PMOS의 소오스에 연결된 준-고전원 VDDs와 고전원 VDD 사이에 문턱 전압이 높은 고전압 PMOS를 더 포함하고, 상기 다수 개의 NMOS의 소오스에 연결된 준-접지 전원 VDDs와 접지 전원 VSS 사이에 문턱 전압이 높은 고전압 NMOS를 더 포함하는 것을 특징으로 하는 CMOS 버퍼 회로.
  16. 제 15항에 있어서, 상기 CMOS 회로부는
    드레인끼리 연결된 다수 개의 PMOS와 NMOS에서 첫 번째 단의 NMOS부터 시작해서 NMOS와 PMOS가 교대로 구성되는 액티브용 MOS와 액티브용 MOS 이외의 리셋용 MOS가 나누어져 있고, 드레인의 출력 신호가 다음 단의 액티브용 MOS의 게이트로 연결되며 다수 개의 PMOS의 소오스에 인가되는 준-고전원 VDDv와 다수 개의 NMOS의 소오스에 인가되는 준-접지 전원 VDDs로 이루어지는 것을 특징으로 하는 CMOS 버퍼 회로.
  17. 제 16항에 있어서, 상기 CMOS 회로부를 구성하는 다수 개의 PMOS와 NMOS는 문턱 전압이 낮은 저전압 MOS를 사용하는 것을 특징으로 하는 CMOS 버퍼 회로.
  18. 제 16항에 있어서, 상기 CMOS 회로부를 구성하는 다수 개의 PMOS와 NMOS에서 액티브용 MOS는 문턱 전압이 높은 고전압 MOS를 사용하고, 리셋용 MOS는 문턱 전압이 낮은 저전압 MOS를 사용하는 것을 특징으로 하는 CMOS 버퍼 회로.
  19. 액티브용 MOS와 리셋용 MOS를 분리하여 구동하는 CMOS 버퍼 회로에 있어서,
    Low 레벨로 천이하는 펄스 신호를 이용하여 액티브용 MOS를 구동하기 위한 구동부;
    다수 개의 PMOS와 NMOS의 드레인이 연결되어 있고, 출력 신호가 다음 단의 액티브용 MOS의 게이트로 한 번씩 교대로 인가되는 CMOS 회로부; 및,
    상기 CMOS 회로부의 짝수 번째 출력 신호가 피드백되어 각 단의 리셋용 MOS의 게이트로 입력되는 다수의 인버터가 직렬로 연결된 리셋부를 포함하고,
    상기 다수 개의 PMOS의 소오스에 연결된 준-고전원 VDDs와 고전원 VDD 사이에 기판이 게이트로 연결되는 백게이트 터미널을 가진 PMOS를 더 포함하고, 상기 다수 개의 NMOS의 소오스에 연결된 준-접지 전원 VDDs와 접지 전원 VSS 사이에 기판이 게이트로 연결되는 백게이트 터미널을 가진 NMOS를 더 포함하는 것을 특징으로 하는 CMOS 버퍼 회로.
  20. 제 19항에 있어서, 상기 CMOS 회로부는
    드레인끼리 연결된 다수 개의 PMOS와 NMOS에서 첫 번째 단의 PMOS부터 시작해서 PMOS와 NMOS가 교대로 구성되는 액티브용 MOS와 액티브용 MOS 이외의 리셋용 MOS가 나누어져 있고, 드레인의 출력 신호가 다음 단의 액티브용 MOS의 게이트로 연결되며 다수 개의 PMOS의 소오스에 인가되는 준-고전원 VDDv와 다수 개의 NMOS의 소오스에 인가되는 준-접지 전원 VDDs로 이루어지는 것을 특징으로 하는 CMOS 버퍼 회로.
  21. 제 20항에 있어서, 상기 CMOS 회로부를 구성하는 다수 개의 PMOS와 NMOS는 문턱 전압이 낮은 저전압 MOS를 사용하는 것을 특징으로 하는 CMOS 버퍼 회로.
  22. 제 20항에 있어서, 상기 CMOS 회로부를 구성하는 다수 개의 PMOS와 NMOS에서 액티브용 MOS는 문턱 전압이 높은 고전압 MOS를 사용하고, 리셋용 MOS는 문턱 전압이 낮은 저전압 MOS를 사용하는 것을 특징으로 하는 CMOS 버퍼 회로.
  23. 액티브용 MOS와 리셋용 MOS를 분리하여 구동하는 CMOS 버퍼 회로에 있어서,
    High 레벨로 천이하는 펄스 신호를 이용하여 액티브용 MOS를 구동하기 위한 구동부;
    다수 개의 PMOS와 NMOS의 드레인이 연결되어 있고, 출력 신호가 다음 단의 액티브용 MOS의 게이트로 한 번씩 교대로 인가되는 CMOS 회로부; 및,
    상기 CMOS 회로부의 짝수 번째 출력 신호가 피드백되어 각 단의 리셋용 MOS의 게이트로 입력되는 다수의 인버터가 직렬로 연결된 리셋부를 포함하고,
    상기 다수 개의 PMOS의 소오스에 연결된 준-고전원 VDDs와 고전원 VDD 사이에 기판이 게이트에 연결된 백게이트 터미널을 가진 PMOS를 더 포함하고, 상기 다수 개의 NMOS의 소오스에 연결된 준-접지 전원 VDDs와 접지 전원 VSS 사이에 기판이 게이트에 연결된 백게이트 터미널을 가진 NMOS를 더 포함하는 것을 특징으로 하는 CMOS 버퍼 회로.
  24. 제 23항에 있어서, 상기 CMOS 회로부는
    드레인끼리 연결된 다수 개의 PMOS와 NMOS에서 첫 번째 단의 NMOS부터 시작해서 NMOS와 PMOS가 교대로 구성되는 액티브용 MOS와 액티브용 MOS 이외의 리셋용 MOS가 나누어져 있고, 드레인의 출력 신호가 다음 단의 액티브용 MOS의 게이트로 연결되며 다수 개의 PMOS의 소오스에 인가되는 준-고전원 VDDv와 다수 개의 NMOS의 소오스에 인가되는 준-접지 전원 VDDs로 이루어지는 것을 특징으로 하는 CMOS 버퍼 회로.
  25. 제 24항에 있어서, 상기 CMOS 회로부를 구성하는 다수 개의 PMOS와 NMOS는 문턱 전압이 낮은 저전압 MOS를 사용하는 것을 특징으로 하는 CMOS 버퍼 회로.
  26. 제 24항에 있어서, 상기 CMOS 회로부를 구성하는 다수 개의 PMOS와 NMOS에서 액티브용 MOS는 문턱 전압이 높은 고전압 MOS를 사용하고, 리셋용 MOS는 문턱 전압이 낮은 저전압 MOS를 사용하는 것을 특징으로 하는 CMOS 버퍼 회로.
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