KR20150026066A - 터널링 전계 효과 트랜지스터 - Google Patents

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Abstract

터널링 전계 효과 트랜지스터가 개시된다.
개시된 터널링 전계 효과 트랜지스터는 소스 전극, 상기 소스 전극으로부터 이격된 드레인 전극, 상기 소스 전극과 드레인 전극 사이의 채널층 및 상기 채널층 상의 일부에 중첩되게 배치된 게이트 전극을 포함한다.

Description

터널링 전계 효과 트랜지스터{Tunneling field effect transistor}
서브 임계 스윙을 감소시킨 터널링 전계 효과 트랜지스터에 관한 것이다.
반도체 마이크로 프로세서 및 고집적 회로는, 금속-산화막-반도체 전계 효과 트랜지스터(MOSFET) 등의 소자를 반도체 기판 상에 집적해서 제조된다. 예를 들어, CMOS(Complementary Metal Oxide Semiconductor)가 집적 회로의 기본 소자로 사용될 수 있다. 반도체 기판의 재료로는 실리콘 기판이 많이 사용된다. CMOS를 구성하는 트랜지스터를 소형화함으로써, 반도체 마이크로 프로세서 및 고집적 회로의 집적도 및 성능을 향상시킬 수 있다. CMOS를 소형화할 때, 전력 소비량이 증대되어 소형화에 한계가 있다. 최근 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 축소화 한계로 인하여 터널링 현상을 이용하는 TFET(Tunneling field Effect Transistor)가 개발되고 있다.
본 발명의 실시예는 서브 임계 스윙을 감소시킨 터널링 전계 효과 트랜지스터를 제공한다.
본 발명의 실시예에 따른 터널링 전계 효과 트랜지스터는, 소스 전극; 상기 소스 전극으로부터 이격된 드레인 전극; 상기 소스 전극과 드레인 전극 사이의 채널층; 및 상기 채널층 상의 일부에 중첩되게 배치된 게이트 전극;을 포함한다.
상기 게이트 전극은 상기 소스 전극 측의 제1측면과 상기 드레인 전극 측의 제2측면을 포함하고, 상기 제1측면이 소스 전극과 채널층의 접합면에 대해 드레인 전극 쪽으로 쉬프트되어 위치할 수 있다.
상기 제1측면과 상기 소스 전극과 채널층의 접합면 사이의 거리가 2-5nm 범위를 가질 수 있다.
상기 제2측면이 상기 드레인 전극 상에 위치하거나, 상기 채널층과 드레인 전극의 접합면과 일치되는 곳에 위치할 수 있다.
상기 소스 전극, 채널층, 드레인 전극 및 게이트 전극이 평면 구조를 가질 수 있다.
상기 터널링 전계 효과 트랜지스터는, 기판을 더 구비하고, 상기 소스 전극, 채널층, 드레인 전극이 상기 기판 상에 가로 방향으로 배열될 수 있다.
상기 소스 전극, 채널층, 드레인 전극 및 게이트 전극이 나노 구조를 가질 수 있다.
상기 게이트 전극이 상기 채널층의 일부 둘레를 감싸는 원통 형상을 가질 수 있다.
상기 터널링 전계 효과 트랜지스터는 기판을 더 구비하고, 상기 기판 상에 상기 소스 전극, 채널층, 드레인 전극이 세로 방향으로 배열될 수 있다.
상기 기판은 실리콘 기판, 사파이어 기판 또는 III-V 화합물 반도체 기판일 수 있다.
상기 소스 전극, 채널층, 드레인 전극은 IV족 물질 또는 III-V 화합물로 형성될 수 있다.
상기 소스 전극과 드레인 전극은 Sb 계 물질로 형성되고, 채널층은 As 계 물질로 형성될 수 있다.
상기 소스 전극 및 드레인 전극은 InAs, InP, GaAs, GaN, AlSb, GaSb, InSb, AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, GaAsSb, InGaSb, AlInSb, AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb 및 AlInSb로 구성된 그룹으로부터 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 채널층과 게이트 전극 사이에 게이트 절연층이 더 구비될 수 있다.
상기 게이트 절연층은 실리콘 산화물, 하프늄 산화물, 지르코늄 산화물, 또는 탄탈륨 산화물을 포함할 수 있다.
본 발명의 실시예에 따른 터널링 전계 효과 트랜지스터는 서브 임계 스윙(sub threshold swing)이 감소될 수 있다. 또한, 본 발명의 실시예에 따른 터널링 전계 효과 트랜지스터는 오프 전류가 낮아지고, 온 전류와 오프 전류의 비가 증가될 수 있다.
도 1은 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터의 개략적인 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 터널링 전계 효과 트랜지스터를 도시한 것이다.
도 3은 본 발명의 다른 실시예에 따른 터널링 전계 효과 트랜지스터를 도시한 것이다.
도 4는 본 발명의 실시예에 따른 터널링 전계 효과 트랜지스터에서 전압에 따른 전류의 변화를 도시한 것이다.
이하, 본 발명의 실시예에 따른 터널링 전계 효과 트랜지스터에 대해 첨부된 도면을 참조하여 상세히 설명한다. 도면에서 동일한 참조번호는 동일한 구성 요소를 지칭하며, 각 구성 요소의 크기나 두께는 설명의 편의를 위해 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
도 1은 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터(1)의 단면도이다. 터널링 전계 효과 트랜지스터(1)는 기판(10)과, 기판(10) 상에 서로 이격되게 배치된 소스 전극(S)과 드레인 전극(D)을 포함할 수 있다. 상기 소스 전극(S)과 드레인 전극(D) 사이에 채널층(CH)이 구비될 수 있다. 상기 소스 전극(S), 채널층(CH), 드레인 전극(D) 및 게이트 전극(G)은 평면 구조를 가질 수 있다.
상기 채널층(CH) 상부에 게이트 전극(G)이 배치될 수 있다. 상기 채널층(CH)과 상기 게이트 전극(G) 사이에 게이트 절연층(20)이 구비될 수 있다. 게이트 전극(G)이 채널층(CH) 상부에 위치할 때 채널층(CH)과 일부 중첩되게 배치될 수 있다. 예를 들어, 상기 게이트 전극(G)이 채널층(CH)에 대해 일부는 중첩되고, 일부는 중첩되지 않게 배치될 수 있다. 예를 들어, 상기 게이트 전극(G)이 채널층(CH)에 대해 일부 중첩되고, 나머지가 드레인 전극(D)에 중첩될 수 있다. 상기 게이트 전극(G)이 소스 전극(S)에 대해 상대적으로 드레인 전극(D)쪽으로 쉬프트되어 배치될 수 있다.
상기 게이트 전극(G)은 소스 전극(S) 쪽에 가까운 제1측면(GS)과 드레인 전극(D)쪽에 가까운 제2측면(GD)을 포함할 수 있다. 상기 제1측면(GS)이 채널층(CH) 위에 오도록 게이트 전극(G)이 배치될 수 있다. 즉, 상기 제1측면(GS)이 상기 소스 전극(S)과 채널층(CH) 사이의 접합면(SCJ)을 기준으로 상기 드레인 전극(D) 측으로 쉬프트되어 위치할 수 있다. 상기 제2측면(GS)은 상기 드레인 전극(D) 상부에 위치할 수 있다. 또는, 상기 제2측면(GS)은 상기 채널층(CH) 상부에 위치하는 것도 가능하다. 또는, 상기 채널층(CH)과 드레인 전극(D)의 접합면(SDJ)과 일치되게 위치하는 것도 가능하다. 상기 게이트 전극(G)과 채널층(CH)은 같은 길이를 가지거나, 상기 게이트 전극(G)이 상기 채널층(CH)보다 긴 길이를 가질 수 있다. 또는, 상기 게이트 전극(G)이 상기 채널층(CH)보다 짧은 길이를 가지는 것도 가능하다. 여기서, 길이는 소스 전극(S), 채널층(CH), 드레인 전극(D)의 배열 방향을 나타낸다.
상기 소스 채널 접합면(SCJ)과 상기 제1측면(GS) 사이의 거리(d)는 예를 들어, 2-5nm 범위를 가질 수 있다. 그럼으로써, off 상태에서 터널링 베리어를 높일 수 있고, 그리하여 off 누설 전류(off leakage current)를 감소시킬 수 있다. 상기 소스 채널 접합면(SCJ)과 상기 제1측면(GS) 사이의 거리(d)가 상기 범위를 벗어나면 on 전류를 높일 수 있으나 off 전류도 같이 높아져 오프 상태의 누설 전류가 증가될 수 있다. 이에 대해서는 후술하기로 한다.
상기 기판(10)은 예를 들어, 실리콘 기판 또는 사파이어 기판일 수 있다. 상기 기판(10)은 도핑되거나 도핑되지 않을 수 있다. 또는, 상기 기판(10)은 화합물 반도체 기판일 수 있다. 화합물 반도체는 예를 들어, III-V 화합물 반도체일 수 있다. III-V 화합물은 2개의 원소로 이루어지는 반도체, 3개의 원소로 이루어지는 반도체, 4개의 원소로 이루어지는 반도체, 그 이상의 원소로 이루어지는 반도체의 어느 것이라도 좋다. 2원 화합물은 예를 들어, InAs, InP, GaAs, GaN, AlSb, GaSb, 또는 InSb를 포함할 수 있다. 3원 화합물은 AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, GaAsSb, InGaSb 또는 AlInSb를 포함할 수 있다. 4원 화합물은 AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb 및 AlInSb를 포함할 수 있다.
상기 소슥 전극(S), 채널층(CH), 드레인 전극(D)은 예를 들어, Si 또는 Ge의 IV족 물질을 포함할 수 있다. 또는, 상기 소스 전극(S), 채널층(CH), 드레인 전극(D)은 예를 들어, III-V 화합물로 형성될 수 있다. III-V 화합물은 2개의 원소로 이루어지는 반도체, 3개의 원소로 이루어지는 반도체, 4개의 원소로 이루어지는 반도체, 그 이상의 원소로 이루어지는 반도체의 어느 것이라도 좋다. 2원 화합물은 예를 들어, InAs, InP, GaAs, GaN, AlSb, GaSb, 또는 InSb를 포함할 수 있다. 3원 화합물은 AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, GaAsSb, InGaSb 또는 AlInSb를 포함할 수 있다. 4원 화합물은 AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb 및 AlInSb를 포함할 수 있다.
예를 들어, 상기 소스 전극(S)과 드레인 전극(D)은 Sb 계 물질로 형성되고, 채널층(CH)은 As 계 물질로 형성될 수 있다. 상기 소스전극(드레인 전극)과 채널층을 GaSb-In(Ga)As 또는 GaAlSb-In(Ga)As로 형성할 수 있다. 상기 소스 전극과 드레인 전극은 반대의 전도성 타입으로 형성될 수 있다.
상기 소스 전극(S)과 드레인 전극(D)은 도핑되거나 언도핑 될 수 있다. 예를 들어, 상기 소스 전극(S)과 드레인 전극(D)은 n형 또는 p형으로 도핑될 수 있다. 소스 전극과 드레인 전극의 도펀트는 각각 소스 전극과 드레인 전극의 재료에 따라 달라질 수 있다. 소스 전극과 드레인 전극이 III-V 화합물로 형성되는 경우, 도펀트는 실리콘, 게르마늄, 탄소 등을 포함하는 IV족 원소로부터 선택될 수 있다. 소스 전극과 드레인 전극이 실리콘 또는 게르마늄을 포함하는 물질로 형성되는 경우, 드레인 전극을 위한 도펀트는 예를 들어 인, 비소, 안티몬 등과 같은 n형 도펀트일 수 있으며, 소스 전극을 위한 도펀트는 붕소, 인듐 등과 같은 p형 도펀트일 수 있다. 하지만, 도펀트가 여기에 한정되는 것은 아니다. 채널층(CH)은 예를 들어, p형 또는 n형으로 도핑되지 않고 진성일 수 있다. 또는, 채널층(CH)은 p형 또는 n형으로 도핑될 수 있다.
상기 게이트 절연층(20)은 상기 게이트 전극(G)의 하부에 구비되며, 게이트 전극(G)과 같이 채널층(CH)의 일부에 중첩될 수 있다. 상기 게이트 절연층(20)은 게이트 전극(G)을 채널층(CH)과 드레인 전극(D)으로부터 절연시킬 수 있다. 상기 게이트 절연층(20)은 산화물 또는 금속 산화물을 포함할 수 있다. 예를 들어, 게이트 절연층(20)은 실리콘 산화물, 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 또는, 상기 게이트 절연층(20)은 산화막 및 질화막을 포함하는 다층 구조로 형성될 수 있다. 예를 들어, 상기 게이트 절연층(20)은 Hf02, Al2O3, La2O3, ZrO2, HfSiO, HfSiO, HfLaO, LaAlO, SrTiO 으로 구성된 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 게이트 전극(G)은 금속으로 형성될 수 있다.
도 1에 도시된 터널링 전계 효과 트랜지스터(1)는 평면 구조(planar)의 트랜지스터이다.
다음, 도 2는 나노 와이어 구조의 터널링 전계 효과 트랜지스터(100)를 도시한 것이다. 상기 터널링 전계 효과 트랜지스터(100)는 소스 전극(S)과, 드레인 전극(D)과, 상기 소스 전극(S)과 드레인 전극(D) 사이의 채널층(CH)을 포함한다. 상기 소스 전극(S), 채널층(CH), 및 드레인 전극(D)은 나노 와이어 구조를 가질 수 있다. 상기 채널층(CH)의 적어도 일부에 중첩되게 게이트 전극(G)이 구비될 수 있다. 상기 게이트 전극(G)은 채널층(CH)의 둘레를 감싸는 원통형 형상을 가질 수 있다. 상기 게이트 전극(G)과 채널층(CH) 사이에 게이트 절연층(120)이 구비될 수 있다. 게이트 절연층(120)은 게이트 전극(G)과 같은 길이를 가질 수 있다. 게이트 전극(120)은 도 1에서 설명한 게이트 전극(20)과 실질적을 동일하므로 여기서는 상세한 설명을 생략하기로 한다.
게이트 전극(G)이 소스 전극(S) 측의 제1측면(GS)과 드레인 전극(D) 측의 제2측면(GD)을 포함할 수 있다. 상기 게이트 전극(G)의 제1측면(GS)이 상기 채널층(CH) 상부에 위치할 수 있다. 상기 제1측면(GS)이 상기 소스 전극(S)과 채널층(CH) 사이의 접합면(SCJ)에 대해 상대적으로 드레인 전극(D)쪽으로 쉬프트되어 위치할 수 있다. 상기 소스 전극(S)과 채널층(CH)의 접합면(소스 채널 접합면)(SCJ)과 상기 제1측면(G2) 사이의 거리(d)는 예를 들어, 2-5nm 범위를 가질 수 있다. 그럼으로써, off 상태에서 터널링 베리어를 높일 수 있고, 그리하여 off 누설 전류(off leakage current)를 감소시킬 수 있다. 상기 소스 채널 접합면(SCJ)과 상기 제1측면(GS) 사이의 거리(d)가 상기 범위를 벗어나면 on 전류를 높일 수 있으나 off 전류도 같이 높아져 오프 상태의 누설 전류가 증가될 수 있다.
제2측면(GD)은 드레인 전극(D) 상에 위치할 수 있다. 또는, 제2측면(GD)은 채널층(CH)과 드레인 전극(D) 사이의 접합면(SDJ)과 일치되거나, 채널층(CH) 상에 위치할 수 있다.
도 3은 도 2에 도시된 나노 와이어 구조의 터널링 전계 효과 트랜지스터의 변형 예를 도시한 것이다. 도 3에 도시된 터널링 전계 효과 트랜지스터(100A)는 나오 와이어가 세로 방향으로 세워진 구조를 갖는다.
터널링 전계 효과 트랜지스터(100A)는 기판(110)과, 기판(110) 상의 소스 전극(S), 소스 전극(S) 상의 채널층(CH), 채널층(CH) 상의 드레인 전극(D)을 포함한다. 상기 소스 전극(S), 채널층(CH), 드레인 전극(D)은 나노 와이어 구조를 가질 수 있다. 상기 채널층(CH)의 일부에 중첩되게 게이트 전극(G)이 구비될 수 있다. 상기 게이트 전극(G)은 채널층(CH) 둘레를 감싸는 원통형 형상을 가질 수 있다. 상기 게이트 전극(G)과 채널층(CH) 사이에 게이트 절연층(120)이 구비될 수 있다. 예를 들어, 게이트 절연층(120)이 게이트 전극(G)과 채널층(CH) 일부 및 드레인 전극(D) 일부 사이에 구비될 수 있다.
상기 게이트 전극(G)은 소스 전극(S) 측의 제1측면(GS)과 드레인 전극(D) 측의 제2측면(GD)을 포함할 수 있다. 상기 게이트 전극(G)의 제1측면(GS)이 상기 채널층(CH) 상부에 위치할 수 있다. 상기 제1측면(GS)이 상기 소스 전극(S)에 대해 상대적으로 드레인 전극(D)쪽으로 쉬프트되어 위치할 수 있다. 상기 소스 전극(S)과 채널층(CH)의 접합면(소스 채널 접합면)(SCJ)과 상기 제1측면(G2) 사이의 거리(d)는 예를 들어, 2-5nm 범위를 가질 수 있다.
도 3에서의 기판(110), 소스 전극(S), 채널층(CH), 드레인 전극(D)은 도 1에서 설명된 것과 실질적으로 동일하므로 여기서는 상세한 설명을 생략한다.
다음은 본 발명의 실시예에 따른 터널링 전계 효과 트랜지스터의 동작에 대해 설명한다.
도 4는 도 2에 도시된 터널링 전계 효과 트랜지스터(100)에서 전압(VG)에 따른 전류(ID)의 변화를 도시한 것이다. 게이트 전극(D)의 제1측면(GS)의 위치 별로, 전압에 따른 전류의 변화를 시뮬레이션 한 것이다.
도 4에서 게이트 전극(D)의 제1측면(GS)의 위치는 다음과 같다.
위치 ① 위치 ② 위치 ③ 위치 ④
-5nm 0nm 2.5nm 5nm
제1측면(GS)의 위치는 소스 채널 접합면(SCJ)을 기준으로 소스 전극측으로의 거리는 (-) 부호로, 드레인 전극측으로의 거리는 (+) 부호로, 소스 채널 접합면(SCJ)과 일치하는 위치는 0으로 표시한다. 예를 들어, 위치 ①은 게이트 전극(G)의 제1측면(GS)의 위치가 소스 채널 접합면(SCJ)으로부터 소스 전극(S)측으로 5nm 떨어진 위치를 나타낸다. 예를 들어, 위치 ③은 게이트 전극(G)의 제1측면(GS)의 위치가 소스 채널 접합면(SCJ)으로부터 드레인 전극(D)측으로 2.5nm 떨어진 위치를 나타낸다.
예를 들어, 게이트 전극(G)의 길이는 10nm일 수 있다.
다음은 각 위치별로 시뮬레이션 결과를 나타낸 것이다.
위치 ① 위치 ② 위치 ③ 위치 ④
ION(μA/㎛) 2.3E+01 1.9E+02 1.6E+02 7.2E+01
IOFF(μA/㎛) 5.2E-01 5.8E-03 4.7E-04 4.6E-05
ION/ IOFF 4.3E+01 3.2E+04 3.4E+05 1.6E+06
SS(mV/dec) 124 61 45 38
여기서, ION 은 ON 전류를, IOFF 는 OFF 전류를, SS는 서브 임계 스윙(Sub threshold swing)을 나타낸다. 서브 임계 스윙은 트랜지스터 전류를 오프 전환시키는 것의 용이한 정도를 나타내며, MOS 장치의 속도를 결정하는 한 요인일 수 있다.
표 2에 따르면, 위치 ①에서는 ON 전류는 낮지만 OFF 전류가 높아 ION/ IOFF 가 적다. 위치 ③과 위치 ④에서는 ION/ IOFF 이 크고, 서브 임계 스윙이 적다. 상기 소스 전극(S)과 채널층(CH)의 접합면(소스 채널 접합면)(SCJ)과 상기 제1측면(G2) 사이의 거리(d)는 예를 들어, 2-5nm 범위를 가질 수 있다. 그럼으로써, ION/ IOFF 가를 높이고, 서브 임계 스윙을 감소시킬 수 있다. 그리하여 off 누설 전류(off leakage current)를 감소시킬 수 있다. 또한, 전력 소비량을 감소시킬 수 있다.
상기한 실시예들은 예시적인 것에 불과한 것으로, 당해 기술분야의 통상을 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다. 따라서, 본 발명의 진정한 기술적 보호범위는 하기의 특허청구범위에 기재된 발명의 기술적 사상에 의해 정해져야만 할 것이다.
10,110...기판, 20...게이트 절연층
S...소스 전극, CH...채널층
D...드레인 전극, SCJ...소스 전극과 채널층의 접합면
SDJ...소스 전극과 드레인 전극의 접합면
GS...게이트 전극의 소스 전극 측 제1측면
GD...게이트 전극의 드레인 전극 측 제2측면

Claims (15)

  1. 소스 전극;
    상기 소스 전극으로부터 이격된 드레인 전극;
    상기 소스 전극과 드레인 전극 사이의 채널층; 및
    상기 채널층 상의 일부에 중첩되게 배치된 게이트 전극;을 포함하는 터널닝 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트 전극은 상기 소스 전극 측의 제1측면과 상기 드레인 전극 측의 제2측면을 포함하고, 상기 제1측면이 소스 전극과 채널층의 접합면에 대해 드레인 전극 쪽으로 쉬프트되어 위치하는 터널닝 전계 효과 트랜지스터.
  3. 제2항에 있어서,
    상기 제1측면과 상기 소스 전극과 채널층의 접합면 사이의 거리가 2-5nm 범위를 가지는 터널링 전계 효과 트랜지스터.
  4. 제2항에 있어서,
    상기 제2측면이 상기 드레인 전극 상에 위치하거나, 상기 채널층과 드레인 전극의 접합면과 일치되는 곳에 위치하는 터널링 전계 효과 트랜지스터.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 소스 전극, 채널층, 드레인 전극 및 게이트 전극이 평면 구조를 가지는 터널링 전계 효과 트랜지스터.
  6. 제5항에 있어서,
    기판을 더 구비하고, 상기 소스 전극, 채널층, 드레인 전극이 상기 기판 상에 가로 방향으로 배열된 터널링 전계 효과 트랜지스터.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 소스 전극, 채널층, 드레인 전극 및 게이트 전극이 나노 구조를 가지는 터널링 전계 효과 트랜지스터.
  8. 제7항에 있어서,
    상기 게이트 전극이 상기 채널층의 일부 둘레를 감싸는 원통 형상을 가지는 터널링 전계 효과 트랜지스터.
  9. 제8항에 있어서,
    기판을 더 구비하고, 상기 기판 상에 상기 소스 전극, 채널층, 드레인 전극이 세로 방향으로 배열된 터널링 전계 효과 트랜지스터.
  10. 제9항에 있어서,
    상기 기판은 실리콘 기판, 사파이어 기판 또는 III-V 화합물 반도체 기판인 터널링 전계 효과 트랜지스터.
  11. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 소스 전극, 채널층, 드레인 전극은 IV족 물질 또는 III-V 화합물로 형성된 터널링 전계 효과 트랜지스터.
  12. 제11항에 있어서,
    상기 소스 전극과 드레인 전극은 Sb 계 물질로 형성되고, 채널층은 As 계 물질로 형성된 터널링 전계 효과 트랜지스터.
  13. 제11항에 있어서,
    상기 소스 전극 및 드레인 전극은 InAs, InP, GaAs, GaN, AlSb, GaSb, InSb, AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, GaAsSb, InGaSb, AlInSb, AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb 및 AlInSb로 구성된 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 터널링 전계 효과 트랜지스터.
  14. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 채널층과 게이트 전극 사이에 게이트 절연층이 더 구비된 터널링 전계 효과 트랜지스터.
  15. 제14항에 있어서,
    상기 게이트 절연층은 실리콘 산화물, 하프늄 산화물, 지르코늄 산화물, 또는 탄탈륨 산화물을 포함하는 터널링 전계 효과 트랜지스터.
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