CN107222200B - 基于FinFET器件的电流模RM或非-异或单元电路 - Google Patents

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CN107222200B CN201710253546.1A CN201710253546A CN107222200B CN 107222200 B CN107222200 B CN 107222200B CN 201710253546 A CN201710253546 A CN 201710253546A CN 107222200 B CN107222200 B CN 107222200B
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Abstract

本发明公开了一种基于FinFET器件的电流模RM或非‑异或单元电路，包括第一P型FinFET管、第二P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管和第六N型FinFET管，第一P型FinFET管和第二P型FinFET管分别为低阈值P型FinFET管，第一N型FinFET管、第三N型FinFET管和第四N型FinFET管分别为高阈值N型FinFET管，第二N型FinFET管、第五N型FinFET管和第六N型FinFET管分别为低阈值N型FinFET管；优点是在具有正确的逻辑功能的基础上，电路面积、延时、功耗和功耗延时积均较小。

Description

基于FinFET器件的电流模RM或非-异或单元电路
技术领域
本发明涉及一种或非-异或单元电路，尤其是涉及一种基于FinFET器件的电流模RM或非-异或单元电路。
背景技术
基本门电路是数字电路中最基本的逻辑单元，异或、同或门电路是基本逻辑电路不可缺少的一部分。电流模逻辑电路具有工作频率高、功耗低、抗干扰能力强等特点，但传统的CMOS电流模逻辑还是面临着晶体管数量多、功耗大和设计复杂的问题。随着VLSI技术的不断进步，数字系统的运行速度和功耗要求不断提高，对基本逻辑单元的性能要求也更加苛刻，要求基本逻辑单元应该具有更低的功耗和更小的延时。
当普通CMOS晶体管的尺寸缩小到20nm以下时，器件的漏电流会急剧增大，电路会产生较大的漏功耗。并且，电路短沟道效应变得更加明显，器件变得相当不稳定，极大地限制了电路性能的提高。FinFET管(鳍式场效晶体管，Fin Field-Effect Transistor)是一种新的互补式金氧半导体(CMOS)晶体管为一种新型的3D晶体管，FinFET管的沟道采用零掺杂或是低掺杂，沟道被栅三面包围。这种特殊的三维立体结构，增强了栅对沟道的控制能力，极大地抑制了器件的短沟道效应，减小了漏电流。FinFET管具有功耗低，面积小的优点，已经成为接替普通CMOS器件，延续摩尔定律的优良器件之一。电流模逻辑电路的功耗与操作频率无关，单轨电流模电路放弃了双轨电流模电路的差分输入方式，实现了单输入双输出，进一步减小了电路的面积。数字电路可以基于“或/异或”“与/同或”等运算集为基础的Reed-Muller(RM)逻辑来实现。研究表明，RM逻辑电路在实现成本、系统可测试性、电路性能改善(例如面积、速度、功耗等)等方面较TB逻辑更具优势。
现有的基于CMOS器件的电流模RM或非-异或单元电路的电路图如图1所示。该RM逻辑电路由10个CMOS管(P1、P2、N1、N2、N3、N4、N5、N6、N7、N8、)和运算放大器F1组成。该RM逻辑没有避免下拉网络中CMOS管的串联，造成了三层逻辑，串联的CMOS管导致电源至地的栈高度过长，为了使电路能正常工作，需要相应提高电路的工作电源，这样功耗就随之增大，同时电路使用的晶体管数目较多，由此导致电路面积、延时和功耗延时积均较大。
鉴此，设计一种具有正确的逻辑功能的基础上，电路面积、延时、功耗和功耗延时积均较小的基于FinFET器件的电流模RM或非-异或单元电路具有重要意义。
发明内容
本发明所要解决的技术问题是提供一种在具有正确的逻辑功能的基础上，电路面积、延时、功耗和功耗延时积均较小的基于FinFET器件的电流模RM或非-异或单元电路。
本发明解决上述技术问题所采用的技术方案为：一种基于FinFET器件的电流模RM或非-异或单元电路，包括第一P型FinFET管、第二P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管和第六N型FinFET管，所述的第一P型FinFET管和所述的第二P型FinFET管分别为低阈值P型FinFET管，所述的第一N型FinFET管、第三N型FinFET管和第四N型FinFET管分别为高阈值N型FinFET管，所述的第二N型FinFET管、所述的第五N型FinFET管和所述的第六N型FinFET管分别为低阈值N型FinFET管；所述的第一P型FinFET管的源极和所述的第二P型FinFET管的源极均接入电源，所述的第一P型FinFET管的前栅、所述的第一P型FinFET管的背栅、所述的第二P型FinFET管的前栅和所述的第二P型FinFET管的背栅连接且其连接端为所述的电流模RM或非-异或单元电路的第一控制端，所述的第一P型FinFET管的漏极、所述的第一N型FinFET管的漏极、所述的第三N型FinFET管的漏极、所述的第四N型FinFET管的漏极、所述的第五N型FinFET管的前栅和所述的第五N型FinFET管的背栅连接，所述的第二P型FinFET管的漏极和所述的第五N型FinFET管的漏极连接其连接端为所述的电流模RM或非-异或单元电路的输出端，用于输出或非-异或逻辑信号，所述的第一N型FinFET管的源极和所述的第二N型FinFET管的漏极连接，所述的第二N型FinFET管的源极、所述的第三N型FinFET管的源极、所述的第四N型FinFET管的源极、所述的第五N型FinFET管的源极和所述的第六N型FinFET管的漏极连接，所述的第六N型FinFET管的源极接地，所述的第六N型FinFET管的前栅和所述的第六N型FinFET管的背栅连接且其连接端为所述的电流模RM或非-异或单元电路的第二控制端，所述的第三N型FinFET管的前栅为所述的电流模RM或非-异或单元电路的第一输入端，接入第一输入信号，所述的第四N型FinFET管的背栅为所述的电流模RM或非-异或单元电路的第二输入端，接入第二输入信号，所述的第四N型FinFET管的前栅和所述的第三N型FinFET管的背栅连接且其连接端为所述的电流模RM或非-异或单元电路的第三输入端，接入第三输入信号，所述的第一N型FinFET管的前栅为所述的电流模RM或非-异或单元电路的第一反相输入端，接入第一输入信号的反相信号，所述的第一N型FinFET管的背栅为所述的电流模RM或非-异或单元电路的第二反相输入端，接入第二输入信号的反相信号，所述的第二N型FinFET管的前栅和所述的第二N型FinFET管的背栅连接且其连接端为所述的电流模RM或非-异或单元电路的第三反相输入端，接入第三输入信号的反相信号。
所述的第一P型FinFET管鳍的个数为1，所述的第二P型FinFET管鳍的个数为1，所述的第一N型FinFET管鳍的个数为6，所述的第二N型FinFET管鳍的个数为1，所述的第三N型FinFET管鳍的个数为4，所述的第四N型FinFET管鳍的个数为4，所述的第五N型FinFET管鳍的个数为2，所述的第六N型FinFET管鳍的个数为5。
所述的第一P型FinFET管和所述的第二P型FinFET管的阈值电压均为0.17V，所述的第一N型FinFET管、所述的第三N型FinFET管和所述的第四N型FinFET管的阈值电压为0.70V，所述的第二N型FinFET管、所述的第五N型FinFET管和所述的第六N型FinFET管的阈值电压均0.33V。
与现有技术相比，本发明的优点在于通过第一P型FinFET管和第二P型FinFET管构成电流模RM或非-异或单元电路的上拉电阻网络，第六N型FinFET管作为独立电流源，而第一N型FinFET管、第三N型FinFET管和第四N型FinFET管实现“与功能”，由此将FinFET管、单轨电流模逻辑和RM逻辑结合起来实现RM逻辑电路中的或非-异或(NOR-XOR)复合门电路，减小电路的面积，降低电路的延时，保留了电流模的上拉电阻网络和独立电流源结构，并通过控制的输入信号来实现不同的复杂门电路逻辑功能，实现了单输入双输出，不需要另外加反相器得到相反的逻辑输出，进一步减少了晶体管的个数，由此在具有正确的逻辑功能的基础上，电路面积、延时、功耗和功耗延时积均较小。
附图说明
图1为现有的基于CMOS器件的电流模RM或非-异或单元电路；
图2为本发明的基于FinFET器件的电流模RM或非-异或单元电路的电路图；
图3为标准电压(1v)下，本发明的基于FinFET器件的电流模RM或非-异或单元电路在BSIMIMG标准工艺下的仿真波形图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图2所示，一种基于FinFET器件的电流模RM或非-异或单元电路，包括第一P型FinFET管P1、第二P型FinFET管P2、第一N型FinFET管N1、第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5和第六N型FinFET管N6，第一P型FinFET管P1和第二P型FinFET管P2分别为低阈值P型FinFET管，第一N型FinFET管N1、第三N型FinFET管N3和第四N型FinFET管N4分别为高阈值N型FinFET管，第二N型FinFET管N2、第五N型FinFET管N5和第六N型FinFET管N6分别为低阈值N型FinFET管；第一P型FinFET管P1的源极和第二P型FinFET管P2的源极均接入电源VDD，第一P型FinFET管P1的前栅、第一P型FinFET管P1的背栅、第二P型FinFET管P2的前栅和第二P型FinFET管P2的背栅连接且其连接端为电流模RM或非-异或单元电路的第一控制端，接入第一电压控制信号Vrfp，第一P型FinFET管P1的漏极、第一N型FinFET管N1的漏极、第三N型FinFET管N3的漏极、第四N型FinFET管N4的漏极、第五N型FinFET管N5的前栅和第五N型FinFET管N5的背栅连接，第二P型FinFET管P2的漏极和第五N型FinFET管N5的漏极连接其连接端为电流模RM或非-异或单元电路的输出端，用于输出或非-异或逻辑信号Y，第一N型FinFET管N1的源极和第二N型FinFET管N2的漏极连接，第二N型FinFET管N2的源极、第三N型FinFET管N3的源极、第四N型FinFET管N4的源极、第五N型FinFET管N5的源极和第六N型FinFET管N6的漏极连接，第六N型FinFET管N6的源极接地，第六N型FinFET管N6的前栅和第六N型FinFET管N6的背栅连接且其连接端为电流模RM或非-异或单元电路的第二控制端，接入第二电压控制信号Vrfn，第三N型FinFET管N3的前栅为电流模RM或非-异或单元电路的第一输入端，接入第一输入信号A，第四N型FinFET管N4的背栅为电流模RM或非-异或单元电路的第二输入端，接入第二输入信号B，第四N型FinFET管N4的前栅和第三N型FinFET管N3的背栅连接且其连接端为电流模RM或非-异或单元电路的第三输入端，接入第三输入信号C，第一N型FinFET管N1的前栅为电流模RM或非-异或单元电路的第一反相输入端，接入第一输入信号的反相信号Ab，第一N型FinFET管N1的背栅为电流模RM或非-异或单元电路的第二反相输入端，接入第二输入信号的反相信号Bb，第二N型FinFET管N2的前栅和第二N型FinFET管N2的背栅连接且其连接端为电流模RM或非-异或单元电路的第三反相输入端，接入第三输入信号的反相信号Cb。
本实施例中，或非-异或逻辑信号Y的逻辑表达式为
Figure GDA0002435196420000051
本实施例中，第一电压控制信号Vrfp由偏置电路产生，通常为0.3V～0.8V，第二电压控制信号Vrfn通常由常规的电流镜的偏置实现，第二电压控制信号Vrfn为0.6V～1V。
实施例二：如图2所示，一种基于FinFET器件的电流模RM或非-异或单元电路，包括第一P型FinFET管P1、第二P型FinFET管P2、第一N型FinFET管N1、第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5和第六N型FinFET管N6，第一P型FinFET管P1和第二P型FinFET管P2分别为低阈值P型FinFET管，第一N型FinFET管N1、第三N型FinFET管N3和第四N型FinFET管N4分别为高阈值N型FinFET管，第二N型FinFET管N2、第五N型FinFET管N5和第六N型FinFET管N6分别为低阈值N型FinFET管；第一P型FinFET管P1的源极和第二P型FinFET管P2的源极均接入电源VDD，第一P型FinFET管P1的前栅、第一P型FinFET管P1的背栅、第二P型FinFET管P2的前栅和第二P型FinFET管P2的背栅连接且其连接端为电流模RM或非-异或单元电路的第一控制端，接入第一电压控制信号Vrfp，第一P型FinFET管P1的漏极、第一N型FinFET管N1的漏极、第三N型FinFET管N3的漏极、第四N型FinFET管N4的漏极、第五N型FinFET管N5的前栅和第五N型FinFET管N5的背栅连接，第二P型FinFET管P2的漏极和第五N型FinFET管N5的漏极连接其连接端为电流模RM或非-异或单元电路的输出端，用于输出或非-异或逻辑信号Y，第一N型FinFET管N1的源极和第二N型FinFET管N2的漏极连接，第二N型FinFET管N2的源极、第三N型FinFET管N3的源极、第四N型FinFET管N4的源极、第五N型FinFET管N5的源极和第六N型FinFET管N6的漏极连接，第六N型FinFET管N6的源极接地，第六N型FinFET管N6的前栅和第六N型FinFET管N6的背栅连接且其连接端为电流模RM或非-异或单元电路的第二控制端，接入第二电压控制信号Vrfn，第三N型FinFET管N3的前栅为电流模RM或非-异或单元电路的第一输入端，接入第一输入信号A，第四N型FinFET管N4的背栅为电流模RM或非-异或单元电路的第二输入端，接入第二输入信号B，第四N型FinFET管N4的前栅和第三N型FinFET管N3的背栅连接且其连接端为电流模RM或非-异或单元电路的第三输入端，接入第三输入信号C，第一N型FinFET管N1的前栅为电流模RM或非-异或单元电路的第一反相输入端，接入第一输入信号的反相信号Ab，第一N型FinFET管N1的背栅为电流模RM或非-异或单元电路的第二反相输入端，接入第二输入信号的反相信号Bb，第二N型FinFET管N2的前栅和第二N型FinFET管N2的背栅连接且其连接端为电流模RM或非-异或单元电路的第三反相输入端，接入第三输入信号的反相信号Cb。
本实施例中，或非-异或逻辑信号Y的逻辑表达式为
Figure GDA0002435196420000061
本实施例中，第一电压控制信号Vrfp由偏置电路产生，通常为0.3V～0.8V，第二电压控制信号Vrfn通常由常规的电流镜的偏置实现，第二电压控制信号Vrfn为0.6V～1V。
本实施例中，第一P型FinFET管P1鳍的个数为1，第二P型FinFET管P2鳍的个数为1，第一N型FinFET管N1鳍的个数为6，第二N型FinFET管N2鳍的个数为1，第三N型FinFET管N3鳍的个数为4，第四N型FinFET管N4鳍的个数为4，第五N型FinFET管N5鳍的个数为2，第六N型FinFET管N6鳍的个数为5。
实施例三：如图2所示，一种基于FinFET器件的电流模RM或非-异或单元电路，包括第一P型FinFET管P1、第二P型FinFET管P2、第一N型FinFET管N1、第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5和第六N型FinFET管N6，第一P型FinFET管P1和第二P型FinFET管P2分别为低阈值P型FinFET管，第一N型FinFET管N1、第三N型FinFET管N3和第四N型FinFET管N4分别为高阈值N型FinFET管，第二N型FinFET管N2、第五N型FinFET管N5和第六N型FinFET管N6分别为低阈值N型FinFET管；第一P型FinFET管P1的源极和第二P型FinFET管P2的源极均接入电源VDD，第一P型FinFET管P1的前栅、第一P型FinFET管P1的背栅、第二P型FinFET管P2的前栅和第二P型FinFET管P2的背栅连接且其连接端为电流模RM或非-异或单元电路的第一控制端，接入第一电压控制信号Vrfp，第一P型FinFET管P1的漏极、第一N型FinFET管N1的漏极、第三N型FinFET管N3的漏极、第四N型FinFET管N4的漏极、第五N型FinFET管N5的前栅和第五N型FinFET管N5的背栅连接，第二P型FinFET管P2的漏极和第五N型FinFET管N5的漏极连接其连接端为电流模RM或非-异或单元电路的输出端，用于输出或非-异或逻辑信号Y，第一N型FinFET管N1的源极和第二N型FinFET管N2的漏极连接，第二N型FinFET管N2的源极、第三N型FinFET管N3的源极、第四N型FinFET管N4的源极、第五N型FinFET管N5的源极和第六N型FinFET管N6的漏极连接，第六N型FinFET管N6的源极接地，第六N型FinFET管N6的前栅和第六N型FinFET管N6的背栅连接且其连接端为电流模RM或非-异或单元电路的第二控制端，接入第二电压控制信号Vrfn，第三N型FinFET管N3的前栅为电流模RM或非-异或单元电路的第一输入端，接入第一输入信号A，第四N型FinFET管N4的背栅为电流模RM或非-异或单元电路的第二输入端，接入第二输入信号B，第四N型FinFET管N4的前栅和第三N型FinFET管N3的背栅连接且其连接端为电流模RM或非-异或单元电路的第三输入端，接入第三输入信号C，第一N型FinFET管N1的前栅为电流模RM或非-异或单元电路的第一反相输入端，接入第一输入信号的反相信号Ab，第一N型FinFET管N1的背栅为电流模RM或非-异或单元电路的第二反相输入端，接入第二输入信号的反相信号Bb，第二N型FinFET管N2的前栅和第二N型FinFET管N2的背栅连接且其连接端为电流模RM或非-异或单元电路的第三反相输入端，接入第三输入信号的反相信号Cb。
本实施例中，或非-异或逻辑信号Y的逻辑表达式为
Figure GDA0002435196420000071
本实施例中，第一电压控制信号Vrfp由偏置电路产生，通常为0.3V～0.8V，第二电压控制信号Vrfn通常由常规的电流镜的偏置实现，第二电压控制信号Vrfn为0.6V～1V。
本实施例中，第一P型FinFET管P1鳍的个数为1，第二P型FinFET管P2鳍的个数为1，第一N型FinFET管N1鳍的个数为6，第二N型FinFET管N2鳍的个数为1，第三N型FinFET管N3鳍的个数为4，第四N型FinFET管N4鳍的个数为4，第五N型FinFET管N5鳍的个数为2，第六N型FinFET管N6鳍的个数为5。
本实施例中，第一P型FinFET管P1和第二P型FinFET管P2的阈值电压均为0.17V，第一N型FinFET管N1、第三N型FinFET管N3和第四N型FinFET管N4的阈值电压为0.70V，第二N型FinFET管N2、第五N型FinFET管N5和第六N型FinFET管N6的阈值电压均0.33V。
为了验证本发明的基于FinFET器件的电流模RM逻辑或非-异或单元电路的优益性，在BSIMIMG标准工艺下，使用电路仿真工具HSPICE在电路的输入频率为100MHz、200MHz、500MHz、1GHz的条件下，将本发明的基于FinFET器件的电流模RM逻辑或非-异或单元电路、图1所示的现有的基于CMOS器件的电流模RM逻辑或非-异或单元电路(简称CMOS或非-异或单元电路)这两种电流模RM逻辑或非-异或单元电路进行仿真比较分析，BSIMIMG工艺库对应的电源电压为1V。标准电压(1v)下本发明的基于FinFET器件的RM逻辑或非-异或单元电路在BSIMIMG标准工艺的仿真波形如图3所示。在BSIMIMG标准工艺，输入频率为100MHz条件下对本发明的基于FinFET器件的电流模RM逻辑或非-异或单元电路、图1所示的现有的基于CMOS器件的电流模RM逻辑或非-异或单元电路进行仿真比较。
在BSIMIMG标准工艺，输入频率为100MHz时，本发明的基于FinFET器件的电流模RM逻辑或非-异或单元电路、图1所示的现有的基于CMOS器件的电流模RM逻辑或非-异或单元电路的性能比较数据如表1所示。
表1
电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明的或非-异或单元电路 8 41.44 54.853 2.262
CMOS或非-异或单元电路 10 32.95 68.249 2.249
从表1中可以得出：本发明的基于FinFET器件的电流模RM逻辑或非-异或单元电路与图1所示的现有的基于CMOS器件的电流模RM逻辑或非-异或单元电路相比，晶体管数目减少了2个，延时增大了20.48％，功耗减小了19.63％，功耗延时积增大了0.57％。
在BSIMIMG标准工艺，输入频率为200MHz时，本发明的基于FinFET器件的电流模RM逻辑或非-异或单元电路、图1所示的现有的基于CMOS器件的电流模RM逻辑或非-异或单元电路的性能比较数据如表2所示。
表2
电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明的或非-异或单元电路 8 41.44 54.856 2.273
CMOS或非-异或单元电路 10 32.95 69.321 2.284
从表2中可以得出：本发明的基于FinFET器件的电流模RM逻辑或非-异或单元电路与图1所示的现有的基于CMOS器件的电流模RM逻辑或非-异或单元电路相比，晶体管数目减少了2个，延时增大了20.48％，功耗减小了20.87％，功耗延时积减小了0.48％。
在BSIMIMG标准工艺，输入频率为500MHz时，本发明的基于FinFET器件的电流模RM逻辑或非-异或单元电路、图1所示的现有的基于CMOS器件的电流模RM逻辑或非-异或单元电路的性能比较数据如表3所示。
表3
电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明的或非-异或单元电路 8 41.44 54.874 2.274
CMOS或非-异或单元电路 10 32.95 70.530 2.323
从表3中可以得出：本发明的基于FinFET器件的电流模RM逻辑或非-异或单元电路与图1所示的现有的基于CMOS器件的电流模RM逻辑或非-异或单元电路相比，晶体管数目减少了2个，延时增大了20.48％，功耗减小了22.20％，功耗延时积减小了2.11％。
在BSIMIMG标准工艺，输入频率为1GHz时，本发明的基于FinFET器件的电流模RM逻辑或非-异或单元电路、图1所示的现有的基于CMOS器件的电流模RM逻辑或非-异或单元电路的性能比较数据如表4所示。
表4
电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明的或非-异或单元电路 8 41.44 54.904 2.275
CMOS或非-异或单元电路 10 32.95 70.877 2.335
从表4中可以得出：本发明的基于FinFET器件的电流模RM逻辑或非-异或单元电路与图1所示的现有的基于CMOS器件的电流模RM逻辑或非-异或单元电路相比，晶体管数目减少了2个，延时增大了20.48％，功耗减小了22.54％，功耗延时积减小了2.57％。

Claims (2)

1.一种基于FinFET器件的电流模RM或非-异或单元电路，其特征在于包括第一P型FinFET管、第二P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管和第六N型FinFET管，所述的第一P型FinFET管和所述的第二P型FinFET管分别为低阈值P型FinFET管，所述的第一N型FinFET管、第三N型FinFET管和第四N型FinFET管分别为高阈值N型FinFET管，所述的第二N型FinFET管、所述的第五N型FinFET管和所述的第六N型FinFET管分别为低阈值N型FinFET管；所述的第一P型FinFET管的源极和所述的第二P型FinFET管的源极均接入电源，所述的第一P型FinFET管的前栅、所述的第一P型FinFET管的背栅、所述的第二P型FinFET管的前栅和所述的第二P型FinFET管的背栅连接且其连接端为所述的电流模RM或非-异或单元电路的第一控制端，所述的第一P型FinFET管的漏极、所述的第一N型FinFET管的漏极、所述的第三N型FinFET管的漏极、所述的第四N型FinFET管的漏极、所述的第五N型FinFET管的前栅和所述的第五N型FinFET管的背栅连接，所述的第二P型FinFET管的漏极和所述的第五N型FinFET管的漏极连接其连接端为所述的电流模RM或非-异或单元电路的输出端，用于输出或非-异或逻辑信号，所述的第一N型FinFET管的源极和所述的第二N型FinFET管的漏极连接，所述的第二N型FinFET管的源极、所述的第三N型FinFET管的源极、所述的第四N型FinFET管的源极、所述的第五N型FinFET管的源极和所述的第六N型FinFET管的漏极连接，所述的第六N型FinFET管的源极接地，所述的第六N型FinFET管的前栅和所述的第六N型FinFET管的背栅连接且其连接端为所述的电流模RM或非-异或单元电路的第二控制端，所述的第三N型FinFET管的前栅为所述的电流模RM或非-异或单元电路的第一输入端，接入第一输入信号，所述的第四N型FinFET管的背栅为所述的电流模RM或非-异或单元电路的第二输入端，接入第二输入信号，所述的第四N型FinFET管的前栅和所述的第三N型FinFET管的背栅连接且其连接端为所述的电流模RM或非-异或单元电路的第三输入端，接入第三输入信号，所述的第一N型FinFET管的前栅为所述的电流模RM或非-异或单元电路的第一反相输入端，接入第一输入信号的反相信号，所述的第一N型FinFET管的背栅为所述的电流模RM或非-异或单元电路的第二反相输入端，接入第二输入信号的反相信号，所述的第二N型FinFET管的前栅和所述的第二N型FinFET管的背栅连接且其连接端为所述的电流模RM或非-异或单元电路的第三反相输入端，接入第三输入信号的反相信号；
所述的第一P型FinFET管和所述的第二P型FinFET管的阈值电压均为0.17V，所述的第一N型FinFET管、所述的第三N型FinFET管和所述的第四N型FinFET管的阈值电压为0.70V，所述的第二N型FinFET管、所述的第五N型FinFET管和所述的第六N型FinFET管的阈值电压均0.33V。
2.根据权利要求1所述的一种基于FinFET器件的电流模RM或非-异或单元电路，其特征在于所述的第一P型FinFET管鳍的个数为1，所述的第二P型FinFET管鳍的个数为1，所述的第一N型FinFET管鳍的个数为6，所述的第二N型FinFET管鳍的个数为1，所述的第三N型FinFET管鳍的个数为4，所述的第四N型FinFET管鳍的个数为4，所述的第五N型FinFET管鳍的个数为2，所述的第六N型FinFET管鳍的个数为5。
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