JP3592898B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置、特にトンネル効果によって負性微分抵抗を発現する半導体装置に関する。
【0002】
【従来の技術】
シリコンLSIは、CMOS素子の微細化により性能を向上させてきた。今や0.1μmクラスのULSIも開発されている。ところが、0.1μmを境にして、CMOS動作が非常に困難になる。原因は、パンチスルーに代表される短チャネル効果である。
【0003】
このようなCMOS素子の限界を克服するために、新しい動作原理に基づいた素子が提案されている(特願平8−67628)。図10は、このような素子の断面構成を示した図である。ここでは表面接合トンネル素子と呼ぶ。構造は通常のMOSFETと類似しており、CMOSプロセスで簡単に作製できるという利点がある。違いは、ソース・ドレインの不純物タイプが互いに逆になっている点である。
【0004】
以下、表面接合トンネル素子の動作について説明する。ゲートに電圧を与えないと、ソース・ドレイン間には通常のp−n接合特性が現れ、一定のドレイン電圧を与えると電流が流れ出す。一方、ゲートに電圧を加えていくと、ドレイン近傍にn+ −p++接合、いわゆるエサキ・ダイオードが形成される。エサキ・ダイオードはトンネル効果により負性微分抵抗特性を示すものであり、表面接合トンネル素子も負性微分抵抗機能を持っている。図11は、表面接合トンネル素子の電流−電圧特性を示したものであるが、表面接合トンネル素子は、ゲートによる電流変調機能(スイッチング機能)とエサキ・ダイオード機能を兼ね備えていることになり、エサキ・ダイオード回路の短所を克服できる(特願平8−246697)。
【0005】
表面接合トンネル素子には空乏層領域が一つしか存在しないため、原理的にパンチスルーの問題が発生しない。また、トンネル効果というミクロな現象を利用しているため、超微細領域でも正常に動作する。さらに、機能性を持った素子であるので、容易に機能回路を構成できるという利点がある(特願平8−246697)。
【0006】
しかしながら、実際に表面接合トンネル素子を作製してみると、素子ごとの特性が非常にばらつくという問題が明らかになった。原因はp++領域の形成方法にある。p++領域の形成にはイオン注入を用いているが、不純物プロファイルに加工上のばらつきが生じる。トンネル特性は不純物プロファイルに非常に敏感であるため、加工ばらつきがそのまま特性ばらつきとなって現れる。したがって、素子を集積化するLSIに使用することは非常に困難である。
【0007】
【発明が解決しようとする課題】
以上のように、表面接合トンネル素子は次世代の超微細電子デバイスとして非常に有望であるが、加工ばらつきに極めて敏感なために素子特性が非常にばらつき、LSI化が困難であるという問題があった。
本発明は、素子特性の均一化をはかることができ、容易に集積化を達成することができる素子を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明における半導体素子は、半導体基板上に形成された絶縁膜と、この絶縁膜上に形成され前記半導体基板の表面に第1導電型の少なくとも一つの第1の電導領域を誘起するための少なくとも一つの第1の電極と、前記絶縁膜上に形成され前記半導体基板の表面に少なくとも一つの前記第1の電導領域と隣接する第2導電型の少なくとも一つの第2の電導領域を誘起するための少なくとも一つの第2の電極と、少なくとも一つの前記第1の電導領域が誘起される領域に隣接して形成された第1導電型の第1の不純物領域と、少なくとも一つの前記第2の電導領域が誘起される領域に隣接して形成された第2導電型の第2の不純物領域とを有することを特徴とする。
【0009】
上記発明では、第1の電極及び第2の電極に所定の電位を付与することにより、第1の電極及び第2の電極下の半導体基板表面には互いに逆の導電型の第1の電導領域及び第2の電導領域が誘起される。その結果、第1の電導領域及び第2の電導領域の境界には負性微分抵抗特性を有するエサキ・ダイオードが形成される。このように、半導体表面に電気的に形成された第1及び第2の電導領域を用いて表面接合トンネル素子を実現しているので、従来のように加工ばらつきがトンネル特性に影響を与えることはない。従って、特性ばらつきがなく素子特性が均一で、超微細化及び集積化に適した半導体素子が実現可能となる。
【0010】
また、本発明における半導体素子は、半導体基板上に形成された第1の絶縁膜と、この第1の絶縁膜上に形成され前記半導体基板の表面に第1導電型の少なくとも一つの第1の電導領域を誘起するための少なくとも一つの第1の電極と、この第1の電極上に形成された第2の絶縁膜と、前記第1の絶縁膜上及び前記第2の絶縁膜上に形成され、前記半導体基板の表面に少なくとも一つの前記第1の電導領域と隣接する第2導電型の少なくとも一つの第2の電導領域を誘起するため及び前記第1の絶縁膜を通して前記半導体基板と少なくとも一つの前記第1の電極との間で電荷の注入及び放出を行うための少なくとも一つの第2の電極と、少なくとも一つの前記第1の電導領域が誘起される領域に隣接して形成された第1導電型の第1の不純物領域と、少なくとも一つの前記第2の電導領域が誘起される領域に隣接して形成された第2導電型の第2の不純物領域とを有することを特徴とする。
【0011】
上記発明では、第1の電極を浮遊電極とし、第2の電極に所定の電圧を印加することによって半導体基板と第1の電極との間で電荷の注入及び放出を行う。従って、注入された電荷によって第1の電極には予め所定の電位が付与され、第1の電極下の半導体基板表面に予め第1の電導領域を形成しておくことができる。よって、第1の電極に電荷が注入されているか否か、すなわち予め第1の電導領域が形成されているか否かによってメモリー機能を持たせることができる。これにより、特性ばらつきがなく素子特性が均一で、超微細化及び集積化に適した不揮発性のメモリー機能を有する半導体素子が実現可能となる。
【0012】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図1は、本発明に係る半導体装置の第1の実施形態である。
p型シリコン基板11上に、ゲート酸化膜12を介して第1のゲート電極13及び第2のゲート電極14が形成されている。ゲート電極13及び14の形成材料には例えばポリシリコンが用いられる。ゲート電極13とゲート電極14とは酸化膜15によって絶縁されており、ゲート電極13及び14の両側にはp++ドレイン16及びn++ソース17が形成されている。
【0013】
ゲート電極13に負のバイアス、ゲート電極14に正のバイアスを与えると、シリコン基板11の表面に、それぞれ正孔蓄積層18及び電子反転層19が形成される。その結果、正孔蓄積層18及び電子反転層19の境界にエサキ・ダイオードが発生し、電気特性に負性微分抵抗が現れる。一方、どちらかのゲートに電圧が与えられていないときは、エサキ・ダイオードは形成されず、通常のp−n接合特性となる。電流−電圧特性は、従来技術の項で述べた表面接合トンネル素子と同様であり、図11に示すような特性となる。
【0014】
大きな特徴は、エサキ・ダイオードを構成する二つの領域がいずれも、ゲート電極13とゲート電極14によって電気的に制御されていることである。このため、ソース・ドレインの不純物プロファイルがばらついても、トンネル特性に何ら影響を及ぼさない。従って、素子特性の均一な表面接合トンネル素子が実現できる。また、電子や正孔の分布が非常に急峻であることから、トンネル電流の増大や寄生容量の低減といった利点を引き出すこともできる。このような急峻なプロファイルをイオン注入で制御することは非常に難しい。
【0015】
ところで、上述のようにゲート電極13とゲート電極14に別々の電圧を与えてもよいが、ゲート電極13を浮遊電極にすることも可能である。この場合、ゲート電極14に正の高い電圧を与えてシリコン基板11からゲート電極13に電子を注入することにより、シリコン基板11表面に正孔蓄積層18が形成される。また、ゲート電極14に負の高い電圧を与えるとゲート電極13中の電子はシリコン基板11に放出され、正孔蓄積層18は消失する。つまり、ゲート電極13に電子が注入されているか注入されていないかによって、ゲート電極14に正の電圧を印加しても負性微分抵抗が現れたり現れなかったりする。このような一種のメモリー機能を表面接合トンネル素子へ付加することで、不揮発性メモリーを構成することも可能である。
【0016】
図2は、本発明に係る半導体装置の第2の実施形態である。本実施形態では、図2に示すように、ゲート電極13とゲート電極14とが重なり合うことなく平面的に加工されている。具体的な素子動作は図1に示した第1の実施形態と同様である。
【0017】
図3は、本発明に係る半導体装置の第3の実施形態である。本実施形態では、ゲート電極の形状が図1に示した構造とは異なっており、ゲート電極13をテーパ形状に加工することで電界集中を緩和させるというものである。ゲート電極13とゲート電極14とを絶縁する酸化膜15の電気的耐圧が悪い場合に本構造は特に有効である。
【0018】
図4は、本発明に係る半導体装置の第4の実施形態である。本実施形態では、ゲート電極13及び14の平面形状が櫛形になっている。これによって実効的なトンネル領域が増し、トンネル電流を稼ぐことができる。また、トンネル領域が素子分離端20と接点を持たないことも本実施形態の特徴である。これにより、素子分離端20でのリーク電流が排除され、良好な負性微分特性を実現することができる。なお、ここでは櫛形を例にあげたが、これ以外にも渦巻形など変形が可能である。
【0019】
図5は、図1に示した第1の実施形態に係る半導体装置を作製する場合の製造工程を示した断面図である。
まず、p型シリコン基板11の表面に、例えばLOCOS法を用いて素子分離用酸化膜(図示せず)を形成する。続いて、ゲート酸化膜12を形成した後、第1のゲート電極を形成するために例えばポリシリコン膜13を成膜し、これを所定の形状に加工する(図5(a))。
【0020】
次に、ポリシリコン膜13の表面を酸化して酸化膜15を形成した後、第2のゲート電極を形成するために例えばポリシリコン膜14を成膜し、これを所定の形状に加工する。続いて、ポリシリコン膜14の加工に用いたレジストをマスクとしてひ素のイオン注入を行い、ソース領域17を形成する(図5(b))。
【0021】
次に、レジスト21をマスクとして、ゲート電極14及びゲート電極13を連続的にパターン加工する。さらに、レジスト21を残した状態でボロンのイオン注入を行い、ドレイン領域16を形成する(図5(c))。最後に、レジスト21を除去し、図1に示すような構造が完成する。
【0022】
通常では、第1のゲート電極13の加工、第2のゲート電極14の加工、ソース領域17の形成及びドレイン領域16の形成と、合計4回のパターニングが必要になるが、上記の製造プロセスを採用すればパターニングが3回で済み、製造工程の短縮、コストの削減につながる。
【0023】
上記製造方法と同様の考え方は、図10に示した従来の構造にも適用が可能である。図10の構造を実現するためには、通常は、ゲート電極の加工、ソース領域の形成及びドレイン領域の形成と、合計3回のパターニングを必要とする。これを2回に簡略化した製造プロセスを図6を用いて説明する。
【0024】
まず、p型シリコン基板31の表面に、例えばLOCOS法を用いて素子分離用酸化膜(図示せず)を形成する。続いて、ゲート酸化膜32を形成した後、ゲート電極を形成するために例えばポリシリコン膜33を成膜し、これを所定の形状に加工する。続いて、ポリシリコン膜33の加工に用いたレジスト35をマスクとしてひ素のイオン注入を行いソース領域34を形成する(図6(a))。
【0025】
次に、レジスト35を除去した後、レジスト37を形成し、これをマスクとしてゲート電極33の加工及びドレイン領域36の形成を行う(図6(b))。最後にレジスト37を除去すれば、2回のパターニングで図10に示すような素子が完成する。
【0026】
図7は、図2に示した第2の実施形態に係る半導体装置を作製する場合の製造工程を示した断面図である。
まず、p型シリコン基板11の表面に、例えばLOCOS法を用いて素子分離用酸化膜(図示せず)を形成する。続いて、ゲート酸化膜12を形成した後、第1のゲート電極を形成するために例えばポリシリコン膜13を成膜し、これを所定の形状に加工する(図7(a))。
【0027】
次に、ポリシリコン膜13の表面を酸化して酸化膜15を形成した後、第2のゲート電極を形成するために例えばポリシリコン膜14を成膜する。続いて、異方性エッチングを行い、ポリシリコン膜13の側壁部のみにゲート電極14を残す。その後、ゲート電極をマスクにしてひ素のイオン注入を行うことにより、ソース領域17を形成する(図7(b))。
【0028】
次に、レジスト21をマスクとして、ゲート電極13をパターン加工する。さらに、レジスト21を残した状態でボロンのイオン注入を行い、ドレイン領域16を形成する(図7(c))。最後に、レジスト21を除去し、図2に示すような構造が完成する。
【0029】
図8は、本発明に係る半導体装置の第5の実施形態である。図8(A)はその等価回路図、図8(B)は平面図、図8(C)は断面図である。
本実施形態では、複数の表面接合トンネル素子を直列に接続した構造になっている。図8に示すように、高電源Vddと低電源Vssを配置して双安定回路が構成される。すなわち、二つの表面接合トンネル素子を直列接続した場合には、図9に示すように二つの安定点a及びbが存在するため、双安定回路を構成することができる(詳細については、特願平8−246697に記載されている)。負性微分抵抗素子では、このような双安定回路を基本にして機能回路が組まれる。
【0030】
本実施形態では、図8(C)に示すように、シリコンベース基板51上に酸化膜52を介してシリコン素子領域53が形成されたSOI基板54を用いている。図8の例では3個のエサキ・ダイオードD1 、D2 及びD3 が形成されるが、順バイアスになるのはD1 とD3 のみで、これらで双安定回路が構成される。D2 は逆バイアス状態なので、単に抵抗とみなすことができる。
【0031】
単体素子だけで見ると、図10の従来構造よりも図1に代表される本発明の構造の方が大きく、チップ面積の増大が懸念される。ところが、LSIにように複数の素子を配置する場合には、図8に示すように、本発明の素子を用いることによりソース・ドレイン領域を省略できるため、結果的にコンパクトなレイアウトが実現可能である。従って、懸念されるようなチップ面積の増大はなく、むしろ省面積化を図ることができる。
【0032】
以上、各実施形態について説明したが、本発明はこれらの実施形態に限定されるものではなく、その主旨を逸脱しない範囲内で種々変形して実施することができる。
【0033】
【発明の効果】
本発明によれば、半導体表面に電気的に誘起された電導領域を用いてエサキダイオードが形成されるので、加工ばらつきがトンネル特性に影響を与えることがない。従って、素子特性が均一で、超微細化及び集積化に適した半導体素子が実現可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示した断面図。
【図2】本発明の第2の実施形態を示した断面図。
【図3】本発明の第3の実施形態を示した断面図。
【図4】本発明の第4の実施形態を示した平面図。
【図5】本発明の第1の実施形態に係る製造工程を示した図。
【図6】第1の実施形態に係る製造方法と同様の考え方を図10に示した従来構成に適用した場合の製造工程を示した図。
【図7】本発明の第2の実施形態に係る製造工程を示した図。
【図8】本発明の第5の実施形態を示した図。
【図9】第5の実施形態によって双安定回路を実現する場合の動作原理について示した図。
【図10】従来技術に係る半導体素子の構成を示した断面図。
【図11】本発明及び従来技術に係る半導体素子の電流−電圧特性を示した図。
【符号の説明】
11…シリコン基板(半導体基板)
12…ゲート絶縁膜(第1の絶縁膜)
13…ゲート電極(第1の電極)
14…ゲート電極(第2の電極)
15…酸化膜(第2の絶縁膜)
16…ドレイン領域(第1の不純物領域)
17…ソース領域(第2の不純物領域)
18…蓄積層(第1の電導領域)
19…反転層(第2の電導領域)
54…SOI基板(半導体基板)
Claims (1)
- 半導体基板上に形成された第1の絶縁膜と、この第1の絶縁膜上に形成され前記半導体基板の表面に第1導電型の少なくとも一つの第1の電導領域を誘起するための少なくとも一つの第1の電極と、この第1の電極上に形成された第2の絶縁膜と、前記第1の絶縁膜上及び前記第2の絶縁膜上に形成され、前記半導体基板の表面に少なくとも一つの前記第1の電導領域と隣接する第2導電型の少なくとも一つの第2の電導領域を誘起するため及び前記第1の絶縁膜を通して前記半導体基板と少なくとも一つの前記第1の電極との間で電荷の注入及び放出を行うための少なくとも一つの第2の電極と、少なくとも一つの前記第1の電導領域が誘起される領域に隣接して形成された第1導電型の第1の不純物領域と、少なくとも一つの前記第2の電導領域が誘起される領域に隣接して形成された第2導電型の第2の不純物領域とを有することを特徴とする半導体装置。
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