KR100996004B1 - 메모리 소자의 반도체 구조물, 메모리 소자의 반도체 구조물의 제조 방법 및 비휘발성 메모리 소자의 프로그래밍 방법 - Google Patents

메모리 소자의 반도체 구조물, 메모리 소자의 반도체 구조물의 제조 방법 및 비휘발성 메모리 소자의 프로그래밍 방법 Download PDF

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Abstract

메모리 소자는 결합 커패시터와 전계 효과 트랜지스터를 포함한다. 결합 커패시터는 (1) 기판 상의 제 2 도우펀트 영역 내의 제 1 도우펀트 영역과, (2) 제 1 도우펀트 영역 상의 게이트 유전체와, (3) 게이트 유전체 상의 제 1 게이트 도체로 형성된다. 결합 커패시터는 전계 효과 트랜지스터의 제 2 게이트 도체에 결합된 제 1 게이트 도체를 가지고 있다. 제 1 도우펀트 영역과 제 2 도우펀트 영역 사이에 형성된 PN 접합부를 역방향 바이어스함으로써 결합 커패시터를 기판으로부터 절연시키기 위해 제 2 도우펀트 영역에 전압이 인가될 수 있다.

Description

메모리 소자의 반도체 구조물, 메모리 소자의 반도체 구조물의 제조 방법 및 비휘발성 메모리 소자의 프로그래밍 방법{ZERO-COST NON-VOLATILE MEMORY CELL WITH WRITE AND ERASE FEATURES}
도 1a 및 도 1b는 종래의 CMOS 프로세스로부터 형성된 제로 코스트의 비휘발성 메모리 소자의 단면도,
도 1c는 종래의 메모리 소자를 나타내는 등가 회로도,
도 2a는 본 발명의 일실시예인 비휘발성 메모리의 일부 단면도,
도 2b는 본 발명의 일실시예인 도 2a의 메모리 소자를 나타내는 등가 회로도,
도 3은 본 발명의 일실시예인 도 2의 메모리 소자를 제조하는 방법을 도시하는 도면,
도 4는 본 발명의 다른 실시예인 비휘발성 메모리 소자의 일부 단면도.
도면의 주요 부분에 대한 부호의 설명
100 : 메모리 소자 102 : 기판
104 : n 웰 110A : 게이트 유전체
114 : NLDD 영역 116 : 스페이서
118 : 소스 영역 120 : 드레인 영역
122 : 접촉 영역 152 : 결합 커패시터
160 : 제어 단자
본 발명은 메모리 셀에 관한 것이며, 보다 상세하게는 비휘발성 메모리 셀에 관한 것이다.
도 1a 및 도 1b는 종래의 CMOS(상보형 금속 산화물 반도체) 프로세스로 구성될 수 있는 제로 코스트(zero-cost)의 플래시 메모리 장치(100)(도 1c의 회로도에 도시)의 단면도를 도시한다. 특히, 도 1a는 부동 게이트(112A), 게이트 유전체(110A), n+ 소스 영역(118), n+ 드레인 영역(120), NLDD(n- 저농도 도핑 드레인) 영역(114), 및 스페이서(116)로 구성되는 n형 전계 효과 트랜지스터(150)(도 1c)를 도시한다. 전계 효과 트랜지스터(150)("메모리 트랜지스터"로서 알려짐)는 p형 기판(102)의 p 웰(108)내에 일반적으로 형성되거나, p형 기판(102)내에 직접 형성된다. 소스 영역(118)과 드레인 영역(120)은 소스 단자(156)와 드레인 단자(158)에 각각 연결되어 있다.
도 1b는 게이트 유전체(110B)에 의해 분리되는 n 웰(104)과 게이트 도체(112B)에 의해 형성되는 결합 커패시터(도 1c에서 결합 커패시터(152)로서 표시)를 도시한다. 일반적으로, 게이트 도체(112B)와 부동 게이트(112A)는 동일한 도전 트레이스를 이용함으로써 전기적으로 연결된다. n+ 접촉 영역(122)은 결합 커패시터(152)의 하나의 플레이트를 제어 단자(160)에 결합시키는 접점으로서 n 웰(104)내에 형성된다. 결합 커패시터(152)를 p형 기판 상에 형성한 결과, PN 접합부(junction)(도 1c에서 다이오드(154)로서 표시)는 p형 기판(102)과 n 웰(104) 사이에 형성된다.
도 1c는 메모리 소자(100)를 나타내는 등가 회로도를 도시한다. 결합 커패시터(152)는 제어 단자(160)에 결합된 하나의 플레이트와, 메모리 트랜지스터(150)의 부동 게이트(112A)에 결합된 다른 플레이트를 가지고 있다. 메모리 트랜지스터(150)를 기록, 판독 및 소거하기 위해서, 다양한 전압이 제어 단자(160), 소스 단자(156), 및 드레인 단자(158)에 인가된다
메모리 소자(100)의 한 가지 단점은, 제어 단자(160)에 전압이 인가될 때, 게이트 유전체(110B) 아래의 고갈 영역(depletion region)이 n 웰(104)로 확장할 수 있다는 것이다. 이것은 인가된 전압에 응답하여 결합 커패시터(152)의 커패시턴스를 감소시킨다. 결합 커패시터(152)의 커패시턴스가 감소될 때, 메모리 소자(100)를 기록 및 소거하기 위해서 보다 높은 전압이 인가될 필요가 있다. 따라서, 소스 영역(118)과 드레인 영역(120)은 보다 높은 전압에 견딜 수 있는 보다 큰 파괴 전압 특성을 가지도록 특별히 설계된다.
메모리 소자(100)의 다른 단점은, 다이오드(154)로 표시되는 PN 접합부를 역방향 바이어스하기 위해 제어 단자(160)가 기판(102)보다 많은 포지티브를 유지하여야 한다는 것이다. n 웰 - p형 기판의 접합부가 순방향 바이어스되면, 기판 전류가 흘러 소자 작동에 영향을 줄 것이다. 따라서, 메모리 소자(100)를 프로그래밍하기 위해서 양의 전압만이 제어 단자(160)에 인가될 수 있다. 따라서, 제어 단자(160)가 접지되거나 양의 값을 유지할 때, 제어 단자(160)와의 필요한 전위차를 이루어서 메모리 소자(100)를 소거하기 위해서는 큰 전압이 드레인 단자(158)에 인가되어야 한다. 따라서, 드레인 영역(120)은 보다 큰 인가 전압에 견딜 수 있는 보다 큰 파괴 전압 특성을 가지도록 특별히 설계된다.
따라서, 메모리 소자(100)의 단점을 해결하는 메모리 소자가 필요하다.
본 발명의 일실시예에서, 메모리 소자는 결합 커패시터와 전계 효과 트랜지스터를 포함한다. 결합 커패시터는 (1) 기판 상의 제 2 도우펀트(dopant) 영역내의 제 1 도우펀트 영역, (2) 제 1 도우펀트 영역 상의 게이트 유전체, 및 (3) 게이트 유전체 상의 제 1 게이트 도체로 구성되어 있다. 결합 커패시터는 전계 효과 트랜지스터의 제 2 게이트 도체에 결합된 제 1 게이트 도체를 가지고 있다. 제 1 도우펀트 영역과 제 2 도우펀트 영역 사이에 형성된 PN 접합부를 역방향 바이어스함으로써 결합 커패시터를 기판으로부터 절연시키기 위해 제 2 도우펀트 영역에 전압이 인가될 수 있다.
본 발명에 따르면, 메모리 소자는, 전계 효과 트랜지스터(FET)의 게이트에 결합된 하나의 플레이트와 제어 단자에 결합된 하나의 플레이트를 구비한 결합 커패시터를 포함한다. 결합 커패시터는 (1) 기판(예, p형 기판) 상의 제 2 도우펀트 영역(예, n 웰)내의 제 1 도우펀트 영역(예, p형 영역)과, (2) 제 1 도우펀트 영역 상의 게이트 유전체와, (3) 게이트 유전체 상의 게이트 도체로 형성된다. 제 1 도우펀트 영역과 제 2 도우펀트 영역 사이의 PN 접합부를 역방향 바이어스함으로써 결합 커패시터를 기판으로부터 절연시키기 위해 제 2 도우펀트 영역에 전압이 인가될 수 있다. PN 접합부를 역방향 바이어스한 상태에서, 전계 효과 트랜지스터를 프로그래밍하기 위해서 제어 단자에 네가티브 전압이 인가될 수 있다. 예를 들어, 메모리 소자를 소거하기 위해서, 소스는 접지되고 드레인은 부동 상태로 하여 제어 단자에 네가티브 전압이 인가될 수 있다.
본 발명의 일실시예에서, 플래시 메모리 소자(200)(도 2b의 등가 회로도에 도시)는 도 2a에 도시된 구조를 가진 결합 커패시터를 포함한다. 결합 커패시터는 FET의 게이트에 결합된 하나의 플레이트를 가지고 있다. 본 실시예에서, 메모리 트랜지스터(150)(도 1a)와 유사한 FET가 사용된다. 그러나, 다른 실시예에서는 상이한 FET 구조가 사용될 수 있다.
본 발명의 일실시예에서, 방법(300)(도 3)은 메모리 소자(200)를 제조하는데 사용될 수 있다. 방법(300)은 전용 프로세스 또는 CMOS 프로세스 또는 BiCMOS(Bipolar and Complementary Metal Oxide Semiconductor) 프로세스의 일부일 수 있다. 이제 도 1a 및 도 2a의 측면에서 방법(300)이 설명된다.
프로세스(300)는 p형 기판(102)을 이용하여 개시한다. 동작(302)에서, n 웰(104)과 p 웰(102)은 종래 기술로 형성된다. 예를 들어, 웰(104, 102)은 각각의 영역을 패턴화함으로써 그리고 이온 주입을 수행한 후 어닐링함으로써 형성된다.
동작(308)에서, 액티브 영역은 종래의 절연 기술 중 하나에 의해 규정된다. 예를 들어, 액티브 영역은 실리콘의 부분 산화(local oxidation of silicon) (LOCOS)에 의해 형성된 필드 산화물(106)에 의해 규정된다. 대안으로, 액티브 영역은 트렌치-베이스 절연 프로세스에 의해 규정된다.
동작(310)에서, p형 영역(280)은 n 웰(104)내에 형성된다. 예를 들어, p형 영역(280)은 이온 주입 후 어닐링에 의해 형성된다. p형 영역(280)은 n웰보다 고농도로 도핑된다. 방법(300)이 BiCMOS 프로세스의 일부인 일실시예에서, p형 영역(280)은 동일 기판 상에 바이폴라 트랜지스터의 p 베이스 영역을 형성하는 단계의 일부로서 형성된다. 이러한 실시예에서, 도 1b에 도시된 결합 커패시터용의 구조 대신에 도 2a에 도시된 결합 커패시터용의 새로운 구조를 형성하기 위해 p형 영역(280)을 추가할 때 포함되는 추가 코스트(예, 추가 마스크, 주입, 또는 확산 없음)가 없다.
동작(312)에서, 게이트 산화물 층은 p형 기판(102) 상에 형성되어 게이트 유전체(110A, 110B)를 형성한다. 예를 들어, 게이트 산화물 층은 임의의 산화 프로세스에 의해 형성된다.
동작(314)에서, 게이트 도전층은 부동 게이트(112A)와 게이트 도체(112B)를 형성하도록 형성되고 패턴화된다. 예를 들어, 게이트 도전층은 폴리실리콘 증착에 의해 형성되고 에칭에 의해 패턴화된다. 본 실시예에서, 부동 게이트(112A)와 게이트 도체(112B)는 동일 도전 트레이스로부터 게이트 도체 양쪽을 형성함으로써 전기적으로 연결되어 있다.
동작(316)에서, 메모리 트랜지스터(150)의 NLDD 영역(114)은 종래 기술로 형성된다. 예를 들어, NLDD 영역(114)은 이온 주입 후 활성화(activation)에 의해 형성된다. 웨이퍼 상의 다른 NLDD 영역을 보존하기 위해서는 다른 마스크가 필요할 수 있다.
동작(318)에서, 스페이서(116)는 종래 기술로 형성 및 패턴화된다. 예를 들어, 스페이서(116)는 산화물 또는 실리콘 질화물 증착 후의 이방성 에칭에 의해 형성된다.
동작(320)에서, n+ 소스 영역(118), n+ 드레인 영역(120), p+ 접촉 영역 (222), 및 n+ 접촉 영역(224)은 종래 기술로 형성된다. 예를 들어, n+ 소스 영역(118), n+ 드레인 영역(120), p+ 접촉 영역(222), 및 n+ 접촉 영역(224)은 이온 주입 후의 어닐링에 의해 형성된다.
도 2a는 게이트 유전체(110B)에 의해 분리되는 p형 영역(280)과 게이트 도체(112B)에 의해 형성되는 결합 커패시터(도 2b에서 결합 커패시터(252)로서 표시)를 도시한다. 도우펀트/확산 영역(222)은 결합 커패시터(252)의 하나의 플레이트를 제어 단자(260)에 전기적으로 결합시키기 위한 접점으로서 p형 영역(280)내에 형성된다. 결합 커패시터(252)는 p형 영역(280)과 n웰(104)사이의 PN 접합부(도 2b에서 다이오드(254)로서 표시)에 의해 p형 기판(102)으로부터 절연된다. 도우펀트/확산 영역(224)은 n 웰(104)을 바이어스 단자(262)에 결합시키기 위한 접점으로서 n 웰(104)내에 형성된다. 본 발명에 따르면, 바이어스 단자(262)에 적절한 전압이 인가되어 p형 영역(280)과 n웰(104) 사이의 PN 접합부를 역방향 바이어스하여 p형 기판(102)으로의 도전을 방지한다.
도 2b는 메모리 소자(200)를 나타내는 등가 회로도를 도시한다. 결합 커패시터(252)는 제어 단자(260)를 메모리 트랜지스터(150)의 부동 게이트(112A)에 결합시킨다. 메모리 트랜지스터(150)를 기록, 판독 및 소거하기 위해서, 여러 전압이 제어 단자(260), 소스 단자(156), 및 드레인 단자(158)에 인가된다. p형 기판(102)과 n웰(104) 사이의 PN 접합부(다이오드(154)로 표시)는 바이어스 단자(262)가 기판(102)보다 많은 포지티브를 유지함으로써 역방향 바이어스될 수 있다. 다이오드(254)로 표시되는 PN 접합부는 바이어스 단자(262)가 제어 단자(260)보다 많은 포지티브를 유지함으로써 역방향 바이어스될 수 있다. 그러나, 제어 단자(260)가 바이어스 단자(262)보다 많은 포지티브 상태일 때 다이오드(254)로 표시되는 PN 접합부가 순방향 바이어스될 지라도, 다이오드(154)로 표시되는 PN 접합부는 바이어스 단자(262)가 기판(102)보다 많은 포지티브 상태로 있는 한 여전히 역방향 바이어스된다.
메모리 소자(200)의 하나의 이점은, p형 영역(280)이 n웰(104)보다 고농도로 도핑되기 때문에 메모리 소자(100)의 n웰(104)로 확장할 수 있음에 따라 게이트 유전체(110B) 아래의 고갈 영역이 지금까지는 소자(200)의 p형 영역(280)으로 확장하지 않는다는 것이다. 따라서, 결합 커패시터(252)의 커패시턴스는 결합 커패시턴스(154)보다는 많이 감소하지는 않는다.
메모리 소자(200)의 다른 이점은 네가티브 전압이 제어 단자(260)에 인가되어 메모리 소자(200)를 프로그래밍할 수 있다는 것이다. 이러한 이유는 다이오드(254)로 표시되는 PN 접합부는 n웰(104)은 p형 영역(280)보다 포지티브를 많이 유지하는 한 역방향 바이어스되기 때문이다. 네가티브 전압을 제어 단자(260)에 인가하는 이점은, 메모리 소자(200)를 소거할 때 트랜지스터(150)의 드레인 단자에 보다 낮은 포지티브 전압이 인가될 수 있다는 것이다. 따라서, 본 실시예에서, 트랜지스터(150)의 드레인 또는 소스는 고전압을 견딜 수 있도록 특별하게 설계될 필요는 없다. 또한, p형 영역(280)과 n웰(104)은 높은 파괴 전압(예, 20 내지 30V)을 일반적으로 가지고 있기 때문에, 큰 네가티브 전압이 제어 단자(260)에 인가될 수 있다.
제어 단자(260)에 네가티브 전압을 인가하는 다른 이점은, 네가티브 전압 하에서의 결합 커패시터(252)의 커패시턴스는 포지티브 전압 하에서의 결합 커패시터(252)의 커패시턴스보다 크다는 것이다. 이러한 이유는 제어 단자(260)에 네가티브 전압을 인가하면 게이트 유전체(110B) 아래에 정공을 축적하기 때문이다. 결합 커패시터(252)의 커패시턴스를 증가시킴으로써, 메모리 소자(200)를 프로그래밍하기 위해 보다 낮은 전압이 인가될 수 있다. 따라서, 본 실시예에서, 소스 영역(118), 드레인 영역(120), 및 n웰(104)은 고전압을 견딜 수 있도록 특별하게 설계될 필요는 없다.
일실시예에서, 메모리 셀(200)을 프로그래밍, 판독 또는 소거하기 위해서 다음의 예시적인 전압이 인가된다.
Figure 112003041074698-pat00001
일실시예에서, 플래시 메모리는 도 4에 도시된 구조를 가진 결합 커패시터를 포함한다. 결합 커패시터는 FET의 게이트에 결합된 하나의 플레이트를 구비한다. 본 실시예에서, 메모리 트랜지스터(150)(도 1a)와 유사한 FET가 사용된다. 그러나, 다른 실시예에는 상이한 FET가 사용될 수 있다. 본 실시예에서, p+ 접촉 영역(222)은 n웰(104) 내에 형성되고 필드 산화물(106-6)에 의해 p형 영역(280)으로부터 분리된다. 붕소 필드(402)는 n웰(104)내에 주입되어 p+ 접촉 영역(222)을 p형 영역(280)에 전기적으로 접속시킨다. 붕소 필드 형성은 필드 임계 전압을 증가시키는데 이용되는 종래의 BiCMOS 프로세스의 일부일 수 있다. 따라서, 도 2a에 도시된 결합 커패시터용의 기판 대신에 도 4에 도시된 결합 커패시터용의 새로운 구조를 형성하기 위해 붕소 필드(402)를 추가하는데 포함되는 추가 코스트(예, 추 가 마스크, 주입, 또는 확산 없음)가 없다.
도 2a에서 게이트 산화물(110B)과 게이트 도체(112B)는 기판 표면을 덮고 있지만, 본 실시예에서, 게이트 산화물(110B)과 게이트 도체(112B)는 에칭되어 필드 산화물(106-6)을 덮는다. 에칭 후, 게이트 도체(112B)의 단부(404)는 필드 산화물(106-6) 위에 형성된다. 게이트 도체(112B)를 기판 대신에 필드 산화물(106-6) 상에서 종료됨으로써, 게이트 도체가 기판 상에서 종료될 때 발생할 수 있는 에지 전계 문제점이 없어지고 결합 커패시터(252)의 전하 보유는 연장될 것으로 생각된다. 또한, 이렇게 함으로써, 게이트 도체(112B)와 게이트 산화물(110B)의 에칭은 메모리 소자에 손상을 주지 않고 필드 산화물(106-6)내로 약간 진행할 것이다.
본 발명의 범위 내에서, 상술한 실시예의 특징의 여러 다른 적용 및 조합이 이루어진다. 예를 들어, 포지티브 전압과 네가티브 전압이 접지 기판을 구비한 예에서 언급하고 있지만, 당업자는 이들 전압이 유사한 전위차를 제공하는 다른 전압으로 대체될 수 있다는 것을 알 것이다. 다음의 청구범위에 의해 다수의 실시예가 포함된다.
본 발명에 따르면, 트랜지스터의 드레인 또는 소스는 고전압을 견딜 수 있도록 특별하게 설계될 필요는 없다.

Claims (22)

  1. 제 1 도전형(conductivity type)의 기판으로서, 상기 제 1 도전형은 p형인 상기 기판과,
    상기 기판 내의 제 2 도전형의 제 1 도우펀트 영역으로서, 상기 제 2 도전형은 n형인 상기 제 1 도우펀트 영역과,
    상기 제 1 도우펀트 영역 내의 상기 제 1 도전형의 제 2 도우펀트 영역으로서, 상기 제 1 도우펀트 영역보다 고농도로 도핑된 상기 제 2 도우펀트 영역과,
    상기 제 2 도우펀트 영역 상의 제 1 게이트 유전체와,
    상기 제 1 게이트 유전체 상의 제 1 게이트 도체와,
    상기 제 1 게이트 도체에 결합된 제 2 게이트 도체를 포함하는 전계 효과 트랜지스터와,
    상기 제 1 도우펀트 영역 내의 상기 제 2 도전형의 제 1 접촉 영역으로서, 상기 제 1 도우펀트 영역보다 고농도로 도핑된 상기 제 1 접촉 영역과,
    상기 제 1 도우펀트 영역 내의 제 1 도전형의 제 2 접촉 영역으로서, 상기 제 1 도우펀트 영역보다 고농도로 도핑된 상기 제 2 접촉 영역과,
    상기 제 2 접촉 영역과 상기 제 2 도우펀트 영역 사이의 필드 산화물과,
    상기 제 1 도우펀트 영역 내의 상기 필드 산화물 아래의 상기 제 1 도전형의 필드 주입 영역으로서, 상기 제 2 접촉 영역과 상기 제 2 도우펀트 영역을 결합시키는 상기 필드 주입 영역을 포함하되,
    상기 제 1 게이트 유전체와 상기 제 1 게이트 도체는 상기 제 1 게이트 도체의 일 단부가 상기 필드 산화물 위에서 종료하도록 상기 필드 산화물을 덮고,
    상기 제 2 도우펀트 영역, 상기 제 1 게이트 유전체, 및 상기 제 1 게이트 도체는 커패시터를 형성하는
    메모리 소자의 반도체 구조물.
  2. 제 1 항에 있어서,
    상기 제 1 도우펀트 영역은 n 웰(n-well)인
    메모리 소자의 반도체 구조물.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제 1 게이트 도체와 상기 제 2 게이트 도체는 동일한 도전 트레이스의 일부를 포함하는
    메모리 소자의 반도체 구조물.
  7. 제 1 항에 있어서,
    상기 전계 효과 트랜지스터는,
    상기 기판 내의 제 1 도전형의 제 3 도우펀트 영역과,
    상기 제 3 도우펀트 영역 상의 제 2 게이트 유전체 -상기 제 2 게이트 도체는 상기 제 2 게이트 유전체 상에 위치함 - 와,
    상기 제 3 도우펀트 영역 내의 제 2 도전형의 소스 영역과,
    상기 제 3 도우펀트 영역 내의 제 2 도전형의 드레인 영역을 더 포함하는
    메모리 소자의 반도체 구조물.
  8. 제 7 항에 있어서,
    상기 제 3 도우펀트 영역은 p 웰인
    메모리 소자의 반도체 구조물.
  9. 제 1 항에 있어서,
    상기 전계 효과 트랜지스터는,
    상기 기판 상의 제 2 게이트 유전체 -상기 제 2 게이트 도체는 상기 제 2 게이트 유전체 상에 위치함- 와,
    상기 기판 내의 제 2 도전형의 소스 영역과,
    상기 기판 내의 제 2 도전형의 드레인 영역을 더 포함하는
    메모리 소자의 반도체 구조물.
  10. 메모리 소자의 반도체 구조물을 제조하는 방법에 있어서,
    제 1 도전형의 기판 내에 제 2 도전형의 제 1 도우펀트 영역을 형성하는 단계로서, 상기 제 1 도전형은 p형이고, 상기 제 2 도전형은 n형인 상기 제 1 도우펀트 영역 형성 단계와,
    바이폴라 트랜지스터의 베이스 영역을 형성하는 단계를 포함하는 바이폴라 트랜지스터 형성 단계와,
    상기 제 1 도우펀트 영역 내에, 상기 제 1 도우펀트 영역보다 고농도로 도핑된 제 1 도전형의 제 2 도우펀트 영역을 형성하는 단계 -상기 제 2 도펀트 영역을 형성하는 단계와 상기 바이폴라 트랜지스터의 베이스 영역을 형성하는 단계는 동일 단계에서 수행됨- 와,
    상기 제 2 도우펀트 영역 상에 제 1 게이트 유전체를 형성하는 단계와,
    상기 제 1 게이트 유전체 상에 제 1 게이트 도체를 형성하는 단계와,
    상기 제 1 게이트 도체에 결합된 제 2 게이트 도체를 형성하는 단계를 포함하는 전계 효과 트랜지스터의 형성 단계를 포함하되,
    상기 제 2 도우펀트 영역, 상기 제 1 게이트 유전체, 및 상기 게이트 도체는 커패시터를 형성하는
    메모리 소자의 반도체 구조물의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 도우펀트 영역은 n 웰인
    메모리 소자의 반도체 구조물의 제조 방법.
  12. 삭제
  13. 제 10 항에 있어서,
    상기 제 1 도우펀트 영역 내에, 상기 제 1 도우펀트 영역보다 고농도로 도핑된 제 2 도전형의 제 1 접촉 영역을 형성하는 단계와,
    상기 제 2 도우펀트 영역 내에, 상기 제 2 도우펀트 영역보다 고농도로 도핑된 제 1 도전형의 제 2 접촉 영역을 형성하는 단계를 더 포함하는
    메모리 소자의 반도체 구조물의 제조 방법.
  14. 제 10 항에 있어서,
    상기 제 1 도우펀트 영역 내에, 상기 제 1 도우펀트 영역보다 고농도로 도핑된 제 2 도전형의 제 1 접촉 영역을 형성하는 단계와,
    상기 제 1 도우펀트 영역 내에, 상기 제 1 도우펀트 영역보다 고농도로 도핑된 제 1 도전형의 제 2 접촉 영역을 형성하는 단계와,
    상기 제 1 도우펀트 영역 내에 제 1 도전형의 필드 주입 영역을 형성하여, 상기 제 2 접촉 영역과 상기 제 2 도우펀트 영역을 결합시키는 단계와,
    상기 필드 주입 영역 위이면서 상기 제 2 접촉 영역과 상기 제 2 도우펀트 영역 사이에 필드 산화물을 형성하는 단계를 더 포함하되,
    상기 제 1 게이트 유전체와 상기 제 1 게이트 도체는 상기 제 1 게이트 도체의 일 단부가 상기 필드 산화물 위에서 종료하도록 상기 필드 산화물을 덮는
    메모리 소자의 반도체 구조물의 제조 방법.
  15. 제 10 항에 있어서,
    상기 제 1 게이트 도체를 형성하는 단계와 상기 제 2 게이트 도체를 형성하는 단계는 동일한 도전 트레이스를 형성하는 단계의 일부를 포함하는
    메모리 소자의 반도체 구조물의 제조 방법.
  16. 제 10 항에 있어서,
    상기 전계 효과 트랜지스터의 형성 단계는,
    상기 기판 내에 제 1 도전형의 제 3 도우펀트 영역을 형성하는 단계와,
    상기 제 3 도우펀트 영역 상에 제 2 게이트 유전체를 형성하는 단계 -상기 제 2 게이트 도체는 상기 제 2 게이트 유전체 상에 위치함- 와,
    상기 제 3 도우펀트 영역 내에 제 2 도전형의 소스 영역을 형성하는 단계와,
    상기 제 3 도우펀트 영역 내에 제 2 도전형의 드레인 영역을 형성하는 단계를 포함하는
    메모리 소자의 반도체 구조물의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제 3 도우펀트 영역은 p 웰인
    메모리 소자의 반도체 구조물의 제조 방법.
  18. 제 10 항에 있어서,
    상기 전계 효과 트랜지스터의 형성 단계는,
    상기 기판 상에 제 2 게이트 유전체를 형성하는 단계 -상기 제 2 게이트 도체는 상기 제 2 게이트 유전체 상에 위치함- 와,
    상기 기판 내에 제 2 도전형의 소스 영역을 형성하는 단계와,
    상기 기판 내에 제 2 도전형의 드레인 영역을 형성하는 단계를 더 포함하는
    메모리 소자의 반도체 구조물의 제조 방법.
  19. 삭제
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