KR102154185B1 - 반도체 소자 - Google Patents

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Abstract

본 발명의 기술적 사상은 기판; 상기 기판 상에 형성되는 진성 반도체 영역; 상기 진성 반도체 영역의 제1 측면에 인접하여 형성되고, p형으로 도핑된 소스 영역; 상기 제1 측면에 반대되는 상기 진성 반도체 영역의 제2 측면에 인접하여 형성되고, p형으로 도핑된 드레인 영역; 상기 진성 반도체 영역 상에 형성된 게이트 전극; 상기 소스 영역 상에 형성된 소스 게이트 전극; 및 상기 드레인 영역 상에 형성된 드레인 게이트 전극을 포함하는 반도체 소자를 제공한다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 특히 복수의 게이트를 포함하는 터널링 전계 효과 트랜지스터에 관한 것이다.
반도체 소자는 고집적 및 고성능의 방향으로 발전되어 왔다. 반도체 소자의 집적도 증가에 따른 문제점으로 대표적인 것이 전력소모의 급격한 증가이다. 전력소모를 줄이기 위해서는 반도체 소자의 구동 전압을 낮추어야 한다. 터널링 전계효과 트랜지스터(Tunneling Field Effect Transistor, TFET)는 터널링 방식을 통하여 전자와 홀의 흐름을 제어하기 때문에 입력한 전압의 미세 변화에서 출력 전류가 크게 변할 수 있다. 즉, 낮은 전압으로도 동작할 수 있어 저전력 트랜지스터로 각광받고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 독립적으로 동작하는 복수의 게이트 전극을 통해 소스와 채널, 드레인과 채널의 양방향으로 전류가 흐를 수 있는 저전력의 터널링 전계 효과 트랜지스터를 제공하는데 있다.
상기 과제를 해결하기 위하여 본 발명의 기술적 사상은 기판; 상기 기판 상에 형성되는 진성 반도체 영역; 상기 진성 반도체 영역의 제1 측면에 인접하여 형성되고, p형으로 도핑된 소스 영역; 상기 제1 측면에 반대되는 상기 진성 반도체 영역의 제2 측면에 인접하여 형성되고, p형으로 도핑된 드레인 영역; 상기 진성 반도체 영역 상에 형성된 게이트 전극; 상기 소스 영역 상에 형성된 소스 게이트 전극; 및 상기 드레인 영역 상에 형성된 드레인 게이트 전극을 포함하는 반도체 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 드레인 게이트 전극은 외부 전압이 인가됨에 따라 상기 소스 영역과 상기 진성 반도체 영역 사이에 터널링 전계 효과를 유도하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 진성 반도체 영역, 상기 소스 영역 및 상기 드레인 영역을 각각 상기 기판의 상면에 수직하는 방향으로 소정 높이로 돌출되고, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 핀(fin) 형태를 갖는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극은 상기 진성 반도체 영역의 상면과 측면을 덮고, 상기 소스 게이트 전극은 상기 소스 영역의 상면과 측면을 덮고, 상기 드레인 게이트 전극은 상기 드레인 영역의 상면과 측면을 덮으며, 상기 게이트 전극, 상기 소스 게이트 전극 및 상기 드레인 게이트 전극은 상호 평행하게 배열되고, 상기 기판의 상면에 평행하고, 상기 제1 방향에 수직하는 제2 방향으로 연장되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극과 상기 소스 게이트 전극의 사이 및 상기 게이트 전극과 상기 드레인 게이트 전극 사이에 개재되는 게이트 전극 스페이서를 더 포함하고, 상기 게이트 전극 스페이서는 상기 게이트 전극과 평행한 제2 방향으로 연장되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 소스 영역의 양 측단부 중 상기 진성 반도체 영역과 인접하지 않는 일 측단부 및 상기 드레인 영역의 양 측단부 중 상기 진성 반도체 영역과 인접하지 않는 일 측단부의 상면은 노출되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 소스 게이트 전극의 양 측면 중 상기 게이트 전극과 인접하는 면의 반대면에 접하고, 상기 소스 게이트 전극과 평행한 제2 방향으로 연장되는 소스 게이트 스페이서를 더 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 드레인 게이트 전극의 양 측면 중 상기 게이트 전극과 인접하는 면의 반대면에 접하고, 상기 드레인 게이트 전극과 평행한 제2 방향으로 연장되는 드레인 게이트 스페이서를 더 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 진성 반도체 영역은 실리콘으로 이루어지고, 상기 소스 영역 및 상기 드레인 영역은 게르마늄으로 이루어지는 것을 특징으로 한다.
상기 과제를 해결하기 위하여 본 발명의 기술적 사상은 또한, 기판 상에 형성되고, 제1 방향으로 연장되는 반도체 층; 및 상기 반도체 층의 상면 및 측면을 덮고, 상기 제1 방향과 반대되는 제2 방향으로 연장되는 복수의 게이트 전극을 포함하고, 상기 반도체 층은 진성 반도체 영역, 상기 진성 반도체 영역의 제1 측면에 인접하여 형성되는 소스 영역 및 상기 진성 반도체 영역의 제2 측면에 인접하여 형성되는 드레인 영역을 포함하고, 상기 소스 영역과 상기 드레인 영역은 동일한 극성을 가진 불순물로 도핑되는 것을 특징으로 하는 반도체 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 소스 영역 및 상기 드레인 영역은 p형으로 도핑된 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 반도체 층은 상기 기판의 상면에 수직하는 제3 방향으로 소정 높이만큼 돌출되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 복수의 게이트 전극은 제1 게이트 전극, 제2 게이트 전극 및 제3 게이트 전극을 포함하고, 상기 제1 게이트 전극은 상기 진성 반도체 영역의 상면 및 측면을 덮고, 상기 제2 게이트 전극은 상기 소스 영역의 상면 및 측면을 덮고, 상기 제3 게이트 전극은 상기 드레인 영역의 상면 및 측면을 덮는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 복수의 게이트 전극 사이에는 각각 게이트 전극 스페이서가 개재되고, 상기 게이트 전극 스페이서는 상기 복수의 게이트 전극 각각을 전기적으로 절연시키는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 반도체 층과 상기 기판 사이에 개재되는 매몰 절연막을 더 포함하는 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 반도체 소자는 소스 영역과 드레인 영역이 대칭되고, 소스 게이트 전극과 드레인 게이트 전극을 포함하여 소스와 채널간, 드레인과 채널간 양 방향으로 전류가 흐를 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 사시도이다.
도 1b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 단면도이다.
도 2a 내지 도 2c는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 대략적인 에너지 밴드 다이어그램이다.
도 3은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 평면도이다.
도 4는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 게이트 전압과 드레인 전류 사이의 전압 ? 전류 특성을 도시하는 그래프이다.
도 5a 내지 도 8a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도이다.
도 5b 내지 도 8b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도이다.
도 9는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 10은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함하는 메모리 카드의 개략적인 블록도이다.
도 11은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함하는 메모리 장치의 개략적인 블록도이다.
도 12는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 개략적인 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당해 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(1000)의 사시도이고, 도 1b는 상기 반도체 소자(1000)의 A - A’ 선단면도이다.
도 1a 및 도 1b를 참조하면, 상기 반도체 소자(1000)는 기판(110), 상기 기판(110) 상에 형성되는 매몰 절연막(112), 상기 매몰 절연막(112) 상에 형성되는 진성 반도체 영역(100), 상기 진성 반도체 영역(100)의 제1 측면에 인접하여 형성되는 소스 영역(102), 상기 제1 측면에 반대되는 상기 진성 반도체 영역(100)의 제2 측면에 인접하여 형성되는 드레인 영역(104), 상기 진성 반도체 영역(100) 상에 형성된 게이트 전극(200), 상기 소스 영역(102) 상에 형성된 소스 게이트 전극(202) 및 상기 드레인 영역(104) 상에 형성된 드레인 게이트 전극(204)을 포함할 수 있다. 상기 게이트 전극(200)의 양 측벽에는 게이트 전극 스페이서(210)가 형성되고, 상기 소스 게이트 전극(202)의 일 측벽에는 소스 게이트 전극 스페이서(212)가, 상기 드레인 게이트 전극(204)의 일 측벽에는 드레인 게이트 전극 스페이서(214)가 형성될 수 있다.
기판(110)은 실리콘(Si), 예를 들면 결정질 실리콘, 다결정질 실리콘, 또는 비결정질 실리콘을 포함할 수 있다. 일부 실시예에서, 상기 기판(110)은 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe), SiC(silicon carbide), 갈륨 비소(GaAs), 인듐 비소(InAs), 또는 인듐 인(InP)과 같은 화합물 반도체를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 기판(110)은 SOI(silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)의 상면에는 매몰 절연막(112)이 형성될 수 있다. 상기 매몰 절연막(112)은 예컨대, BOX 층(Buried Oxide Layer)일 수 있다. 매몰 절연막(112)이 형성된 기판(110) 형태는 누설 전류를 줄일 수 있다.
상기 매몰 절연막(112) 상에는 핀(fin) 형태의 반도체 층(100, 102, 104)이 형성될 수 있다. 상기 반도체 층(100, 102, 104)은 진성 반도체 영역(100), 소스 영역(102) 및 드레인 영역(104)을 포함할 수 있다. 상기 진성 반도체 영역(100), 상기 소스 영역(102) 및 상기 드레인 영역(104)은 각각 기판(110)과 별개의 반도체 물질로 형성될 수도 있으나, 제조 공정 측면에서 동종의 반도체 물질로 일체로 형성될 수도 있다. 상기 반도체 층(100, 102, 104)은 실리콘(Si), 실리콘 게르마늄(SiGe), 게르마늄(Ge) 및 III-V족 화합물 반도체 물질 중 어느 하나 이상으로 이종 또는 동종 반도체로 형성될 수 있다. 본 발명의 일 실시예에서, 상기 진성 반도체 영역(100)은 실리콘으로, 상기 소스 영역(102) 및 상기 드레인 영역(104)은 게르마늄으로 이루어질 수 있다. 다만, 본 발명의 기술적 사상에서, 상기 진성 반도체 영역(100), 상기 소스 영역(102) 및 상기 드레인 영역(104)의 구성 재료가 이에 한정되는 것은 아니다.
상기 반도체 층(100, 102, 104)은 기판(110)의 상면에 수직하는 제3 방향(Z 방향)으로 소정의 높이로 돌출되고, 상기 기판(110)의 상면에 평행하는 제1 방항(X 방향)으로 연장될 수 있다. 소스 영역(102)은 상기 진성 반도체 영역(100)의 제1 측면(100-1)에 인접하고, 드레인 영역(104)은 진성 반도체 영역(100)의 제2 측면(100-2)에 인접하여 형성될 수 있다. 즉, 상기 진성 반도체 영역(100)을 중심으로 상기 소스 영역(102) 및 상기 드레인 영역(104)은 대칭되도록 배치될 수 있다.
상기 진성 반도체 영역(100)은 불순물로 도핑되지 않은 진성 반도체 (intrinsic semiconductor)일 수 있다. 상기 소스 영역(102) 및 상기 드레인 영역(104)은 동일한 극성을 가진 불순물로 도핑된 반도체일 수 있다. 본 발명의 일 실시예에서, 상기 소스 영역(102) 및 상기 드레인 영역(104)은 p형의 도펀트, 예를 들어 붕소(B), 갈륨(Ga), 인듐(In) 등으로 도핑될 수 있다. 상기 소스 영역(102) 및 상기 드레인 영역(104)의 도펀트 농도는 1×1016 cm-3 내지 1×1018 cm-3의 범위일 수 있다. 다만, 상기 도펀트 농도는 예시적인 것이지, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 다른 일부 실시예에서, 상기 소스 영역(102) 및 드레인 영역(104)은 n형의 도펀트, 예를 들어 인(P), 비소(As) 또는 안티몬(Sb)으로 도핑될 수 있다.
반도체 층(100, 102, 104)의 상면 및 측면에는 게이트 절연막(120)이 형성될 수 있다. 상기 게이트 절연막(120)은 실리콘 산화막(SiO2)로 이루어질 수 있다. 본 발명의 일 실시예에서, 상기 게이트 절연막(120)은 실리콘 산화막보다 높은 유전 상수(K)를 가지는 고유전막으로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(120)은 약 10 내지 25의 유전 상수를 가지는 고유전율 막(High-K)으로 이루어질 수 있다. 상기 게이트 절연막(120)은 예컨대, 실리콘 산화막(SiO2), 스트론튬 산화막(SrO), 실리콘 질화막(Si3N4), 알루미늄 산화막(A12O3), 마그네슘 산화막(MgO), 스칸듐 산화막(Sc2O3), 가돌리늄 산화막(Gd2O3), 이트륨 산화막(Y2O3), 사마륨 산화막(Sm2O3), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(Ta2O5), 바륨 산화막(BaO) 및 비스무스 산화막(Bi2O3) 중 어느 하나로 형성될 수 있다.
게이트 전극(200)은 진성 반도체 영역(100) 상에서 상기 진성 반도체 영역(100)의 상면 및 측면을 덮도록 배치될 수 있다. 상기 게이트 전극(200)은 기판(110)의 상면에 평행하고, 제1 방향(X 방향)에 수직하는 제2 방향(Y 방향)으로 연장될 수 있다. 상기 게이트 전극(200)과 상기 진성 반도체 영역(100) 사이에는 게이트 절연막(120)이 개재될 수 있다. 상기 게이트 전극(200)은 다결정 실리콘 또는 Al(Aluminum), Ni(Nickel), W(Tungsten), Ti(Titanium), Ta(Tantalum) 등의 금속 물질이 도핑된 도전 물질로 이루어질 수 있다.
소스 게이트 전극(202)은 소스 영역(102) 상에서 상기 소스 영역(102)의 상면 및 측면을 덮고, 드레인 게이트 전극(204)은 드레인 영역(104) 상에서 상기 드레인 영역(104)의 상면 및 측면을 덮도록 배치될 수 있다. 상기 소스 게이트 전극(202) 및 상기 드레인 게이트 전극(204)은 제2 방향(Y 방향)으로 연장될 수 있다. 상기 소스 게이트 전극(202) 및 상기 드레인 게이트 전극(204)은 상기 게이트 전극(200)과 서로 이격되어 평행하게 배치될 수 있다. 상기 소스 게이트 전극(202)과 상기 소스 영역(102) 사이 및 상기 드레인 게이트 전극(204)과 상기 드레인 영역(104)의 사이에는 게이트 절연막(120)이 개재될 수 있다. 상기 소스 게이트 전극(202) 및 상기 드레인 게이트 전극(204)은 상기 게이트 전극(200)과 마찬가지로, 다결정 실리콘 또는 Al(Aluminum), Ni(Nickel), W(Tungsten), Ti(Titanium), Ta(Tantalum) 등의 금속 물질을 포함하는 도전 물질로 이루어질 수 있다. 상기 소스 게이트 전극(202) 및 상기 드레인 게이트 전극(204)은 상기 게이트 전극(200)과 동일한 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 전극(200)의 양 측면, 즉 상기 게이트 전극(200)과 소스 게이트 전극(202) 사이, 상기 게이트 전극(200)과 드레인 게이트 전극(204) 사이에는 게이트 전극 스페이서(210)이 개재될 수 있다. 상기 게이트 전극 스페이서(210)는 상기 게이트 전극(200)과 평행한 제2 방향(Y 방향)으로 연장될 수 있다. 상기 게이트 전극 스페이서(210)는 실리콘 산화막 또는 실리콘 질화막을 포함하는 절연 물질막으로 이루어질 수 있다. 상기 게이트 전극 스페이서(210)는 상기 게이트 전극(200)을 상기 소스 게이트 전극(202) 및 상기 드레인 게이트 전극(204)과 전기적으로 절연시킬 수 있다.
소스 게이트 전극(202)의 양 측면 중 게이트 전극(200)과 인접하는 면의 반대면에는 소스 게이트 전극 스페이서(212)가 형성될 수 있다. 마찬가지로, 드레인 게이트 전극(204)의 양 측면 중 게이트 전극(200)과 인접하는 면의 반대면에는 드레인 게이트 전극 스페이서(214)가 형성될 수 있다. 상기 소스 게이트 전극 스페이서(212) 및 상기 드레인 게이트 전극 스페이서(214)는 게이트 전극 스페이서(210)와 동일한 절연 물질로 이루어질 수 있다.
게이트 전극(200), 소스 게이트 전극(202) 및 드레인 게이트 전극(204)의 상면에는 절연 캡핑층(220)이 형성될 수 있다. 상기 절연 캡핑층(220)은 실리콘 산화막 또는 실리콘 질화막을 포함하는 절연 물질막으로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(1000)는 진성 반도체 영역(100)을 사이에 두고 대칭적으로 배치되고, 동일한 극성의 불순물로 도핑된 소스 영역(102) 및 드레인 영역(104)을 포함하고, 상기 소스 영역(102) 및 상기 드레인 영역(104) 상에 각각 형성된 소스 게이트 전극(202) 및 드레인 게이트 전극(204)을 포함할 수 있다. 상기 소스 게이트 전극(202) 및 상기 드레인 게이트 전극(204) 중 어느 하나에 외부 바이어스 전압이 인가되고, 게이트 전극에 외부 바이어스 전압이 인가되는 경우 상기 진성 반도체 영역(100)의 상부면에 채널 영역(106)이 형성될 수 있다. 이 때, 상기 소스 영역(102)에서 상기 채널 영역(106)으로 전자(e-)가 이동하여 전류가 흐를 수 있다. 이하, 상기 반도체 소자(1000)의 동작 방법에 대해서, 도 1b와 도 2a 내지 도 2c를 참조하여 상세히 설명한다.
도 2a 내지 도 2c는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(1000)의 터널링 전계 효과를 설명하기 위한 대략적인 에너지 밴드 다이어그램(Energyband diagram)이다. 도 2a는 상기 반도체 소자(1000)에 아무런 외부 전압이 인가되지 않은 상태(Off)의 에너지 밴드 다이어그램이고, 도 2b는 상기 반도체 소자(1000)의 드레인 게이트 전극(204)에 외부 바이어스 전압이 인가된 경우(Drain On)의 에너지 밴드 다이어그램이며, 도 2c는 상기 반도체 소자(1000)의 소스 게이트 전극(202)에 외부 바이어스 전압이 인가된 경우(Source On)의 에너지 밴드 다이어그램을 도시한 것이다.
도 2a를 참조하면, 진성 반도체 영역(100), 소스 영역(102) 및 드레인 영역(104)의 전도대(Conduction band, Ec)의 에너지 밴드가 가전자대(Valence band, Ev)보다 높게 형성될 수 있다. 상기 소스 영역(102) 및 상기 드레인 영역(104)은 p형으로 도핑된 반도체인바, 가전자대(Ev)가 페르미 에너지 레벨(EF)과 인접한 에너지 레벨을 가질 수 있다. 상기 소스 영역(102)의 에너지 밴드 갭(ΔE102), 즉 소스 영역(102)의 전도대(Ec)와 가전자대(Ev)의 차이는 상기 진성 반도체 영역(100)의 에너지 밴드 갭(ΔE100)보다 클 수 있다. 또한, 상기 소스 영역(102)의 에너지 밴드 갭(ΔE102)의 크기는 상기 드레인 영역(104)의 에너지 밴드 갭(ΔE102)과 동일할 수 있다. 이는 본 발명의 일 실시예에서, 상기 소스 영역(102) 및 상기 드레인 영역(104)은 게르마늄으로, 상기 진성 반도체 영역(100)은 실리콘으로 이루어졌기 때문이다. 실리콘의 일 함수(ФSi)는 약 1.1eV로써, 게르마늄의 일 함수(ФGe)인 0.6eV보다 크다. 본 발명의 기술적 사상이 상기 진성 반도체 영역(100)은 실리콘으로, 상기 소스 영역(102) 및 드레인 영역(104)은 게르마늄으로 한정하는 것은 아니나, 상기 소스 영역(102) 및 상기 드레인 영역(104)을 상기 진성 반도체 영역(100)보다 낮은 일함수를 가지는 물질로 구성하는 것이 터널링 전계 효과를 일으키는 구동 전압을 낮출 수 있다.
도 2b는 드레인 게이트 전극(204)에 양(+)의 바이어스 전압이 인가되는 경우의 에너지 밴드 다이어그램이다.
도 2b를 참조하면, 상기 드레인 게이트 전극(204)에 양의 바이어스 전압이 인가되면, 드레인 영역(104)의 상부에 전자가 몰리게 되어 정공보다 도미넌트 캐리어(dominant carrier)처럼 보이게 되는 반전(inversion)이 일어날 수 있다. 따라서, 상기 드레인 영역(104)의 전도대 에너지 밴드(Ec’)는 페르미 에너지 레벨(EF’)과 인접하게 낮아져서 마치 n형 반도체와 같은 에너지 밴드를 가질 수 있다. 즉, 드레인 영역(104)의 에너지 밴드가 시프트되어 밴드 휘어짐(band bending)이 발생될 수 있다. 이 경우, 게이트 전극(200)에 외부 바이어스 전압이 인가되면, 소스 영역(102)의 가전자대에 있던 전자(e-)가 채널 영역(106)의 전도대로 터널링(tunneling)되는 현상이 일어날 수 있다.
도 2c는 소스 게이트 전극(202)에 양(+)의 바이어스 전압이 인가되는 경우의 에너지 밴드 다이어그램이다.
도 2c를 참조하면, 상기 소스 게이트 전극(202)에 양의 바이어스 전압이 인가되면, 소스 영역(102)의 상부에 전자가 몰리게 되어 정공보다 도미넌트 캐리어(dominant carrier)처럼 보이게 되는 반전(inversion)이 일어날 수 있다. 따라서, 상기 소스 영역(102)의 전도대 에너지 밴드(Ec'')는 페르미 에너지 레벨(EF'')과 인접하게 낮아져서 마치 n형 반도체와 같은 에너지 밴드를 가질 수 있다. 즉, 전술한 도 2b에서 드레인 영역(104)에서 일어났던 에너지 밴드의 휘어짐 현상이 상기 소스 영역(102)에서도 일어날 수 있다. 따라서, 상기 드레인 영역(104)의 가전자대에 있던 전자(e-)가 채널 영역(106)의 전도대로 터널링(tunneling)될 수 있다.
도 2b 및 도 2c에서 설명한 바와 같이 본 발명의 기술적 사상에 의한 반도체 소자(1000)는 소스 게이트 전극(202) 또는 드레인 게이트 전극(204)에 양의 바이어스 전압을 인가함에 따라 서로 반대 방향으로 전자가 터널링되어 양방향으로 구동 전류를 흐르게 할 수 있다. 이는 상기 반도체 소자(1000)의 소스 영역(102), 드레인 영역(104)이 서로 대칭적(symmetric)으로 형성되기 때문이다. 상기 반도체 소자(1000)는 디램(DRAM)의 주변 회로 영역(Core/Peri)에 사용될 수 있고, 양방향 구동 전류의 특성을 활용하여 에스램(SRAM)에 사용될 수도 있다.
일부 실시예에서, 소스 영역(102) 및 드레인 영역(104)이 n형으로 도핑된 반도체일 수 있다. 상기 소스 영역(102) 및 상기 드레인 영역(104)이 n형 반도체인 경우, 소스 게이트 전극(202) 또는 드레인 게이트 전극(204)에 음(-)의 바이어스 전압을 인가하면, 상기 소스 영역(102) 또는 상기 드레인 영역(104)의 에너지 밴드가 p형 반도체의 에너지 밴드와 같이 되는 밴드 휘어짐이 발생될 수 있다. 따라서, 이 경우에도 터널링이 일어날 수 있다.
도 3은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(1000)의 평면도이다.
도 3을 참조하면, 게이트 전극(200), 소스 게이트 전극(202) 및 드레인 게이트 전극(204)은 제2 방향(Y 방향)으로 서로 평행하게 배열되고, 상기 게이트 전극(200), 상기 소스 게이트 전극(202) 및 상기 드레인 게이트 전극(204)의 아래에는 진성 반도체 영역(100), 소스 영역(102) 및 드레인 영역(104)이 각각 형성될 수 있다. 상기 진성 반도체 영역(100), 소스 영역(102) 및 드레인 영역(104)은 모두 동일하게 소정의 두께(T)를 가질 수 있다.
상기 두께(T)가 얇을 수록 게이트 전극(200) 및 드레인 게이트 전극(204)에 외부 바이어스 전압이 인가되는 경우 구동 전류 즉, 터널링 확률이 커질 수 있다. 즉, 상기 두께(T)가 얇을수록 전자의 터널링이 더 잘 일어날 수 있다. 본 발명의 일 실시예에서, 상기 두께(T)는 10nm일 수 있다.
도 4는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(1000)의 게이트 전압(Vgs)과 드레인 전류(Ids) 사이의 전압 - 전류 특성의 시뮬레이션 그래프이다.
도 4에 도시된 그래프의 시뮬레이션 환경은, 소스 영역(102), 진성 반도체 영역(100), 드레인 영역(104)이 각각 게르마늄, 실리콘, 게르마늄으로 형성되는 경우이다. 본 발명의 기술적 사상에 의한 반도체 소자(1000)의 문턱전압 이하 기울기(Subthreshold Swing, SS)의 역수값은 32mV/dec 일 수 있다. 일반적인 MOSFET이 문텁전압 이하 기울기의 역수값이 60mV/dec인 것을 감안할 때, 상기 반도체 소자(1000)의 On/Off 상태의 변화가 게이트 전압(Vgs)에 따라 급격하게 일어나는 것을 알 수 있다. 또한, 상기 반도체 소자(1000)는 터널링 전계 현상을 이용하여 동작되는바, 1V 이하의 낮은 구동 전압 조건에서도 동작이 가능하여 전력을 적게 소모하면서 일반 MOSFET과 유사한 성능을 발휘할 수 있다. 따라서, 고에너지 효율을 구현할 수 있다.
도 5a 내지 도 8a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(1000)의 제조 방법을 공정 순서에 따라 도시한 사시도들이다. 도 5b 내지 도 8b는 각각 도 5a 내지 도 8a에 표시된 5 - 5’ 내지 8 - 8’ 선단면도들이다.
도 5a 및 도 5b를 참조하면, 매몰 절연막(112)이 형성된 기판(110) 상에 제1 마스크 패턴(M1)을 사용하여 반도체 층(100’)을 형성한다.
상기 기판(110)은 결정질 실리콘, 다결정질 실리콘, 또는 비결정질 실리콘을 포함하는 실리콘으로 형성할 수 있다. 다만, 이에 한정되는 것은 아니고, 상기 기판(110)은 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe), SiC(silicon carbide), 갈륨 비소(GaAs), 인듐 비소(InAs), 또는 인듐 인(InP)과 같은 화합물 반도체로 형성할 수도 있다. 상기 기판(110)은 SOI(silicon on insulator) 구조를 가질 수 있다. 상 기판(110)은 매몰 절연막(112)을 포함할 수 있다. 상기 매몰 절연막(112)은 예컨대, BOX 층(Buried Oxide Layer)일 수 있다.
상기 기판(110) 상에 반도체 물질층을 형성하고, 상기 반도체 물질층 상에 제1 마스크 패턴(M1)을 덮은 후, 상기 제1 마스크 패턴(M1)으로 덮이지 않는 부분을 습식 식각 또는 건식 식각 등의 방법으로 식각하여 반도체 층(100’)을 형성할 수 있다.
도 6a 및 도 6b를 참조하면, 반도체 층(100’, 도 5a 및 도 5b 참조)의 상면 및 측면에 게이트 절연막(120)을 형성하고, 상기 게이트 절연막(120)의 상면 및 측면을 덮는 게이트 전극(200)을 형성하고, 상기 반도체 층(100’)에 불순물을 도핑하여 소스 영역(102) 및 드레인 영역(104)을 형성할 수 있다.
게이트 절연막(120)은 반도체 층(100’)이 실리콘으로 이루어진 경우 열 산화 공정을 통한 실리콘 산화막으로 형성될 수도 있다. 그 밖에 경우에는 스트론튬 산화막(SrO), 실리콘 질화막(Si3N4), 알루미늄 산화막(A12O3), 마그네슘 산화막(MgO), 스칸듐 산화막(Sc2O3), 가돌리늄 산화막(Gd2O3), 이트륨 산화막(Y2O3), 사마륨 산화막(Sm2O3), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 탄탈 산화막(Ta2O5), 바륨 산화막(BaO) 및 비스무스 산화막(Bi2O3) 중 어느 하나를 증착하여 형성할 수도 있다.
매몰 절연막(112)의 상면 및 게이트 절연막(120)의 상면에 게이트 형성용 물질을 증착하고, 게이트 형성용 물질 상에 게이트 전극 패턴을 갖는 제2 마스크 패턴(M2)을 형성한 이후, 상기 제2 마스크 패턴(M2)으로 덮이지 않은 게이트 형성용 물질을 비등방성(anisotropic) 식각하여 게이트 전극(200)을 형성할 수 있다. 상기 게이트 형성용 물질은 다결정 실리콘 또는 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등의 도전 물질일 수 있다.
이후, 반도체 층(100’)에 p형 불순물을 도핑하여 소스 영역(102) 및 드레인 영역(104)을 형성할 수 있다. 상기 반도체 층(100’)에 p형의 도펀트, 예를 들어 붕소(B), 갈륨(Ga), 인듐(In) 등을 이온 주입(Ion Implant) 등의 방법을 사용하여 도핑할 수 있다.
도 7a 및 도 7b를 참조하면, 매몰 절연막(112) 상에서 게이트 전극(200)의 양 측면에 접하는 게이트 전극 스페이서(210)를 형성할 수 있다. 상기 게이트 전극 스페이서(210)는 상기 게이트 전극(200)의 상면 및 측면, 상기 매몰 절연막(112)의 상면 및 게이트 절연막(120)의 상면 및 측면을 덮는 게이트 전극 스페이서 형성용 물질을 컨포멀(conformal)하게 증착한 이후, 상기 게이트 전극(200)의 측면을 제외한 부분을 식각하여 형성할 수 있다. 즉, 상기 게이트 전극 스페이서(210)는 비등방성(anisotropic) 식각으로 상기 게이트 전극(200)의 상면, 상기 게이트 절연막(120)의 상면 및 상기 매몰 절연막(112)의 상면에 형성된 게이트 전극 스페이서 형성용 물질을 식각하여 형성할 수 있다. 상기 게이트 전극 스페이서 형성용 물질은 실리콘 산화막, 실리콘 질화막 또는 이들의 조합 중 어느 하나로 이루어질 수 있다. 상기 게이트 전극 스페이서 형성용 물질(210’)은 화학 기상 증착(Chemical Vapor Deposition, CVD) 또는 원자층 증착(Atomic Layer Deposition, ALD) 등의 증착 방법으로 형성할 수 있다.
또는, 상기 게이트 전극 스페이서(210)는 상기 게이트 전극 스페이서 형성용 물질을 증착한 이후, 화학적기계적 연마(Chemical Mechanical Polishing, CMP) 하여 상기 게이트 전극(200)의 상면을 노출하고, 게이트 전극 스페이서 형성용 마스크를 덮고, 상기 게이트 전극 스페이서 형성용 마스크로 덮이지 않은 부분을 식각하여 형성할 수도 있다.
도 8a 및 도 8b를 참조하면, 게이트 전극 스페이서(210)의 양 측면에 소스 게이트 전극(202), 드레인 게이트 전극(204)을 형성하고, 상기 소스 게이트 전극(202)의 일 측면에 소스 게이트 전극 스페이서(212)를, 상기 드레인 게이트 전극(204)의 일 측면에 드레인 게이트 전극 스페이서(214)를 형성할 수 있다.
소스 게이트 전극(202)은 게이트 전극(200)의 제1 방향(X 방향)으로의 일 측면에 인접하게 소스 게이트 전극 형성용 물질을 증착하고 마스크를 사용하여 패터닝하여 형성할 수 있다. 마찬가지로, 드레인 게이트 전극(204)은 게이트 전극(200)의 제1 방향(X 방향)으로의 타 측면에 인접하게 드레인 게이트 전극 형성용 물질을 증착하고 마스크를 사용하여 패터닝하여 형성할 수 있다. 상기 소스 게이트 전극(202) 및 상기 드레인 게이트 전극(204)은 상기 게이트 전극(202)과 동일한 도전 물질로 형성할 수 있다. 상기 소스 게이트 전극(202) 및 상기 드레인 게이트 전극(204)의 형성 방법은 상기 게이트 전극(200)의 형성 방법과 동일하므로, 중복되는 설명은 생략한다.
소스 게이트 전극(202)의 제1 방향(X 방향)으로의 일 측면, 즉 게이트 전극 스페이서(210)가 형성되지 않은 면에 소스 게이트 전극 스페이서(212)를 형성할 수 있다. 마찬가지로, 드레인 게이트 전극(204)의 제1 방향(X 방향)으로의 일 측면, 즉 게이트 전극 스페이서(210)가 형성되지 않은 면에 드레인 게이트 전극 스페이서(214)를 형성할 수 있다. 상기 소스 게이트 전극 스페이서(212) 및 상기 드레인 게이트 전극 스페이서(214)는 실리콘 산화막 또는 실리콘 질화막 등으로 형성할 수 있으며, 상기 게이트 전극 스페이서(210)를 형성하는 방법과 동일한 바, 중복되는 설명은 생략한다.
도 9는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(1000)를 포함하는 메모리 모듈(2000)의 평면도이다.
구체적으로, 메모리 모듈(2000)은 인쇄 회로 기판(2100) 및 복수의 반도체 패키지(2200)를 포함할 수 있다.
복수의 반도체 패키지(2200)는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(1000)를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(2000)은 인쇄 회로 기판(2100)의 한쪽 면에만 복수의 반도체 패키지(2200)를 탑재한 SIMM (single in-lined memory module), 또는 복수의 반도체 패키지(2200)가 양면에 배열된 DIMM (dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(2000)은 외부로부터의 신호들을 복수의 반도체 패키지(2200)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM (fully buffered DIMM)일 수 있다.
도 10은 본 발명의 일 실시예에 반도체 소자(1000)를 포함하는 메모리 카드(3000)를 보여주는 개략도이다.
도 10을 참조하면, 제어기(3100)와 메모리(3200)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(3100)의 명령에 따라서, 메모리(3200)와 제어기(3100)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(3000)는 메모리(3200)에 데이터를 저장하거나 또는 메모리(3200)로부터 데이터를 외부로 출력할 수 있다. 예를 들어, 상기 제어기(3100) 및 상기 메모리(3200) 중 적어도 어느 하나는 도 1에서 설명한 반도체 소자(1000)를 포함할 수 있다.
이러한 메모리 카드(3000)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(3000)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드를 포함할 수 있다.
도 11은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(1000)를 포함하는 메모리 장치(4000)의 일 예를 도시한 블록도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(4000)는 플래시 메모리 모듈(4100) 및 메모리 컨트롤러(4200)를 포함할 수 있다. 상기 플래시 메모리 모듈(4100)은 본 발명의 일 실시예에 따른 반도체 소자(1000)를 포함할 수 있다. 또한, 상기 플래시 메모리 모듈(4100)은 다른 형태의 반도체 기억 소자(ex, 비휘발성 기억 장치 및/또는 에스램 장치등)를 더 포함할 수 있다.
상기 메모리 컨트롤러(4200)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(4220)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(4200)는 상기 프로세싱 유닛(4220)의 동작 메모리로써 사용되는 에스램(4210, SRAM)을 포함할 수 있다. 상기 에스램(4210)은 본 발명의 일 실시예에 따른 반도체 소자(1000)를 포함할 수 있다.
이에 더하여, 상기 메모리 컨트롤러(4200)는 호스트 인터페이스(4230), 메모리 인터페이스(4250)를 더 포함할 수 있다. 상기 호스트 인터페이스(4230)는 메모리 장치(4000)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(4250)는 상기 메모리 컨트롤러(4200)와 상기 플래시 메모리 모듈(4100)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(4200)는 에러 정정 블록(4240, ECC)를 더 포함할 수 있다. 상기 에러 정정 블록(4240)은 상기 플래시 메모리 모듈(4100)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 장치(4000)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 장치(4000)는 컴퓨터 시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자(1000)를 포함하는 전자 시스템(5000)을 보여주는 개략적인 블록도이다.
도 12를 참조하면, 프로세서(5100), 입/출력 장치(5300) 및 메모리(5200)는 버스(bus, 5400)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(5100)는 프로그램을 실행하고, 시스템(5000)을 제어하는 역할을 할 수 있다. 입/출력 장치(5300)는 시스템(5000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(5000)은 입/출력 장치(5300)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
메모리(5200)는 프로세서(5100)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 상기 프로세서(5100) 및 메모리(5200) 중 적어도 어느 하나는 본 발명의 일 실시예에 따른 반도체 소자(1000)를 포함할 수 있다.
예를 들어, 이러한 시스템(5000)은 메모리(5200)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100: 진성 반도체 영역, 102: 소스 영역, 104: 드레인 영역, 106: 채널 영역, 110: 기판, 112: 매몰 절연막, 120: 게이트 절연막, 200: 게이트 전극, 202: 게이트 전극, 204: 드레인 게이트 전극, 210: 게이트 전극 스페이서, 212: 소스 게이트 전극 스페이서, 214: 드레인 게이트 전극 스페이서, 220: 절연 캡핑층, 1000: 반도체 소자, 2000: 메모리 모듈, 2100: 인쇄 회로 기판, 2200: 복수의 반도체 패키지, 3000: 메모리 카드, 3100: 제어기, 3200: 메모리, 4000: 메모리 장치, 4100: 플래시 메모리 모듈, 4200: 메모리 컨트롤러, 4210: 에스램, 4220: 프로세싱 유닛, 4230: 호스트 인터페이스, 4240: 에러 정정 블록, 4250: 메모리 인터페이스, 5000: 시스템, 5100: 프로세서, 5200: 메모리, 5300: 입/출력 장치, 5400: 버스

Claims (10)

  1. 기판;
    상기 기판 상에 형성되는 진성 반도체 영역;
    상기 진성 반도체 영역의 제1 측면에 인접하여 형성되고, p형으로 도핑된 소스 영역;
    상기 제1 측면에 반대되는 상기 진성 반도체 영역의 제2 측면에 인접하여 형성되고, p형으로 도핑된 드레인 영역;
    상기 진성 반도체 영역 상에 형성된 게이트 전극;
    상기 소스 영역 상에 형성된 소스 게이트 전극;
    상기 드레인 영역 상에 형성된 드레인 게이트 전극; 및
    상기 소스 영역 및 상기 소스 게이트 전극 사이에 배치되고, 상기 드레인 영역 및 상기 드레인 게이트 전극 사이에 배치되는 게이트 절연막을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 드레인 게이트 전극은 외부 전압이 인가됨에 따라 상기 소스 영역과 상기 진성 반도체 영역 사이에 터널링 전계 효과를 유도하는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 진성 반도체 영역, 상기 소스 영역 및 상기 드레인 영역을 각각 상기 기판의 상면에 수직하는 방향으로 소정 높이로 돌출되고, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 핀(fin) 형태를 갖는 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 게이트 전극은 상기 진성 반도체 영역의 상면과 측면을 덮고,
    상기 소스 게이트 전극은 상기 소스 영역의 상면과 측면을 덮고,
    상기 드레인 게이트 전극은 상기 드레인 영역의 상면과 측면을 덮으며,
    상기 게이트 전극, 상기 소스 게이트 전극 및 상기 드레인 게이트 전극은 상호 평행하게 배열되고, 상기 기판의 상면에 평행하게 연장되는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 게이트 전극과 상기 소스 게이트 전극의 사이 및 상기 게이트 전극과 상기 드레인 게이트 전극 사이에 개재되는 게이트 전극 스페이서를 더 포함하고,
    상기 게이트 전극 스페이서는 상기 게이트 전극과 평행한 방향으로 연장되는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 진성 반도체 영역은 실리콘으로 이루어지고,
    상기 소스 영역 및 상기 드레인 영역은 게르마늄으로 이루어지는 것을 특징으로 하는 반도체 소자.
  7. 기판 상에 형성되고, 제1 방향으로 연장되는 반도체 층;
    상기 반도체 층의 상면 및 측면을 덮고, 상기 제1 방향과 수직인 제2 방향으로 연장되는 복수의 게이트 전극; 및
    상기 복수의 게이트 전극들 하부에 배치되는 게이트 절연막을 포함하고,
    상기 반도체 층은 진성 반도체 영역, 상기 진성 반도체 영역의 제1 측면에 인접하여 형성되는 소스 영역 및 상기 진성 반도체 영역의 제2 측면에 인접하여 형성되는 드레인 영역을 포함하고,
    상기 소스 영역과 상기 드레인 영역은 동일한 극성을 가진 불순물로 도핑되고,
    상기 게이트 절연막은 상기 복수의 게이트 전극과 상기 소스 영역 사이에 배치되고 상기 복수의 게이트 전극과 상기 드레인 영역 사이에 배치되는 것을 특징으로 하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역은 p형으로 도핑된 것을 특징으로 하는 반도체 소자.
  9. 제7 항에 있어서,
    상기 반도체 층은 상기 기판의 상면에 수직하는 제3 방향으로 소정 높이만큼 돌출되는 것을 특징으로 하는 반도체 소자.
  10. 제7 항에 있어서,
    상기 반도체 층과 상기 기판 사이에 개재되는 매몰 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
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