CN116682857A - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

Info

Publication number
CN116682857A
CN116682857A CN202310756407.6A CN202310756407A CN116682857A CN 116682857 A CN116682857 A CN 116682857A CN 202310756407 A CN202310756407 A CN 202310756407A CN 116682857 A CN116682857 A CN 116682857A
Authority
CN
China
Prior art keywords
semiconductor layer
oxide semiconductor
gate
source
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310756407.6A
Other languages
English (en)
Inventor
顾婷婷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202310756407.6A priority Critical patent/CN116682857A/zh
Publication of CN116682857A publication Critical patent/CN116682857A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

本公开实施例涉及半导体领域，提供一种半导体结构及其制造方法，半导体结构包括：基底；垂直于基底表面的第一氧化物半导体层，包括第一沟道区以及在沿第一氧化物半导体层的延伸方向上位于第一沟道区相对两侧的第一源漏掺杂区；在沿平行于基底表面的任一方向上至少位于第一氧化物半导体层的相对两侧的第一栅极，位于第一氧化物半导体层相对两侧的第一栅极为栅极区，第一栅极还包括连接栅极区的连接区；第一源漏极，包括位于第一氧化物半导体层相对两侧的第一源极和第一漏极，第一源漏极与第一源漏掺杂区相接触；其中，第一氧化物半导体层、第一栅极以及第一源漏极构成第一晶体管。至少可以在减小半导体结构尺寸的同时提高半导体结构的性能。

Description

半导体结构及其制造方法
技术领域
本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制造方法。
背景技术
随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
短沟道效应会影响半导体结构的性能，使得在减小半导体结构的尺寸同时难以兼顾半导体结构性能的提升。
发明内容
本公开实施例提供一种半导体结构及其制造方法，至少可以在减小半导体结构尺寸的同时提高半导体结构的性能。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底；第一氧化物半导体层，所述第一氧化物半导体层位于所述基底上方，且所述第一氧化物半导体层的延伸方向垂直于所述基底的表面，所述第一氧化物半导体层包括第一沟道区以及在沿所述第一氧化物半导体层的延伸方向上位于所述第一沟道区相对两侧的第一源漏掺杂区；第一栅极，在沿平行于所述基底表面的任一方向上，所述第一栅极至少位于所述第一氧化物半导体层的相对两侧，且位于所述第一氧化物半导体层相对两侧的所述第一栅极为栅极区，所述栅极区至少与所述第一沟道区正对，所述第一栅极还包括连接区，所述连接区连接所述栅极区；第一源漏极，在沿所述第一氧化物半导体层的延伸方向上，所述第一源漏极包括位于所述第一氧化物半导体层相对两侧的第一源极以及第一漏极，且所述第一源漏极与所述第一源漏掺杂区相接触；其中，所述第一氧化物半导体层、所述第一栅极以及所述第一源漏极构成第一晶体管。
在一些实施例中，所述第一氧化物半导体层与所述第一栅极正对的区域的长度占所述第一氧化物半导体层总长度的比例为60％～90％。
在一些实施例中，在沿平行于所述基底表面的方向上，所述第一栅极三面环绕所述第一氧化物半导体层，或者，所述第一栅极环绕所述第一氧化物半导体层。
在一些实施例中，在沿平行于所述基底表面的任一方向上，所述第一栅极仅位于所述第一氧化物半导体层的相对两侧。
在一些实施例中，所述连接区位于所述第一氧化物半导体层靠近所述基底的一侧，所述第一漏极位于所述第一氧化物半导体层远离所述基底的一侧。
在一些实施例中，所述连接区位于所述第一氧化物半导体层远离所述基底的一侧，所述第一漏极位于所述第一氧化物半导体层靠近所述基底的一侧。
在一些实施例中，所述第一晶体管为写入晶体管，且所述半导体结构还包括：第二栅极，所述第二栅极位于所述第一漏极远离所述第一氧化物半导体层的一侧表面上，且所述第二栅极与所述第一漏极电连接；第二氧化物半导体层，至少位于所述第二栅极远离所述第一晶体管的一侧，且所述第二氧化物半导体层的延伸方向平行于所述基底的表面，所述第二氧化物半导体层中包括第二沟道区以及在沿所述第二氧化物半导体层的延伸方向上位于所述第二沟道区相对两侧的第二源漏掺杂区，所述第二沟道区与所述第二栅极正对；第二源漏极，在沿所述第二氧化物半导体层的延伸方向上位于所述第二氧化物半导体层的两侧，且所述第二源漏极与所述第二源漏掺杂区相接触；其中，所述第二栅极、所述第二氧化物半导体层以及所述第二源漏极构成第二晶体管，所述第二晶体管为读取晶体管。
在一些实施例中，所述第二氧化物半导体层三面环绕所述第二栅极，所述第二氧化物半导体层还覆盖所述第二栅极的至少部分侧面。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制造方法，包括：提供基底；形成第一栅极、第一氧化物半导体层以及第一源漏极，所述第一氧化物半导体层位于所述基底上方，且所述第一氧化物半导体层的延伸方向垂直于所述基底的表面，所述第一氧化物半导体层包括第一沟道区以及在沿所述第一氧化物半导体层的延伸方向上位于所述第一沟道区相对两侧的第一源漏掺杂区，在沿平行于所述基底表面的任一方向上，所述第一栅极至少位于所述第一氧化物半导体层的相对两侧，且位于所述第一氧化物半导体层相对两侧的所述第一栅极为栅极区，所述栅极区至少与所述第一沟道区正对，所述第一栅极还包括连接区，所述连接区连接所述栅极区，在沿所述第一氧化物半导体层的延伸方向上，所述第一源漏极包括位于所述第一氧化物半导体层相对两侧的第一源极以及第一漏极，且所述第一源漏极与所述第一源漏掺杂区相接触；其中，所述第一栅极、所述第一氧化物半导体层以及所述第一源漏极构成第一晶体管。
在一些实施例中，所述第一晶体管为写入晶体管；形成所述第一栅极、所述第一氧化物半导体层以及所述第一源漏极之后，或者形成所述第一栅极、所述第一氧化物半导体层以及所述第一源漏极之前，还包括：形成第二栅极、第二氧化物半导体层以及第二源漏极，所述第二栅极位于所述第一漏极远离所述第一氧化物半导体层的一侧表面上，且所述第二栅极与所述第一漏极电连接，所述第二氧化物半导体层至少位于所述第二栅极远离所述第一晶体管的一侧，且所述第二氧化物半导体层的延伸方向平行于所述基底的表面，所述第二氧化物半导体层中包括第二沟道区以及在沿所述第二氧化物半导体层的延伸方向上位于所述第二沟道区相对两侧的第二源漏掺杂区，所述第二沟道区与所述第二栅极正对，所述第二源漏极在沿所述第二氧化物半导体层的延伸方向上位于所述第二氧化物半导体层的两侧，且所述第二源漏极与所述第二源漏掺杂区相接触；其中，所述第二栅极、所述第二氧化物半导体层以及所述第二源漏极构成第二晶体管，所述第二晶体管为读取晶体管。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的半导体结构中，包括：基底，垂直于基底表面的第一氧化物半导体层，第一氧化物半导体层包括第一沟道区以及位于第一沟道区相对两侧的第一源漏掺杂区；第一栅极，在沿平行于基底表面的任一方向上，第一栅极至少位于第一氧化物半导体层的相对两侧，且位于第一氧化物半导体层相对两侧的第一栅极为栅极区，栅极区至少与第一沟道区正对，第一栅极还包括用于连接栅极区的连接区；位于第一氧化物半导体层相对两侧的第一源漏极，第一源漏极与第一源漏掺杂区相接触；其中，第一氧化物半导体层、第一栅极以及第一源漏极构成第一晶体管。本公开中第一氧化物半导体层的延伸方向垂直于基底的表面，即第一晶体管的沟道的延伸方向垂直于基底的表面，可以大大减小在平行于基底表面的方向上第一晶体管所占用的尺寸，有利于提高半导体结构的集成度，减小半导体结构的尺寸。并且，由于在相关技术中，第一晶体管的沟道延伸方向平行于基底表面，为减小半导体结构的尺寸，提高半导体结构的集成度，需要减小第一晶体管沟道的尺寸，这会导致短沟道效应的产生，减小第一晶体管的载流子迁移率，影响第一晶体管的性能，而本公开中第一晶体管沟道区的延伸方向垂直于基底表面，可以在不压缩沟道长度的情况下减小半导体结构的尺寸，不会导致短沟道效应，从而能够使得第一晶体管具有更高的载流子迁移率，增强半导体结构的性能。另外，本公开中第一晶体管的第一栅极至少位于沟道区的相对两侧且两侧的栅极区由连接区连接，可以增大第一栅极与沟道区正对区域的面积，提高第一栅极对于第一晶体管的控制能力，从而提高第一晶体管的性能，增强半导体结构的性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的半导体结构的俯视结构示意图；
图2为本公开一实施例提供的半导体结构的剖面结构示意图；
图3为本公开一实施例提供的半导体结构的另一剖面结构示意图；
图4为本公开另一实施例提供的半导体结构的俯视结构示意图；
图5为本公开另一实施例提供的半导体结构的俯视结构示意图；
图6为本公开另一实施例提供的半导体结构的俯视结构示意图；
图7为本公开另一实施例提供的半导体结构的剖面结构示意图；
图8为本公开另一实施例提供的半导体结构的另一剖面结构示意图；
图9为本公开另一实施例提供的半导体结构的剖面结构示意图；
图10为本公开一实施例提供的半导体结构对应的一种电路简图；
图11为本公开另一实施例提供的半导体结构的一种剖面结构示意图；
图12为本公开另一实施例提供的半导体结构的一种剖面结构示意图；
图13为本公开另一实施例提供的半导体结构的剖面结构示意图；
图14为本公开另一实施例提供的半导体结构的剖面结构示意图；
图15至图29为本公开实施例提供的半导体结构的制造方法中各步骤对应的剖面结构示意图。
具体实施方式
由背景技术可知，目前的半导体结构存在无法兼顾半导体结构尺寸的缩小与性能的提升的问题。
本公开实施例提供一种半导体结构，第一晶体管的第一氧化物半导体层的延伸方向垂直于基底的表面，第一氧化物半导体层中包括第一沟道区以及位于第一沟道区相对两侧的第一源漏掺杂区，也就是说，沟道的延伸方向垂直于基底的表面。在对基底的尺寸进行微缩时，不需要减小沟道的长度，因此也不会产生短沟道效应，不会影响半导体结构的性能，使得晶体管能够具有更高的载流子迁移率。另外，第一栅极至少位于沟道区的相对两侧且两侧的栅极区由连接区连接，可以增大第一栅极与沟道区正对区域的面积，提高第一栅极对于第一晶体管的控制能力，从而提高第一晶体管的性能，增强半导体结构的性能。
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图1为本公开一实施例提供的半导体结构的俯视结构示意图，图2为图1半导体结构沿AA1方向的剖面结构示意图，图3为图1半导体结构沿BB1方向的剖面结构示意图。
参考图1至图3，半导体结构包括：基底100；第一氧化物半导体层210，第一氧化物半导体层210位于基底100上方，且第一氧化物半导体层210的延伸方向垂直于基底100的表面，第一氧化物半导体层210包括第一沟道区211以及在沿第一氧化物半导体层210的延伸方向上位于第一沟道区211相对两侧的第一源漏掺杂区212；第一栅极220，在沿平行于基底100表面的任一方向上，第一栅极220至少位于第一氧化物半导体层210的相对两侧，且位于第一氧化物半导体层210相对两侧的第一栅极220为栅极区221，栅极区221至少与第一沟道区211正对，第一栅极220还包括连接区222，连接区222连接栅极区221；第一源漏极230，在沿第一氧化物半导体层210的延伸方向上，第一源漏极230包括位于第一氧化物半导体层210相对两侧的第一源极231以及第一漏极232，且第一源漏极230与第一源漏掺杂区212相接触；其中，第一氧化物半导体层210、第一栅极220以及第一源漏极230构成第一晶体管200。
在一些实施例中，基底100可以为有源区。基底100的材料可以包括单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为玻璃基板或其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。基底100的材料可以为以单晶硅(Si)或玻璃基板。
在一些实施例中，第一氧化物半导体层210的材料可以包括IGZO(铟镓锌氧化物，Indium Gallium Zinc Oxide)。IGZO中含有铟、镓和锌，IGZO是一种新型半导体材料。将IGZO材料用于半导体结构中的第一氧化物半导体层210中作为第一晶体管的沟道可以提高半导体结构的性能。相对于非晶硅材料的沟道，以IGZO为材料的沟道的载流子迁移率是非晶硅的20-30倍，并且IGZO还可以提高半导体结构的充放电速率，提高半导体结构的能效。
在沿第一氧化物半导体层210的延伸方向上，第一源漏掺杂区212位于第一沟道区211的相对两侧。第一源漏掺杂区212中需进行掺杂处理，其中，若需要进行N型掺杂，则可以注入N型离子，如氮离子、磷离子等。若需要进行P型掺杂，则可以注入P型离子，如硼离子、铝离子等。
第一氧化物半导体层210的延伸方向垂直于基底100的表面时，若压缩基底100的尺寸，不需要第一氧化物半导体层210的长度，即不需要压缩沟道的长度，也就不会因此而产生短沟道效应。能够实现在压缩半导体结构尺寸的同时，提高半导体结构的性能，提高第一晶体管的载流子迁移率。
在一些实施例中，第一栅极220的材料可以包括多晶硅或钨中的一种或多种。第一栅极220作为第一晶体管中的控制结构，至少需要与第一晶体管中的第一沟道区211正对，用于控制第一晶体管的导通。
在沿平行于基底100表面的任一方向上，第一栅极220至少位于第一氧化物半导体层210的相对两侧，也就是说，第一栅极220至少与第一氧化物半导体层210的两个侧面正对。如此，能够提高第一栅极220与第一沟道区211的正对区域的面积，从而提高第一栅极220对于第一晶体管的控制能力。另外，为使得位于第一氧化物半导体层210相对两侧的第一栅极220能够电连接，还需要具有连接区222，连接区222能够连接第一栅极220中位于第一氧化物半导体层210相对两侧的栅极区。
在一些实施例中，第一氧化物半导体层210与第一栅极220正对的区域的长度占第一氧化物半导体层210总长度的比例可以为60％～90％。例如，第一氧化物半导体层210与第一栅极220正对的区域的长度占第一氧化物半导体层210总长度的比例可以为65％、70％、80％、85％等。若第一氧化物半导体层210与第一栅极220正对的区域的长度占第一氧化物半导体层210总长度的比例过小，则第一氧化物半导体层210与第一栅极220正对的区域的长度过短，第一沟道区211的长度可能过短，第一栅极220对于第一晶体管的导通的控制作用较小。这会在一定程度上影响第一晶体管的性能，从而影响半导体结构的性能。因此，第一氧化物半导体层210与第一栅极220正对的区域占第一氧化物半导体层210总长度的比例为60％～90％时，能够使得第一栅极220与第一氧化物半导体层210正对的区域面积较大，第一氧化物半导体层210中第一沟道区211的长度较长，能够增强第一栅极220对于第一晶体管的控制作用，从而提高第一晶体管的性能。
图4为本公开一实施例提供的半导体结构的俯视结构示意图，图5为本公开另一实施例提供的俯视结构示意图。
参考图4至图5，在一些实施例中，在沿平行于基底100表面的方向上，第一栅极220可以三面环绕第一氧化物半导体层210，或者，第一栅极220可以环绕第一氧化物半导体层210。其中，图4中第一栅极220在平行于基底100表面的方向上三面环绕第一氧化物半导体层210，图5为第一栅极220在平行于基底100表面的方向上四面环绕第一氧化物半导体层210。如此，位于第一氧化物半导体层210相对两侧面的第一栅极220能够通过位于第一氧化物半导体层210另一侧面或另外两个侧面的第一栅极220电连接，不需要在其他区域设置连接区222，位于第一氧化物半导体层210另一侧面或另外两个侧面的第一栅极220即为第一栅极220中的连接区222。这样设置的第一栅极220的结构能够进一步增加第一栅极220与第一氧化物半导体层210正对的区域的面积，能够进一步提高第一栅极220对于第一晶体管的控制能力，进一步提高第一晶体管的载流子迁移率，提高半导体结构的性能。
在一些实施例中，在沿平行于基底100表面的方向上，第一栅极220三面环绕第一氧化物半导体层210或者第一栅极220四面环绕第一氧化物半导体层210时，第一栅极220可以为具有开口的圆环形、具有开口的方环形、不具有开口的圆环形以及不具有开口的方环形。图4以及图5中仅示出具有开口的方环形以及不具有开口的方环形。并且，可以理解的是，位于第一氧化物半导体层210的另一侧面或另外两个侧面的作为连接区222的第一栅极220可以仅与部分第一氧化物半导体层210正对，并且，在沿垂直于基底100表面的方向上，连接区222的厚度可以小于栅极区221的厚度，连接区222也可以位于栅极区221的任意高度上。
图6为本公开一实施例提供的半导体结构的俯视结构示意图，图7为图6半导体结构沿AA1方向的剖面结构示意图，图8为图6半导体结构沿BB1方向的剖面结构示意图。
参考图1至图3以及图6至图8，在一些实施例中，在沿平行于基底100表面的任一方向上，第一栅极220可以仅位于第一氧化物半导体层210的相对两侧。第一栅极220仅位于第一氧化物半导体层210的相对两侧即意味着，连接区222不位于第一氧化物半导体层210在平行于基底100表面方向的侧面上。连接区222可以位于第一氧化物半导体层210靠近基底100的一侧，或者，连接区222可以位于第一氧化物半导体层210远离基底100的一侧。
参考图1至图3，在一些实施例中，连接区222可以位于第一氧化物半导体层210靠近基底100的一侧，第一漏极232可以位于第一氧化物半导体层210远离基底100的一侧，第一源极231可以位于第一氧化物半导体层210靠近基底100的一侧。若以第一晶体管作为半导体结构中的写入晶体管，第一晶体管的第一漏极232需要与读取晶体管中的栅极电连接。因此，当连接区222位于第一氧化物半导体层210靠近基底100的一侧时，读取晶体管可以设置于第一晶体管远离基底100的一侧，第一氧化物半导体层210远离基底100一侧的第一漏极232可以与读取晶体管的栅极电连接。另外，位于第一氧化物半导体层210靠近基底100的一侧的连接区222沿AA1方向延伸，且连接区222在沿BB1方向上的宽度可调，连接区222在BB1方向上的位置可调。
参考图6至图8，在一些实施例中，连接区222可以位于第一氧化物半导体层210远离基底100的一侧，第一漏极232可以位于第一氧化物半导体层210靠近基底100的一侧，第一源极231可以位于第一氧化物半导体层210远离基底100的一侧。若一第一晶体管作为半导体结构中的写入晶体管，第一晶体管的第一漏极232需要与读取晶体管中的栅极电连接。因此，当连接区222位于第一氧化物半导体层210远离基底的一侧时，读取晶体管可以设置于第一晶体管靠近基底100的一侧，第一晶体管靠近基底100一侧的第一漏极232可以与读取晶体管的栅极电连接。另外，位于第一氧化物半导体层210远离基底100一侧的连接区222沿AA1方向延伸，且连接区222在BB1方向上的宽度可调，连接区222在BB1方向上的位置可调。
在一些实施例中，位于第一氧化物半导体层相对两侧的栅极区，在垂直于基底方向上的高度差可以小于或等于10nm。例如可以为0nm、2nm、4nm、6nm、8nm等。若位于第一氧化物半导体层相对两侧的栅极区的长度差过小，则两侧栅极区对于第一氧化物半导体层的控制效果不均衡，可能会影响第一晶体管的性能。因此，在沿平行于基底表面的任一方向上，位于第一氧化物半导体层相对两侧的栅极区的长度差小于或等于10nm时，可以使得位于第一氧化物半导体层相对两份的第一栅极的控制作用较为均衡，提高第一晶体管的性能。
第一源漏极230为与第一源漏掺杂区212电连接的导电结构。其中，第一源极231用于将第一源漏掺杂区212中的源区与半导体结构中的其他部件电连接，第一漏极232用于将第一源漏掺杂区212中的漏区与半导体结构中的其他部件的电连接。在一些实施例中，第一源漏极230的材料可以包括多晶硅以及钨中的一种或多种。第一源漏极230的材料可以与第一栅极220的材料相同。
参考图9，在一些实施例中，半导体结构中还可以包括第一栅介质层240，第一栅介质层240位于第一氧化物半导体层210与栅极区221之间，且第一栅介质层240覆盖第一氧化物半导体层210的至少两个侧面。第一栅介质层240的设置能够提高第一晶体管的电子传导性能，使得电子在半导体结构中的传导更加顺畅，并且，第一栅介质层240还可以控制电流，防止电流过大造成器件过热或短路，可以形成电荷沟道，用来控制电子在器件中的流动，还能够提高器件的稳定性，提高器件的效率，并在一定程度上保护器件免受环境因素的侵害。另外，第一栅介质层240还具有一定的表面活性，能够作为半导体结构中的表面活性层，可以用来接收或放置其他物质。
在一些实施例中，第一栅介质层240的材料可以为绝缘材料。例如，第一栅介质层240的材料可以包括氮化硅或氧化硅中的一种或多种。如此能够使得第一栅介质层240提高器件传导性能的效果以及提高器件稳定性的效果更佳。
在一些实施例中，半导体结构中还可以包括填充层110，填充层110与第一晶体管位于基底100的同侧，且填充层110填充半导体结构中各部件周围的区域。若连接区222位于第一氧化物半导体层210靠近基底100的一侧，则填充层110还位于连接区222与第一源极231之间；若连接区222位于第一氧化物半导体层210远离基底100的一侧，则填充层110还位于连接区222与第一源极231之间。
由于填充层110也位于第一栅极220与第一氧化物半导体层210之间，填充层110也可以作为一层栅介质层。在一些实施例中，填充层110的材料可以包括氧化硅。
图10为本公开一实施例提供的半导体结构对应的电路简图。半导体结构可以为2T0C结构。参考图10，在一些实施例中，第一晶体管可以为写入晶体管。半导体结构中还可以包括第二晶体管，第二晶体管可以作为读取晶体管，第一晶体管与第二晶体管可以构成存储单元。在半导体结构工作时，电荷存储在第二晶体管的栅极电容中，电荷存储的位置通常被称为存储节点SN。2T0C存储单元由第一晶体管控制存储单元的写入操作，由第二晶体管控制存储单元的读取操作，利用晶体管的栅极电容存储电荷，研究表明，使用金属氧化物半导体制备的晶体管具有较小的截止电流，可使存储在栅极电容的电荷保留更长时间。
具体的，作为写入晶体管的第一晶体管的第一栅极220与写字线WWL电连接，第一晶体管的第一源极231与写位线WBL电连接，第一晶体管的第一漏极232与作为读取晶体管的第二晶体管的栅极电连接，第二晶体管的源极与漏极分别与读字线RWL以及读位线RBL电连接。为使图示更加清楚，结构图示中并未示出读字线、读位线、写字线以及写位线。
存储单元结构为2T0C类型，无电容器件，有利于降低存储单元结构的尺寸，而且，在沿垂直于基底100表面的方向上，第一晶体管与第二晶体管呈上下堆叠，有利于减小基底100的尺寸，从而有利于减小半导体结构的尺寸。
图11为本公开一实施例提供的一种半导体结构对应的剖面结构示意图，图12为本公开另一实施例对应的一种半导体结构对应的剖面结构示意图。
参考图11至图12，在一些实施例中，第二晶体管中可以包括：第二栅极310，第二栅极310位于第一漏极232远离第一氧化物半导体层210的一侧表面上，且第二栅极310与第一漏极232电连接；第二氧化物半导体层320，至少位于第二栅极310远离第一晶体管的一侧，且第二氧化物半导体层320的延伸方向平行于基底100的表面，第二氧化物半导体层320中包括第二沟道区321以及在沿第二氧化物半导体层320的延伸方向上位于第二沟道区321相对两侧的第二源漏掺杂区322，第二沟道区321与第二栅极310正对；第二源漏极330，在沿第二氧化物半导体层320的延伸方向上位于第二氧化物半导体层320的两侧，且第二源漏极330与第二源漏掺杂区322相接触；其中，第二栅极310、第二氧化物半导体层320以及第二源漏极330构成第二晶体管，第二晶体管为读取晶体管。
参考图11，第一晶体管中的连接区222位于第一氧化物半导体层210靠近基底100的一侧，第一漏极232位于第一氧化物半导体层210远离基底100的一侧。则第二晶体管可以设置于第一晶体管远离基底100的一侧。第二晶体管的第二栅极310与第一晶体管的第一漏极232电连接并构成存储节点。
参考图12，第一晶体管中的连接区222位于第一氧化物半导体层210远离基底100的一侧，第一漏极232位于第一氧化物半导体层210靠近基底100的一侧。则第二晶体管可以设置于第一晶体管靠近基底100的一侧，第二晶体管可以位于第一晶体管与基底100之间。第二晶体管的第二栅极310与第一晶体管的第一漏极232电连接并构成存储节点。
在一些实施例中，第二栅极310的材料可以包括多晶硅或钨中的一种或多种。第二栅极310作为第二晶体管中的控制结构，至少需要与第二晶体管中的第二沟道区321正对，用于控制第二晶体管的导通。
在一些实施例中，第二氧化物半导体层320的材料可以包括IGZO(铟镓锌氧化物，Indium Gallium Zinc Oxide)。IGZO中含有铟、镓和锌，IGZO是一种新型半导体材料。将IGZO材料用于半导体结构中的第二氧化物半导体层320中作为第二晶体管的沟道可以提高半导体结构的性能。相对于非晶硅材料的沟道，以IGZO为材料的沟道的载流子迁移率是非晶硅的20-30倍，并且IGZO还可以提高半导体结构的充放电速率，提高半导体结构的能效。
在沿第二氧化物半导体层320的延伸方向上，第二源漏掺杂区322位于第二沟道区321的相对两侧。第二源漏掺杂区322中需进行掺杂处理，其中，若需要进行N型掺杂，则可以注入N型离子，如氮离子、磷离子等。若需要进行P型掺杂，则可以注入P型离子，如硼离子、铝离子等。
图13为本公开一实施例提供的一种半导体结构对应的剖面结构示意图，图14为本公开另一实施例对应的一种半导体结构对应的剖面结构示意图。
参考图13至图14，在一些实施例中，第二氧化物半导体层320可以三面环绕第二栅极310，第二氧化物半导体层320还可以覆盖第二栅极310的至少部分侧面。第二氧化物半导体层320三面环绕第二栅极310可以使得第二晶体管构成垂直环形沟道结构晶体管(Channel-All-Around，CAA)。垂直环形沟道结构晶体管中，沟道可以环绕在栅极的外围。如此，能够增加第二栅极310与第二沟道区321正对的区域的面积，提高第二栅极310对于第二晶体管导通的控制能力，从而能够提高半导体结构的性能。
第二源漏极330为与第二源漏掺杂区322电连接的导电结构。在一些实施例中，第二源漏极330的材料可以包括多晶硅以及钨中的一种或多种。第二源漏极330的材料可以与第二栅极310的材料相同。
参考图12至图14，在一些实施例中，半导体结构中还可以包括第二栅介质层340，第二栅介质层340至少位于第二氧化物半导体层与第二栅极之间。第二栅介质层340的设置能够提高第一晶体管的电子传导性能，使得电子在半导体结构中的传导更加顺畅，并且，第二栅介质层340还可以控制电流，防止电流过大造成器件过热或短路，可以形成电荷沟道，用来控制电子在器件中的流动，还能够提高器件的稳定性，提高器件的效率，并在一定程度上保护器件免受环境因素的侵害。另外，第二栅介质层340还具有一定的表面活性，能够作为半导体结构中的表面活性层，可以用来接收或放置其他物质。
在一些实施例中，第二栅介质层340的材料可以为绝缘材料。例如，第二栅介质层340的材料可以包括氮化硅或氧化硅中的一种或多种。如此能够使得第二栅介质层340提高器件传导性能的效果以及提高器件稳定性的效果更佳。
本公开实施例提供的半导体结构中，包括：基底；垂直于基底的第一氧化物半导体层，第一氧化物半导体层包括第一沟道区以及位于第一沟道区相对两侧的第一源漏掺杂区；沿平行于基底表面的任意方向上至少位于第一氧化物半导体层相对两侧的第一栅极，位于第一氧化物半导体层相对两侧的第一栅极为栅极区，栅极区至少与第一沟道区正对，第一栅极还包括连接区，连接区连接栅极区；位于第一氧化物半导体层相对两侧且与第一源漏掺杂区相接触的第一源漏极。如此，能够在不引发短沟道效应的同时，减小半导体结构的尺寸，在提高半导体结构的集成度的同时提高第一晶体管的载流子迁移率，并增强半导体结构的性能。另外，第一栅极至少位于沟道区的相对两侧且两侧的栅极区由连接区连接可以提高第一栅极对于第一晶体管的控制能力，从而可以提高半导体结构的性能。
相应的，本公开另一实施例还提供一种半导体结构的制造方法，可以用于形成上述半导体结构。以下将结合附图对本公开另一实施例提供的半导体结构的制造方法进行详细说明，与前一实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。
参考图15，提供基底100。
在一些实施例中，基底100可以为有源区。基底100的材料可以包括单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为玻璃基板或其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。基底100的材料可以为以单晶硅(Si)或玻璃基板。
参考图16至图17，形成第一栅极220、第一氧化物半导体层210以及第一源漏极230，第一氧化物半导体层210位于基底100上方，且第一氧化物半导体层210的延伸方向垂直于基底100的表面，第一氧化物半导体层210包括第一沟道区211以及在沿第一氧化物半导体层210的延伸方向上位于第一沟道区211相对两侧的第一源漏掺杂区212，在沿平行于基底100表面的任一方向上，第一栅极220至少位于第一氧化物半导体层210的相对两侧，且位于第一氧化物半导体层210相对两侧的第一栅极220为栅极区221，栅极区221至少与第一沟道区211正对，第一栅极220还包括连接区222，连接区222连接栅极区221，在沿第一氧化物半导体层210的延伸方向上，第一源漏极230包括位于第一氧化物半导体层210相对两侧的第一源极231以及第一漏极232，且第一源漏极230与第一源漏掺杂区212相接触；其中，第一栅极220、第一氧化物半导体层210以及第一源漏极230构成第一晶体管。
在一些实施例中，第一晶体管可以为写入晶体管。形成第一晶体管后还可以形成第二晶体管，第二晶体管可以作为读取晶体管，第一晶体管与第二晶体管可以构成存储单元。在半导体结构工作时，电荷存储在第二晶体管的栅极电容中，电荷存储的位置通常被称为存储节点SN。2T0C存储单元由第一晶体管控制存储单元的写入操作，由第二晶体管控制存储单元的读取操作，利用晶体管的栅极电容存储电荷，研究表明，使用金属氧化物半导体制备的晶体管具有较小的截止电流，可使存储在栅极电容的电荷保留更长时间。
继续参考图16至图17，在一些实施例中，形成第二晶体管的步骤包括：形成第二栅极310、第二氧化物半导体层320以及第二源漏极330，第二栅极310位于第一漏极232远离第一氧化物半导体层210的一侧表面上，且第二栅极310与第一漏极232电连接，第二氧化物半导体层320至少位于第二栅极310远离第一晶体管的一侧，且第二氧化物半导体层320的延伸方向平行于基底100的表面，第二氧化物半导体层320中包括第二沟道区321以及在沿第二氧化物半导体层320的延伸方向上位于第二沟道区321相对两侧的第二源漏掺杂区322，第二沟道区321与第二栅极310正对，第二源漏极330在沿第二氧化物半导体层320的延伸方向上位于第二氧化物半导体层320的两侧，且所述第二源漏极330与所述第二源漏掺杂区322相接触；其中，所述第二栅极310、第二氧化物半导体层320以及第二源漏极330构成第二晶体管，第二晶体管为读取晶体管。
其中，图16为第一栅极220的连接区222位于第一氧化物半导体层210靠近基底100的一侧的实施例中半导体结构的剖面结构示意图，图17为第一栅极220的连接区222位于第一氧化物半导体层210远离基底100的一侧的实施例中半导体结构的剖面结构示意图。
以下将以第一栅极220的连接区222位于第一氧化物半导体层210靠近基底100的一侧的实施例为例描述半导体结构形成的具体步骤。
参考图18，提供基底100并在基底100上形成填充层110。
参考图19，图形化填充层110以形成位于填充层110且位于基底100上方的沟槽。
参考图20，在沟槽内形成第一栅极220，第一栅极220包括在沿平行于基底100表面的任一方向上相对的栅极区221以及连接栅极区221的连接区222。在一些实施例中，第一栅极220的连接区222的材料与栅极区221的材料可以相同。如此形成的栅极区221以及连接区222能够在同一步骤中形成，有利于简化工艺步骤，提高生产效率。
参考图21，填充部分填充层110，使得填充层110覆盖第一栅极220远离基底100的表面，且填充层110内具有一沟槽。
参考图22，在填充层110的沟槽内形成第一晶体管的第一源极231。
参考图23，在填充层110的沟槽内形成第一栅介质层240，第一栅介质层240位于第一源极231远离基底100的表面上且第一栅介质层240覆盖沟槽的两侧面，第一栅介质层240中具有一沟槽。
参考图24，在第一栅介质层240中的沟槽内形成第一氧化物半导体层210，并对沿垂直于基底100表面的方向上位于相对两侧的部分第一氧化物半导体层210进行源漏掺杂，以形成第一源漏掺杂区212，剩余区域的第一氧化物半导体层210作为第一沟道区211。
参考图25，继续形成部分填充层110，且填充层110中具有一沟槽，此沟槽露出第一氧化物半导体层210的顶面以及第一栅介质层240的顶面，且此沟槽的宽度大于第一源极231的宽度。
参考图26，形成第一漏极232以及第二栅极310，第一漏极232位于第一氧化物半导体层210的顶面以及第一栅介质层240的顶面上，第二栅极310位于第一漏极232的顶面上。在一些实施例中，第一漏极232的材料与第二栅极310的材料可以相同，因此，第一漏极232与第二栅极310可以在同一步骤中形成，能够简化工艺步骤。
参考图27，形成部分第二栅介质层340以及第二氧化物半导体层320，对第二氧化物半导体层320的部分区域进行掺杂形成第二源漏掺杂区322，剩余的第二氧化物半导体层320作为第二沟道区321，第二沟道区321与第二栅极310正对，且第二源漏掺杂区322位于第二沟道区321的两侧。
参考图28，形成初始第二源漏极，初始第二源漏极填充满沟槽，且初始第二源漏极覆盖第二氧化物半导体层320的顶面。
参考图29，图形化初始第二源漏极以形成第二源漏极330，形成填充满沟槽的剩余部分第二栅介质层340。
本公开实施例提供的半导体结构的制造方法中，包括：提供基底；形成第一栅极、第一氧化物半导体层以及第一源漏极，第一氧化物半导体层位于基底上方，且第一氧化物半导体层的延伸方向垂直于基底的表面，第一氧化物半导体层包括第一沟道区以及位于第一沟道区相对两侧的第一源漏掺杂区，在沿平行于基底表面的任一方向上，第一栅极至少位于第一氧化物半导体层的相对两侧，第一氧化物半导体层相对两侧的第一栅极为栅极区，栅极区至少与第一沟道区正对，第一栅极还包括用于连接栅极区的连接区，第一源漏极位于第一氧化物半导体层的相对两侧且与第一源漏掺杂区电连接。第一栅极、第一氧化物半导体层以及第一源漏极构成晶体管。如此，能够在不缩短沟道长度的情况下减小半导体结构的尺寸，在提高半导体结构性能的同时减小半导体结构的尺寸。另外，第一栅极至少位于沟道区的相对两侧且两侧的栅极区由连接区连接可以使得第一栅极在同一个制造步骤中形成，简化制造工艺，并且能够提高第一栅极对于第一晶体管的控制能力，从而提高第一晶体管的性能，增强半导体结构的性能。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (10)

1.一种半导体结构，其特征在于，包括：
基底；
第一氧化物半导体层，所述第一氧化物半导体层位于所述基底上方，且所述第一氧化物半导体层的延伸方向垂直于所述基底的表面，所述第一氧化物半导体层包括第一沟道区以及在沿所述第一氧化物半导体层的延伸方向上位于所述第一沟道区相对两侧的第一源漏掺杂区；
第一栅极，在沿平行于所述基底表面的任一方向上，所述第一栅极至少位于所述第一氧化物半导体层的相对两侧，且位于所述第一氧化物半导体层相对两侧的所述第一栅极为栅极区，所述栅极区至少与所述第一沟道区正对，所述第一栅极还包括连接区，所述连接区连接所述栅极区；
第一源漏极，在沿所述第一氧化物半导体层的延伸方向上，所述第一源漏极包括位于所述第一氧化物半导体层相对两侧的第一源极以及第一漏极，且所述第一源漏极与所述第一源漏掺杂区相接触；
其中，所述第一氧化物半导体层、所述第一栅极以及所述第一源漏极构成第一晶体管。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一氧化物半导体层与所述第一栅极正对的区域的长度占所述第一氧化物半导体层总长度的比例为60～90％。
3.根据权利要求1所述的半导体结构，其特征在于，在沿平行于所述基底表面的方向上，所述第一栅极三面环绕所述第一氧化物半导体层，或者，所述第一栅极环绕所述第一氧化物半导体层。
4.根据权利要求1所述的半导体结构，其特征在于，在沿平行于所述基底表面的任一方向上，所述第一栅极仅位于所述第一氧化物半导体层的相对两侧。
5.根据权利要求4所述的半导体结构，其特征在于，所述连接区位于所述第一氧化物半导体层靠近所述基底的一侧，所述第一漏极位于所述第一氧化物半导体层远离所述基底的一侧。
6.根据权利要求4所述的半导体结构，其特征在于，所述连接区位于所述第一氧化物半导体层远离所述基底的一侧，所述第一漏极位于所述第一氧化物半导体层靠近所述基底的一侧。
7.根据权利要求1所述的半导体结构，其特征在于，所述第一晶体管为写入晶体管，且所述半导体结构还包括：
第二栅极，所述第二栅极位于所述第一漏极远离所述第一氧化物半导体层的一侧表面上，
且所述第二栅极与所述第一漏极电连接；
第二氧化物半导体层，至少位于所述第二栅极远离所述第一晶体管的一侧，且所述第二氧化物半导体层的延伸方向平行于所述基底的表面，所述第二氧化物半导体层中包括第二沟道区以及在沿所述第二氧化物半导体层的延伸方向上位于所述第二沟道区相对两侧的第二源漏掺杂区，所述第二沟道区与所述第二栅极正对；
第二源漏极，在沿所述第二氧化物半导体层的延伸方向上位于所述第二氧化物半导体层的两侧，且所述第二源漏极与所述第二源漏掺杂区相接触；
其中，所述第二栅极、所述第二氧化物半导体层以及所述第二源漏极构成第二晶体管，所述第二晶体管为读取晶体管。
8.根据权利要求7所述的半导体结构，其特征在于，所述第二氧化物半导体层三面环绕所述第二栅极，所述第二氧化物半导体层还覆盖所述第二栅极的至少部分侧面。
9.一种半导体结构的制造方法，其特征在于，包括：
提供基底；
形成第一栅极、第一氧化物半导体层以及第一源漏极，所述第一氧化物半导体层位于所述基底上方，且所述第一氧化物半导体层的延伸方向垂直于所述基底的表面，所述第一氧化物半导体层包括第一沟道区以及在沿所述第一氧化物半导体层的延伸方向上位于所述第一沟道区相对两侧的第一源漏掺杂区，在沿平行于所述基底表面的任一方向上，所述第一栅极至少位于所述第一氧化物半导体层的相对两侧，且位于所述第一氧化物半导体层相对两侧的所述第一栅极为栅极区，所述栅极区至少与所述第一沟道区正对，所述第一栅极还包括连接区，所述连接区连接所述栅极区，在沿所述第一氧化物半导体层的延伸方向上，所述第一源漏极包括位于所述第一氧化物半导体层相对两侧的第一源极以及第一漏极，且所述第一源漏极与所述第一源漏掺杂区相接触；
其中，所述第一栅极、所述第一氧化物半导体层以及所述第一源漏极构成第一晶体管。
10.根据权利要求9所述的制造方法，其特征在于，所述第一晶体管为写入晶体管；形成所述第一栅极、所述第一氧化物半导体层以及所述第一源漏极之后，或者形成所述第一栅极、所述第一氧化物半导体层以及所述第一源漏极之前，还包括：
形成第二栅极、第二氧化物半导体层以及第二源漏极，所述第二栅极位于所述第一漏极远离所述第一氧化物半导体层的一侧表面上，且所述第二栅极与所述第一漏极电连接，所述第二氧化物半导体层至少位于所述第二栅极远离所述第一晶体管的一侧，且所述第二氧化物半导体层的延伸方向平行于所述基底的表面，所述第二氧化物半导体层中包括第二沟道区以及在沿所述第二氧化物半导体层的延伸方向上位于所述第二沟道区相对两侧的第二源漏掺杂区，所述第二沟道区与所述第二栅极正对，所述第二源漏极在沿所述第二氧化物半导体层的延伸方向上位于所述第二氧化物半导体层的两侧，且所述第二源漏极与所述第二源漏掺杂区相接触；
其中，所述第二栅极、所述第二氧化物半导体层以及所述第二源漏极构成第二晶体管，所述第二晶体管为读取晶体管。
CN202310756407.6A 2023-06-21 2023-06-21 半导体结构及其制造方法 Pending CN116682857A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310756407.6A CN116682857A (zh) 2023-06-21 2023-06-21 半导体结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310756407.6A CN116682857A (zh) 2023-06-21 2023-06-21 半导体结构及其制造方法

Publications (1)

Publication Number Publication Date
CN116682857A true CN116682857A (zh) 2023-09-01

Family

ID=87787261

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310756407.6A Pending CN116682857A (zh) 2023-06-21 2023-06-21 半导体结构及其制造方法

Country Status (1)

Country Link
CN (1) CN116682857A (zh)

Similar Documents

Publication Publication Date Title
US7768051B2 (en) DRAM including a vertical surround gate transistor
US7432560B2 (en) Body-tied-to-source MOSFETs with asymmetrical source and drain regions and methods of fabricating the same
US20070001222A1 (en) Single transistor memory cell with reduced recombination rates
CN107924941B (zh) 隧穿场效应晶体管及其制备方法
US20050218446A1 (en) Field-effect transistor structure, associated semiconductor memory cell and associated fabrication method
US20230397400A1 (en) Semiconductor structure and manufacturing method thereof
CN114784006A (zh) 半导体结构及其制造方法
WO2023226179A1 (zh) 晶体管及其制备方法、以及存储器
US12027581B2 (en) Semiconductor device with air-void in spacer
CN111755512A (zh) 一种半导体器件及其制备方法
US8525248B2 (en) Memory cell comprising a floating body, a channel region, and a diode
CN213635990U (zh) 半导体结构
CN116682857A (zh) 半导体结构及其制造方法
US20220059539A1 (en) Semiconductor structure and method for preparaing same
WO2023000200A1 (zh) 一种场效应晶体管、其制作方法及集成电路
CN115332254A (zh) 一种半导体结构及其制作方法
CN113363321B (zh) 半导体结构及其形成方法
CN112420831B (zh) 半导体结构及其形成方法
KR20230036887A (ko) 반도체 소자, 반도체 소자를 포함하는 전자 시스템 및 반도체 소자 제조 방법
CN103594519A (zh) 一种隧穿场效应浮栅晶体管及其制造方法
US20230389294A1 (en) Transistor, manufacturing method thereof, and memory
CN116247011B (zh) 半导体结构及其制造方法
KR100597459B1 (ko) 반도체 소자의 게이트 전극형성방법
CN116314017B (zh) 半导体结构及其制造方法
US11978795B2 (en) Semiconductor device including recess gate structure and method of manufacturing the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination