CN102142461A - 栅控肖特基结隧穿场效应晶体管及其形成方法 - Google Patents
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Abstract
本发明提出一种栅控肖特基结隧穿场效应晶体管，包括：衬底；形成在所述衬底之上的第一半导体材料的沟道层，所述沟道层具有沟道区；形成在所述沟道层中且与所述沟道区相邻的金属源区，其中，所述金属源区与所述沟道区形成肖特基结；形成在所述沟道层第一区域之上的第二半导体材料层；形成在所述第二半导体材料层第二区域之中的漏区；和形成在所述沟道层第三区域之上及形成在所述第二半导体材料层的第四区域之上的台阶型栅堆叠，以及台阶型栅堆叠两侧的一层或多层侧墙。本发明提出的半导体结构具有更优的开关特性和高频特性。
Description
技术领域
本发明涉及半导体设计及制造技术领域，特别涉及一种栅控肖特基结隧穿场效应晶体管(Gate Controlled Schottky-Barrier Tunneling Field Effect Transistor)及其形成方法。
背景技术
随着传统的MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属-氧化物-半导体场效应晶体管)的特征尺寸不断按比例缩小，器件的短沟道效应越来越严重，器件的泄漏电流增加，使得器件的开态电流与关态电流的比值(即开关比值Ion/Ioff)不断下降，从而导致器件的性能发生恶化。为了节约成本起见，需要在不采用新材料和工艺步骤的条件下来克服这些困难，因此必须找到新的解决方案。
TFET(Tunneling Field Effect Transistor，隧穿场效应)晶体管是一种基于载流子的隧道穿透效应的量子力学器件，相对于传统的MOS晶体管而言，它具有较弱的短沟道效应和更小的泄漏电流。TFET晶体管的结构是基于金属-氧化物-半导体栅控的P-I-N二极管，如图1所示给出了一个典型的N型沟道TFET。具体地，N型沟道TFET包含一个P型掺杂的源区和一个N型掺杂的漏区，源区和漏区之间被一个沟道区所隔离开，栅堆叠包含一个位于沟道区上方的栅介质层和一个栅极导电层。
在TFET器件的关闭状态，即没有施加栅压时，源区和漏极区之间形成的结为反向偏置的二极管，而由反向偏置二极管建立的势垒大于通常互补型MOSFET所建立的势垒，因此，这就导致了即使沟道长度非常短的时候TFET器件的亚阈值泄漏电流和直接隧穿电流大大降低。当对TFET的栅极施加电压，在场效应的作用下器件的沟道区产生一个电子的通道，一旦沟道中的电子浓度发生简并，那么在源区和沟道区之间就会形成一个隧穿结，隧穿产生的隧穿电流通过这个隧穿结。从能带的角度来看，这种基于栅控P-I-N二极管结构的隧穿场效应晶体管是通过控制栅极电压来调节源区和沟道区之间所形成的P-N结的隧道长度。但是，随着TFET不断按比例缩小，为了获得更大的开态电流和更小的亚阈值区斜率，需要源区和沟道区之间所形成的P-N结界面处的杂质掺杂浓度梯度更加陡直或者采用异质结等方法，这就大大的增加了工艺步骤的难度和成本。并且进一步地，传统的基于栅控P-I-N结构的隧穿晶体管为了定义P-I-N结构需要采用非对称的离子注入，因此不能采用自对准结构，同时由于光刻对准精度的限制，这样就使得实现非常小的栅长很困难。这种负作用将会影响器件的集成度。此外，制作这种隧穿晶体管将需要比制作传统的MOS晶体管更多的步骤，因而将会增加制造的成本。
发明内容
本发明的目的旨在至少解决上述技术缺陷之一，特别提出了一种栅控肖特基结隧穿场效应晶体管及其形成方法。
为达到上述目的，本发明一方面提出了一种栅控肖特基结隧穿场效应晶体管，包括：衬底；形成在所述衬底之上的第一半导体材料的沟道层，所述沟道层具有沟道区；形成在所述沟道层中且与所述沟道区相邻的金属源区，其中，所述金属源区与所述沟道区形成肖特基结；形成在所述沟道层第一区域之上的第二半导体材料层；形成在所述第二半导体材料层第二区域之中的漏区；和形成在所述沟道层第三区域之上及形成在所述第二半导体材料层的第四区域之上的台阶型栅堆叠，以及台阶型栅堆叠两侧的一层或多层侧墙。
在本发明的一个实施例中，所述沟道层包括第一导电类型的第一半导体材料，所述漏区包括第一导电类型的第二半导体材料。
在本发明的一个实施例中，所述第一半导体材料和所述第二半导体材料相同或不相同。
在本发明的一个实施例中，所述第一半导体材料和所述第二半导体材料为Si、Ge、SiGe、SiC、III-V族半导体材料、碳纳米管或石墨烯的应变或非应变材料。
在本发明的一个实施例中，所述第一导电类型为N型或P型。
在本发明的一个实施例中，所述沟道层为应变沟道层。
本发明另一方面还提出了一种栅控肖特基结隧穿场效应晶体管的形成方法，包括以下步骤：提供衬底；在所述衬底之上形成第一导电类型的沟道层，其中，所述沟道层具有沟道区；在所述沟道层的第一区域之上形成第二半导体材料层；在所述沟道层的第三区域及在所述第二半导体材料层的第四区域之上形成台阶型栅堆叠，以及在所述台阶型栅堆叠两侧形成一层或多层侧墙；注入以在所述台阶型栅堆叠的两侧形成源区和漏区；刻蚀所述沟道层中的源区以在所述沟道层中形成源区凹槽；和在所述源区凹槽之中淀积金属以形成金属源区，其中，所述金属源区与所述沟道区形成肖特基结。
在本发明的一个实施例中，所述沟道层包括第一导电类型的第一半导体材料。
在本发明的一个实施例中，所述第一半导体材料和所述第二半导体材料相同或不相同。
在本发明的一个实施例中，所述第一半导体材料和所述第二半导体材料为Si、Ge、SiGe、SiC、III-V族半导体材料、碳纳米管或石墨烯的应变或非应变材料。
在本发明的一个实施例中，所述第一导电类型为N型或P型。
在本发明的一个实施例中，所述沟道层为应变沟道层。
本发明实施例还提出了一种双栅栅控隧穿肖特基结场效应晶体管、多栅栅控隧穿肖特基结场效应晶体管、鳍式栅控隧穿肖特基结场效应晶体管FIN-FET、包裹式纳米线或包裹式纳米管栅控隧穿肖特基结场效应晶体管，包括如上所述的栅控肖特基结隧穿场效应晶体管。
本发明另一方面还提出了一种互补型栅控肖特基结隧穿场效应晶体管结构，包括：N型栅控肖特基结隧穿场效应晶体管；和P型栅控肖特基结隧穿场效应晶体管，其中，所述N型栅控肖特基结隧穿场效应晶体管和P型栅控肖特基结隧穿场效应晶体管包括如上所述的栅控肖特基结隧穿场效应晶体管。
本发明再一方面还提出了一种集成电路芯片，该芯片上至少有一个半导体器件为上所述的栅控肖特基结隧穿场效应晶体管，或者为如上述的互补型栅控肖特基结隧穿场效应晶体管结构。
本发明具有以下特点：
1、本发明提出的半导体结构的基本工作原理是由栅极电压的改变来实现肖特基结与隧道结之间的高速切换，因此具有更优的开关特性和高频特性。
2、本发明实施例采用台阶型结构的栅堆叠，可以实现很小的栅长，显著地提高了晶体管的密度。
3、本发明实施例采用了具有不同应变度的应变沟道层，换言之，即通过调节沟道层半导体材料的导带和价带的值，从而调节金属源区与沟道区半导体形成的势垒高度。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为典型的N型沟道TFET；
图2为本发明实施例的N型沟道栅控肖特基结隧穿场效应晶体管结构图；
图3为本发明实施例的N型沟道栅控肖特基结隧穿场效应晶体管的能带图；
图4为本发明实施例的P型沟道栅控肖特基结隧穿场效应晶体管结构图；
图5为本发明实施例的P型沟道栅控肖特基结隧穿场效应晶体管的能带图；
图6为根据本发明实施例的N型沟道栅控肖特基结隧穿场效应晶体管与现有技术中典型的N型沟道TFET仿真示意图；
图7-14为本发明实施例的N型栅控肖特基结隧穿场效应晶体管的形成方法流程图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
本发明一方面提出了一种栅控肖特基结隧穿场效应晶体管，包括：衬底；形成在所述衬底之上的第一半导体材料的沟道层，所述沟道层具有沟道区；形成在所述沟道层中且与所述沟道区相邻的金属源区，其中，所述金属源区与所述沟道区形成肖特基结；形成在所述沟道层第一区域之上的第二半导体材料层；形成在所述第二半导体材料层第二区域之中的漏区；和形成在所述沟道层第三区域之上及形成在所述第二半导体材料层的第四区域之上的台阶型栅堆叠，以及台阶型栅堆叠两侧的一层或多层侧墙。需要说明的是，本发明实施例可用作双栅栅控肖特基结隧穿场效应晶体管、多栅栅控肖特基结隧穿场效应晶体管、鳍式栅控肖特基结隧穿场效应晶体管FIN-FET、包裹式纳米线或包裹式纳米管栅控肖特基结隧穿场效应晶体管。在本发明的优选实施例中，所述沟道层为应变沟道层。
本发明实施例还提出了一种互补型栅控肖特基结隧穿场效应晶体管结构，包括：N型栅控肖特基结隧穿场效应晶体管；和P型栅控肖特基结隧穿场效应晶体管，其中，所述N型栅控肖特基结隧穿场效应晶体管和P型栅控肖特基结隧穿场效应晶体管包括如上所述的栅控肖特基结隧穿场效应晶体管。
本发明再一方面还提出了一种集成电路芯片，该芯片上至少有一个半导体器件为上所述的栅控肖特基结隧穿场效应晶体管，或者为如上述的互补型栅控肖特基结隧穿场效应晶体管结构。
为了能对本发明有清楚的理解，以下将对N型和P型沟道栅控肖特基结隧穿场效应晶体管以及其能带图分别进行详细的介绍。
如图2所示，为本发明实施例的N型沟道栅控肖特基结隧穿场效应晶体管结构图。该实施例的N型沟道栅控肖特基结隧穿场效应晶体管包括衬底1100，形成在衬底1100之上的缓冲层1200，形成在缓冲层1200之上的沟道层1300，其中，沟道层1300具有沟道区，金属源区1400，形成在沟道层1300之上的第二半导体材料层1500，形成在第二半导体材料层1500之中的漏区1600，和台阶型栅堆叠1700，以及台阶型栅堆叠1700两侧的一层或多层侧墙1800。金属源区1400形成在沟道层1300中且与沟道区相邻，从而使得金属源区1400与沟道区形成肖特基结。第二半导体材料层1500形成在沟道层1300第一区域之上，漏区1600形成在第二半导体材料层1500的第二区域之中。台阶型栅堆叠1700形成在沟道层1300的第三区域和第二半导体材料层1500的第四区域之上。在台阶型栅堆叠1700的两侧还形成有一层或多层侧墙1800。
在本发明的一个实施例中，沟道层1300为低Ge组分应变Si1-xGex层，其中，x可为0-0.4。例如，可在Si衬底上，先生长一层无应变的Si缓冲层，然后再生长一层具有压缩应变的Si0.7Ge0.3层，接着再生长一层无应变的Si盖帽层，其中，应变Si0.7Ge0.3层将作为沟道层。
在本发明的另一个实施例中，沟道层1300为高Ge组分应变Si1-xGex层，其中，x可为0.4-1。例如，在Si衬底上，先生长一层无应变的Si缓冲层，然后利用Ge组分渐变梯度技术形成弛豫Si1-yGey层，其中y从0逐渐增加到0.3，组分梯度为10％/μm；接着，生长一层具有压缩应变的Si0.4Ge0.6层，然后再生长一层Si盖帽层，其中，应变Si0.4Ge0.6层将作为沟道层。
上述沟道层1300既可以是应变的，也可以是非应变的。在本发明的优选实施例中，沟道层1300为应变的。本发明实施例采用了具有不同应变度的应变沟道层，即通过调节沟道层半导体材料的导带和价带的值，从而本发明实施例可以调节金属源区与沟道区半导体形成的势垒高度。
在此需要说明的是，本发明可采用任何衬底，多晶硅衬底、多晶锗硅衬底、多晶锗衬底、体硅衬底、SOI(绝缘层上硅衬底)、GOI(绝缘层上锗衬底)、绝缘层上多晶硅衬底、绝缘层上多晶锗衬底等均可采用，即也可不需要上述的缓冲层1200，直接基于衬底1100形成栅控肖特基结隧穿场效应晶体管。
其中，再次参考图2，沟道层1300包括N型的第一半导体材料，例如Si、Ge、SiGe、SiC、III-V族半导体材料、碳纳米管(carbon nanotube)或石墨烯(graphene)等。漏区1600包括N型的第二半导体材料。其中，第二半导体材料可与第一半导体材料相同，也可与第一半导体材料不同，即和第一半导体材料形成异质结，也可为Si、Ge、SiGe、SiC、III-V族半导体材料或碳纳米管(carbon nanotube)、石墨烯(graphene)等。在本发明的一个实施例中，金属可包括Al、Ni、Ti、Mo、Sn、W、Co、Pt、Pd、Ta、Er、Yb或其他常规或稀土金属等。
在本发明的一个实施例中，沟道层1300的掺杂浓度小于漏区1600的掺杂浓度。沟道层1300可为N型轻掺杂的SiGe或者没有掺杂的本征SiGe，漏区1600可为N型重掺杂的Si，源区为金属Al，漏区的接触金属也可选为Al，但是金属源区与沟道区形成肖特基结，而漏区的接触金属Al与漏区重掺杂的Si形成欧姆接触。
如图3所示，为本发明实施例的N型沟道栅控肖特基结隧穿场效应晶体管的能带图。其中，图中EFm与EFs分别为源区金属和沟道区及漏区N型半导体的费米能级，实线所示的EC，EV为未施加栅压时沟道区和漏区半导体的导带底和价带顶，虚线所示的EC，EV为施加了栅压时沟道区和漏区半导体的导带底和价带顶。如图3所示，源区金属与沟道区N型半导体之间形成肖特基结，即肖特基势垒。根据量子力学的理论，载流子的隧道穿透几率决定于势垒高度和隧道长度。在肖特基势垒中，不同能量的电子面临的势垒高度和隧道长度不同，因而隧道穿透几率也不一样。对于N型沟道器件，当器件处于关态时，即未施加栅压时，电子的隧穿势垒高度很高，隧穿长度也很大，源区金属中的电子隧穿到沟道区的导带几率很低，如图3中实线所示的EC，因而器件的关态电流很低。当施加正的栅压时，能带被往下拉，随着栅压的逐渐增大，隧穿长度迅速减小，源区金属中的电子隧穿到沟道区的导带几率增大，如图3中的虚线所示的EC，因而隧穿电流随着栅压的增加而迅速上升。因此，相对于传统的场效应晶体管，栅控肖特基结隧穿场效应晶体管的开关比值Ion/Ioff将会大大提高，可以达到108或甚至更高；同时亚阈值斜率也显著降低，可以达到20mV/decade或者更低。
如图4所示，为本发明实施例的P型沟道栅控肖特基结隧穿场效应晶体管结构图。该实施例的P型沟道栅控肖特基结隧穿场效应晶体管包括衬底2100，形成在衬底2100之上的缓冲层2200，形成在缓冲层2200之上的沟道层2300，其中，沟道层2300具有沟道区，金属源区2400，形成在沟道层2300之上的第二半导体材料层2500，形成在第二半导体材料层2500之中的漏区2600，和台阶型栅堆叠2700，以及台阶型栅堆叠2700两侧的一层或多层侧墙2800。金属源区2400形成在沟道层2300中且与沟道区相邻，从而使得金属源区2400与沟道区形成肖特基结。第二半导体材料层2500形成在沟道层2300第一区域之上，漏区2600形成在第二半导体材料层2500的第二区域之中。台阶型栅堆叠2700形成在沟道层2300的第三区域和第二半导体材料层2500的第四区域之上。在台阶型栅堆叠2700的两侧还形成有一层或多层侧墙2800。
在本发明的一个实施例中，沟道层1300为低Ge组分应变Si1-xGex层，其中，x可为0-0.4。例如，可在Si衬底上，先生长一层无应变的Si缓冲层，然后生长一层具有压缩应变的Si0.7Ge0.3层，然后再生长一层无应变的Si盖帽层，其中，应变Si0.7Ge0.3层将作为沟道层。
在本发明的另一个实施例中，沟道层1300为高Ge组分应变Si1-xGex层，其中，x可为0.4-1。例如，在Si衬底上，先生长一层无应变的Si缓冲层，然后利用Ge组分渐变梯度技术形成弛豫Si1-yGey层，其中y从0逐渐增加到0.3，组分梯度为10％/μm；接着，生长一层具有压缩应变的Si0.4Ge0.6层，然后再生长一层Si盖帽层，其中，应变Si0.4Ge0.6层将作为沟道层。
在此需要说明的是，本发明可采用任何衬底，多晶硅衬底、多晶锗硅衬底、多晶锗衬底、体硅衬底、SOI(绝缘层上硅衬底)、GOI(绝缘层上锗衬底)、绝缘层上多晶硅衬底、绝缘层上多晶锗衬底等均可采用，即也可不需要上述的缓冲层2200，直接基于衬底2100形成栅控肖特基结隧穿场效应晶体管。
如图5所示，为本发明实施例的P型沟道栅控肖特基结隧穿场效应晶体管的能带图。对于P型沟道器件，当器件处于关态时，即未施加栅压时，电子的隧穿势垒高度很高，隧穿长度也很大，沟道区中的价带电子隧穿到源区金属的几率很低，如图5中实线所示的EV，因而器件的关态电流很低。当施加负的栅压时，能带被往上拉，随着栅压的逐渐降低，隧穿长度迅速减小，沟道区中的价带电子隧穿到金属源区的几率增大，如图5中的虚线所示的EV，因而隧穿电流随着栅压的减小而迅速上升。
由以上阐述可以看出，本发明所提出的栅控肖特基结隧穿场效应晶体管的基本工作原理是由栅极电压的改变来实现肖特基结与隧道结之间的高速切换，具体地，即可以通过控制栅极电压来调节源区和沟道区之间所形成的肖特基结的隧道长度。相对于P-N结而言，肖特基结的电流主要是多子电流。因为对金属与N型和P型半导体形成的栅控肖特基结而言，前者主要涉及的是金属电子与半导体导带电子间的隧穿；后者主要涉及的是金属电子与半导体价带电子间的隧穿。通过隧穿进入对方后都成为多子漂移电流而迅速地被收集走，并不会发生P-N结中少子注入电流那样的电荷贮存现象，因此具有更优的开关特性和高频特性。
如图6所示，为根据本发明实施例的N型沟道栅控肖特基结隧穿场效应晶体管与现有技术中典型的N型沟道TFET仿真示意图，其中实线代表的是栅控肖特基结隧穿场效应晶体管的仿真结果，虚线代表的是现有技术中典型的TFET的仿真结果，其中，横坐标为栅极与源极之间的电压，纵坐标为漏极的电流。在仿真时，两种晶体管的栅长的物理尺寸都是22nm，等效的氧化层厚度为1nm，并且考虑了载流子产生、隧穿等的空间分布，引入了非局域的隧穿模型。从图中可以看出，本发明的N型沟道栅控肖特基结隧穿场效应晶体管具有更优的开关特性和高频特性。
如图7-14所示，为本发明实施例的N型栅控肖特基结隧穿场效应晶体管的形成方法流程图，需要说明的是该方法不仅可适于N型栅控肖特基结隧穿场效应晶体管，也可适于P型栅控肖特基结隧穿场效应晶体管，该方法包括以下步骤：
步骤S101，提供衬底1100，并在衬底1100之上形成过渡层1200。本发明可采用任何衬底，多晶硅衬底、多晶锗硅衬底、多晶锗衬底、体硅衬底、SOI(绝缘层上硅衬底)、GOI(绝缘层上锗衬底)、绝缘层上多晶硅衬底、绝缘层上多晶锗衬底等均可采用。
步骤S102，在过渡层1200之上形成第一导电类型的沟道层1300，如图7所示。该第一导电类型为N型，当然在本发明的其他实施例中，第一导电类型也可为P型。其中，沟道层1300具有沟道区。该沟道层1300为第一半导体材料，如应变Si1-xGex。
步骤S103，在沟道层1300的第一区域之上形成第二半导体材料层1500，然后淀积硬掩模层，例如SiO2或者SiN等，接着通过光刻结合刻蚀技术暴露出沟道层1300的第三区域和源区，如图8所示。
步骤S104，在沟道层1300的第三区域及在第二半导体材料层1500的第四区域之上形成台阶型栅堆叠1700，以及在台阶型栅堆叠1700两侧形成一层或多层侧墙1800。如图9和10所示，首先在沟道层1300的第三区域、源区及第二半导体材料层1500之上形成栅介质层1710和栅极层1720，刻蚀以在沟道层1300的第三区域及在第二半导体材料层1500的第四区域之上形成台阶型栅堆叠1700。
步骤S105，进行自对准离子注入或者倾角注入以在台阶型栅堆叠1700的两侧形成源区2000和漏区1600，如图11所示。
步骤S106，刻蚀沟道层1300中的源区2000以在沟道层中形成源区凹槽3000。具体地，如图12-14所示，首先在源区2000、漏区1600、台阶型栅堆叠1700和侧墙1800之上淀积介质掩膜层4000，选择性地刻蚀介质掩膜层4000以暴露所述源区1600，刻蚀所述源区1600以形成源区凹槽3000。
步骤S107，在源区凹槽3000之中淀积金属以形成金属源区1400，其中，金属源区1400与沟道区形成肖特基结，如图15所示。
随后，可以利用公知的工艺技术来形成层间电介质，并完成平坦化工艺和金属互连，从而将制备于衬底之上的栅控肖特基结隧穿场效应晶体管连接在一起以实现功能。
本发明具有以下特点：
1、本发明提出的半导体结构的基本工作原理是由栅极电压的改变来实现肖特基结与隧道结之间的高速切换，因此具有更优的开关特性和高频特性。
2、本发明实施例采用台阶型结构的栅堆叠，可以实现很小的栅长，显著地提高了晶体管的密度。
3、本发明实施例采用了具有不同应变度的应变沟道层，换言之，即通过调节沟道层半导体材料的导带和价带的值，从而调节金属源区与沟道区半导体形成的势垒高度。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。
Claims (15)
1.一种栅控肖特基结隧穿场效应晶体管，其特征在于，包括：
衬底；
形成在所述衬底之上的第一半导体材料的沟道层，所述沟道层具有沟道区；
形成在所述沟道层中且与所述沟道区相邻的金属源区，其中，所述金属源区与所述沟道区形成肖特基结；
形成在所述沟道层第一区域之上的第二半导体材料层；
形成在所述第二半导体材料层第二区域之中的漏区；和
形成在所述沟道层第三区域之上及形成在所述第二半导体材料层的第四区域之上的台阶型栅堆叠，以及台阶型栅堆叠两侧的一层或多层侧墙。
2.如权利要求1所述的栅控肖特基结隧穿场效应晶体管，其特征在于，所述沟道层包括第一导电类型的第一半导体材料，所述漏区包括第一导电类型的第二半导体材料。
3.如权利要求2所述的栅控肖特基结隧穿场效应晶体管，其特征在于，所述第一半导体材料和所述第二半导体材料相同或不相同。
4.如权利要求3所述的栅控肖特基结隧穿场效应晶体管，其特征在于，所述第一半导体材料和所述第二半导体材料为Si、Ge、SiGe、SiC、III-V族半导体材料、碳纳米管或石墨烯的应变或非应变材料。
5.如权利要求2所述的栅控肖特基结隧穿场效应晶体管，其特征在于，所述第一导电类型为N型或P型。
6.如权利要求1所述的栅控肖特基结隧穿场效应晶体管，其特征在于，所述沟道层为应变沟道层。
7.一种栅控肖特基结隧穿场效应晶体管的形成方法，其特征在于，包括以下步骤：
提供衬底；
在所述衬底之上形成第一导电类型的沟道层，其中，所述沟道层具有沟道区；
在所述沟道层的第一区域之上形成第二半导体材料层；
在所述沟道层的第三区域及在所述第二半导体材料层的第四区域之上形成台阶型栅堆叠，以及在所述台阶型栅堆叠两侧形成一层或多层侧墙；
注入以在所述台阶型栅堆叠的两侧形成源区和漏区；
刻蚀所述沟道层中的源区以在所述沟道层中形成源区凹槽；和
在所述源区凹槽之中淀积金属以形成金属源区，其中，所述金属源区与所述沟道区形成肖特基结。
8.如权利要求7所述的栅控肖特基结隧穿场效应晶体管的形成方法，其特征在于，所述沟道层包括第一导电类型的第一半导体材料。
9.如权利要求7所述的栅控肖特基结隧穿场效应晶体管的形成方法，其特征在于，所述第一半导体材料和所述第二半导体材料相同或不相同。
10.如权利要求7所述的栅控肖特基结隧穿场效应晶体管的形成方法，其特征在于，所述第一半导体材料和所述第二半导体材料为Si、Ge、SiGe、SiC、III-V族半导体材料、碳纳米管或石墨烯的应变或非应变材料。
11.如权利要求8所述的栅控肖特基结隧穿场效应晶体管的形成方法，其特征在于，所述第一导电类型为N型或P型。
12.如权利要求7所述的栅控肖特基结隧穿场效应晶体管的形成方法，其特征在于，所述沟道层为应变沟道层。
13.一种双栅栅控隧穿肖特基结场效应晶体管、多栅栅控隧穿肖特基结场效应晶体管、鳍式栅控隧穿肖特基结场效应晶体管FIN-FET、包裹式纳米线或包裹式纳米管栅控隧穿肖特基结场效应晶体管，其特征在于，包括如权利要求1-6任一项所述的栅控肖特基结隧穿场效应晶体管。
14.一种互补型栅控肖特基结隧穿场效应晶体管结构，其特征在于，包括：
N型栅控肖特基结隧穿场效应晶体管；和
P型栅控肖特基结隧穿场效应晶体管，其中，所述N型栅控肖特基结隧穿场效应晶体管和P型栅控肖特基结隧穿场效应晶体管包括如权利要求1-6任一项所述的栅控肖特基结隧穿场效应晶体管。
15.一种集成电路芯片，其特征在于，该芯片上至少有一个半导体器件为权利要求1所述的栅控肖特基结隧穿场效应晶体管，或者为如权利要求14所述的互补型栅控肖特基结隧穿场效应晶体管结构。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |