CN1964073A - 一种mos晶体管及其制作方法 - Google Patents
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Abstract
本发明提供了一种新结构的MOS晶体管，其特征在于所述MOS晶体管具有不对称的源漏结构，源端采用金属或金属和半导体形成的化合物与沟道形成肖特基接触，漏端采用抬高的高掺杂漏。本发明的MOS晶体管的源漏寄生电阻比传统的MOSFET器件小得多，而关态漏电流也减小了许多，使器件的开关态电流比有了很大的提高。本发明提出的肖特基势垒接触源端和抬高的掺杂漏端的MOS晶体管(SSRD MOSFET)的工艺制备方法和传统的肖特基势垒源漏MOS晶体管制作工艺相兼容，同时由于离子注入工艺步骤在栅结构形成之前，因此有着较低的热预算，使得高K栅介质和金属栅材料的应用有着较大的空间。
Description
技术领域：
本发明属于半导体集成电路及其制造技术领域，尤其涉及一种新结构的MOS晶体管及其制作方法。
背景技术：
在当代的信息社会中，在芯片集成密度最大化和电路性能最优化的双重驱动下，集成电路的核心MOSFET器件不断的按比例缩小。随着MOSFET器件尺寸的不断缩小，当器件的特征尺寸进入纳米尺度以后，在材料，结构和工艺等诸多领域以MOSFET为核心的集成电路遇到了越来越多的挑战。为了应付这些挑战，许多新的器件结构和工艺制作方法被提出来应用于纳米尺度的MOSFET设计和制造。
肖特基势垒源漏MOSFET就是其中的一种，该结构器件是在1968年由Lepselter和Sze提出来的。肖特基势垒源漏MOSFET晶体管是将器件的源漏利用金属(或硅化物)来取代传统的源漏掺杂，金属(或硅化物)与硅沟道之间形成肖特基势垒，器件的导通是由源端的载流子直接隧穿势垒来实现的。当MOSFET器件的特征尺寸到了纳米尺度，传统的源漏掺杂MOSFET，其短沟效应和源漏势垒降低效应日益严重，器件的性能变差。为了提高器件的性能，改善器件的短沟效应，源漏超浅结和突变结成为了必需，但是由于制造工艺的限制，传统的源漏掺杂MOSFET难以形成超浅结和突变结。同时掺杂源漏MOSFET的源漏寄生电阻也难以按比例缩小。肖特基势垒源漏MOSFET相比于传统的源漏掺杂MOSFET，由于源漏采用了高电导的金属或金属硅化物，肖特基源漏的寄生电阻相对掺杂源漏要小得多；而金属或金属硅化物与硅形成的肖特基界面只有几个原子层大小，使得超浅的源漏结很容易形成。对于纳米尺度的MOSFET器件，高K栅介质和金属栅的应用已经变得越来越迫切了，但传统的源漏掺杂MOSFET难以满足其低的热预算。而肖特基势垒源漏MOSFET不需要源漏掺杂以及后面的高温退火过程，因此工艺相对简单，有较小的热预算，这样满足高K和金属栅材料所需的低温工艺过程，为高K和金属栅材料的使用提供了可能的解决途径。
然而，由于肖特基结的关态漏电相对于PN结要大得多，因此肖特基势垒源漏MOSFET存在着关态漏电流大的问题；同时肖特基势垒的存在也使得器件的开态电流相对较小。总的来说，肖特基势垒源漏MOSFET的开关态电流比不高。为了提高器件的开态电流，减小器件的关态电流，从而提高肖特基势垒MOSFET的开关态电流比，许多新的器件结构被提出来用于解决这个问题。有研究者提出了一种源漏抬高也就是栅凹陷的肖特基势垒源漏MOSFET，该结构器件有着较大的开关态电流比，然而其源端抬高的同时也减小了器件的开态电流，同时器件的工艺实现在纳米尺度下也存在着困难。也有研究者提出源端采用金属或金属硅化物形成肖特基势垒，漏端采用掺杂注入形成PN结，该器件结构具有良好的器件特性，但是工艺上无法实现自对准，同时掺杂注入是在栅结构形成之后，这意味着有着较高的热预算，因而难以应用于纳米尺度的MOSFET制造。
发明内容：
本发明的目的是提供一种开关态电流比大，且可应用于纳米尺度器件的MOS晶体管，以及该晶体管的制作方法。
本发明的技术方案如下：
一种MOS晶体管，包括一栅电极，一栅介质层，一栅电极侧墙介质层，一半导体衬底，一源区和一漏区；所述源区由金属或金属与半导体形成的化合物材料构成，所述漏区由半导体高掺杂形成，分别位于半导体衬底之上、栅电极的两侧，且漏区具有抬高结构；所述栅介质层位于栅电极之下、半导体衬底之上，两侧分别与源区和漏区相连；所述栅电极侧墙介质层位于栅电极靠近源区一侧、栅介质层之上。
上述的MOS晶体管源端采用金属或金属硅化物等与沟道形成肖特基接触，漏端采用抬高的高掺杂漏。半导体衬底上生长的栅介质层的厚度为1-20nm；栅电极的厚度为80-150nm；栅电极侧墙介质层在栅电极侧面、与栅介质层相连的部分的宽度为5-20nm。
上述肖特基势垒接触源端和抬高的掺杂漏端的MOS晶体管(Schottky barrier Sourceand Raised Drain MOSFET，SSRD MOSFET)的制作方法，包括以下步骤：
(1)在半导体衬底上离子注入形成高掺杂区；
(2)淀积一层介质保护层；
(3)光刻刻蚀直到未掺杂层，形成一台阶结构；
(4)生长栅介质层；
(5)淀积栅电极层，刻蚀形成栅图形；
(6)淀积牺牲侧墙介质层，刻蚀形成栅侧墙图形；
(7)淀积一层金属，并低温退火，接着去除未反应的金属；
(8)去除介质保护层；
(9)最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得所述的MOS晶体管。
上述的制作方法中，所述步骤(1)中的半导体衬底材料选自Si、Ge、SiGe、GaAs或其它II-VI，III-V和IV-IV族的二元或三元化合物半导体。
上述的制作方法，所述步骤(2)中的介质保护层材料选自二氧化硅、氮化硅、氮化铝、TEOS(硅酸乙酯)以及其它绝缘体材料。
上述的制作方法，所述步骤(4)中的栅介质材料选自二氧化硅、二氧化铪、氮化铪等。
上述的制作方法，所述步骤(4)生长栅介质层的方法选自下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积、物理气相淀积。
上述的制作方法，所述步骤(6)中牺牲侧墙介质层材料选自氮化硅、TEOS或者其它与硅和氧化硅均有高腐蚀选择比的薄膜材料。
上述的制作方法，所述步骤(7)中的金属材料选自Pt、Er、Co、Ni以及其它可与衬底半导体材料通过退火形成化合物的金属。
上述的制作方法，所述的离子注入的注入能量为30eV-200KeV，半导体衬底上生长的栅介质层的厚度为1-20nm；栅电极层的厚度为80-150mn；栅电极侧墙介质层在栅电极侧面、与栅介质层相连的部分的宽度为5-20nm。
本发明的优点和积极效果：本发明的肖特基势垒接触源端和抬高的掺杂漏端的MOS晶体管(SSRD MOSFET)，其源漏采用不对称结构，该不对称的源漏结构源端采用肖特基势垒接触，漏端采用抬高的高掺杂漏。由于采用了该不对称结构，源端的金属或是金属与半导体形成的化合物的电阻率比传统的掺杂半导体要小得多，同时漏端由于采用了抬高的结构，使得器件的源漏寄生电阻要比传统的MOSFET器件小得多；由于器件的漏端采用了高掺杂的漏，解决了肖特基源漏MOSFET器件存在的漏端空穴注入造成的关态漏电的问题，使得器件的关态漏电流减小了许多，这样在器件的开态电流没有影响的情况下，器件的开关态电流比有了很大的提高。
本发明提出肖特基势垒接触源端和抬高的掺杂漏端的MOS晶体管(SSRD MOSFET)的工艺制备方法和传统的肖特基势垒源漏MOSFET晶体管制作工艺相兼容，同时由于离子注入工艺步骤在栅结构形成之前，因此有着较低的热预算，使得高K栅介质和金属栅材料的应用有着较大的空间。
附图说明：
图1是在半导体衬底上离子注入并淀积介质保护层的工艺步骤示意图；
图2是光刻刻蚀介质保护层和掺杂半导体层的工艺步骤示意图；
图3是生长栅介质层和淀积栅电极的工艺步骤示意图；
图4是栅电极形成和栅电极牺牲侧墙形成的工艺步骤示意图；
图5是淀积金属退火形成肖特基源的工艺步骤示意图；
图6是去除介质保护层的工艺步骤示意图；
图中：
1—硅衬底 2—掺杂硅层
3—TEOS介质保护层 4—栅介质层
5—栅电极层 6—牺牲侧墙介质层
7—肖特基源
具体实施方式：
下面的具体实施例有助于理解本发明的特征和优点，但本发明的实施决不仅局限于所述的实施例。
本发明制作方法的一具体实施例包括图1至图6所示的工艺步骤：
1.如图1所示，所用体硅硅片硅衬底(1)的晶向为(100)，体区初始为轻掺杂，在衬底上采用常规CMOS浅槽隔离技术制作有源区隔离层；然后进行离子注入，离子注入的能量为30KeV，注入杂质为As；接着淀积一层TEOS介质保护层(2)，厚度为50-100nm。
2.如图2所示，进行一次光刻，刻蚀TEOS介质保护层(3)，接着刻蚀掺杂硅层(2)直到未掺杂硅衬底。
3.如图3所示，生长栅介质层(4)，栅介质层(4)为二氧化硅，其厚度为1-5nm。栅介质的形成方法还可以为下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积(CVD)、物理气相淀积(PVD)；淀积栅电极层(5)掺杂多晶硅层，多晶硅层的厚度为80-150nm。所淀积的栅电极材料还可以为多晶锗硅合金。
4.如图4所示，采用常规CMOS工艺光刻和刻蚀所淀积的多晶硅层。用LPCVD淀积10-30nm的牺牲侧墙介质层(6)氮化硅，接着用回刻(etch-back)技术在栅电极一侧形成氮化硅侧墙，其与栅介质层相连的部分宽度为5-20nm。
5.如图5所示，用MOCVD方法淀积一层金属Pt，经低温热退火，与硅形成金属硅化物作器件的肖特基源(7)。
6.如图6所示，去除TEOS介质保护层(3)。
最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得所述的肖特基势垒接触源端和抬高的掺杂漏端的MOS晶体管(SSRD MOSFET)。
Claims (10)
1.一种MOS晶体管，包括一栅电极，一栅介质层，一栅电极侧墙介质层，一半导体衬底，一源区和一漏区；所述源区由金属或金属与半导体形成的化合物材料构成，所述漏区由半导体高掺杂形成，分别位于半导体衬底之上、栅电极的两侧，且漏区具有抬高结构；所述栅介质层位于栅电极之下、半导体衬底之上，两侧分别与源区和漏区相连；所述栅电极侧墙介质层位于栅电极靠近源区一侧、栅介质层之上。
2.如权利要求1所述的MOS晶体管，其特征在于所述栅介质层的厚度为1-20nm，栅电极的厚度为80-150nm，栅电极侧墙介质层在栅电极侧面、与栅介质层相连的部分的宽度为5-20nm。
3.一种MOS晶体管的制作方法，包括以下步骤：
(1)在半导体衬底上离子注入形成高掺杂区；
(2)淀积一层介质保护层；
(3)光刻刻蚀直到未掺杂层，形成一台阶结构；
(4)生长栅介质层；
(5)淀积栅电极层，刻蚀形成栅图形；
(6)淀积牺牲侧墙介质层，刻蚀形成栅侧墙图形；
(7)淀积一层金属，并低温退火，接着去除未反应的金属；
(8)去除介质保护层；
(9)最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得所述的MOS晶体管。
4.如权利要求3所述的制作方法，其特征在于，所述步骤(1)中的半导体衬底材料选自：Si、Ge、SiGe、GaAs或其它II-VI，III-V和IV-IV族的二元或三元化合物半导体。
5.如权利要求3所述的制作方法，其特征在于，所述步骤(2)中的介质保护层的绝缘体材料选自：二氧化硅、氮化硅、氮化铝、硅酸乙酯。
6.如权利要求3所述的制作方法，其特征在于，所述步骤(4)中的栅介质材料选自：二氧化硅、二氧化铪、氮化铪。
7.如权利要求3所述的制作方法，其特征在于，所述步骤(4)生长栅介质层的方法选自下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积、物理气相淀积。
8.如权利要求3所述的制作方法，其特征在于，所述步骤(6)中牺牲侧墙介质层材料选自：氮化硅、硅酸乙酯或者其它与硅和氧化硅均有高腐蚀选择比的薄膜材料。
9.如权利要求3所述的制作方法，其特征在于，所述步骤(7)中的金属材料选自：Pt、Er、Co、Ni以及其它可与衬底半导体材料通过退火形成化合物的金属。
10.如权利要求3～9任一权利要求所述的制作方法，其特征在于：所述的离子注入的注入能量为30eV-200KeV；半导体衬底上生长的栅介质层的厚度为1-20nm，栅电极层的厚度为80-150nm，栅电极侧墙介质层在栅电极侧面、与栅介质层相连的部分的宽度为5-20nm。
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