WO2018152836A1 - 一种隧穿场效应晶体管及其制作方法 - Google Patents

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WO2018152836A1
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sidewall
substrate
gate structure
forming
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赵静
蔡皓程
张臣雄
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华为技术有限公司
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present application relates to the field of semiconductor device fabrication, and in particular, to a method for fabricating a tunneling field effect transistor and a tunneling field effect transistor fabricated by the fabrication method.
  • MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • Semiconductor field effect transistor devices are limited by the carrier Boltzmann distribution at room temperature, and their subthreshold swing (SS) cannot be less than 60mV/decade, and the power consumption is high.
  • Tunneling Field Effect Transistor is a potential replacement for MOSFETs. Its working principle is band-to-band tunneling. From the working principle, since the turn-on current of the TFET has no exponential dependence on the temperature, the subthreshold current is not limited by the carrier heat distribution, and a relatively small SS can be realized, that is, the SS value of the TFET can be made smaller than 60mV/decade, so that the tunneling field effect transistor can have a lower supply voltage and a smaller off current, and the power consumption is lower.
  • tunneling field effect transistor is still in the research stage. Therefore, the tunneling field effect transistor and its fabrication method have become technical problems to be solved by those skilled in the art.
  • Embodiments of the present application provide a method for fabricating a tunneling field effect transistor and fabricating a tunneling field effect transistor by the fabrication method.
  • the dummy gate structure including a stacked first gate dielectric layer, a first gate electrode layer, and a gate mask layer;
  • the substrate is a silicon substrate, a germanium substrate, or a silicon substrate on an insulating substrate or a germanium substrate or a III-V compound substrate on an insulating substrate.
  • the first gate dielectric layer is a silicon dioxide layer having a thickness greater than or equal to 1 nm and less than or equal to 5 nm; and the first gate electrode layer is a polysilicon layer having a thickness greater than or equal to 150 nm and less than or Equal to 300 nm; the gate mask layer is a silicon dioxide layer having a thickness greater than or equal to 100 nm and less than or equal to 200 nm.
  • a doping concentration of the first doped region is greater than a doping concentration of the second doped region to increase an on current of the tunneling field effect transistor.
  • the doping concentration of the first doped region ranges from 1e 18 to 1e 21 cm -3 , including the endpoint value; and the doping concentration range of the second doped region is also 1e 18 ⁇ 1e 21 cm -3 , including endpoint values.
  • a first sidewall is formed on a sidewall of the dummy gate structure, and the sidewall of the first sidewall covering at least the first gate electrode layer includes:
  • first sidewall spacer Forming a first sidewall spacer on a side of the gate mask layer facing away from the substrate, the first sidewall spacer completely covering a side surface of the dummy gate structure facing away from the substrate, and the dummy gate structure side a wall and the first surface of the substrate;
  • the first sidewall spacer covering at least a sidewall of the first gate electrode layer includes: the first sidewall spacer covers a sidewall of the gate mask layer, and the first gate electrode a sidewall of the layer and a sidewall of the first gate dielectric layer; or, the first sidewall spacer covers only a sidewall of the gate mask layer and the first gate electrode layer in the dummy gate structure.
  • the material of the first sidewall spacer is silicon nitride, and the forming process is LPCVD (Low Pressure Chemical Vapor Deposition), and the thickness is greater than or equal to 30 nm and less than or equal to 50 nm.
  • LPCVD Low Pressure Chemical Vapor Deposition
  • the second sidewall spacer is formed on a sidewall of the first sidewall spacer, and the second sidewall spacer further extends away from a side facing away from the dummy gate structure to cover the substrate.
  • a second region of the second side of the dummy gate structure and a portion of the surface of the first recess, forming a first exposed region in the first recess of the substrate comprises:
  • the two side walls further extend to a side facing away from the dummy gate structure to cover a second region of the substrate on the second side of the dummy gate structure and a portion of the surface of the first groove, in the substrate A first exposed area is formed in a recess.
  • the forming the first sub-doped region in the first exposed region includes depositing a semiconductor material having dopant ions in the first exposed region.
  • the second spacer is formed of silicon nitride and has a thickness greater than or equal to 30 nm and less than or equal to 10 nm.
  • first sidewall spacer and the second sidewall spacer are formed in the same material, and the removing the second sidewall spacer is located on a side of the dummy gate structure facing the first region side.
  • Forming a second exposed region in the first recess of the substrate comprises:
  • etching ratio of a portion of one side of the groove to the first side wall, wherein the second side wall is located at a portion of the first side wall facing the side of the first groove and the first side is greater than or equal to 3:1;
  • first cover layer covering the substrate, the dummy gate structure, the first cover layer exposing the portion of the second sidewall spacer located on a side of the first sidewall opposite the first groove;
  • first cover layer Using the first cover layer as a mask, removing a portion of the second sidewall spacer on a side of the first sidewall opposite the first recess, and forming a second exposed region in the first region of the substrate .
  • the removing process of the second sidewall in a portion of the first sidewall facing the first groove is a plasma etching process; and the second sidewall is located at the second sidewall
  • the plasma used is also doped with F ions, C ions, or H ions.
  • the forming process of the first sub-doped region and the second sub-doped region is an in-situ doping deposition process to reduce dopant ions of the first doped region during annealing The diffusion speed, so that the tunneling field effect transistor provided by the embodiment of the present application can obtain a relatively steep source region boundary.
  • the forming the second doped region in the second region of the substrate comprises:
  • Forming a second cover layer the second cover layer completely covering the first region of the substrate and extending to cover at least a portion of the dummy gate structure, exposing the second region of the first surface of the substrate;
  • the formation process of the second doped region is an in-situ doping deposition process to reduce the diffusion rate of the doped ions of the second doped region during the annealing process, thereby making the present application
  • the method of fabricating the tunneling field effect transistor provided by the embodiment can obtain a relatively steep drain region boundary.
  • the material of the second gate dielectric layer is SiO 2 or a high-k dielectric material (such as HfO 2 ); the material of the second gate electrode layer may be polysilicon or metal.
  • the method further includes:
  • the epitaxial layer has a thickness greater than or equal to 3 nm and less than or equal to 5 nm.
  • the application provides a tunneling field effect transistor, comprising:
  • a source region and a drain region located in the first surface of the substrate, the source region and the drain region having different doping types
  • the projection of the gate structure on the first surface of the substrate at least partially overlaps the source region and does not overlap the drain region.
  • the method further includes:
  • FIG. 1 is a flow chart of a method for fabricating a tunneling field effect transistor according to an embodiment of the present application
  • FIG. 2 is a cross-sectional view showing the steps of a method for fabricating a tunneling field effect transistor according to an embodiment of the present application.
  • the embodiment of the present application provides a method for fabricating a tunneling field effect transistor. As shown in FIG. 1 , the manufacturing method includes:
  • a substrate 1 As shown in FIG. 2, a substrate 1 is provided, which has an isolation structure 2 therein.
  • the substrate 1 may be a silicon substrate, a germanium substrate or a silicon substrate on an insulating substrate or a germanium substrate or a III-V compound substrate on an insulating substrate, which is not limited in this application. , depending on the situation.
  • the following is a description of the tunneling field effect transistor provided by the embodiment of the present application.
  • the substrate 1 is a silicon substrate on an insulating substrate, and the tunneling field effect transistor is an N-type tunneling field effect transistor. Description.
  • forming the isolation structure 2 in the substrate includes: utilizing isolation (such as STI, shallow trench isolation, shallow trench)
  • isolation such as STI, shallow trench isolation, shallow trench
  • the isolation technique forms an insulating structure on both sides of the substrate 1 to form an isolation structure 2 at both ends of the substrate.
  • a dummy gate structure is formed on the first surface of the substrate 1, and the dummy gate structure includes a stacked first gate dielectric layer 3, a first gate electrode layer 4, and a gate.
  • the mask layer 5 includes:
  • first gate dielectric layer forming layer Forming a first gate dielectric layer forming layer on the first surface of the substrate 1, etching the first gate dielectric layer forming layer to form a first gate dielectric layer 3;
  • first gate electrode layer forming layer Forming a first gate electrode layer forming layer on a side of the first gate dielectric layer 3 facing away from the substrate 1 , the first gate electrode layer forming layer covering a surface of the first gate dielectric layer 3 , the first a sidewall of the gate dielectric layer 3 and the first surface of the substrate 1;
  • a gate mask layer forming layer on a side of the first gate electrode layer 4 facing away from the substrate 1 , the gate mask layer forming layer covering a surface of the first gate electrode layer 4 and the first gate electrode a layer 4 sidewall, the first gate dielectric layer 3, and the first surface of the substrate 1;
  • the gate mask layer forming layer is etched to leave only a portion of the first gate electrode layer 4 facing away from the substrate 1 side to form a gate mask layer 5.
  • the first gate electrode layer 4 may completely cover the surface of the first gate dielectric layer 3 facing away from the substrate 1 , as shown in FIG. 3 , or only The portion of the first gate dielectric layer 3 facing away from the substrate 1 is covered, and the bare portion of the first gate dielectric layer 3 faces away from the surface of the substrate 1 as shown in FIG.
  • the first gate dielectric layer 3 is an insulating layer, such as a silicon dioxide layer, having a thickness greater than or equal to 1 nm and less than or equal to 5 nm;
  • a gate electrode layer 4 is a polysilicon layer having a thickness greater than or equal to 150 nm and less than or equal to 300 nm; and
  • the gate mask layer 5 is a silicon dioxide layer having a thickness greater than or equal to 100 nm and less than or equal to 200 nm.
  • a first sidewall spacer 6 is formed on a sidewall of the dummy gate structure, and the first sidewall spacer 6 covers at least a sidewall of the first gate electrode layer 4;
  • a first sidewall spacer 6 is formed on a sidewall of the dummy gate structure, and the first sidewall spacer 6 covers at least a sidewall of the first gate electrode layer 4 :
  • first sidewall spacer Forming a first sidewall spacer on a side of the gate mask layer 5 facing away from the substrate 1 , the first sidewall spacer completely covering the surface of the dummy gate structure facing away from the substrate 1 , the dummy a sidewall of the gate structure and the first surface of the substrate 1;
  • the first sidewall spacer 6 completely covers the a sidewall of the dummy gate structure, that is, the first sidewall spacer 6 covers a sidewall of the gate mask layer 5, a sidewall of the first gate electrode layer 4, and a sidewall of the first gate dielectric layer 3.
  • the first spacer 6 may completely cover the dummy
  • the sidewalls of the gate structure may cover only the sidewalls of the gate mask layer 5 and the first gate electrode layer 4 in the dummy gate structure, which is not limited in this application, as long as the first side is ensured.
  • the wall 6 completely covers the sidewall of the first gate electrode layer 4 in the dummy gate structure to protect the first gate electrode layer 4 from being affected by the subsequent etching process.
  • the material of the first sidewall 6 is silicon nitride, and the forming process is LPCVD (Low Pressure Chemical Vapor Deposition), and the thickness is greater than or equal to 30 nm. And less than or equal to 50 nm.
  • LPCVD Low Pressure Chemical Vapor Deposition
  • the first gate dielectric layer 3, the gate mask layer 5, and the first sidewall spacer 6 may also adopt other materials, which is not The limitation is as long as the material of the first sidewall spacer 6 is different from the first gate dielectric layer 3 and is different from the gate mask layer 5 .
  • the first groove 7 is formed in the first region of the substrate 1 on the first side of the dummy gate structure
  • forming the first recess 7 in the first region of the first side of the dummy gate structure comprises: forming a first to be formed by photolithography a region of the recess 7 and then etching the region where the first recess 7 is to be formed by anisotropic etching, the first substrate 1 being located on the first side of the dummy gate structure A first recess 7 is formed in the area.
  • a second side wall 8 is formed on the sidewall of the first side wall 6, and the second side wall 8 further extends away from the side of the dummy gate structure to cover the base. a second region of the second side of the dummy gate structure and a portion of the surface of the first recess 7, the first recess 7 of the substrate 1 forming a first bare region, wherein the second The region is located on a side of the dummy gate structure that faces away from the first recess.
  • a second side wall 8 is formed on a sidewall of the first side wall 6, and the second side wall 8 further extends away from a side away from the dummy gate structure to Covering the second region of the substrate 1 on the second side of the dummy gate structure and a portion of the surface of the first recess 7, forming a first exposed region in the first recess 7 of the substrate 1 includes:
  • the second spacer 8 further extends away from a side facing away from the dummy gate structure to cover a second region of the substrate 1 on the second side of the dummy gate structure and a portion of the surface of the first recess 7.
  • a first exposed region is formed in the first recess 7 of the substrate 1, wherein the second region is located on a side of the dummy gate structure facing away from the first recess 7.
  • the second spacer 8 is formed of silicon nitride and has a thickness greater than or equal to 30 nm and less than or equal to 10 nm.
  • S6 depositing a first sub-doped region 9 in the first exposed region, as shown in FIG. 9, the upper surface of the first sub-doped region 9 being flush with the upper surface of the second region of the substrate 1 .
  • the forming process of the first sub-doped region 9 is an in-situ doping deposition process, and specifically includes: depositing a semiconductor material having dopant ions in the first exposed region.
  • the tunneling field effect transistor is an N-type tunneling field effect transistor, and the doping ions of the first sub-doping region 9 are P-type ions;
  • the doping ions of the first sub-doped region 9 are N-type ions, which is not limited in this application. It depends on the situation.
  • the second sidewall 8 is removed from a portion of the dummy gate structure facing the first region, and the first recess 7 of the substrate 1 is formed.
  • the second sub-doped region 11 and the first sub-doped region 9 constitute a first doped region.
  • the first side wall 6 and the second side wall 8 are formed of the same material.
  • the second side wall 8 is removed. Forming a second exposed region in the first region of the substrate 1 and forming the second sub-doped region 11 in the second exposed region, the portion of the dummy gate structure facing the side of the first region includes:
  • a portion of the second side wall 8 on the side of the first side wall 6 facing the first recess 7 is subjected to erbium ion implantation to change the location of the second side wall 8
  • the etching ratio of the portion on the side of the first groove 7 to the first side wall 6 is greater than or equal to 3:1.
  • a first cover layer 10 covering the substrate 1 and the dummy gate structure is formed, and the first cover layer exposes the second spacer 8 at the first side wall 6 a portion of the first groove 7 side;
  • the portion of the second side wall 8 on the side of the first side wall 6 facing the first recess 7 is removed.
  • the first region of the substrate 1 forms a second bare region; in particular, in one embodiment of the present application, the second sidewall 8 is located on a side of the first sidewall 6 facing the first recess 7
  • Part of the removal process is a plasma etching process. It should be noted that, in order to facilitate the removal of the etching in the first groove 7 when the second side wall 8 is located at a portion of the first side wall 6 facing the first groove 7 side.
  • the plasma used is also doped with F ions , C ion or H ion, etc., but this application is not limited thereto, as the case may be.
  • a second sub-doped region 11 is formed in the second exposed region, and the formation process of the second sub-doped region 11 is an in-situ doping deposition process.
  • the doping ions and the doping concentration of the first sub-doped region 9 and the second sub-doped region 11 are the same.
  • the first cover layer 10 is removed.
  • forming the first sub-doped region 9 and the second sub-doped region 11 by using an in-situ doping deposition process specifically includes: depositing doping in the first exposed region and the second exposed region a semiconductor material having a P-type ion; wherein the semiconductor material may be silicon, germanium silicon, a group IV material or a tri-five material, etc.; when the semiconductor material is silicon, the P-type dopant ion may be B, Al, Ga, In, Ti, Pd, Na, Be, Zn, Au, Co, V, Ni, MO, Hg, Sr, Ge, W, Pb, O or Fe; when the semiconductor material is germanium, the N-type dopant ions may be B, Al, In, Ga, In, Be, Zn, Cr, Cd, Hg, Co, Ni, Mn, Fe or Pt.
  • forming the second doped region 14 in the second region of the substrate 1 includes:
  • a third side wall 12 is formed on a side of the first side wall 6 facing away from the dummy gate structure, and the third side wall 12 completely covers the first side wall 6 and the dummy grid The side walls of the structure.
  • the width of the third sidewall spacer 12 along the direction of the first doping region to the second doping region 14 is along the second sidewall spacer 8
  • the width of the first doped region to the second doped region 14 is the same, or greater than the width of the second sidewall 8 along the first doped region to the second doped region 14, or
  • the width of the second sidewall spacer 8 in the direction from the first doped region to the second doped region 14 is not limited in this application, as the case may be.
  • a second cover layer 13 is formed, the second cover layer 13 completely covering the first region of the substrate 1 and extending to cover at least a portion of the dummy gate structure, exposing the substrate 1 a second area of a surface;
  • a second doped region 14 is formed in a second region of the first surface of the substrate 1, the second doped region 14 being opposite to the doping type of the first doped region.
  • the tunneling field effect transistor is an N-type tunneling field effect transistor
  • the doping ions of the second doping region 14 are N-type ions.
  • the forming process of the second doping region 14 is ion implantation, as shown in FIG. 19; in another embodiment of the present application, the forming process of the second doping region 14 is an in-situ doping deposition process, which is not limited in this application, as the case may be.
  • the method specifically includes: depositing a semiconductor material doped with an N-type ion in the second region; wherein
  • the semiconductor material may be silicon, germanium silicon, group IV materials or tri-five materials, etc.; when the semiconductor material is silicon, the N-type dopant ions may be Li, Sb, P, As, Bi, Te, Ti, C, Mg, Se, Cr, Ta, Cs, Ba, S, Mn, Ag, Cd or Pt; when the semiconductor material is germanium, the N-type dopant ions may be Li, Sb, P, As, S, Se, Te, Cu, Au or Ag.
  • the first doping region has a doping concentration ranging from 1e 18 to 1e 21 cm -3 , including an endpoint value; and a doping concentration of the second doping region 14 The range is also 1e 18 to 1e 21 cm -3 , including the endpoint values.
  • a doping concentration of the first doped region is greater than a doping concentration of the second doped region to increase the tunneling field effect.
  • the turn-on current of the transistor is greater than a doping concentration of the second doped region to increase the tunneling field effect.
  • the doping ions of the first doped region and the second doped region 14 may diffuse during the annealing process, in the embodiment of the present application, the doping of the first doped region is due to
  • the ions are formed by in-situ doping, which reduces the diffusion rate of the doping ions of the first doped region during the annealing process, thereby making the embodiment of the present application
  • the method of fabricating the tunneling field effect transistor can achieve a relatively steep source region boundary.
  • the diffusion rate of the doping ions of the second doping region 14 during the annealing process may also be reduced, thereby implementing the present application.
  • the tunneling field effect transistor provided by the example can achieve a relatively steep drain boundary.
  • the dummy gate structure is removed, a gate structure is formed on the first surface of the substrate 1, and the gate structure and the second sub-doped region 11 are at least partially Overlapped and not overlapping the second doped region 14 includes:
  • a third cover layer 15 is formed, the third cover layer 15 covers the first surface of the substrate 1, and the dummy gate structure and the first sidewall spacer 6 and the third side are exposed.
  • the dummy gate structure and the first sidewall spacer 6 and the third sidewall spacer 12 are removed to form a third exposed region
  • a gate structure is formed on a surface of the third exposed region, the gate structure at least partially overlapping the second sub-doped region 11, and the gate structure includes a second gate dielectric Layer 16 and second gate electrode layer 17.
  • the material of the second gate dielectric layer 16 may be SiO 2 or a high-k dielectric material such as HfO 2 , etc., which is not limited in this application; the material of the second gate electrode layer 17 may be Polysilicon can also be metal, etc., depending on the situation.
  • a gate electrode 19 electrically connected to the gate structure, a source 20 electrically connected to the source region, and a drain 21 electrically connected to the drain region are formed.
  • a gate electrode 19 electrically connected to the gate structure, a source 20 electrically connected to the source region, and a drain 21 electrically connected to the drain region are formed include:
  • a fourth cover layer 18 on a side of the gate structure facing away from the substrate 1 , the fourth cover layer 18 completely covering the gate structure, the source region and the drain region;
  • the fourth cap layer 18 is etched, and contact via holes corresponding to the gate structure, the source region, and the drain region are respectively formed in the fourth cap layer 18; metal is deposited in the contact via hole And the like, forming a gate electrode 19 electrically connected to the gate structure, a source 20 electrically connected to the source region, and a drain 21 electrically connected to the drain region to form a complete transistor.
  • the method further includes: as shown in FIG. Forming an epitaxial layer 22 in the third exposed region, the doping type of the epitaxial layer 22 being opposite to the doping type of the source region to form a PN junction between the epitaxial layer 22 and the source region Increasing the tunneling current of the tunneling field effect transistor.
  • the thickness of the epitaxial layer 22 is greater than or equal to 3 nm and less than or equal to 5 nm, but this application is not limited thereto, as the case may be.
  • the dummy gate structure and each component layer in the gate structure may be implemented by a deposition process, or may be implemented by an epitaxial process, which is not limited in this application. , depending on the situation.
  • the deposition process may be Low Pressure Chemical Vapor Deposition (LPCVD), or Physical Vapor Deposition (PVD), or Chemical Vapor Deposition (CVD).
  • the epitaxial process may be a molecular beam epitaxy (MBE).
  • the embodiment of the present application further provides a tunneling field effect transistor, as shown in FIG. 23, including:
  • the substrate 1 has an isolation structure 2;
  • a gate structure on the first surface of the substrate 1 comprising a stacked second gate dielectric layer 16 and a second gate electrode layer 17;
  • a source region and a drain region located in the first surface of the substrate 1, wherein the source region and the drain region have different doping types
  • the projection of the gate structure on the first surface of the substrate 1 at least partially overlaps the source region, and does not overlap the drain region.
  • the tunneling field effect transistor further includes:
  • An epitaxial layer 22 is located between the first surface of the substrate 1 and the gate structure; the doping type of the epitaxial layer 22 is the same as the doping type of the drain region.
  • the tunneling field effect transistor further includes: a gate electrode 19 electrically connected to the gate structure, a source 20 electrically connected to the source region, and a drain 21 electrically connected to the drain region, Since it is well known to those skilled in the art, this application will not be described in detail.
  • the embodiment of the present application provides a method for fabricating a tunneling field effect transistor and a specific structure of a tunneling field effect transistor fabricated by the manufacturing method, and the process is simple. Moreover, the tunneling field effect transistor manufacturing method provided by the embodiment of the present application forms the first sub-doped region and the second sub-doped region by using an in-situ doping deposition process, thereby reducing the annealing process. The diffusion rate of the doped ions in the first doped region is less, so that the method of fabricating the tunneling field effect transistor provided by the embodiment of the present application can obtain a relatively steep source region boundary.

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Abstract

一种隧穿场效应晶体管及其制作方法，该方法包括：在基材（1）的第一表面形成假栅结构；在假栅结构的侧壁上形成第一侧墙（6）；在基材位于假栅结构第一侧的第一区域内形成第一凹槽（7）；在第一侧墙的侧壁上形成第二侧墙（8），第二侧墙还延伸至覆盖基材位于假栅结构第二侧的第二区域以及第一凹槽的部分表面，在第一凹槽内形成第一裸露区域；在第一裸露区域沉积第一子掺杂区域（9）；去除第二侧墙位于假栅结构朝向第一区域一侧的部分，在第一凹槽内沉积第二裸露区域，并在第二裸露区域形成第二子掺杂区域（11）；在基材的第二区域形成第二掺杂区域（14）；去除假栅结构，在基材第一表面形成栅极结构，栅极结构与第二子掺杂区域至少部分交叠，且与第二掺杂区域不交叠。

Description

一种隧穿场效应晶体管及其制作方法 技术领域
本申请涉及半导体器件制作领域，尤其涉及一种隧穿场效应晶体管的制作方法以及利用该制作方法制作的隧穿场效应晶体管。
背景技术
随着半导体技术的不断发展，半导体器件已经进入纳米技术工艺节点，但是，半导体器件的制备受到各种物理极限的限制，其中，MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，即金属-氧化物半导体场效应晶体管)器件由于在室温下受到载流子波尔兹曼分布的限制，其亚阈值摆幅(Subthreshold swing，简称SS)无法小于60mV/decade，功耗较高。
为了降低MOSFET器件的功耗，需要降低其供电电压。而如果在降低MOSFET器件的供电电压的同时想要使其依然具有较高的开态电流，则需要MOSFET器件具有极低的SS。但是，随着MOSFET器件尺寸的持续缩小，MOSFET器件的供电电压减小已经达到瓶颈。因此，需要新的器件结构来跟随摩尔定律。
隧穿场效应晶体管(Tunneling Field Effect Transistor，TFET)作为MOSFET的潜在替代者，其工作原理是带带隧穿机制。从工作原理上来看，由于TFET的开启电流与温度没有指数依赖关系，因此，其亚阈值电流不受载流子热分布的限制，可以实现比较小的SS，即TFET的SS值可以做到小于60mV/decade，从而使得隧穿场效应晶体管可以具有更低的供电电压和更小的关断电流，功耗较低。
但是，目前隧穿场效应晶体管还处于研究阶段，因此，隧穿场效应晶体管及其制作方法成为本领域人员亟待解决的技术问题。
发明内容
本申请实施例提供了一种隧穿场效应晶体管的制作方法及用该制作方法制作隧穿场效应晶体管。
一种隧穿场效应晶体管的制作方法，包括：
提供基材；
在所述基材的第一表面形成假栅结构，所述假栅结构包括层叠的第一栅介质层、第一栅电极层和栅掩膜层；
在所述假栅结构的侧壁上形成第一侧墙，所述第一侧墙至少覆盖所述第一栅电极层的侧壁；
在所述基材位于所述假栅结构第一侧的第一区域内形成第一凹槽；
在所述第一侧墙的侧壁上形成第二侧墙，所述第二侧墙还向背离所述假栅结构一侧延伸至覆盖所述基材位于所述假栅结构第二侧的第二区域以及所述第一凹槽的部分表面，在所述基材第一凹槽内形成第一裸露区域，其中，所述二区域位于所述假栅结构背离所述第 一凹槽的一侧；
在所述第一裸露区域沉积第一子掺杂区域，所述第一子掺杂区域的上表面与所述基材第二区域的上表面平齐；
去除所述第二侧墙位于所述假栅结构朝向所述第一区域一侧的部分，在所述基材第一凹槽内形成第二裸露区域，并在所述第二裸露区域沉积第二子掺杂区域，所述第二子掺杂区域的掺杂类型与所述第一子掺杂区域的掺杂类型相同，所述第二子掺杂区域和所述第一子掺杂区域构成第一掺杂区域；
在所述基材的第二区域形成第二掺杂区域；
对所述第一掺杂区域和所述第二掺杂区域退火，形成源区和漏区；
去除所述假栅结构，在所述基材第一表面形成栅极结构，所述栅极结构与所述第二子掺杂区域至少部分交叠，且与所述第二掺杂区域不交叠。
在一种实现方式中，所述基材是硅基材、锗基材或绝缘衬底上的硅基材或绝缘衬底上的锗基材或Ⅲ-Ⅴ族化合物基材。
在一种实现方式中，所述第一栅介质层为二氧化硅层，厚度大于或等于1nm且小于或等于5nm；所述第一栅电极层为多晶硅层，厚度大于或等于150nm且小于或等于300nm；所述栅掩膜层为二氧化硅层，厚度大于或等于100nm且小于或等于200nm。
在一种实现方式中，所述第一掺杂区域的掺杂浓度大于所述第二掺杂区域的掺杂浓度，以增大所述隧穿场效应晶体管的开启电流。
在一种实现方式中，所述第一掺杂区域的掺杂浓度范围为1e18～1e21cm-3，包括端点值；所述第二掺杂区域的掺杂浓度范围也为1e18～1e21cm-3，包括端点值。
在一种实现方式中，在所述假栅结构的侧壁上形成第一侧墙，所述第一侧墙至少覆盖所述第一栅电极层的侧壁包括：
在所述栅掩膜层背离所述基材一侧形成第一侧墙层，所述第一侧墙层完全覆盖所述假栅结构背离所述基材一侧表面、所述假栅结构侧壁和所述基材第一表面；
对所述第一侧墙层进行平坦化，去除所述第一侧墙层位于所述假栅结构背离所述基材一侧表面的部分以及位于所述基材第一表面的部分，仅保留所述假栅结构侧壁上的部分，形成第一侧墙。
在一种实现方式中，所述第一侧墙至少覆盖所述第一栅电极层的侧壁包括：所述第一侧墙覆盖所述栅掩膜层的侧壁、所述第一栅电极层的侧壁和所述第一栅介质层的侧壁；或，所述第一侧墙仅覆盖所述假栅结构中所述栅掩膜层和第一栅电极层的侧壁。
在一种实现方式中，所述第一侧墙的材料为氮化硅，形成工艺为LPCVD(Low Pressure Chemical Vapor Deposition，即低压力化学气相沉积)，厚度大于或等于30nm且小于或等于50nm。
在一种实现方式中，所述在所述第一侧墙的侧壁上形成第二侧墙，所述第二侧墙还向背离所述假栅结构一侧延伸至覆盖所述基材位于所述假栅结构第二侧的第二区域以及所述第一凹槽的部分表面，在所述基材第一凹槽内形成第一裸露区域包括：
形成覆盖所述第一凹槽、所述基材第一表面、所述假栅结构背离所述基材一侧表面以 及所述假栅结构侧壁的第二侧墙形成层；
对所述第二侧墙形成层平坦化，直至曝露出所述假栅结构背离所述基材一侧表面，从而在所述第一侧墙的侧壁上形成第二侧墙，所述第二侧墙还向背离所述假栅结构一侧延伸至覆盖所述基材位于所述假栅结构第二侧的第二区域以及所述第一凹槽的部分表面，在所述基材第一凹槽内形成第一裸露区域。
在一种实现方式中，所述在所述第一裸露区域形成第一子掺杂区域包括：在所述第一裸露区域沉积具有掺杂离子的半导体材料。
在一种实现方式中，所述第二侧墙的形成材料为氮化硅，厚度大于或等于30nm且小于或等于10nm。
在一种实现方式中，所述第一侧墙和所述第二侧墙的形成材料相同，所述去除所述第二侧墙位于所述假栅结构朝向所述第一区域一侧的部分，在所述基材第一凹槽内形成第二裸露区域包括：
对所述第二侧墙位于所述第一侧墙朝向所述第一凹槽一侧的部分进行锗离子注入，以改变所述第二侧墙位于所述第一侧墙朝向所述第一凹槽一侧的部分与所述第一侧墙的刻蚀比例，其中，所述第二侧墙位于所述第一侧墙朝向所述第一凹槽一侧的部分与所述第一侧墙的刻蚀比例大于或等于3:1；
形成覆盖所述基材、所述假栅结构的第一覆盖层，所述第一覆盖层曝露所述第二侧墙位于所述第一侧墙朝向所述第一凹槽一侧的部分；
以所述第一覆盖层为掩膜，去除所述第二侧墙位于所述第一侧墙朝向所述第一凹槽一侧的部分，在所述基材第一区域形成第二裸露区域。
在一种实现方式中，所述第二侧墙位于所述第一侧墙朝向所述第一凹槽一侧的部分的去除工艺为等离子刻蚀工艺；在对所述第二侧墙位于所述第一侧墙朝向所述第一凹槽一侧的部分进行等离子刻蚀时，所使用的等离子体中还掺杂有F离子、C离子或H离子。
在一种实现方式中，所述第一子掺杂区域和第二子掺杂区域的形成工艺为原位掺杂沉积工艺，以降低退火过程中，所述第一掺杂区域的掺杂离子的扩散速度，从而使得本申请实施例所提供的隧穿场效应晶体管的制作方法可以获得较为陡直的源区边界。
在一种实现方式中，所述在所述基材的第二区域形成第二掺杂区域包括：
去除所述第二侧墙；
在所述第一侧墙背离所述假栅结构一侧形成第三侧墙，所述第三侧墙完全覆盖所述第一侧墙和所述假栅结构的侧壁；
形成第二覆盖层，所述第二覆盖层完全覆盖所述基材的第一区域并延伸至至少覆盖部分所述假栅结构，曝露所述基材第一表面的第二区域；
在所述基材第一表面的第二区域内形成第二掺杂区域，所述第二掺杂区域与所述第一掺杂区域的掺杂类型相反。
在一种实现方式中，所述第二掺杂区域的形成工艺为原位掺杂沉积工艺，以降低退火过程中，所述第二掺杂区域的掺杂离子的扩散速度，从而使得本申请实施例所提供的隧穿场效应晶体管的制作方法可以获得较为陡直的漏区边界。
在一种实现方式中，所述第二栅介质层的材料为SiO2或高K电介质材料(如HfO2)；所述第二栅电极层的材料可以为多晶硅，也可以为金属。
在一种实现方式中，该方法在去除所述假栅结构之后，形成所述栅极结构之前还包括：
在所述第三裸露区域形成外延层，所述外延层的掺杂类型与所述源区的掺杂类型相反，以在所述外延层与所述源区之间形成PN结，增大所述隧穿场效应晶体管的隧穿电流。
在一种实现方式中，所述外延层的厚度大于或等于3nm且小于或等于5nm。
本申请提供了一种隧穿场效应晶体管，包括：
基材，所述基材内具有隔离结构；
位于所述基材第一表面的栅极结构；
位于所述基材第一表面内的源区和漏区，所述源区和所述漏区的掺杂类型不同；
其中，所述栅极结构在所述基材第一表面的投影与所述源区至少部分交叠，与所述漏区不交叠。
在一种实现方式中，还包括：
位于所述基材第一表面与所述栅极结构之间的外延层；所述外延层的掺杂类型与所述漏区的掺杂类型相同，以在所述外延层与所述源区之间形成PN结，增大所述隧穿场效应晶体管的隧穿电流。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一个实施例所提供的隧穿场效应晶体管的制作方法的流程图；
图2-图24为本申请一个实施例所提供的隧穿场效应晶体管的制作方法中各步骤的结构剖视图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例提供了一种隧穿场效应晶体管的制作方法，如图1所示，该制作方法包括：
S1：如图2所示，提供基材1，所述基材中具有隔离结构2。所述基材1可以是硅基材、锗基材或绝缘衬底上的硅基材或绝缘衬底上的锗基材或Ⅲ-Ⅴ族化合物基材等，本申请对此并不做限定，具体视情况而定。下面以所述基材1为绝缘衬底上的硅基材，所述隧穿场效应晶体管为N型隧穿场效应晶体管为例，对本申请实施例所提供的隧穿场效应晶体管进行 说明。
需要说明的是，当所述基材1为硅基材时，在本申请的一个实施例中，在所述基材中形成隔离结构2包括：利用隔离(如STI，shallow trench isolation，浅槽隔离)技术在所述基材1两侧形成绝缘结构，以在所述基材两端形成隔离结构2。
S2：如图3和图4所示，在所述基材1的第一表面形成假栅结构，所述假栅结构包括层叠的第一栅介质层3、第一栅电极层4和栅掩膜层5。
具体的，在本申请的一个实施例中，在所述基材1的第一表面形成假栅结构，所述假栅结构包括层叠的第一栅介质层3、第一栅电极层4和栅掩膜层5包括：
在所述基材1的第一表面形成第一栅介质层形成层，对所述第一栅介质层形成层进行刻蚀，形成第一栅介质层3；
在所述第一栅介质层3背离所述基材1一侧形成第一栅电极层形成层，所述第一栅电极层形成层覆盖所述第一栅介质层3表面、所述第一栅介质层3侧壁和所述基材1第一表面；
对所述第一栅电极层形成层进行刻蚀，保留所述第一栅介质层3背离所述基材1一侧表面的部分，形成第一栅电极层4；
在所述第一栅电极层4背离所述基材1一侧形成栅掩膜层形成层，所述栅掩膜层形成层覆盖所述第一栅电极层4表面、所述第一栅电极层4侧壁、所述第一栅介质层3以及所述基材1第一表面；
对所述栅掩膜层形成层进行刻蚀，仅保留所述第一栅电极层4背离所述基材1一侧的部分，形成栅掩膜层5。
需要说明的是，在本申请实施例中，所述第一栅电极层4可以完全覆盖所述第一栅介质层3背离所述基材1一侧表面，如图3所示，也可以仅覆盖部分所述第一栅介质层3背离所述基材1一侧表面，裸露部分所述第一栅介质层3背离所述基材1一侧表面，如图4所示。
在上述实施例的基础上，在本申请的一个实施例中个，所述第一栅介质层3为绝缘层，如二氧化硅层，厚度大于或等于1nm且小于或等于5nm；所述第一栅电极层4为多晶硅层，厚度大于或等于150nm且小于或等于300nm；所述栅掩膜层5为二氧化硅层，厚度大于或等于100nm且小于或等于200nm。
S3：如图5和图6所示，在所述假栅结构的侧壁上形成第一侧墙6，所述第一侧墙6至少覆盖所述第一栅电极层4的侧壁；
具体的，在本申请的一个实施例中，在所述假栅结构的侧壁上形成第一侧墙6，所述第一侧墙6至少覆盖所述第一栅电极层4的侧壁包括：
在所述栅掩膜层5背离所述基材1一侧形成第一侧墙层，所述第一侧墙层完全覆盖所述假栅结构背离所述基材1一侧表面、所述假栅结构侧壁和所述基材1第一表面；
对所述第一侧墙层进行平坦化，去除所述第一侧墙层位于所述假栅结构背离所述基材1一侧表面的部分以及位于所述基材1第一表面的部分，仅保留所述假栅结构侧壁上的部分，形成第一侧墙6。
需要说明的是，在本申请实施例中，如图5所示，当所述第一栅电极层4完全覆盖所述第一栅介质层3时，所述第一侧墙6完全覆盖所述假栅结构的侧壁，即所述第一侧墙6覆盖所述栅掩膜层5的侧壁、所述第一栅电极层4的侧壁和所述第一栅介质层3的侧壁；如图6所示，当所述第一栅电极层4覆盖部分所述第一栅介质层3，裸露部分第一栅介质层3时，所述第一侧墙6可以完全覆盖所述假栅结构的侧壁，也可以仅覆盖所述假栅结构中所述栅掩膜层5和第一栅电极层4的侧壁，本申请对此并不做限定，只要保证所述第一侧墙6完全覆盖所述假栅结构中所述第一栅电极层4的侧壁，以保护所述第一栅电极层4不受到后续刻蚀过程中的影响即可。
具体的，在本申请的一个实施例中，所述第一侧墙6的材料为氮化硅，形成工艺为LPCVD(Low Pressure Chemical Vapor Deposition，即低压力化学气相沉积)，厚度大于或等于30nm且小于或等于50nm。
需要说明的是，在本申请的其他实施例中，所述第一栅介质层3、所述栅掩膜层5和所述第一侧墙6还可以采用其他材料，本申请对此并不做限定，只要保证所述第一侧墙6的材料与所述第一栅介质层3不同，且与所述栅掩膜层5不同即可。
S4：如图7所示，在所述基材1位于所述假栅结构第一侧的第一区域内形成第一凹槽7；
具体的，在本申请一个实施例中，在所述基材1位于所述假栅结构第一侧的第一区域内形成第一凹槽7包括：采用光刻技术图形化出待形成第一凹槽7的区域，然后采用各向异性刻蚀的方法，对所述待形成第一凹槽7的区域进行刻蚀，在所述基材1位于所述假栅结构第一侧的第一区域内形成第一凹槽7。
S5：如图8所示，在所述第一侧墙6的侧壁上形成第二侧墙8，所述第二侧墙8还向背离所述假栅结构一侧延伸至覆盖所述基材1位于所述假栅结构第二侧的第二区域以及所述第一凹槽7的部分表面，在所述基材1第一凹槽7形成第一裸露区域，其中，所述第二区域位于所述假栅结构背离第一凹槽的一侧。
具体的，在本申请的一个实施例中，在所述第一侧墙6的侧壁上形成第二侧墙8，所述第二侧墙8还向背离所述假栅结构一侧延伸至覆盖所述基材1位于所述假栅结构第二侧的第二区域以及所述第一凹槽7的部分表面，在所述基材1第一凹槽7形成第一裸露区域包括：
形成覆盖所述第一凹槽7、所述基材1第一表面、所述假栅结构背离所述基材1一侧表面以及所述假栅结构侧壁的第二侧墙形成层；
对所述第二侧墙形成层平坦化，直至曝露出所述假栅结构背离所述基材1一侧表面，从而在所述第一侧墙6的侧壁上形成第二侧墙8，所述第二侧墙8还向背离所述假栅结构一侧延伸至覆盖所述基材1位于所述假栅结构第二侧的第二区域以及所述第一凹槽7的部分表面，在所述基材1第一凹槽7内形成第一裸露区域，其中，所述第二区域位于所述假栅结构背离所述第一凹槽7的一侧。
在上述实施例的基础上，在本申请的一个实施例中，所述第二侧墙8的形成材料为氮化硅，厚度大于或等于30nm且小于或等于10nm。
S6：如图9所示，在所述第一裸露区域沉积第一子掺杂区域9，所述第一子掺杂区域9的上表面与所述基材1第二区域的上表面平齐。其中，所述第一子掺杂区域9的形成工艺为原位掺杂沉积工艺，具体包括：在所述第一裸露区域沉积具有掺杂离子的半导体材料。需要说明的是，在本申请实施例中，所述隧穿场效应晶体管为N型隧穿场效应晶体管，所述第一子掺杂区域9的掺杂离子为P型离子；在本申请的其他实施例中，当所述隧穿场效应晶体管为P型隧穿场效应晶体管时，所述第一子掺杂区域9的掺杂离子为N型离子，本申请对此并不做限定，具体视情况而定。
S7：如图10-图14所示，去除所述第二侧墙8位于所述假栅结构朝向所述第一区域一侧的部分，在所述基材1第一凹槽7内形成第二裸露区域，并在所述第二裸露区域形成第二子掺杂区域11，所述第二子掺杂区域11的掺杂类型与所述第一子掺杂区域9的掺杂类型相同，所述第二子掺杂区域11和所述第一子掺杂区域9构成第一掺杂区域。
具体的，在本申请的一个实施例中，所述第一侧墙6和所述第二侧墙8的形成材料相同，在本申请实施例中，去除所述第二侧墙8位于所述假栅结构朝向所述第一区域一侧的部分，在所述基材1第一区域形成第二裸露区域，并在所述第二裸露区域形成第二子掺杂区域11包括：
如图10所示，对所述第二侧墙8位于所述第一侧墙6朝向所述第一凹槽7一侧的部分进行锗离子注入，以改变所述第二侧墙8位于所述第一侧墙6朝向所述第一凹槽7一侧的部分与所述第一侧墙6的刻蚀比例，其中，所述第二侧墙8位于所述第一侧墙6朝向所述第一凹槽7一侧的部分与所述第一侧墙6的刻蚀比例大于或等于3:1。
如图11所示，形成覆盖所述基材1、所述假栅结构的第一覆盖层10，所述第一覆盖层曝露所述第二侧墙8位于所述第一侧墙6朝向所述第一凹槽7一侧的部分；
如图12所示，以所述第一覆盖层10为掩膜，去除所述第二侧墙8位于所述第一侧墙6朝向所述第一凹槽7一侧的部分，在所述基材1第一区域形成第二裸露区域；具体的，在本申请的一个实施例中，所述第二侧墙8位于所述第一侧墙6朝向所述第一凹槽7一侧的部分的去除工艺为等离子刻蚀工艺。需要说明的是，为了便于在去除所述第二侧墙8位于所述第一侧墙6朝向所述第一凹槽7一侧的部分时，清理所述第一凹槽7内的刻蚀残留物，在对所述第二侧墙8位于所述第一侧墙6朝向所述第一凹槽7一侧的部分进行等离子刻蚀时，所使用的等离子体中还掺杂有F离子、C离子或H离子等，但本申请对此并不做限定，具体视情况而定。
如图13所示，在所述第二裸露区域形成第二子掺杂区域11，所述第二子掺杂区域11的形成工艺为原位掺杂沉积工艺。具体的，在本申请的一个实施例中，所述第一子掺杂区域9和所述第二子掺杂区域11的掺杂离子和掺杂浓度相同。
如图14所示，去除所述第一覆盖层10。
需要说明的是，利用原位掺杂沉积工艺形成所述第一子掺杂区域9和所述第二子掺杂区域11具体包括：在所述第一裸露区域和第二裸露区域沉积掺杂有P型离子的半导体材料；其中，所述半导体材料可以为硅、锗硅、四族材料或三五族材料等等；当所述半导体材料为硅时，P型掺杂离子可以为B、Al、Ga、In、Ti、Pd、Na、Be、Zn、Au、Co、V、Ni、 MO、Hg、Sr、Ge、W、Pb、O或Fe；当所述半导体材料为锗时，N型掺杂离子可以为B、Al、In、Ga、In、Be、Zn、Cr、Cd、Hg、Co、Ni、Mn、Fe或Pt。
S8：如图15-图18所示，在所述基材1的第二区域形成第二掺杂区域14，所述第二掺杂区域14与所述第一掺杂区域的掺杂类型相反；
具体的，在本申请的一个实施例中，在所述基材1的第二区域形成第二掺杂区域14包括：
如图15所示，去除所述第二侧墙8；
如图16所示，在所述第一侧墙6背离所述假栅结构一侧形成第三侧墙12，所述第三侧墙12完全覆盖所述第一侧墙6和所述假栅结构的侧壁。需要说明的是，在本申请实施例中，所述第三侧墙12沿所述第一掺杂区域至所述第二掺杂区域14方向的宽度与所述第二侧墙8沿所述第一掺杂区域至所述第二掺杂区域14方向的宽度相同，或大于所述第二侧墙8沿所述第一掺杂区域至所述第二掺杂区域14方向的宽度，或小于所述第二侧墙8沿所述第一掺杂区域至所述第二掺杂区域14方向的宽度，本申请对此并不做限定，具体视情况而定。
如图17所示，形成第二覆盖层13，所述第二覆盖层13完全覆盖所述基材1的第一区域并延伸至至少覆盖部分所述假栅结构，曝露所述基材1第一表面的第二区域；
如图18所示，在所述基材1第一表面的第二区域内形成第二掺杂区域14，所述第二掺杂区域14与所述第一掺杂区域的掺杂类型相反。在本申请实施例中，所述隧穿场效应晶体管为N型隧穿场效应晶体管，所述第二掺杂区域14的掺杂离子为N型离子。
具体的，在上述实施例的基础上，在本申请的一个实施例中，所述第二掺杂区域14的形成工艺为离子注入，如图19所示；在本申请的另一个实施例中，所述第二掺杂区域14的形成工艺为原位掺杂沉积工艺，本申请对此并不做限定，具体视情况而定。
需要说明的是，当所述第二掺杂区域14的形成工艺为原位掺杂沉积工艺时，具体包括：在所述第二区域沉积掺杂有N型离子的半导体材料；其中，所述半导体材料可以为硅、锗硅、四族材料或三五族材料等等；当所述半导体材料为硅时，N型掺杂离子可以为Li、Sb、P、As、Bi、Te、Ti、C、Mg、Se、Cr、Ta、Cs、Ba、S、Mn、Ag、Cd或Pt；当所述半导体材料为锗时，N型掺杂离子可以为Li、Sb、P、As、S、Se、Te、Cu、Au或Ag。
具体的，在本申请的一个实施例中，所述第一掺杂区域的掺杂浓度范围为1e18～1e21cm-3，包括端点值；所述第二掺杂区域14的掺杂浓度范围也为1e18～1e21cm-3，包括端点值。
在上述实施例的基础上，在本申请的一个实施例中，所述第一掺杂区域的掺杂浓度大于所述第二掺杂区域的掺杂浓度，以增大所述隧穿场效应晶体管的开启电流。
S9：对所述第一掺杂区域和所述第二掺杂区域14进行快速退火，激活所述第一掺杂区域和所述第二掺杂区域14中的离子，在所述第一掺杂区域形成源区，在所述第二掺杂区域14形成漏区。
虽然在退火过程中，所述第一掺杂区域和所述第二掺杂区域14的掺杂离子会发生扩散，但是，在本申请实施例中，由于所述第一掺杂区域的掺杂离子通过原位掺杂形成，降低了退火过程中，所述第一掺杂区域的掺杂离子的扩散速度，从而使得本申请实施例所提 供的隧穿场效应晶体管的制作方法可以获得较为陡直的源区边界。同理，当所述第二掺杂区域14的形成工艺为原位掺杂时，也可以降低退火过程中，所述第二掺杂区域14的掺杂离子的扩散速度，从而使得本申请实施例所提供的隧穿场效应晶体管的制作方法可以获得较为陡直的漏区边界。
S10：如图20-图22所示，去除所述假栅结构，在所述基材1第一表面形成栅极结构，所述栅极结构与所述第二子掺杂区域11至少部分交叠，且与所述第二掺杂区域14不交叠。需要说明的是，在本申请实施例中，所述栅极结构与所述第二子掺杂区域11至少部分交叠可以为所述栅极结构与所述第二子掺杂区域11部分交叠，部分不交叠，还可以为所述栅极结构在所述基材1第一表面的投影完全覆盖所述第二子掺杂区域11，本申请对此并不做限定，具体视情况而定。
具体的，在本申请的一个实施例中，去除所述假栅结构，在所述基材1第一表面形成栅极结构，所述栅极结构与所述第二子掺杂区域11至少部分交叠，且与所述第二掺杂区域14不交叠包括：
如图20所示，形成第三覆盖层15，所述第三覆盖层15覆盖所述基材1第一表面，裸露所述假栅结构和所述第一侧墙6、所述第三侧墙12；
如图21所示，去除所述假栅结构和所述第一侧墙6、所述第三侧墙12，形成第三裸露区域；
如图22所示，在所述第三裸露区域表面形成栅极结构，所述栅极结构与所述第二子掺杂区域11至少部分交叠，且所述栅极结构包括第二栅介质层16和第二栅电极层17。其中，所述第二栅介质层16的材料可以为SiO2，也可以为高K电介质材料如HfO2等，本申请对此并不做限定；所述第二栅电极层17的材料可以为多晶硅，也可以为金属等，具体视情况而定。
如图23所示，形成与所述栅极结构电连接的栅极电极19、与所述源区电连接的源极20以及与所述漏区电连接的漏极21。具体的，在本申请的一个实施例中，形成与所述栅极结构电连接的栅极电极19、与所述源区电连接的源极20以及与所述漏区电连接的漏极21包括：
在所述栅极结构背离所述基材1一侧形成第四覆盖层18，所述第四覆盖层18完全覆盖所述栅极结构、所述源区和所述漏区；对所述第四覆盖层18进行刻蚀，在所述第四覆盖层18中形成分别与所述栅极结构、所述源区、所述漏区对应的接触通孔；在所述接触通孔内沉积金属等，形成与所述栅极结构电连接的栅极电极19、与所述源区电连接的源极20以及与所述漏区电连接的漏极21，形成完整的晶体管。
由于所述栅极电极、所述源极和所述漏极的形成工艺类似于COMS工艺的金属接触工艺，已为本领域人员所熟知，本申请对此不再详细赘述。
需要说明的是，在上述任一实施例的基础上，在本申请的一个实施例中，该方法在去除所述假栅结构之后，形成所述栅极结构之前还包括：如图24所示，在所述第三裸露区域形成外延层22，所述外延层22的掺杂类型与所述源区的掺杂类型相反，以在所述外延层22与所述源区之间形成PN结，增大所述隧穿场效应晶体管的隧穿电流。具体的，在本申 请的一个实施例中，所述外延层22的厚度大于或等于3nm且小于或等于5nm，但本申请对此并不做限定，具体视情况而定。
还需要说明的是，在本申请实施例中，所述假栅结构和所述栅极结构中的各组成层可以通过沉积工艺实现，也可以通过外延工艺实现，本申请对此并不做限定，具体视情况而定。其中，所述沉积工艺都可以为低压化学气相沉积(即Low Pressure Chemical Vapor Deposition，简称LPCVD)，或者物理气相沉积(即Physical Vapor Deposition，简称PVD)，或化学气相沉积(Chemical Vapor Deposition，简称CVD)；所述外延工艺可以为分子束外延工艺(Molecular Beam Epitaxy，简称MBE)。
相应的，本申请实施例还提供了一种隧穿场效应晶体管，如图23所示，包括：
基材1，所述基材1内具有隔离结构2；
位于所述基材1第一表面的栅极结构，所述栅极结构包括层叠的第二栅介质层16和第二栅电极层17；
位于所述基材1第一表面内的源区和漏区，所述源区和所述漏区的掺杂类型不同；
其中，所述栅极结构在所述基材1第一表面的投影与所述源区至少部分交叠，与所述漏区不交叠。
在上述实施例的基础上，在本申请的一个实施例中，如图24所示，所述隧穿场效应晶体管还包括：
位于所述基材1第一表面与所述栅极结构之间的外延层22；所述外延层22的掺杂类型与所述漏区的掺杂类型相同。
此外，所述隧穿场效应晶体管还包括：与所述栅极结构电连接的栅极电极19、与所述源区电连接的源极20以及与所述漏区电连接的漏极21，由于其已为本领域人员所熟知，本申请对此不再详细赘述。
由上所述可知，本申请实施例提供了一种隧穿场效应晶体管的制作方法以及利用该制作方法制作的隧穿场效应晶体管的具体结构，工艺简单。而且，本申请实施例所提供的隧穿场效应晶体管制作方法，采用原位掺杂的沉积工艺形成所述第一子掺杂区域和第二子掺杂区域，从而降低了退火过程中，所述第一掺杂区域的掺杂离子的扩散速度，工艺波动较小，使得本申请实施例所提供的隧穿场效应晶体管的制作方法可以获得较为陡直的源区边界。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (12)

  1. 一种隧穿场效应晶体管的制作方法，其特征在于，包括：
    提供基材；
    在所述基材的第一表面形成假栅结构，所述假栅结构包括层叠的第一栅介质层、第一栅电极层和栅掩膜层；
    在所述假栅结构的侧壁上形成第一侧墙，所述第一侧墙至少覆盖所述第一栅电极层的侧壁；
    在所述基材位于所述假栅结构第一侧的第一区域内形成第一凹槽；
    在所述第一侧墙的侧壁上形成第二侧墙，所述第二侧墙还向背离所述假栅结构一侧延伸至覆盖所述基材位于所述假栅结构第二侧的第二区域以及所述第一凹槽的部分表面，在所述基材第一凹槽内形成第一裸露区域，其中，所述第二区域位于所述假栅结构背离所述第一凹槽的一侧；
    在所述第一裸露区域沉积第一子掺杂区域，所述第一子掺杂区域的上表面与所述基材第二区域的上表面平齐；
    去除所述第二侧墙位于所述假栅结构朝向所述第一区域一侧的部分，在所述基材第一凹槽内沉积第二裸露区域，并在所述第二裸露区域形成第二子掺杂区域，所述第二子掺杂区域的掺杂类型与所述第一子掺杂区域的掺杂类型相同，所述第二子掺杂区域和所述第一子掺杂区域构成第一掺杂区域；
    在所述基材的第二区域形成第二掺杂区域；
    对所述第一掺杂区域和所述第二掺杂区域退火，形成源区和漏区；
    去除所述假栅结构，在所述基材第一表面形成栅极结构，所述栅极结构与所述第二子掺杂区域至少部分交叠，且与所述第二掺杂区域不交叠。
  2. 根据权利要求1所述的制作方法，其特征在于，所述第一掺杂区域的掺杂浓度大于所述第二掺杂区域的掺杂浓度。
  3. 根据权利要求1所述的制作方法，其特征在于，在所述假栅结构的侧壁上形成第一侧墙，所述第一侧墙至少覆盖所述第一栅电极层的侧壁包括：
    在所述栅掩膜层背离所述基材一侧形成第一侧墙层，所述第一侧墙层完全覆盖所述假栅结构背离所述基材一侧表面、所述假栅结构侧壁和所述基材第一表面；
    对所述第一侧墙层进行平坦化，去除所述第一侧墙层位于所述假栅结构背离所述基材一侧表面的部分以及位于所述基材第一表面的部分，仅保留所述假栅结构侧壁上的部分，形成第一侧墙。
  4. 根据权利要求3所述的制作方法，其特征在于，所述第一侧墙至少覆盖所述第一栅电极层的侧壁包括：所述第一侧墙覆盖所述栅掩膜层的侧壁、所述第一栅电极层的侧壁和所述第一栅介质层的侧壁；
    或，所述第一侧墙仅覆盖所述假栅结构中所述栅掩膜层和第一栅电极层的侧壁。
  5. 根据权利要求1所述的制作方法，其特征在于，所述在所述第一侧墙的侧壁上形成第二侧墙，所述第二侧墙还向背离所述假栅结构一侧延伸至覆盖所述基材位于所述假栅结 构第二侧的第二区域以及所述第一凹槽的部分表面，在所述基材第一凹槽内形成第一裸露区域包括：
    形成覆盖所述第一凹槽、所述基材第一表面、所述假栅结构背离所述基材一侧表面以及所述假栅结构侧壁的第二侧墙形成层；
    对所述第二侧墙形成层平坦化，直至曝露出所述假栅结构背离所述基材一侧表面，从而在所述第一侧墙的侧壁上形成第二侧墙，所述第二侧墙还向背离所述假栅结构一侧延伸至覆盖所述基材位于所述假栅结构第二侧的第二区域以及所述第一凹槽的部分表面，在所述基材第一凹槽内形成第一裸露区域。
  6. 根据权利要求1所述的制作方法，其特征在于，所述在所述第一裸露区域形成第一子掺杂区域包括：在所述第一裸露区域沉积具有掺杂离子的半导体材料。
  7. 根据权利要求1所述的制作方法，其特征在于，所述第一侧墙和所述第二侧墙的形成材料相同，所述去除所述第二侧墙位于所述假栅结构朝向所述第一区域一侧的部分，在所述基材第一凹槽内形成第二裸露区域包括：
    对所述第二侧墙位于所述第一侧墙朝向所述第一凹槽一侧的部分进行锗离子注入，以改变所述第二侧墙位于所述第一侧墙朝向所述第一凹槽一侧的部分与所述第一侧墙的刻蚀比例，其中，所述第二侧墙位于所述第一侧墙朝向所述第一凹槽一侧的部分与所述第一侧墙的刻蚀比例大于或等于3:1；
    形成覆盖所述基材、所述假栅结构的第一覆盖层，所述第一覆盖层曝露所述第二侧墙位于所述第一侧墙朝向所述第一凹槽一侧的部分；
    以所述第一覆盖层为掩膜，去除所述第二侧墙位于所述第一侧墙朝向所述第一凹槽一侧的部分，在所述基材第一区域形成第二裸露区域。
  8. 根据权利要求7所述的制作方法，其特征在于，所述第二侧墙位于所述第一侧墙朝向所述第一凹槽一侧的部分的去除工艺为等离子刻蚀工艺；在对所述第二侧墙位于所述第一侧墙朝向所述第一凹槽一侧的部分进行等离子刻蚀时，所使用的等离子体中还掺杂有F离子、C离子或H离子。
  9. 根据权利要求1所述的制作方法，其特征在于，所述在所述基材的第二区域形成第二掺杂区域包括：
    去除所述第二侧墙；
    在所述第一侧墙背离所述假栅结构一侧形成第三侧墙，所述第三侧墙完全覆盖所述第一侧墙和所述假栅结构的侧壁；
    形成第二覆盖层，所述第二覆盖层完全覆盖所述基材的第一区域并延伸至至少覆盖部分所述假栅结构，曝露所述基材第一表面的第二区域；
    在所述基材第一表面的第二区域内形成第二掺杂区域，所述第二掺杂区域与所述第一掺杂区域的掺杂类型相反。
  10. 根据权利要求1-9任一项所述的制作方法，其特征在于，该方法在去除所述假栅结构之后，形成所述栅极结构之前还包括：
    在所述第三裸露区域形成外延层，所述外延层的掺杂类型与所述源区的掺杂类型相反。
  11. 一种隧穿场效应晶体管，其特征在于，包括：
    基材，所述基材内具有隔离结构；
    位于所述基材第一表面的栅极结构；
    位于所述基材第一表面内的源区和漏区，所述源区和所述漏区的掺杂类型不同；
    其中，所述栅极结构在所述基材第一表面的投影与所述源区至少部分交叠，与所述漏区不交叠。
  12. 根据权利要求1所述隧穿场效应晶体管，其特征在于，还包括：
    位于所述基材第一表面与所述栅极结构之间的外延层；所述外延层的掺杂类型与所述漏区的掺杂类型相同。
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