CN103117306A - 隧道fet及其形成方法 - Google Patents
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Abstract
隧道场效应晶体管（TFET）包括栅电极、源极区域和漏极区域。源极区域和漏极区域具有相反的导电类型。沟道区域设置在源极区域和漏极区域之间。源极扩散势垒设置在沟道区域和源极区域之间。源极扩散势垒和源极区域位于栅电极下方并与栅电极重叠。源极扩散势垒的第一个带隙大于源极区域、漏极区域和沟道区域的第二带隙。本发明还提供了隧道FET及其形成方法。
Description
技术领域
本发明一般地涉及半导体领域，更具体地来说，涉及隧道FET及其形成方法。
背景技术
金属氧化物半导体（MOS）技术已经得到广泛的应用。MOS器件可以在三个区域内工作，包括线性区域、饱和区域和亚阈值区域，这取决于栅极电压Vg和漏-源极电压Vds。亚阈值区域是电压Vg小于阀值电压Vt的区域。作为亚阈值摆幅（SS）的参数代表将晶体管电流断开的难易度，也是决定MOS器件的速度的一个因素。亚阈值摆幅可以表示为m*kT/q的函数，其中，m是关于电容的参数，k是波尔兹曼常数，T是绝对温度，q是电子上的电荷的数量。以往的研究表明，在室温条件下，将典型的MOS器件的亚阈值摆幅（sub-threshold swing）具有约为60mV/decade的极限值，这反过来设定了用于进一步按比例缩放操作电压VDD和阈值电压Vt的极限值。这种限制是由于载流子的扩散迁移机制（diffusion transportmechanism of carrier）。出于这个原因，现有的MOS器件在室温条件下的转换速度通常不会比60mV/decade更快。亚阈值摆幅极限值60mV/decade也适用于“鳍式”场效应晶体管（FinFET）或绝缘体上硅（SOI）器件上的超薄体MOSFET（ultra-thin-body MOSFET）。FinFET包括鳍的顶面和侧壁上的沟道。然而，即使通过对沟道进行更好的栅极控制，SOI上的超薄体MOSFET或FinFET器件只能达到接近，但不低于，该极限值60mV/decade。通过这种限制，未来的纳米器件在较低工作电压下将无法实现更快的切换。为解决上述问题，已经对隧道场效应晶体管（TFET）（TunnelField-Effect Transistor）进行探索。在现有的MOSFET中，SS通过载流子在源极与沟道势垒上方的扩散进行限制，其中，注入电流与kT/q成正比。因此，在室温条件下，SS是60mV/decade。在TFET中，注入由从源极的价带到沟道的导带的带间遂穿进行控制。由于电流机制是由隧穿决定的，所以电流显示出了非常弱的温度依赖性，电流主要是由于带隙随温度变化而增大。因此，SS并不是通过温度进行，并且可以实现更低的SS。
在TFET中，工作电流和关闭电流都是通过从半导体材料的价带到导带的带间遂穿所决定的。因此，工作电流通常是通过沟道中的带弯曲进行限制。已经提出了提高工作电流的各种方法，如使用较小的带隙源极材料来减小隧穿势垒的高度和宽度，也可以制造窄带隙沟道材料的隧道FET。即使使用窄带隙材料成倍地提高工作电流，也具有缺点。例如，在半导体中的本征载流子浓度作为带隙函数成倍地增加。带隙越低，既定温度下的本征载流子浓度越高。结果产生更高的断态漏电流（off-state leakagecurrent）。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种隧道场效应晶体管（TFET），包括：栅电极；源极区域；漏极区域，其中，所述源极区域和所述漏极区域具有相反的导电类型；沟道区域，位于所述源极区域和所述漏极区域之间；以及源极扩散势垒，位于所述沟道区域和所述源极区域之间，其中，所述源极扩散势垒和所述源极区域位于所述栅电极下方并且与所述栅电极重叠，以及其中，所述源极扩散势垒的第一带隙大于所述源极区域、所述漏极区域和所述沟道区域的第二带隙。
在该TFET中，所述源极扩散势垒的厚度小于大约3nm。
在该TFET中，所述第一带隙和所述第二带隙之间的差等于或大于大约1.48eV。
在该TFET中，所述栅电极的边缘与所述漏极区域和所述沟道区域的边界基本上对准。
在该TFET中，所述漏极区域和所述沟道区域的边界与所述栅电极最近的边缘间隔开。
在该TFET中，所述源极区域、所述漏极区域、所述沟道区域和所述源极扩散势垒包括III-V族化合物半导体材料。
在该TFET中，所述源极区域、所述漏极区域和所述沟道区域包括InAs，其中，所述源极扩散势垒包括AlAsSb。
根据本发明的另一方面，提供了一种隧道场效应晶体管（TFET），包括：源极区域；漏极区域，其中，所述源极区域和所述漏极区域具有相反的导电类型；沟道区域，位于所述源极区域和所述漏极区域之间；以及源极扩散势垒，位于所述沟道区域和所述源极区域之间，其中，所述源极区域、所述漏极区域、所述沟道区域和所述源极扩散势垒中每个均包括III-V族化合物半导体材料。
该TFET进一步包括栅电极，位于沟道区域上方，其中，所述源极扩散势垒与所述栅电极重叠。
在该TFET中，所述TFET是n型FET，并且其中，所述源极区域是p型，以及所述漏极区域是n型。
在该TFET中，所述TFET是p型FET，并且其中，所述源极区域是n型，所述漏极区域是p型。
在该TFET中，所述源极扩散势垒的厚度小于大约3nm。
在该TFET中，所述TFET是平面FET器件。
在该TFET中，所述TFET是FinFET，其中，所述沟道区域和所述源极扩散势垒形成鳍，以及其中，所述FinFET进一步包括栅电极，所述栅电极形成在所述沟道区域和所述源极扩散势垒的顶面和侧壁上方。
根据本发明的又一方面，提供了一种隧道场效应晶体管（TFET），包括：栅电极；源极区域；漏极区域，其中，所述源极区域和所述漏极区域具有相反的导电类型；沟道区域，位于所述栅电极下方并且位于所述源极区域和所述漏极区域之间；以及源极扩散势垒，将所述沟道区域与所述源极区域隔离开，其中，所述源极扩散势垒具有：第一导带，所述第一导带大于所述源极区域、所述漏极区域和所述沟道区域的第二导带；以及第一价带，所述第一价带低于所述源极区域、所述漏极区域和所述沟道区域的第二价带。
在该TFET中，所述源极区域、所述漏极区域、所述沟道区域和所述源极扩散势垒中的每个均包括III-V族化合物半导体材料。
在该TFET中，所述源极区域、所述漏极区域和所述沟道区域包括InAs，并且其中，所述源极扩散势垒包括AlAsSb。
在该TFET中，所述源极扩散势垒具有第一带隙，所述源极区域、所述漏极区域和所述沟道区域具有第二带隙，以及其中，所述第一带隙和所述第二带隙之间的差等于或大于大约1.48eV。
在该TFET中，所述栅电极的边缘与所述漏极区域和所述沟道区域的边界基本上对准，以及其中，所述源极扩散势垒和所述沟道区域位于所述栅电极下方并且与所述栅电极重叠。
在该TFET中，所述漏极区域和所述沟道区域的边界与所述栅电极的最近的边缘间隔开，以及其中，所述源极扩散势垒和所述沟道区域位于所述栅电极下方并与所述栅电极重叠。
附图说明
为了更全面地理解实施例及其优点，现将结合附图进行以下描述作为参考，其中：
图1和2是根据各个实施例的平面的隧道场效应晶体管（FET）的截面图；
图3是根据可选实施例的垂直隧道FET的截面图；
图4A和4B是根据又一实施例的隧道FinFET的截面图；以及
图5至9示出了根据各个实施例从具有薄源极扩散势垒的隧道FET得出的仿真结果。
具体实施方式
下面，详细讨论本发明的实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种具体环境中实现的可应用的创造性概念。所讨论的具体实施例仅为示例性的，而不用于限制本发明的范围。
根据不同的实施例提供隧道场效应晶体管（TFET）。讨论了各种实施的变型例。在各个附图和示例性实施例中，相同的参考标号用于指定相同的元件。
图1示出了根据一些实施例的n型场效应晶体管（NFET）100和p型场效应晶体管（PFET）200的截面图。NFET 100和PFET 200可以形成在衬底20上方，该衬底20可以是含硅的半导体衬底，但是也可以使用其它半导体材料。可选的，衬底20可以是一个用于生长III-V族化合物半导体层的衬底，例如，可以是蓝宝石衬底。
NFET 100的沟道区域122、源极区域124和漏极区域126包括低带隙材料，该低带隙材料可以是低带隙III-V族化合物半导体材料。该低带隙材料可以具有，例如低于大约0.75eV或低于大约0.5eV的带隙。形成沟道区域122、源极区域124和漏极区域126的示例性材料包括：砷化铟（InAs）、锑化镓（GaSb）、锑化铟（InSb）、砷化铟镓（InGaAs）、锗（Ge）等。在示例性实施例中，具有大约0.36eV带隙的砷化铟（GaSb）可用于形成沟道区域122、源极区域124、和/或漏极区域126。可选地，沟道区域122、源极区域124和漏极区域126可以包括硅、硅锗等。
在一些实施例中，漏极区域126是重掺杂n型（N+）区域，该区域可以具有高于大约1019/cm3或高于大约1020/cm3的n型杂质浓度。源极区域124是重掺杂p型（P+）区域，该区域可以具有高于大约1019/cm3或高于大约1020/cm3的p型杂质浓度。漏极区域126和源极区域124的掺杂剂可以分别取决于漏极区域126和源极区域124的材料。在漏极区域126和源极区域124包括III-V族化合物半导体材料的实施例中，掺杂剂可以从包括硅、锗、碳等的IV族元素中选择。在漏极区域126和源极区域124包括硅、硅锗等的实施例中，形成漏极区域126的掺杂剂可以是n型掺杂剂，如磷、砷、锑等。此外，形成源极区域124的掺杂剂可以是p型掺杂剂，如硼、铟等。在示例实施例中，可以掺杂包括砷化铟、硅或硒的漏极区域126。漏极区域126和源极区域124也可以掺杂碳。沟道区域122可以是本征半导体材料而不必掺杂为p型或n型。可选地，沟道区域122可以掺杂有p型或n型，且掺杂浓度低，例如，低于大约1013/cm3。
在一些实施例中，源极扩散势垒（source diffusion barrier）128形成在沟道区域122和源极区域124之间，并且可以与沟道区域122和源极区域124物理接触。在一些实施例中，源极扩散势垒128的厚度T1小于大约4nm或小于大约3nm。厚度T1可以在大约0.5nm和大约4nm之间，或在大约1nm和大约3nm之间。源极扩散势垒128可以具有宽带隙。在一些实施例中，该宽带隙大于沟道区域122、源极区域124和漏极区域126的带隙的差（ΔEg），该差（ΔEg）大于约0.5eV或大于约1.0eV。例如，源极扩散势垒128可以包括具有AlAsSb，其具有大约1.84eV的带隙，沟道区域122、源极区域124和漏极区域126可以包括AlAs，其具有大约0.36eV的带隙。对应的带隙差ΔEg是大约1.48eV。此外，在一些实施例中，为了限制电子漏电流（electron leakage current），期望源极扩散势垒128的导带可以高于沟道区域122、源极区域124和漏极区域126的导带，并且具有大于约0.5eV或大于约1.0eV的导带偏移ΔCB（如图8所示）。在示例性实施例中，源极扩散势垒128包括AlAsSb，其可具有等于大约1.84eV的带隙。源极扩散势垒128的价带也可以低于沟道区域122、源极区域124和漏极区域126的价带，并具有高于大约0.5eV的价带偏移ΔVB（如图8所示）。源极扩散势垒128可以是本征半导体材料，而没有掺杂为p型或n型。可选的，源极扩散势垒128可以掺杂为p型区域或n型区域。
栅极介电层132和栅电极134形成在沟道区域122和源极扩散势垒128的上方。在一些实施例中，栅电极134与全部的沟道区域122和全部的源极扩散势垒128重叠。栅电极134可以或不可以直接延伸到源极区域124的上方。在漏极侧，栅电极134不可以直接延伸到漏极区域126的上方。
在图1中，除了源极区域224的导电类型是N+，而漏极区域226的导电类型是P+之外，示例性PFET 200可以具有与NFET 100大致相同的结构。PFET 200的沟道区域222、源极区域224和漏极区域226可以包括低带隙材料。沟道区域222、源极区域224和漏极区域226的低带隙材料可以分别从与沟道区域122、源极区域124和漏极区域126相同的可用的材料中选择。沟道区域222、源极区域224和漏极区域226的掺杂浓度也可以与沟道区域122、源极区域124和漏极区域126的掺杂浓度大致相同。PFET 200也包括源极扩散势垒228，源极扩散势垒228也包括具有带隙和导带分别大于沟道区域222、源极区域224和漏极区域226的带隙和导带的宽带隙材料。源极扩散势垒228的价带也可以低于沟道区域222、源极区域224和漏极区域226的价带。
栅极介电层232和栅电极234形成在沟道区域222和源极扩散势垒228的上方。在一些实施例中，栅电极234与全部的沟道区域222和全部的源极扩散势垒228重叠。栅电极234可以或不可以直接延伸到源极区域224。在漏极侧，栅电极234不可以直接延长到漏极区域226的上方。
表1根据一些实施例列出了一些可以用于NFET 100和PFET 200的源极/漏极区域和沟道区域的示例性的材料组合。表1中的每一行都列出了其中一个材料组合。图8所示的导带偏移ΔCB是源极扩散势垒128/228的导带与源极区域124/224、漏极区域126/226、沟道区域122/222的导带之间的差。价带偏移ΔVB是源极扩散势垒128/228的价带和源极区域124/224、漏极区域126/226、和沟道区域122/222的导带之间的差。在一些实施例中，较大的导带偏移和较大的价带偏移有助于减少隧道FET的漏电流。表1中所列出的组合仅为实例。其他组合也在各个实施例的范围内。
表1
图2示出了根据可选实施例的NFET 100和PFET 200。与图1相比，图2示出了包括部分123（在漏极侧上）的沟道区域122，其中，部分123没有直接形成在其上的栅电极134。类似地，示出了包括部分223（在漏极侧上）的沟道区域222，其中，部分223没有直接形成其上的栅电极234。换言之，图2中的栅电极134未覆盖全部的沟道区域122。此外，沟道区域122和漏极区域126的边界以间距S1与栅电极134的最近的侧边缘间隔开。例如，间距S1可以在大约2nm到大约100nm之间。类似地，栅电极234没有延长到沟道区域222的部分，沟道区域222和漏极区域226之间的边界以间距S2与栅电极234的最近的侧边缘间隔开。例如，根据一些实施例，间距S2可以在大约2nm到大约100nm之间。
图1和图2所示的NFET 100和PFET 200是水平设置的平面FET器件。例如，NFET 100和PFET 200中的每个的源极区域、漏极区域和沟道区域基本上位于与衬底20的主表面20A平行的同一水平面上。图3示出了具有垂直结构的NFET 100或PFET 200的截面图。在图3所示的实施例中，垂直堆叠源极区域124/224、源极扩散势垒128/228、沟道区域122/222和漏极区域126/226。尽管所示实施例示出的是源极区域124或224位于底部，但也可以颠倒堆叠区域的顺序，并且漏极区域126/226可以位于底部。栅极介电层132/232形成在源极区域124/224、源极扩散势垒128/228、沟道区域122/222和漏极区域126/226的侧壁上。此外，栅电极134/234形成在栅极介电层132/232上方。与图1和图2所示的实施例相似，部分漏极侧沟道区域可以不被相应的上覆栅电极134/234覆盖。
图4A和4B根据一些其他实施例示出了隧道FET的截面图，其中，由图4A中的平面交线4B-4B截取图4B中的截面图。参考图4A和4B，包括沟道区域122/222和源极扩散势垒128/228的半导体鳍形成在衬底20的顶面上方。栅极介电层132/232和栅电极134/234形成在半导体鳍122/222/128/228的顶面和侧壁上方。可以参考图1和图2所示的实施例选择沟道区域122/222、源极扩散势垒128/228、源极区域124/224和漏极区域126/226的材料。
通过形成源极扩散势垒128/228，当隧道FET截止时，泄漏的电流（漏电流）在源极区域124/224和漏极区域126/226之间流动，并且该泄露的电流减少。图5示出了例证性仿真结果，其中，将漏源电流Ids示出为栅极电压Vg的函数。线50对应于没有源极扩散势垒的隧道FET。线52、54和56分别通过具有源极扩散势垒厚度（Tb）为2nm、3nm和4nm的隧道FET得到。在假设隧道FET在温度为300K、漏源电压为0.5V的条件下工作，进行仿真。在一些实施例中，源极扩散势垒的形成导致漏电流Ioff显著减少。在图5所示的实例中，当栅极电压Vg接近0V，例如，在-0.1V和0.1V之间时，测量电流Ioff。在此范围内，渗漏减少接近2个数量等级或更高。例如，将泄漏减少标记为57A、57B、57C，其中，与57A、57B、57C相对应的幅值表示图5中的2个数量等级或更高的电流Ids。另一方面，在图5标记的具有2nm、3nm和4nm的源极扩散势垒的隧道FET的工作电流（on-current）Ion与没有源极扩散势垒的隧道FET的工作电流Ion大致相同。例如，当栅极电压Vg在大约0.6V和0.8V之间时，线52、54和56对应的Ids值（工作电流）大致相同。这表明，引入源极扩散势垒未对工作电流产生显著的影响。
图6示出根据一些实施例的仿真结果，该仿真结果显示了各个样本隧道FET的Ion/Ioff比率作为漏电流的函数。点80是从没有源极扩散势垒的隧道FET获得的。点82、84和86分别是从具有2nm、3nm和4nm的源极扩散势垒的隧道FET的得到的。在一些实施例中，点82、84和86所代表的具有源极扩散势垒的隧道FET的Ion/Ioff比率远远大于点80所代表的没有源极扩散势垒的隧道FET的Ion/Ioff比率。
根据一些实施例，图7示出了漏电流比率作为扩散势垒层的厚度的函数。在图7中，Y轴代表漏电流比率，其是在400K工作温度下隧道EFT的漏电流Ioff与相应的在300K工作温度下相应隧道FET的漏电流Ioff的比率。图7中的结果是根据一些实施例的仿真结果。如图7所示，随着工作温度的增加，漏电流的比率也增加。例如，所示的点60、62和64的漏电流比率均大于1。由Y轴的值所表示的较小的漏电流比率表明该漏电流随温度的增加而增加的更少。例如，点66对应的漏电流比率是等于大约5.0E+03，这表明随着温度从300K升高到400K，漏电流增加了5.0E+03倍，或5000倍。比较来看，点62对应的漏电流比率等于大约1.0E+03，这表明当温度从300K升高到400K时，漏电流增加了1.0E+03倍，或1000倍，比5000倍少。对应的隧道FET较为稳定，受温度影响较小。原因在于小的漏电流比率表明，当相应器件的工作温度升高时，漏电流增加较小。因此，期望隧道FET具有较小的漏电流比率。图7中的结果表明，分别由点60、62和64表示的具有2nm、3nm和4nm源极扩散势垒层的隧道FET的漏电流比率显著小于点66表示的没有源极扩散势垒层的隧道FET的漏电流比率。该扩散势垒层与图2所示的扩散势垒层128和228类似。这表明，与没有源极扩散势垒的隧道FET相比，一些实施例中的隧道FET对工作温度的变化不太敏感。较小的温度敏感性是由宽带隙源极扩散势垒增加了活化能（activation energy）而引起的。
根据一些实施例，图8示出了隧道NFET 100的沟道区域122、源极区域124、漏极区域126和源极扩散势垒128的示例性带隙。在图8中，用于形成NFET 100的示例性材料被标记出来。在一些实施例中，导带偏移ΔCB使电子扩散电流具有有效势垒，这是因为电子必须克服一个更高的能量势垒。例如，当泄漏的电子从源极运动到达漏极时，该电子需要具有比源极扩散势垒的导带能量更高的能量水平。如图8所示，在一些实施例中，泄漏的电子需要克服的导带偏移ΔCB。相比之下，价带偏移ΔVB使空穴扩散电流具有有效势垒，这是因为这些空穴需要克服更高的能量势垒。例如，当泄漏的空穴从源极运动到达漏极时，该空穴需要具有比源极扩散势垒的价带能量更低的能量水平。如图8所示，在一些实施例中，泄漏的空穴需要克服价带偏移ΔVB。如果电子和空穴不能满足图8所示的值要求，则该电子和空穴就不会泄漏。因此，根据不同的实施例，由于增加的导带偏移ΔCB和/或增加的价带偏移ΔVB，根据一些实施例的隧道FET的漏电流可能会降低。原因在于，那些未能克服导带偏移ΔCB的电子由于无法穿过源极扩散势垒，因而不会形成漏电流的部分。类似地，那些未能克服价带偏移ΔVB的电子由于无法穿过源极扩散势垒，因而也不会形成漏电流的部分。
图9示出了与没有源极扩散势垒的隧道FET相比，漏电流的减少作为源极扩散势垒的厚度的函数。通过模拟在工作温度等于400K和300K时的器件运行的状况分别获得线70和72。该仿真是在假设漏源电压Vds是0.5V、栅源电压Vgs是0V的条件下进行的。在一些实施例中，添加具有较小厚度的源极扩散势垒，如图2和3中所示的厚度T1为2nm和小于2nm，会导致漏电流显著减少。然而，随着源极扩散势垒的厚度的增加，减少开始饱和，例如，当源极扩散势垒的厚度大于大约2nm或大约3nm时。通过比较线70和72，可以发现线70和72示出了相同现象。例如，无论工作温度是300K还是400K，漏电流的减少只受源极扩散势垒的厚度的影响。此外，无论工作温度是300K还是400K，当源极扩散势垒的厚度为大约1nm或更大时，漏电流的减少开始饱和。因此，图9示出了源极扩散势垒造成的漏电流的减少是稳定的，并且对应的隧道FET的工作温度没有对漏电流的减少产生显著影响。
此外，在图9所示的示例性实施例中，线70和72基本上变平，这表明了当源极扩散势垒层的厚度达到大约3nm时，漏电流的减少基本上达到饱和。
根据实施例，隧道FET包括栅电极、源极区域和漏极区域，其中，源极和漏极区域是相反的导电类型。沟道区域设置在源极区域和漏极区域之间。源极扩散势垒设置在沟道区域和源极区域之间。源极扩散势垒和源极区域位于栅电极下方并与栅电极重叠。源极扩散势垒的第一带隙大于源极区域、漏极区域和沟道区域的第二带隙。
根据其他实施例，隧道FET包括源极区域和漏极区域，其中，源极和漏极区域是相反的导电类型。沟道区域设置在源极区域和漏极区域之间。厚度小于约3nm的源极扩散势垒设置在沟道区域和源极区域之间。源极区域、漏极区域、沟道区域和源极扩散势垒中的每个均包括III-V族化合物半导体材料。
根据又一些实施例，隧道FET包括栅电极、源极区域和漏极区域，其中，源极和漏极区域是相反的导电类型。沟道区域设置在栅电极下方并且设置在源极区域和漏极区域之间。源极扩散势垒将沟道区域与源极区域隔离，其中沟道区域和源极区域之间的距离小于大约3nm。源极扩散势垒的导带大于源极区域、漏极区域和沟道区域的导带。源极扩散势垒的价带小于源极区域、漏极区域和沟道区域的价带。
尽管已经详细地描述了实施例及其优势，但应该理解，可以在不背离所附权利要求限定的实施例的主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。
Claims (10)
1.一种隧道场效应晶体管（TFET），包括：
栅电极；
源极区域；
漏极区域，其中，所述源极区域和所述漏极区域具有相反的导电类型；
沟道区域，位于所述源极区域和所述漏极区域之间；以及
源极扩散势垒，位于所述沟道区域和所述源极区域之间，其中，所述源极扩散势垒和所述源极区域位于所述栅电极下方并且与所述栅电极重叠，以及其中，所述源极扩散势垒的第一带隙大于所述源极区域、所述漏极区域和所述沟道区域的第二带隙。
2.根据权利要求1所述的TFET，其中，所述源极扩散势垒的厚度小于大约3nm。
3.根据权利要求1所述的TFET，其中，所述第一带隙和所述第二带隙之间的差等于或大于大约1.48eV。
4.根据权利要求1所述的TFET，其中，所述栅电极的边缘与所述漏极区域和所述沟道区域的边界基本上对准。
5.根据权利要求1所述的TFET，其中，所述漏极区域和所述沟道区域的边界与所述栅电极最近的边缘间隔开。
6.根据权利要求1所述的TFET，其中，所述源极区域、所述漏极区域、所述沟道区域和所述源极扩散势垒包括III-V族化合物半导体材料。
7.根据权利要求6所述的TFET，其中，所述源极区域、所述漏极区域和所述沟道区域包括InAs，其中，所述源极扩散势垒包括AlAsSb。
8.一种隧道场效应晶体管（TFET），包括：
源极区域；
漏极区域，其中，所述源极区域和所述漏极区域具有相反的导电类型；
沟道区域，位于所述源极区域和所述漏极区域之间；以及
源极扩散势垒，位于所述沟道区域和所述源极区域之间，其中，所述源极区域、所述漏极区域、所述沟道区域和所述源极扩散势垒中每个均包括III-V族化合物半导体材料。
9.根据权利要求8所述的TFET，进一步包括栅电极，位于沟道区域上方，其中，所述源极扩散势垒与所述栅电极重叠。
10.一种隧道场效应晶体管（TFET），包括：
栅电极；
源极区域；
漏极区域，其中，所述源极区域和所述漏极区域具有相反的导电类型；
沟道区域，位于所述栅电极下方并且位于所述源极区域和所述漏极区域之间；以及
源极扩散势垒，将所述沟道区域与所述源极区域隔离开，其中，所述源极扩散势垒具有：
第一导带，所述第一导带大于所述源极区域、所述漏极区域和所述沟道区域的第二导带；以及
第一价带，所述第一价带低于所述源极区域、所述漏极区域和所述沟道区域的第二价带。
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