KR20150085663A - 터널링 전계 효과 트랜지스터 - Google Patents
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Abstract
터널링 전계 효과 트랜지스터가 제공된다. 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에 채널 영역이 제공된다. 상기 소스 영역과 상기 드레인 영역 사이에 포켓 영역이 제공된다. 상기 채널 영역은 상기 소스 영역에 인접하는 제 1 영역 및 상기 드레인 영역에 인접하는 제 2 영역을 포함한다. 상기 제 1 영역의 밴드갭은 상기 제 2 영역의 밴드갭보다 작고, 상기 포켓 영역의 밴드갭은 상기 제 1 및 제 2 영역들의 밴드갭과 다르다
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세히는 터널링 전계 효과 트랜지스터에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 높은 온-전류 및 낮은 오프-전류를 갖는 터널링 전계 효과 트랜지스터를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 터널링 전계 효과 트랜지스터는 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역; 및 상기 소스 영역과 상기 드레인 영역 사이의 포켓 영역을 포함하고, 상기 채널 영역은 상기 소스 영역에 인접하는 제 1 영역 및 상기 드레인 영역에 인접하는 제 2 영역을 포함하고, 상기 제 1 영역의 밴드갭은 상기 제 2 영역의 밴드갭보다 작고, 상기 포켓 영역의 밴드갭은 상기 제 1 및 제 2 영역들의 밴드갭과 다를 수 있다.
상기 포켓 영역은 상기 소스 영역과 상기 채널 영역 사이에 제공되고, 상기 포켓 영역의 밴드갭은 상기 제 1 영역의 밴드갭보다 작을 수 있다.
상기 채널 영역은 InGaAs를 포함하고, 상기 포켓 영역은 InAs를 포함할 수 있다.
상기 제 1 영역의 Ga 농도는 상기 제 2 영역의 Ga 농도보다 작을 수 있다.
상기 채널 영역은 InGaSb를 포함하고, 상기 포켓 영역은 InSb를 포함할 수 있다.
상기 제 1 영역의 In 농도는 상기 제2 영역의 In 농도보다 클 수 있다.
상기 포켓 영역은 상기 드레인 영역과 상기 채널 영역 사이에 제공되고, 상기 포켓 영역의 밴드갭은 상기 제 2 영역의 밴드갭보다 클 수 있다.
상기 채널 영역은 InGaAs를 포함하고, 상기 포켓 영역은 InP 및 InAlAs 중 적어도 하나를 포함할 수 있다.
상기 채널 영역은 InGaSb를 포함하고, 상기 포켓 영역은 InAlSb를 포함할 수 있다.
상기 채널 영역의 밴드갭은 상기 제 2 영역으로부터 상기 제 1 영역으로 갈수록 연속적으로 감소할 수 있다.
상기 채널 영역의 밴드갭은 상기 제 2 영역으로부터 상기 제 1 영역으로 갈수록 계단식으로 감소할 수 있다.
상기 소스 영역, 상기 드레인 영역, 및 상기 채널 영역은 기판 상에 제공되고, 상기 소스 영역과 상기 드레인 영역은 상기 기판의 상면과 실질적으로 수직한 방향으로 이격될 수 있다.
상기 채널 영역의 측벽 상에 차례로 제공되는 게이트 절연막 및 게이트 전극을 더 포함할 수 있다.
평면적 관점에서 상기 채널 영역의 양측에 배치된 소자 분리막을 더 포함하고, 상기 게이트 절연막 및 상기 게이트 전극은 상기 소자 분리막의 상면과 접할 수 있다.
상기 포켓 영역은: 상기 소스 영역과 상기 채널 영역 사이의 제 1 포켓 영역; 및 상기 드레인 영역과 상기 채널 영역 사이의 제 2 포켓 영역을 포함하고, 상기 제 1 포켓 영역은 상기 제 1 영역보다 밴드갭이 작고, 상기 제 2 포켓 영역은 상기 제 2 영역보다 밴드갭이 클 수 있다.
소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역; 및 상기 소스 영역과 상기 채널 영역 사이의 제 1 포켓 영역을 포함하고, 상기 채널 영역은 상기 소스 영역에 인접하는 제 1 영역 및 상기 드레인 영역에 인접하고, 상기 제 1 영역의 밴드갭은 상기 제 2 영역의 밴드갭보다 작고, 상기 제 1 포켓 영역의 밴드갭은 상기 제 1 영역의 밴드갭보다 작을 수 있다.
상기 채널 영역은 InGaAs를 포함하고, 상기 제 1 포켓 영역은 InAs를 포함하고, 상기 제 1 영역의 Ga 농도는 상기 제 2 영역의 Ga 농도보다 작을 수 있다.
상기 채널 영역은 InGaSb를 포함하고, 상기 포켓 영역은 InSb를 포함하고, 상기 제 1 영역의 In 농도는 상기 제2 영역의 In 농도보다 클 수 있다.
상기 드레인 영역과 상기 채널 영역 사이에 제 2 포켓 영역을 더 포함하고, 상기 제 2 포켓 영역의 밴드갭은 상기 제 2 영역의 밴드갭보다 클 수 있다.
상기 소스 영역, 상기 드레인 영역, 및 상기 채널 영역은 기판 상에 제공되고, 상기 소스 영역과 상기 드레인 영역은 상기 기판의 상면과 실질적으로 수직한 방향으로 이격될 수 있다.
본 발명의 실시예들에 따르면, 비대칭 적인 채널 영역의 밴드갭에 의하여 높은 온-전류 및 낮은 오프-전류를 갖는 터널링 전계 효과 트랜지스터를 달성할 수 있다. 또한, 포켓 영역에 의하여 보다 높은 온-전류 및 낮은 오프-전류를 달성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터의 단면도이다.
도 2는 도 1의 터널링 전계 효과 트랜지스터가 n형 터널링 전계 효과 트랜지스터인 경우의 에너지 밴드 다이어그램이다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 터널링 전계 효과 트랜지스터의 단면도이다.
도 9는 도 8의 터널링 전계 효과 트랜지스터의 에너지 밴드 다이어그램이다.
도 10은 본 발명의 또 다른 실시예에 따른 터널링 전계 효과 트랜지스터의 단면도이다.
도 11은 도 10의 터널링 전계 효과 트랜지스터의 에너지 밴드 다이어그램이다.
도 12는 본 발명의 또 다른 실시예에 따른 터널링 전계 효과 트랜지스터의 단면도이다.
도 13a, 도 13b, 및 도 13c는 통상의 n 채널 터널링 전계 효과 트랜지스터의 에너지 밴드 다이어그램들이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 15는 상기 전자 시스템(도 14의 1100)이 모바일 폰(800)에 적용되는 예를 도시한다.
도 2는 도 1의 터널링 전계 효과 트랜지스터가 n형 터널링 전계 효과 트랜지스터인 경우의 에너지 밴드 다이어그램이다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 터널링 전계 효과 트랜지스터의 단면도이다.
도 9는 도 8의 터널링 전계 효과 트랜지스터의 에너지 밴드 다이어그램이다.
도 10은 본 발명의 또 다른 실시예에 따른 터널링 전계 효과 트랜지스터의 단면도이다.
도 11은 도 10의 터널링 전계 효과 트랜지스터의 에너지 밴드 다이어그램이다.
도 12는 본 발명의 또 다른 실시예에 따른 터널링 전계 효과 트랜지스터의 단면도이다.
도 13a, 도 13b, 및 도 13c는 통상의 n 채널 터널링 전계 효과 트랜지스터의 에너지 밴드 다이어그램들이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 15는 상기 전자 시스템(도 14의 1100)이 모바일 폰(800)에 적용되는 예를 도시한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터의 단면도이다. 도 2는 도 1의 터널링 전계 효과 트랜지스터가 n형 터널링 전계 효과 트랜지스터인 경우의 에너지 밴드 다이어그램이다.
도 1을 참조하면, 본 실시예에 따른 터널링 전계 효과 트랜지스터는 기판(100) 상에 차례로 적층된 드레인 영역(112), 채널 영역(130), 및 소스 영역(140)을 포함할 수 있다. 상기 드레인 영역(112)과 상기 소스 영역(140)은 상기 기판(100)의 상면에 실질적으로 수직한 방향으로 이격될 수 있다. 상기 채널 영역(130)은 상기 소스 영역(140)에 인접한 제 1 영역(R1) 및 상기 드레인 영역(112)에 인접한 제 2 영역(R2)을 포함할 수 있다. 상기 기판(100)은 실리콘 기판 또는 실리콘을 포함하는 기판일 수 있다. 상기 드레인 영역(112)은 상기 기판(100)으로부터 상부로 연장되는 돌출부와 상기 돌출부 양 옆의 리세스 영역을 포함할 수 있다. 상기 리세스 영역 내에 소자 분리막(101)이 제공될 수 있다. 상기 소자 분리막(101)은 실리콘 산화막을 포함할 수 있다.
상기 드레인 영역(112)과 상기 소스 영역(140) 사이에 제 1 포켓 영역(151)이 제공될 수 있다. 일 예로, 상기 제 1 포켓 영역(151)은 상기 소스 영역(140)과 상기 채널 영역(130) 사이에 제공될 수 있다.
상기 채널 영역(130)의 측벽 상에 차례로 게이트 절연막(121) 및 게이트 전극(125)이 제공될 수 있다. 상기 게이트 절연막(121) 및 상기 게이트 전극(125)의 하면은 상기 소자 분리막(101)과 접할 수 있다. 상기 게이트 절연막(121)은 실리콘 산화막보다 유전 상수가 큰 고유전 물질을 포함할 수 있다. 일 예로 상기 게이트 절연막(121)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 상기 게이트 전극(125)은 TiN, TaN, 또는 WN와 같은 도전성 금속 질화물 및/또는 Ti, Ta, 또는 W와 같은 금속층을 포함할 수 있다.
상기 드레인 영역(112)과 상기 소스 영역(140)은 서로 다른 도전형을 가질 수 있다. 일 예로, n형 터널링 전계 효과 트랜지스터의 경우, 상기 드레인 영역(112)은 n형 불순물 영역일 수 있고, 상기 소스 영역(140)은 p형 불순물 영역일 수 있다. 다른 실시예에서, p형 터널링 전계 효과 트랜지스터의 경우, 상기 드레인 영역(112)은 p형 불순물 영역일 수 있고, 상기 소스 영역(140)은 n형 불순물 영역일 수 있다. 상기 채널 영역(130)은 진성 영역(intrinsic region)일 수 있으나, 이와는 달리 상기 드레인 영역(112) 및 상기 소스 영역(140)보다 약하게 도핑된(lightly doped) p형 불순물 영역 또는 n형 불순물 영역일 수 있다. 상기 드레인 영역(112), 상기 소스 영역(140), 상기 채널 영역(130), 및 상기 제 1 포켓 영역(151)은 3-5족 반도체 물질을 포함할 수 있다. 일 예로, 드레인 영역(112), 상기 소스 영역(140), 상기 채널 영역(130), 및 상기 제 1 포켓 영역(151)은 InGaAs, InGaSb, GaSb, InAs, 및 GaAsSb 중 적어도 하나를 포함할 수 있다.
도 13a, 도 13b, 및 도 13c는 통상의 n 채널 터널링 전계 효과 트랜지스터의 에너지 밴드 다이어그램들이다. 터널링 전계 효과 트랜지스터는 통상의 MOSFET과는 달리 열전자 방출(thermionic emission)이 아닌 밴드간 터널링(band to band tunneling)에 의하여 캐리어의 흐름을 제어하는 소자이다. 즉, 게이트 전극에 양전압이 인가되는 경우, 도 13a의 오프-상태로부터 도 13b의 온-상태로 변화될 수 있다. 도 13b에 도시된 바와 같이, 캐리어는 소스 쪽 터널링(source-side tunneling)을 통하여 드레인으로 이동할 수 있다. 이와 같은 터널링 전계 효과 트랜지스터는 통상의 MOSFET과는 달리 상온에서 낮은 문턱 전압 이하 기울기(sub-threshold swing)를 가질 수 있고 구동 전압의 미세 변화가 출력 전류의 큰 변화로 이어질 수 있다. 그러나, 채널 영역의 밴드갭(Eg0)이 일정한 통상의 터널링 전계 효과 트랜지스터는 도 14c에 도시된 바와 같이, 게이트 전극에 음전압이 인가되는 경우 드레인 쪽 터널링(drain-side tunneling)이 발생하는 양극성 상태(ambipolar state)가 될 수 있고, 이에 따라 상대적으로 낮은 온-전류(on-current) 및 높은 오프-전류(off-current)를 나타낼 수 있다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터는 상기 소스 영역(140)에 인접한 상기 채널 영역(130), 즉, 제 1 영역(R1)의 밴드갭(Eg1)이 상기 드레인 영역(112)에 인접한 상기 채널 영역(130), 즉, 상기 제 2 영역(R2)의 밴드갭(Eg2)보다 작을 수 있다. 그에 따라, 상대적으로 작은 소스 영역쪽의 밴드갭(Eg1)에 의하여 소스 쪽의 터널링 배리어가 낮아지고 높은 온-전류(on-current)를 달성할 수 있다. 또한, 상대적으로 큰 드레인 영역쪽의 밴드갭(Eg2)에 의하여 드레인 쪽의 터널링 배리어가 높아지고 그에 따라 상술한 양극성 상태(ambipolar state), 즉, 드레인쪽 터널링이 방지되어 낮은 오프-전류(off-current)를 달성할 수 있다. 이와 같은 비대칭적인 밴드갭은 반도체 물질의 조성 또는 응력에 의하여 조절될 수 있다.
일 예로, 상기 드레인 영역(112), 상기 소스 영역(140)은 상기 채널 영역(130)은 InGaAs을 포함하되, 상기 채널 영역(130)의 Ga농도는 상기 제 2 영역(R2)으로부터 상기 제 1 영역(R1)으로 갈수록 감소될 수 있다. 일 예로, 상기 제 1 영역(R1)의 In : Ga 비율은 0.7 : 0.3일 수 있고, 상기 제 2 영역(R2)의 In : Ga 비율은 0.53 : 0.47일 수 있다. 상기 Ga 농도의 감소에 따라 상기 채널 영역(130)의 밴드갭이 상기 제 2 영역(R2)으로부터 상기 제 1 영역(R1)으로 갈수록 연속적으로 또는 계단식으로 감소될 수 있다. 상기 채널 영역(130)의 밴드갭이 계단식으로 감소되는 경우, 상기 채널 영역(130)은 서로 다른 조성을 갖는 복수의 층들을 포함할 수 있다. 다른 실시예에서, 상기 드레인 영역(112)은 GaSb를 포함하고, 상기 소스 영역(140)은 InGaSb를 포함하고, 상기 채널 영역(130)은 InGaSb를 포함하되, 상기 채널 영역(130)의 In 농도는 상기 제 2 영역(R2)으로부터 상기 제 1 영역(R1)으로 갈수록 증가될 수 있다. 상기 In 농도의 증가에 따라 상기 채널 영역(130)의 밴드갭이 상기 제 2 영역(R2)으로부터 상기 제 1 영역(R1)으로 갈수록 연속적으로 또는 계단식으로 감소될 수 있다.
상기 제 1 포켓 영역(151)의 밴드갭(Eg3)은 상기 제 1 및 제 2 영역들의 밴드갭과 다를 수 있다. 일 예로, 상기 제 1 포켓 영역(151)의 밴드갭(Eg3)은 상기 제 1 영역(R1)의 밴드갭(Eg1)보다 작을 수 있다. 상기 제 1 포켓 영역(151)의 상대적으로 작은 밴드갭은 소스 쪽의 터널링 배리어를 더욱 낮추고 그에 따라 높은 온-전류(on-current)를 달성할 수 있다. 이와 같은 상대적으로 낮은 밴드갭을 갖는 포켓 영역은 반도체 물질의 조성, 도핑 또는 응력에 의하여 달성될 수 있다.
일 예로, 상기 채널 영역(130)이 InGaAs을 포함하는 경우, 상기 제 1 포켓 영역(151)은 InAs를 포함할 수 있다. 이 경우, 상기 제 1 포켓 영역(151)의 In과 As의 비율은 1:1일 수 있으나, 이에 한정되지 않는다. 다른 실시예에 있어서, 상기 채널 영역(130)이 InGaSb를 포함하는 경우, 상기 제 1 포켓 영역(151)은 InSb를 포함할 수 있다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하여, 기판(100) 상에 제 1 반도체층(110)이 형성될 수 있다. 상기 기판(100)은 실리콘 기판 또는 실리콘을 포함하는 기판일 수 있다. 상기 제 1 반도체층(110)은 상기 기판(100) 상에 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 일 예로, 상기 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다. 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터가 n형 터널링 전계 효과 트랜지스터인 경우, 상기 제 1 반도체층(110)은 n형 도펀트로 도핑될 수 있다. 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터가 p형 터널링 전계 효과 트랜지스터인 경우, 상기 제 1 반도체층(110)은 p형 도펀트로 도핑될 수 있다. 일 예로, 상기 제 1 반도체층(110)은 인-시츄(in-situ)로 도핑되거나 증착 공정 이후 별개의 이온 주입 공정에 의하여 도핑될 수 있다. 일 예로, 상기 제 1 반도체층(110)의 도펀트 농도는 약 1*1019 atm/cm3 내지 약 1*1021 atm/cm3 일 수 있다. 상기 제 1 반도체층(110)은 도 4를 참조하여 설명된 드레인 영역(112)의 물질과 동일한 물질을 포함할 수 있다.
도 4를 참조하여, 상기 제 1 반도체층(110)이 패터닝되어 리세스 영역이 형성된 후, 상기 리세스 영역을 채우는 소자 분리막(101)이 형성될 수 있다. 그 결과 제 1 반도체 패턴(111)이 형성될 수 있다. 상기 제 1 반도체층(110)의 패터닝은 상기 제 1 반도체층(110) 상에 마스크 패턴을 형성한 후 이를 이용한 건식 식각 공정을 포함할 수 있다. 상기 소자 분리막(101)은 실리콘 산화물로 형성될 수 있다. 상기 소자 분리막(101)은 화학 기상 증착으로 형성될 수 있다. 상기 소자 분리막(101)은 상기 제 1 반도체 패턴(111)의 최상면보다 낮은 상면을 갖도록 리세스 될 수 있다.
도 5를 참조하여, 상기 제 1 반도체 패턴(111)의 측벽 상에 차례로 게이트 절연막(121) 및 게이트 전극(125)이 형성될 수 있다. 상기 게이트 절연막(121) 및 상기 게이트 전극(125)은 상기 제 1 반도체 패턴(111)의 상면을 노출할 수 있다. 상기 게이트 절연막(121)은 실리콘 산화막보다 유전 상수가 큰 고유전 물질을 포함하는 물질로 형성될 수 있다. 일 예로 상기 게이트 절연막(121)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 상기 게이트 전극(125)은 TiN, TaN, 또는 WN와 같은 도전성 금속 질화물 및/또는 Ti, Ta, 또는 W와 같은 금속층을 포함할 수 있다. 상기 게이트 절연막(121)은 상기 제 1 반도체 패턴(111)을 덮는 절연막을 형성한 후, 건식 식각 공정을 수행하여 형성될 수 있다. 상기 게이트 전극(125)은 상기 게이트 절연막(121)이 형성된 결과물 상에 도전막을 형성한 후, 건식 식각 공정을 수행하여 형성될 수 있다. 다른 실시예에서, 상기 게이트 절연막(121) 및 상기 게이트 전극(125)은 상기 제 1 반도체 패턴(111)을 덮는 절연막 및 도전막을 차례로 형성한 후, 평탄화 공정 및 패터닝 공정을 수행하여 형성될 수 있다.
도 6을 참조하여, 상기 제 1 반도체 패턴(111)의 상부가 선택적으로 제거되어 드레인 영역(112)이 형성될 수 있다. 상기 드레인 영역(112)의 상면은 도시된 바와 같이 상기 소자 분리막(101)의 상면과 동일 레벨일 수 있으나 이에 한정되지 않는다. 상기 선택적 제거 공정의 결과, 상기 드레인 영역(112)의 상면 및 상기 게이트 절연막(121)의 측벽에 의하여 정의된 리세스 영역(RS)이 형성될 수 있다.
도 7을 참조하여, 상기 리세스 영역(RS)을 채우는 채널 영역(130) 및 제 1 포켓 영역(151)이 형성될 수 있다. 상기 채널 영역(130)은 상기 리세스 영역(RS)에 의하여 노출된 상기 드레인 영역(112)의 상면을 씨드로 하는 에피택시얼 공정에 의하여 형성될 수 있다. 상기 채널 영역(130)은 진성 반도체 영역일 수 있다. 다른 실시예에 있어서, 상기 채널 영역(130)은 상기 드레인 영역(112)보다 약하게 도핑된 p형 불순물 영역 또는 n형 불순물 영역일 수 있다.
상기 채널 영역(130)의 상부 및 하부는 서로 다른 조성을 가질 수 있다. 일 예로, 상기 채널 영역(130)이 InGaAs를 포함하는 경우, 상기 채널 영역(130) 하부의 Ga 농도는 상부의 Ga 농도보다 클 수 있다. 다른 실시예에서, 상기 채널 영역(130)이 InGaSb를 포함하는 경우, 상기 채널 영역(130) 하부의 In 농도는 상부의 In 농도보다 작을 수 있다. 상기 채널 영역(130) 상부 및 하부의 서로 다른 조성은 에피택시얼 공정의 소스량을 조절하여 달성될 수 있다.
상기 제 1 포켓 영역(151)은 상기 채널 영역(130)의 상면을 씨드로 하는 에피택시얼 공정에 의하여 형성될 수 있다. 상기 제 1 포켓 영역(151)은 상기 게이트 전극(125)의 상면과 동일한 상면을 갖는 것으로 도시되었으나 이에 한정되지 않는다. 상기 채널 영역(130)이 InGaAs을 포함하는 경우, 상기 제 1 포켓 영역(151)은 InAs를 포함하는 물질로 형성될 수 있다. 다른 실시예에 있어서, 상기 채널 영역(130)은 InGaSb를 포함하는 경우, 상기 제 1 포켓 영역(151)은 InSb를 포함하는 물질로 형성될 수 있다.
도 1을 다시 참조하여, 상기 제 1 포켓 영역(151) 상에 소스 영역(140)이 형성될 수 있다. 상기 소스 영역(140)은 상기 제 1 포켓 영역(151)의 상면을 씨드로 하는 에피택시얼 공정에 의하여 형성될 수 있다. 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터가 n형 터널링 전계 효과 트랜지스터인 경우, 상기 소스 영역(140)은 p형 도펀트로 도핑될 수 있다. 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터가 p형 터널링 전계 효과 트랜지스터인 경우, 상기 소스 영역(140)은 n형 도펀트로 도핑될 수 있다. 일 예로, 상기 소스 영역(140)은 인-시츄(in-situ)로 도핑되거나 증착 공정 이후 별개의 이온 주입 공정에 의하여 도핑될 수 있다. 일 예로, 상기 소스 영역(140)의 도펀트 농도는 약 1*1019 atm/cm3 내지 약 1*1021 atm/cm3 일 수 있다.
도 8은 본 발명의 다른 실시예에 따른 터널링 전계 효과 트랜지스터의 단면도이다. 도 9는 도 8의 터널링 전계 효과 트랜지스터의 에너지 밴드 다이어그램이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략될 수 있다.
도 8 및 도 9를 참조하면, 본 실시예에 따른 터널링 전계 효과 트랜지스터는 채널 영역(130)과 드레인 영역(112) 사이에 제 2 포켓 영역(153)을 포함할 수 있다. 상기 제 2 포켓 영역(153)의 밴드갭(Eg4)은 그에 인접한 제 2 영역(R2)의 밴드갭(Eg2)보다 클 수 있다. 상기 제 2 영역(R2)의 밴드갭(Eg2)은 소스 영역(140)에 인접한 제 1 영역(R1)의 밴드갭(Eg1)보다 클 수 있다.
상대적으로 넓은 밴드갭을 갖는 상기 제 2 포켓 영역(153)에 의하여 드레인 쪽의 터널링 배리어가 높아지고 그에 따라 상술한 양극성 상태(ambipolar state), 즉, 드레인쪽 터널링이 방지되어 낮은 오프-전류(off-current)를 달성할 수 있다.
일 예로, 상기 채널 영역(130)은 InGaAs을 포함하는 경우, 상기 제 2 포켓 영역(153)은 InP 및 InAlAs 중 적어도 하나를 포함할 수 있다. 다른 실시예에 있어서, 상기 채널 영역(130)은 InGaSb를 포함하는 경우, 상기 제 2 포켓 영역(153)은 InAlSb를 포함할 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 터널링 전계 효과 트랜지스터의 단면도이다. 도 11은 도 10의 터널링 전계 효과 트랜지스터의 에너지 밴드 다이어그램이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략될 수 있다.
도 10 및 도 11을 참조하면, 본 실시예에 따른 터널링 전계 효과 트랜지스터는 채널 영역(130)과 소스 영역(140) 사이에 제 1 포켓 영역(151)을 포함하고, 상기 채널 영역(130)과 드레인 영역(112) 사이에 제 2 포켓 영역(153)을 포함할 수 있다. 상기 제 1 포켓 영역(151)의 밴드갭(Eg3)은 그에 인접한 제 1 영역(R1)의 밴드갭(Eg1)보다 작을 수 있고, 상기 제 2 포켓 영역(153)의 밴드갭(Eg4)은 그에 인접한 제 2 영역(R2)의 밴드갭(Eg2)보다 클 수 있다. 상기 제 2 영역(R2)의 밴드갭(Eg2)은 상기 제 1 영역(R1)의 밴드갭(Eg1)보다 클 수 있다.
상기 제 1 포켓 영역(151)의 상대적으로 작은 밴드갭은 소스 쪽의 터널링 배리어를 낮추고 그에 따라 높은 온-전류(on-current)를 달성할 수 있다. 또한, 상기 제 2 포켓 영역(153)의 상대적으로 큰 밴드갭은 드레인 쪽의 터널링 배리어를 높이고 그에 따라 상술한 양극성 상태(ambipolar state), 즉, 드레인쪽 터널링이 방지되어 낮은 오프-전류(off-current)를 달성할 수 있다.
일 예로, 상기 채널 영역(130)이 InGaAs을 포함하는 경우, 상기 제 1 포켓 영역(151)은 InAs를 포함하고, 상기 제 2 포켓 영역(153)은 InP 및 InAlAs 중 적어도 하나를 포함할 수 있다. 다른 실시예에 있어서, 상기 채널 영역(130)이 InGaSb를 포함하는 경우, 상기 제 1 포켓 영역(151)은 InSb를 포함하고, 상기 제 2 포켓 영역(153)은 InAlSb를 포함할 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 터널링 전계 효과 트랜지스터의 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 12를 참조하여, 기판(200) 상에 드레인 영역(212), 채널 영역(230), 및 소스 영역(240)이 제공될 수 있다. 상기 채널 영역(230)은 상기 드레인 영역(212)과 상기 소스 영역(240) 사이에 제공될 수 있다. 상기 드레인 영역(212), 상기 채널 영역(230), 및 상기 소스 영역(240)은 상기 기판(100) 상의 실질적으로 동일 레벨에 배치될 수 있다. 상기 드레인 영역(212), 상기 채널 영역(230) 및 상기 소스 영역(240)은 각각 도 1을 참조하여 설명된 드레인 영역(112), 채널 영역(130), 및 소스 영역(140)에 상응하는 물질, 도전형 및 특성을 가질 수 있다. 상기 드레인 영역(212), 상기 채널 영역(230), 및 상기 소스 영역(240)은 별개의 에피택시얼 공정 및 제거 공정에 의하여 형성될 수 있다.
상기 채널 영역(230)과 상기 소스 영역(240) 사이에 제 1 포켓 영역(251)이 제공될 수 있다. 상기 제 1 포켓 영역(251)은 도 1을 참조하여 설명한 제 1 포켓 영역(151)에 상응하는 물질, 도전형, 및 특성을 가질 수 있다. 상기 채널 영역(230)과 상기 소스 영역(240) 사이에 제 2 포켓 영역(253)이 제공될 수 있다. 상기 제 2 포켓 영역(253)은 도 8을 참조하여 설명한 제 2 포켓 영역(153)에 상응하는 물질, 도전형, 및 특성을 가질 수 있다. 다른 실시예에 있어서, 상기 제 1 포켓 영역(25) 및 상기 제 2 포켓 영역(253) 중 하나는 생략될 수 있다.
상기 채널 영역(230) 상에 차례로 게이트 절연막(221) 및 게이트 전극(225)이 배치될 수 있다. 상기 게이트 전극(225)의 측벽 상에 스페이서(252)가 제공되고, 상기 게이트 전극(225)의 상면 상에 캐핑층(255)이 제공될 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 상기 기억 장치(1130) 내에 제공되거나, 상기 컨트롤러(1110), 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
상기 전자 시스템(도 14의 1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 15는 상기 전자 시스템(도 14의 1100)이 모바일 폰(800)에 적용되는 예를 도시한다. 그 밖에, 상기 전자 시스템(도 14의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200: 기판
121, 221: 게이트 절연막
125, 225: 게이트 전극
112, 212: 드레인 영역
130, 230: 채널 영역
140, 240: 소스 영역
151, 251: 제 1 포켓 영역
153: 제 2 포켓 영역
121, 221: 게이트 절연막
125, 225: 게이트 전극
112, 212: 드레인 영역
130, 230: 채널 영역
140, 240: 소스 영역
151, 251: 제 1 포켓 영역
153: 제 2 포켓 영역
Claims (10)
- 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역; 및
상기 소스 영역과 상기 드레인 영역 사이의 포켓 영역을 포함하고,
상기 채널 영역은 상기 소스 영역에 인접하는 제 1 영역 및 상기 드레인 영역에 인접하는 제 2 영역을 포함하고,
상기 제 1 영역의 밴드갭은 상기 제 2 영역의 밴드갭보다 작고,
상기 포켓 영역의 밴드갭은 상기 제 1 및 제 2 영역들의 밴드갭과 다른 터널링 전계 효과 트랜지스터. - 제 1 항에 있어서,
상기 포켓 영역은 상기 소스 영역과 상기 채널 영역 사이에 제공되고,
상기 포켓 영역의 밴드갭은 상기 제 1 영역의 밴드갭보다 작은 터널링 전계 효과 트랜지스터. - 제 2 항에 있어서,
상기 채널 영역은 InGaAs를 포함하고,
상기 포켓 영역은 InAs를 포함하는 터널링 전계 효과 트랜지스터. - 제 3 항에 있어서,
상기 제 1 영역의 Ga 농도는 상기 제 2 영역의 Ga 농도보다 작은 전계 효과 트랜지스터. - 제 2 항에 있어서,
상기 채널 영역은 InGaSb를 포함하고,
상기 포켓 영역은 InSb를 포함하는 터널링 전계 효과 트랜지스터. - 제 5 항에 있어서,
상기 제 1 영역의 In 농도는 상기 제2 영역의 In 농도보다 큰 터널링 전계 효과 트랜지스터. - 제 1 항에 있어서,
상기 포켓 영역은 상기 드레인 영역과 상기 채널 영역 사이에 제공되고,
상기 포켓 영역의 밴드갭은 상기 제 2 영역의 밴드갭보다 큰 터널링 전계 효과 트랜지스터. - 제 7 항에 있어서,
상기 채널 영역은 InGaAs를 포함하고,
상기 포켓 영역은 InP 및 InAlAs 중 적어도 하나를 포함하는 터널링 전계 효과 트랜지스터. - 제 7 항에 있어서,
상기 채널 영역은 InGaSb를 포함하고,
상기 포켓 영역은 InAlSb를 포함하는 터널링 전계 효과 트랜지스터. - 제 1 항에 있어서,
상기 포켓 영역은:
상기 소스 영역과 상기 채널 영역 사이의 제 1 포켓 영역; 및
상기 드레인 영역과 상기 채널 영역 사이의 제 2 포켓 영역을 포함하고,
상기 제 1 포켓 영역은 상기 제 1 영역보다 밴드갭이 작고,
상기 제 2 포켓 영역은 상기 제 2 영역보다 밴드갭이 큰 터널링 전계 효과 트랜지스터.
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