KR101302848B1 - 양자 우물 디바이스의 병렬 전도를 개선하기 위한 장치 및 방법 - Google Patents

양자 우물 디바이스의 병렬 전도를 개선하기 위한 장치 및 방법 Download PDF

Info

Publication number
KR101302848B1
KR101302848B1 KR1020117021450A KR20117021450A KR101302848B1 KR 101302848 B1 KR101302848 B1 KR 101302848B1 KR 1020117021450 A KR1020117021450 A KR 1020117021450A KR 20117021450 A KR20117021450 A KR 20117021450A KR 101302848 B1 KR101302848 B1 KR 101302848B1
Authority
KR
South Korea
Prior art keywords
junction
bandgap
layer
doped
stack
Prior art date
Application number
KR1020117021450A
Other languages
English (en)
Other versions
KR20110117236A (ko
Inventor
라비 필라리세티
만투 후다이트
빈-이 진
벤자민 추-쿵
로버트 차우
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코오퍼레이션 filed Critical 인텔 코오퍼레이션
Publication of KR20110117236A publication Critical patent/KR20110117236A/ko
Application granted granted Critical
Publication of KR101302848B1 publication Critical patent/KR101302848B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H01L29/365—Planar doping, e.g. atomic-plane doping, delta-doping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66977—Quantum effect devices, e.g. using quantum reflection, diffraction or interference effects, i.e. Bragg- or Aharonov-Bohm effects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Lasers (AREA)

Abstract

양자 우물 디바이스에 개선된 병렬 전도를 제공하는 장치 및 방법들의 실시예가 일반적으로 본원에 설명된다. 다른 실시예들이 설명 및 청구될 수 있다.

Description

양자 우물 디바이스의 병렬 전도를 개선하기 위한 장치 및 방법{APPARATUS AND METHODS FOR IMPROVING PARALLEL CONDUCTION IN A QUANTUM WELL DEVICE}
본 발명의 분야는 일반적으로 반도체 집적 회로 제조 분야에 관한 것이며, 더 구체적이지만 배타적이지 않게는 잠재적인 누설 전류의 정류(rectification)를 제공하기 위한 P-N(positive-negative) 접합 초격자(superlattice)를 갖는 양자 우물 구조들에 관한 것이다.
실리콘과 같은 기판 위에 형성된 에피택셜 성장된 헤테로 구조들(heterostructures)을 포함하는 양자 우물 트랜지스터들을 갖는 다양한 전자 및 광전자 디바이스들은, 트랜지스터 채널에서 매우 높은 캐리어 이동도(mobility)를 제공한다. 이러한 디바이스들은 매우 높은 구동 전류 성능을 제공하고, 낮은 전력 소모를 가능하게 하며, 더 높은 속도의 로직 어플리케이션들을 제공한다. 그러나, 양자 우물을 갖는 p-타입 금속 산화물 반도체(PMOS)는 양자 우물을 갖는 n-타입 금속 산화물 반도체(NMOS)에 비해 트랜지스터 채널에서 낮은 이동도를 겪는다. 양자 우물을 변형시킴으로써 PMOS 양자 우물의 이동도가 개선될 수 있으나, 그에 대응하는 결점이 증가하는 병렬 전도량의 형태로 발생하며, 이는 오프 상태 누설 전류의 열화를 초래한다.
하기 상세한 설명을 수반하는 도면들과 함께 참조함으로써 본 발명의 상기 양태들 및 많은 부수적인 이점들이 더 잘 이해됨에 따라, 받아들일 때 그것들은 더 쉽사리 인식될 것이며, 달리 특정되지 않은 이상 다양한 도면들에 걸친 유사한 참조 번호들은 유사한 부분들을 참조한다.
도 1은 P-N 접합 초격자를 갖는 양자 우물 구조를 형성하기 위해 사용되는 제조 프로세스의 일 실시예를 설명하는 흐름도.
도 2는 기판 위에 P-N 접합 초격자를 갖는 양자 우물 구조의 단면도.
도 3은 게이트 전극 및 게이트 절연 스페이서들을 포함하는 비평면(non-planar) 양자 우물 디바이스의 등각도.
도 4는 변조 도핑된(modulation doped) 비평면 트랜지스터들을 포함하는 CPU를 갖는 시스템을 도시한다.
다양한 실시예들에서, 양자 우물 디바이스에 P-N 접합 초격자를 통합하기 위한 장치 및 방법들이 설명된다. 하기 설명에서, 다양한 실시예들이 설명될 것이다. 그러나, 관련 기술분야의 숙련자는 다양한 실시예들이 하나 또는 그 이상의 구체적인 세부 사항들 없이, 또는 다른 대체물 및/또는 추가적인 방법들, 재료들, 또는 컴포넌트들과 함께 실행될 수 있다는 것을 인식할 것이다. 다른 경우들에서, 본 발명의 다양한 실시예들의 양태들을 모호하게 하는 것을 피하기 위해 잘 알려진 구조들, 재료들, 또는 동작들은 상세히 도시되거나 설명되지 않는다. 유사하게, 설명의 목적으로, 본 발명의 완전한 이해를 제공하기 위해 구체적인 숫자들, 재료들, 및 구성들이 제시된다. 그럼에도 불구하고, 본 발명은 구체적인 세부 사항들 없이 실행될 수 있다. 더욱이, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이며 반드시 비율에 맞게 도시된 것이 아님은 말할 것도 없다.
본 명세서에 걸쳐 "일 실시예", 또는 "실시예"의 참조는, 그 실시예에 관련하여 설명한 특정한 특징, 구조, 재료, 또는 특성이 적어도 본 발명의 일 실시예에 포함된다는 것을 의미하지만, 그것들이 모든 실시예들에 존재한다는 것을 나타내지는 않는다. 그러므로, 본 명세서에 걸친 다양한 곳들에서 어구 "일 실시예에서" 또는 "실시예에서"가 나온다고 해서 반드시 모두 본 발명의 동일한 실시예를 참조하는 것은 아니다. 더욱이, 특정한 특징들, 구조들, 재료들, 또는 특성들은 하나 또는 그 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다. 다른 실시예들에서, 다양한 추가적인 층들(layers) 및/또는 구조들이 포함될 수 있으며 및/또는 설명한 특징들이 생략될 수 있다.
본 발명을 이해하는 데 가장 유익한 방식으로, 다양한 동작들이 차례로 다수의 개별적인 동작들로서 설명될 것이다. 그러나, 설명의 순서는, 이러한 동작들이 반드시 순서에 의존함을 의미하는 것으로 해석되어서는 안된다. 특히, 이러한 동작들은 표시된 순서로 수행될 필요는 없다. 설명한 동작들은 설명한 실시예와 다른 순서로 수행될 수 있다. 다양한 추가적인 동작들이 수행될 수 있으며 및/또는 설명한 동작들이 추가적인 실시예들에서 생략될 수 있다.
서로 다른 밴드갭을 갖는 적어도 두 가지 재료들을 포함하는 에피택셜 성장된 양자 우물들의 구현을 통해 평면 및 다중 게이트 트랜지스터들의 성능이 향상될 수 있으며, 양자 우물은 기판으로부터 양자 우물을 효과적으로 절연하기 위해 버퍼층에 매립된 또는 인접한 P-N 접합 초격자를 사용하여 정류된다. 바람직하게는, 밴드갭 재료들은 실리콘(Si) 및 게르마늄(Ge)과 같은 IV족 원소들로부터 형성되나, III-V 및 II-VI 시스템들이 또한 사용될 수 있다. III-V 시스템은 적어도 하나의 III족 원소 및 적어도 하나의 V족 원소를 갖는 원소들로 이루어진 화학적 혼합물이다. II-VI 시스템은 적어도 하나의 II족 원소 및 적어도 하나의 VI족 원소를 원소를 갖는 원소들로 이루어진 화학적 혼합물이다. 양자 우물과 기판 사이에 복수의 P-N 접합들을 포함하는 P-N 접합 초격자를 사용하는 것의 이점은, 복수의 P-N 접합들을 사용하는 것은 기판으로부터 양자 우물을 전기적으로 절연하도록 P-N 접합들 중 적어도 하나는 결함이 없을 확률을 증가시킨다는 것이다.
종래의 실리콘 기반 제조 능력과 호환 가능한 프로세스 플로우를 사용하여 버퍼층 내, 또는 버퍼층에 인접한 P-N 접합 초격자를 갖는 양자 우물을 제조하는 것은 반도체 디바이스 제조 기술분야의 진보일 것이다. P-N 접합 초격자를 갖는 양자 우물을 사용하는 것은 양자 우물을 포함하는 유사한 디바이스들에 비해 병렬 전도의 현저한 감소를 제공할 수 있다. 예컨대, 양자 우물이 변형되지 않는 이상, 양자 우물을 갖는 p-도핑된 금속 산화물 반도체(PMOS) 디바이스들은 전형적으로 낮은 이동도를 겪는다. 그러나, 변형된 양자 우물을 갖는 PMOS 디바이스는 현저한 양의 병렬 전도를 겪을 수 있으며, 이는 OFF 상태 누설 전류를 심하게 퇴화시킬 수 있는 기생 층들(parasitic layers)을 통한 현저한 누설 전류를 야기한다.
양자 우물 디바이스에서 병렬 전도를 개선하기 위한 실시예들이 도 2의 도면에 관련하여 도 1에 설명되었다. 이제 도면들을 주목하여, 도 1은 평면 또는 비평면 디바이스에 구현될 수 있는 정류된 양자 우물 구조(200)를 제공하기 위한 P-N 접합 초격자를 갖는 양자 우물 구조를 형성하기 위해 사용되는 제조 프로세스의 실시예를 설명하는 흐름도이다. 요소 100에서, 기판 위에 실리콘 기반 P-N 접합이 형성된다. 실리콘 기반 P-N 접합은 도 2의 정류된 양자 우물 구조(200)의 Si P-N 접합(210)에 대응한다.
정류된 양자 우물 구조(200)의 다른 층들 뿐 아니라, Si P-N 접합(210)은 분자 빔 에피택시(MBE; molecular beam epitaxy), 액상 에피택시(LPE; liquid phase epitaxy), 화학 기상 증착(CVD; chemical vapor deposition), 초진공 화학 기상 증착(UHCVD; ultra high vacuum chemical vapor deposition), 금속 유기 화학 기상 증착(MOCVD; metalorganic chemical vapor deposition), 또는 원자층 에피택시(ALE; atomic layer epitaxy) 방법들 중 하나 또는 그 이상을 사용하여 기판(205) 위에 형성된다. 기판(205)은 바람직하게는 벌크 실리콘을 포함할 수 있으며, 일부 경우들에서 매몰된(buried) 실리콘 온 인슐레이터 하부 구조(도시되지 않음)를 포함할 수 있다. 대안적으로, 기판(205)은 게르마늄, 인듐 안티몬화물, 납 텔루화물, 인듐 비화물, 인듐 인화물, 갈륨 비화물, 또는 갈륨 안티몬화물과 같은, 실리콘과 결합하거나 결합하지 않을 수 있는 다른 재료들을 포함할 수 있다. 기판(205)이 형성될 수 있는 재료들의 몇 가지 예들이 본원에 설명되었으나, 반도체 디바이스가 구축될 수 있는 기초의 역할을 할 수 있는 임의의 재료가 본 발명의 진의 및 범위 내에 포함된다.
이 실시예에서, Si P-N 접합(210)은 Si P-N 접합(210)의 p 도핑된 부분(207)이 기판(205) 위에 직접 인접하여 성장하고 Si P-N 접합(210)의 n 도핑된 부분(209)이 p 도핑된 부분(207) 위에 직접 인접하여 성장하여 기판(205) 위에 형성된다. Si P-N 접합(210)의 두께는 대략 500Å 내지 10,000Å에 이른다. 기판(205)과 Si P-N 접합(210) 사이의 계면에서 일치하는 또는 근접하게 일치하는 결정 격자를 제공하기 위해 Si P-N 접합(210)은 실리콘을 포함한다. 전형적으로, p 도핑된 부분(207)은 붕소(boron)로 5.0E16 atoms/cm3 내지 1.0E19 atoms/cm3, 또는 더 바람직하게는 2.0E17 atoms/cm3 내지 8.0E17 atoms/cm3의 범위에 이르는 농도로 도핑된 실리콘이다. 그러나, 다른 실시예에서, p 도핑된 부분(207)은 갈륨(Ga) 또는 인듐(In)과 같은 다른 III족 원소로 도핑될 수 있다. 전형적으로, n 도핑된 부분(209)은 인(P), 비소(As), 또는 안티몬(Sb)으로 1.0E16 atoms/cm3 내지 1.0E19 atoms/cm3, 또는 더 바람직하게는 2.0E17 atoms/cm3 내지 8.0E17 atoms/cm3의 범위에 이르는 농도로 도핑된 실리콘이다.
도 1의 요소 110에서 및 도 2에 도시된 바와 같이, 접합간(interjunction) 버퍼층(215)이 Si P-N 접합(210) 위에 형성된다. 접합간 버퍼층(215)의 형성은 Si P-N 접합(210)을 잠재적인 오염물들에 노출시키지 않고 인 사이추(in-situ)로 수행될 수 있다. 일 실시예에서, 접합간 버퍼층(215)은 결정 격자 불일치를 최소화하거나 제거하기에 충분한 두께(대략 1,000Å에서 10,000Å에 이르는)를 갖는 실리콘 게르마늄(SiGe)의 균일한 층으로 형성된다. 다른 실시예에서, Si P-N 접합(210)의 격자 크기와, 인접하여 배치된 SiGe P-N 접합(220)의 격자 크기 사이의 전환을 제공하기 위해 접합간 버퍼층(215)은 SiGe의 그레이디드 층(graded layer)으로 형성된다. 접합간 버퍼층(215)을 위한 SiGe의 그레이디드 층의 사용은, 결정 격자 불일치에 따른 SiGe P-N 접합(220)에서의 결함들을 줄이거나 제거하여 기판(205)으로부터의 향상된 절연을 제공할 수 있다. 이 실시예에서, 접합간 버퍼층(215)은 Si P-N 접합(210)의 계면에서 대략 20 원자량 백분율(atomic weight %; at wt %)의 Ge 농도를 가지며 SiGe P-N 접합(220)의 계면에서 최대 대략 80 at wt %의 Ge 농도를 갖는 SiGe의 연속적인 그레이디드 층이다. 다른 실시예에서, 접합간 버퍼층(215)은 접합간 버퍼층(215)의 두께를 따라 Si P-N 접합(210)의 계면에서의 낮은 Ge 농도로부터 SiGe P-N 접합(220)의 계면에서의 높은 Ge 농도까지 비교적 급격한 Ge 농도의 변화를 갖는 SiGe의 스텝 그레이디드 층(step-graded layer)이다.
도 1의 요소 120에 설명된 것과 같이, SiGe P-N 접합(220)의 p 도핑된 부분(207)이 접합간 버퍼층(215) 위에 직접 인접하여 성장되고, SiGe P-N 접합(220)의 n 도핑된 부분(209)이 p 도핑된 부분(207) 위에 직접 인접하여 성장되어 접합간 버퍼층(215) 위에 SiGe P-N 접합(220)이 형성된다. Si P-N 접합(210)과 함께 SiGe P-N 접합(220)의 형성은 P-N 접합 초격자(superlattice)를 생성한다. SiGe P-N 접합의 적용은 누설 전류를 줄이거나 누설 전류가 접합간 버퍼층(215)에 도달하지 않도록 방지하기 위함이다. 두 개의 P-N 접합들이 도 1에 설명되고 도 2에 도시되지만, 기판(205)으로부터의 절연을 더 향상시키는 P-N 접합 초격자를 제공하기 위해 추가적인 P-N 접합들이 추가될 수 있다.
SiGe P-N 접합(220)의 두께는 대략 500Å 내지 10,000Å에 이른다. SiGe P-N 접합(220)과 (도 2에 도시된 SiGe 버퍼층(225)과 같은) 인접한 층 사이의 계면에서 일치하는 또는 근접하게 일치하는 결정 격자를 제공하기 위해 SiGe P-N 접합(220)은 SiGe 혼합물을 포함한다. 전형적으로, p 도핑된 부분(207)은 붕소(boron)로 5.0E16 atoms/cm3 내지 1.0E19 atoms/cm3, 또는 더 바람직하게는 2.0E17 atoms/cm3 내지 8.0E17 atoms/cm3에 이르는 농도로 도핑된 SiGe이다.
도 1의 요소 130에서 및 도 2에 도시된 바와 같이 상부 버퍼층이 SiGe P-N 접합(220) 위에 옵션으로서 형성된다. 이 실시예에서, 상부 버퍼층은 40 at. wt. % 내지 80 at. wt. %, 또는 더 바람직하게는 65 at. wt. % 내지 75 at. wt. %에 이르는 Ge 농도를 포함하는 SiGe 버퍼층(225)이다. SiGe P-N 접합(220)의 형성은 SiGe P-N 접합(220)을 잠재적인 오염물들에 노출하지 않고 인 사이추(in-situ)로 수행될 수 있다. 일 실시예에서, SiGe 버퍼층(225)은 최대 대략 1,000Å의 두께를 갖는 실리콘 게르마늄(SiGe)의 균일한 층으로 형성되나, 실시예는 그렇게 제한되지 않는다. 다른 실시예에서, SiGe 버퍼층(225)과 인접한 층 사이의 계면 또는 근접한 곳의 격자 결함들을 줄이거나 또는 제거하기 위해 SiGe 버퍼층(225)은 SiGe의 그레이디드 층으로 형성된다.
도 1의 요소 140에서 및 도 2에 도시된 바와 같이 하부 배리어층(230)이 SiGe 버퍼층(225) 위에 형성된다. 이 실시예에서, 하부 배리어층(230)은 40 at. wt. % 내지 80 at. wt. %에 이르는 Ge 농도를 포함하는 SiGe 혼합물로부터 형성된다. 하부 배리어층(230)은 10nm 내지 50 나노미터(nm), 또는 더 바람직하게는 10nm 내지 30nm에 이르는 두께로 에피택셜 성장된다.
도 1의 요소 150 및 도 2에 도시된 바와 같이 델타 도핑층(235)이 하부 배리어층(230) 위에 형성된다. 하부 배리어층(230)의 에피택셜 형성을 중지하고, 하부 배리어층(230)의 표면을 기본 도핑 원소들의 플럭스(flux) 또는 도핑 전구물질의 플럭스에 노출함으로써 델타 도핑층(235)의 형성이 수행될 수 있다. 델타 도핑층(235)의 형성은 높은 피크 농도 및 (단일 원자층만큼 좁은) 좁은 분포폭을 갖는 도핑 분포를 제공하기 위한 뚜렷하고(well-defined) 좁은 도펀트층을 제공한다. 델타 도핑층(235)의 두께는 5Å 내지 300Å, 및 더 바람직하게는 5Å 내지 20Å에 이를 수 있다. 델타 도핑층(235)을 형성하기 위해 사용되는 재료들은 붕소(B), 인(P), 비소(As), 및/또는 안티몬(Sb)일 수 있다.
델타 도핑층(235)의 형성에 이어, 도 1의 요소 160에서 스페이서층(240)이 형성된다. 스페이서층(240)은 하부 배리어층(230)을 형성하는 데 사용되는 것과 같은 재료를 포함할 수 있으나, 실시예는 그렇게 제한되지 않는다. 예컨대, 스페이서층(240)은 위에 있는 인접한 층과의 향상된 격자 일치를 제공할 만한 재료로 형성될 수 있다. 델타 도핑층(235)을 형성하는 데 사용되는 도펀트 소스를 종료하고, 하부 배리어층(230)을 형성하기 위해 사용된 에피택셜 성장을 다시 시작함으로써 스페이서층(240)이 형성될 수 있다. 스페이서층(240)의 이러한 방식으로의 형성은 도핑 원소들을 델타 도핑층(235)의 영역에 실질적으로 제한한다. 하부 배리어층(230), 델타 도핑층(235), 및 스페이서층(240)을 포함하는 도 2에 도시된 층들의 스택은 델타 도핑된 큰 밴드갭 스택(245)이다.
도 1의 요소 170에서, 도 2의 좁은 밴드갭층(250)에 대응하는 좁은 밴드갭 재료를 포함하는 양자 우물층이 스페이서층(240) 위에 형성되어, 좁은 밴드갭 재료가 큰 밴드갭 재료에 인접하여 형성된다. 이 실시예에서, 좁은 밴드갭층(250)은 Ge로 형성되나, 실시예는 그렇게 제한되지 않는다. 대안적으로, 좁은 밴드갭층(250)은 InSb 또는 GaAs로 형성될 수 있다. 좁은 밴드갭층(250)의 두께는 5nm 내지 100nm, 또는 더 바람직하게는 20nm 내지 40nm에 이른다.
도 1의 요소 180에서, 좁은 밴드갭층(250) 위에 상부 배리어층(255)이 옵션으로서 형성된다. 일 실시예에서, 도 2의 상부 배리어층(255)은 에피택셜 프로세스를 사용하여 SiGe로 형성된다. 그러나, 상부 배리어층(255)은 InAlAs, AlGaAs, AlInSb, 및 InP와 같은 비교적 큰 밴드갭을 갖는 다른 재료로 또한 형성될 수 있다. 상부 배리어층(255)의 두께는 요구되는 배리어 특성을 제공하기 위해 선택적으로 설계되며, 일 실시예에서, 10nm 내지 60nm, 또는 더 바람직하게는 15nm 내지 30nm에 이를 수 있다.
정류된 양자 우물 구조는 변조 도핑된 평면 트랜지스터(도시되지 않음) 또는 도 3에 도시된 것과 같이 데카르트 좌표계의 X, Y, 및 Z 축들을 따라 도시된 비평면 트랜지스터와 같은 다양한 실시예들에서 사용될 수 있다. 이 실시예에서, 좁은 밴드갭층(250)을 노출하기 위해 도 2의 상부 배리어층(255)이 침식된다. 본 기술분야의 기술자에게 알려진 건식 에치 및/또는 습식 에치 기법들을 사용하여 상부 배리어층(255)을 에칭함으로써 좁은 밴드갭층(250)이 노출된다. 제공된 특정한 건식 에치 및/또는 습식 에치 시퀀스는 좁은 밴드갭층(250)을 현저하게 방해하지 않고 상부 배리어층(255)을 선택적으로 에칭한다.
도 3에 도시된 것과 같이, 다중 게이트 바디(320)를 형성하기 위해 도 2의 좁은 밴드갭층(250) 및 델타 도핑된 큰 밴드갭 스택(245)의 일부분이 패터닝된다. 실질적으로 동일한 길이의 세 개의 게이트들을 갖는 트라이-게이트 디바이스 구조를 생성하기 위해 포토리소그래피 및 에치 기법들을 사용하여 좁은 밴드갭층(250)이 패터닝될 수 있다. 대안적인 실시예에서, 실질적으로 동일한 길이의 두 개의 게이트들을 갖는 좁은 핀FET(finFET) 구조(도시되지 않음)를 생성하기 위해 좁은 밴드갭층(250)이 패터닝된다. 리세스 영역들(recessed regions)을 형성하기 위해 델타 도핑된 큰 밴드갭 스택(245)의 일부분 또한 패터닝된다. 이 실시예에서, 큰 밴드갭 구조(305)를 형성하고 큰 밴드갭 구조(305)에 인접한 절연 영역들(315)의 형성을 위한 리세스들을 제공하기 위해 도 2의 하부 배리어층(230), 델타 도핑층(235), 및 스페이서층(240)의 부분들이 침식된다. 변조 도핑된 비평면 트랜지스터의 액티브 영역의 역할을 하는 다중 게이트 바디(320)의 형성 동안 델타 도핑된 큰 밴드갭 스택(245)을 패터닝함으로써 큰 밴드갭 구조(305)가 형성될 수 있다.
큰 밴드갭 베이스 두께(310)를 제공하기 위해 큰 밴드갭 구조(305)가 패터닝되며, 큰 밴드갭 베이스 두께(310)는 큰 밴드갭 구조(305)의 전체 두께와 거의 같을 수 있다. 대안적으로, 절연 영역들(315)이 SiGe 버퍼층(225)에 직접 인접하도록 큰 밴드갭 베이스 두께(310)는 0일 수 있다. 절연 영역들(315)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 하이-k 유전체 재료와 같은 유전체 재료로 형성될 수 있다. 절연 영역들(315)을 형성하기 위해 사용될 수 있는 일부 재료들은, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오베이트를 포함한다. 절연 영역들(315)은 예컨대 종래의 화학 기상 증착("CVD"), 저압 CVD, 또는 물리 기상 증착("PVD") 프로세스와 같은 종래의 퇴적 방법을 사용하여 형성될 수 있다. 바람직하게, 종래의 원자 층 CVD 프로세스가 사용된다.
다중 게이트 바디(320) 및 절연 영역들(315) 위에 다중 게이트 유전체층(330)이 형성되며, 다중 게이트 유전체층(330)은 실리콘 산화물 또는 하이-K 재료 중 적어도 하나를 포함한다. 하이-K 재료는 란탄 산화물, 탄탈 산화물, 티타늄 산화물, 하프늄 산화물, 지르코늄 산화물, 납 지르코네이트 티타네이트, 바륨 스트론튬 티타네이트, 또는 알루미늄 산화물 중 적어도 하나를 포함한다. 다중 게이트 유전체층(330)은 플라즈마 강화 화학 기상 증착(PECVD), 고밀도 화학 기상 증착(HDCVD), 분자 유기 화학 기상 증착(MOCVD), 원자층 증착(ALD), 또는 스퍼터링과 같은, 본 기술분야의 통상적인 기술자들에게 알려진 방법들을 사용하여 다중 게이트 바디(320) 위에 등각층(conformal layer)으로서 퇴적된다.
다중 게이트 유전체층(330) 위에 등각(conformal) 일함수 금속층(335)이 요구되는 두께로 제조된다. 일함수 금속은 알려진 일함수를 갖는 금속이며, 일함수는 eV(electron volts)의 단위로 표시되는 금속의 고유 특성이다. 일 실시예에서, 일함수 금속층(335)은 티타늄 질화물, 탄탈 질화물, 또는 다른 전이 질화 금속 중 적어도 하나를 포함한다. 일함수 금속층 두께는 다중 게이트 디바이스의 목표 문턱 전압(Vt)의 함수이다. 일 실시예에서, 방향 민감성 물리 기상 증착(PVD) 프로세스를 사용하여 일함수 금속층이 형성된다.
일함수 금속층(335) 위에, 폴리실리콘과 같은 다중 게이트 전극(340) 및 하드 마스크(345)가 제조된다. 다중 게이트 전극(340) 및 하드 마스크(345)는 본 기술분야의 통상적인 기술자에게 알려진 일련의 퇴적, 리소그래피, 및 에치 프로세스에 의해 형성된다. 다중 게이트 전극(340)은 도핑되거나 도핑되지 않을 수 있으며, 하드 마스크(345)는 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 후속의 프로세싱 동안 다중 게이트 전극(340), 일함수 금속층(335), 및 다중 게이트 유전체층(330)을 보호하기 위해 게이트 절연 스페이서들(350)이 형성된다. 이 실시예에서, 도 3의 비평면 트랜지스터는 기판(205)으로의 전류 누설에 의해 야기되는 잠재적인 전류의 정류에 의한 향상된 병렬 전도를 위해 구성된다. Si P-N 접합(210) 및 SiGe P-N 접합(220)을 포함하는 P-N 접합 초격자의 적용은 기판(205)으로의 누설 전류에 의한 병렬 전도를 현저하게 줄일 수 있다.
도 4는 변조 도핑된 평면 및/또는 비평면 트랜지스터들을 포함하는 CPU를 갖는 시스템을 도시한다. 여기에, 일 실시예에 따라 변조 도핑된 비평면 트랜지스터들을 갖는 트랜지스터들을 포함하는 CPU(410)를 이용하여 데이터를 처리하기 위한 통신 시스템(400)이 도시된다. 통신 시스템(400)은 버스(440)에 연결된 CPU(410), 및 네트워킹 인터페이스(430)를 갖는 마더보드(420)를 포함할 수 있다. 더 구체적으로, CPU(410)는 앞서 설명한 변조 도핑된 비평면 트랜지스터들 및/또는 그 제조 방법을 포함할 수 있다. 어플리케이션들에 따라서, 통신 시스템(400)은 휘발성 및 비휘발성 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호(crypto) 프로세서, 칩셋, 대용량 스토리지(하드 디스크, CD, DVD 등과 같은) 등을 포함하지만 이에 제한되지 않는 다른 컴포넌트들을 추가적으로 포함할 수 있다. 이 컴포넌트들 중 하나 또는 그 이상은 앞서 설명한 높은 게르마늄 함량의 그레이디드 실리콘-게르마늄 영역 및/또는 그 제조 방법을 또한 포함할 수 있다. 다양한 실시예들에서, 통신 시스템(400)은 PDA, 이동 디바이스, 태블릿 컴퓨팅 디바이스, 랩톱 컴퓨팅 디바이스, 데스크톱 컴퓨팅 디바이스, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 디지털 비디오 레코더, CD 플레이어, DVD 플레이어, 또는 유사한 다른 디지털 디바이스일 수 있다.
본 발명의 실시예들에 대한 상기 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 총망라하거나, 또는 개시된 정확한 형태들에 본 발명을 제한하도록 의도되지 않았다. 본 설명 및 하기 청구항들은 좌측, 우측, 상부, 하부, 위, 아래, 높은(upper), 낮은(lower), 제1, 제2 등과 같이 단지 설명적인 목적으로 사용되며 제한적으로 해석되지 않아야 할 용어들을 포함한다. 예컨대, 상대적인 수직 위치를 나타내는 용어들은 기판 또는 집적 회로의 디바이스측면(또는 액티브 표면)이 그 기판의 "상부" 표면인 경우를 나타낸다. 표준 지구 기준 좌표계에서 기판의 "상부" 측면이 "하부" 측면보다 낮지만 여전히 용어 "상부"의 의미 내에 포함될 수 있도록 기판은 실제로는 임의의 방위에 있을 수 있다. (청구항들을 포함한) 본원에서 사용된 용어 "위"(on)는, 그렇게 구체적으로 진술되지 않는 이상, 제2 층 "위"의 제1 층이 제2 층의 바로 위에서 제2 층과 직접 접촉한다는 것을 나타내지 않는다. 제1 층과 제1 층 위의 제2 층 사이에 제3 층 또는 다른 구조가 존재할 수 있다. 본원에 설명된 디바이스 또는 물건의 실시예들은 다수의 위치 및 방위에서 제조되고, 사용되고, 또는 수송될 수 있다.
관련 기술분야의 숙련자들은 상기 가르침에 비추어 다수의 변형 및 변경들이 가능하다는 것을 인식할 것이다. 기술분야의 숙련자들은 도면들에 도시된 다양한 컴포넌트들에 대한 다양한 동등한 조합들 및 대체물들을 인식할 것이다. 그러므로, 본 발명의 범위는 이 상세한 설명에 의해서라기보다는 본원에 첨부된 청구항들에 의해 제한되도록 의도된다.

Claims (20)

  1. 양자 우물 디바이스로서,
    제1 재료를 포함하는 기판;
    상기 기판 위의 제1 P-N 접합 - 상기 제1 P-N 접합은 상기 제1 재료를 포함함 -;
    상기 제1 P-N 접합 위의 버퍼층 - 상기 버퍼층은 상기 제1 재료 및 제2 재료를 포함함 -;
    상기 버퍼층 위의 델타 도핑된 큰 밴드갭 스택 - 상기 델타 도핑된 큰 밴드갭 스택은 상기 제2 재료를 포함함 -; 및
    상기 델타 도핑된 큰 밴드갭 스택 위의 좁은 밴드갭층 - 상기 델타 도핑된 큰 밴드갭 스택의 밴드갭은 상기 좁은 밴드갭층의 밴드갭보다 큼 -
    을 포함하는 양자 우물 디바이스.
  2. 제1항에 있어서,
    상기 제2 재료를 포함하는 상기 버퍼층 위에 제2 P-N 접합을 더 포함하는 양자 우물 디바이스.
  3. 제2항에 있어서,
    상기 제1 재료는 실리콘이며 상기 제2 재료는 게르마늄인 양자 우물 디바이스.
  4. 제1항에 있어서,
    상기 제1 P-N 접합은 붕소로 2.0E17 atoms/cm3 내지 8.0E17 atoms/cm3에 이르는 농도로 p 도핑된 부분(positively doped portion)을 더 포함하는 양자 우물 디바이스.
  5. 제2항에 있어서,
    상기 양자 우물 디바이스는 평면 트랜지스터인 양자 우물 디바이스.
  6. 제2항에 있어서,
    15 나노미터 내지 30 나노미터에 이르는 두께를 갖는 상부 배리어층을 더 포함하는 양자 우물 디바이스.
  7. 제2항에 있어서,
    상기 좁은 밴드갭층은 두께가 20 나노미터 내지 40 나노미터에 이르는 양자 우물 디바이스.
  8. 비평면 트랜지스터로서,
    기판;
    상기 기판 위의 P-N 접합 초격자(superlattice);
    상기 P-N 접합 초격자 위의 델타 도핑된 큰 밴드갭 스택;
    상기 델타 도핑된 큰 밴드갭 스택 위의 좁은 밴드갭층 - 상기 델타 도핑된 큰 밴드갭 스택의 밴드갭은 상기 좁은 밴드갭층의 밴드갭보다 큼 -; 및
    상기 델타 도핑된 큰 밴드갭 스택 위의 다중 게이트 바디
    를 포함하는 비평면 트랜지스터.
  9. 제8항에 있어서,
    상기 P-N 접합 초격자의 제1 P-N 접합과 제2 P-N 접합 사이에 버퍼층을 더 포함하는 비평면 트랜지스터.
  10. 제9항에 있어서,
    상기 제1 P-N 접합은 실리콘을 포함하며 상기 제2 P-N 접합은 게르마늄을 포함하는 비평면 트랜지스터.
  11. 제9항에 있어서,
    상기 제1 P-N 접합은 n 도핑된 부분(negatively doped portion)을 더 포함하며, 상기 n 도핑된 부분은 인(P), 비소(As), 및 안티몬(Sb)을 포함하는 그룹으로부터 선택된 도펀트로 도핑되는 비평면 트랜지스터.
  12. 제9항에 있어서,
    상기 다중 게이트 바디 및 절연 영역 위에 일함수 금속을 더 포함하는 비평면 트랜지스터.
  13. 제12항에 있어서,
    상기 일함수 금속 위에 다중 게이트 전극을 더 포함하는 비평면 트랜지스터.
  14. 제13항에 있어서,
    상기 다중 게이트 바디는 40 내지 80 원자 무게 백분율(atomic weight %)에 이르는 Ge의 농도를 포함하는 비평면 트랜지스터.
  15. 기판 위에 제1 P-N 접합을 형성하는 단계;
    상기 제1 P-N 접합 위에 제1 버퍼층을 형성하는 단계;
    상기 버퍼층 위에 제2 P-N 접합을 형성하는 단계;
    상기 제2 P-N 접합 위에 제2 버퍼층을 형성하는 단계;
    상기 제2 버퍼층 위에 델타 도핑된 큰 밴드갭 스택을 형성하는 단계; 및
    상기 델타 도핑된 큰 밴드갭 스택 위에 좁은 밴드갭층을 형성하는 단계 - 상기 델타 도핑된 큰 밴드갭 스택의 밴드갭은 상기 좁은 밴드갭층의 밴드갭보다 큼 -
    를 포함하는 방법.
  16. 제15항에 있어서,
    상기 제1 P-N 접합은 p 도핑된 부분을 더 포함하며, 상기 p 도핑된 부분은 붕소로 2.0E17 atoms/cm3 내지 8.0E17 atoms/cm3에 이르는 농도로 도핑되는 방법.
  17. 제15항에 있어서,
    상기 델타 도핑된 큰 밴드갭 스택 위에 상부 배리어층을 형성하는 단계를 더 포함하는 방법.
  18. 제17항에 있어서,
    상기 상부 배리어층의 두께는 15 나노미터 내지 30 나노미터(nm)에 이르는 방법.
  19. 제17항에 있어서,
    상기 좁은 밴드갭층의 두께는 20 나노미터 내지 40 나노미터(nm)에 이르는 방법.
  20. 제15항에 있어서,
    상기 델타 도핑된 큰 밴드갭 스택은 게르마늄(Ge)을 포함하는 방법.
KR1020117021450A 2009-03-16 2010-03-02 양자 우물 디바이스의 병렬 전도를 개선하기 위한 장치 및 방법 KR101302848B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/381,832 US8080820B2 (en) 2009-03-16 2009-03-16 Apparatus and methods for improving parallel conduction in a quantum well device
US12/381,832 2009-03-16
PCT/US2010/025845 WO2010107571A2 (en) 2009-03-16 2010-03-02 Apparatus and methods for improving parallel conduction in a quantum well device

Publications (2)

Publication Number Publication Date
KR20110117236A KR20110117236A (ko) 2011-10-26
KR101302848B1 true KR101302848B1 (ko) 2013-09-02

Family

ID=42729941

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117021450A KR101302848B1 (ko) 2009-03-16 2010-03-02 양자 우물 디바이스의 병렬 전도를 개선하기 위한 장치 및 방법

Country Status (8)

Country Link
US (4) US8080820B2 (ko)
EP (2) EP3273484B1 (ko)
JP (1) JP5474175B2 (ko)
KR (1) KR101302848B1 (ko)
CN (1) CN102308388B (ko)
HK (1) HK1165904A1 (ko)
TW (1) TWI493704B (ko)
WO (1) WO2010107571A2 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8022487B2 (en) * 2008-04-29 2011-09-20 Intel Corporation Increasing body dopant uniformity in multi-gate transistor devices
US8080820B2 (en) * 2009-03-16 2011-12-20 Intel Corporation Apparatus and methods for improving parallel conduction in a quantum well device
DE112011106033B4 (de) 2011-12-23 2019-03-14 Intel Corporation Halbleiterbauelemente mit einer aktiven Germaniumschicht mit darunterliegender Diffusionssperrschicht
US8994002B2 (en) * 2012-03-16 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET having superlattice stressor
EP2701198A3 (en) * 2012-08-24 2017-06-28 Imec Device with strained layer for quantum well confinement and method for manufacturing thereof
US8748940B1 (en) 2012-12-17 2014-06-10 Intel Corporation Semiconductor devices with germanium-rich active layers and doped transition layers
US9087902B2 (en) 2013-02-27 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9385234B2 (en) 2013-02-27 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9236444B2 (en) 2013-05-03 2016-01-12 Samsung Electronics Co., Ltd. Methods of fabricating quantum well field effect transistors having multiple delta doped layers
US9553012B2 (en) * 2013-09-13 2017-01-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and the manufacturing method thereof
CN105448989B (zh) * 2014-08-26 2018-12-25 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
KR102266615B1 (ko) 2014-11-17 2021-06-21 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
US9954107B2 (en) * 2015-05-05 2018-04-24 International Business Machines Corporation Strained FinFET source drain isolation
TWI723993B (zh) * 2015-05-11 2021-04-11 美商應用材料股份有限公司 水平環繞式閘極與鰭式場效電晶體元件的隔離
KR102481476B1 (ko) 2017-11-17 2022-12-26 삼성전자 주식회사 반도체 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268582A (en) * 1992-08-24 1993-12-07 At&T Bell Laboratories P-N junction devices with group IV element-doped group III-V compound semiconductors
US20070257301A1 (en) * 2005-02-04 2007-11-08 Frederic Allibert Multi-gate fet with multi-layer channel

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5288582A (en) 1991-07-29 1994-02-22 Eastman Kodak Company Photoelectrographic method for printing
KR940006711B1 (ko) 1991-09-12 1994-07-25 포항종합제철 주식회사 델타도핑 양자 우물전계 효과 트랜지스터의 제조방법
US5268682A (en) * 1991-10-07 1993-12-07 Industrial Technology Research Institute Resolution independent raster display system
US5264782A (en) * 1992-08-10 1993-11-23 International Business Machines Corporation Dropout recovery circuit
JP3262747B2 (ja) * 1996-09-17 2002-03-04 松下電器産業株式会社 半導体装置及びその製造方法
JP2000077652A (ja) * 1998-08-31 2000-03-14 Toyota Motor Corp 半導体装置およびその製造方法
US6713789B1 (en) * 1999-03-31 2004-03-30 Toyoda Gosei Co., Ltd. Group III nitride compound semiconductor device and method of producing the same
WO2003092047A2 (en) * 2002-04-26 2003-11-06 The University Of Connecticut Center Of Science & Technology Commercialization THz DETECTION EMPLOYING MODULATION DOPED QUANTUM WELL DEVICE STRUCTURES
JP2003142492A (ja) * 2001-10-30 2003-05-16 Sumitomo Chem Co Ltd ３−５族化合物半導体および半導体装置
JP2003133561A (ja) * 2001-10-30 2003-05-09 Sumitomo Chem Co Ltd ３−５族化合物半導体および半導体装置
JP4463482B2 (ja) * 2002-07-11 2010-05-19 パナソニック株式会社 Ｍｉｓｆｅｔ及びその製造方法
JP2004221363A (ja) * 2003-01-16 2004-08-05 Hitachi Cable Ltd 高速電子移動度トランジスタ用エピタキシャルウェハ
US6927414B2 (en) * 2003-06-17 2005-08-09 International Business Machines Corporation High speed lateral heterojunction MISFETs realized by 2-dimensional bandgap engineering and methods thereof
JP4530171B2 (ja) * 2003-08-08 2010-08-25 サンケン電気株式会社 半導体装置
KR100585111B1 (ko) * 2003-11-24 2006-06-01 삼성전자주식회사 게르마늄 채널 영역을 가지는 비평면 트랜지스터 및 그제조 방법
US7456443B2 (en) * 2004-11-23 2008-11-25 Cree, Inc. Transistors having buried n-type and p-type regions beneath the source region
US7361943B2 (en) * 2005-04-19 2008-04-22 The Ohio State University Silicon-based backward diodes for zero-biased square law detection and detector arrays of same
US7485536B2 (en) * 2005-12-30 2009-02-03 Intel Corporation Abrupt junction formation by atomic layer epitaxy of in situ delta doped dopant diffusion barriers
JP5119644B2 (ja) * 2006-10-19 2013-01-16 日立電線株式会社 Ｉｉｉ−ｖ族化合物半導体エピタキシャルウェハ
US7429747B2 (en) * 2006-11-16 2008-09-30 Intel Corporation Sb-based CMOS devices
US7601980B2 (en) * 2006-12-29 2009-10-13 Intel Corporation Dopant confinement in the delta doped layer using a dopant segregation barrier in quantum well structures
US7713803B2 (en) * 2007-03-29 2010-05-11 Intel Corporation Mechanism for forming a remote delta doping layer of a quantum well structure
US7915643B2 (en) * 2007-09-17 2011-03-29 Transphorm Inc. Enhancement mode gallium nitride power devices
EP2351094A2 (en) * 2008-07-17 2011-08-03 Uriel Solar Inc. High power efficiency, large substrate, polycrystalline cdte thin film semiconductor photovoltaic cell structures grown by molecular beam epitaxy at high deposition rate for use in solar electricity generation
US7915642B2 (en) * 2008-12-30 2011-03-29 Intel Corporation Apparatus and methods for forming a modulation doped non-planar transistor
US8080820B2 (en) 2009-03-16 2011-12-20 Intel Corporation Apparatus and methods for improving parallel conduction in a quantum well device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268582A (en) * 1992-08-24 1993-12-07 At&T Bell Laboratories P-N junction devices with group IV element-doped group III-V compound semiconductors
US20070257301A1 (en) * 2005-02-04 2007-11-08 Frederic Allibert Multi-gate fet with multi-layer channel

Also Published As

Publication number Publication date
EP2409333A4 (en) 2015-04-08
US20120032146A1 (en) 2012-02-09
US20100230658A1 (en) 2010-09-16
CN102308388B (zh) 2014-12-17
EP3273484A1 (en) 2018-01-24
HK1165904A1 (en) 2012-10-12
US8525151B2 (en) 2013-09-03
KR20110117236A (ko) 2011-10-26
EP3273484B1 (en) 2019-10-02
US8080820B2 (en) 2011-12-20
JP2012520580A (ja) 2012-09-06
EP2409333A2 (en) 2012-01-25
WO2010107571A2 (en) 2010-09-23
TW201044570A (en) 2010-12-16
EP2409333B1 (en) 2018-06-06
TWI493704B (zh) 2015-07-21
US8242001B2 (en) 2012-08-14
US20120326123A1 (en) 2012-12-27
WO2010107571A3 (en) 2011-01-06
US20130313520A1 (en) 2013-11-28
JP5474175B2 (ja) 2014-04-16
CN102308388A (zh) 2012-01-04
US9048266B2 (en) 2015-06-02

Similar Documents

Publication Publication Date Title
KR101302848B1 (ko) 양자 우물 디바이스의 병렬 전도를 개선하기 위한 장치 및 방법
US10263079B2 (en) Apparatus and methods for forming a modulation doped non-planar transistor
US9786786B2 (en) Non-planar quantum well device having interfacial layer and method of forming same
US9293546B2 (en) Vertical tunneling negative differential resistance devices
US8119488B2 (en) Scalable quantum well device and method for manufacturing the same
US8816326B2 (en) Semiconductor device and manufacturing method thereof
Haehnel et al. Tuning the Ge (Sn) tunneling FET: Influence of drain doping, short channel, and Sn content
US11177255B2 (en) Transistor structures having multiple threshold voltage channel materials

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160727

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170804

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180730

Year of fee payment: 6