CN105336772B - 鳍式tfet及其制造方法 - Google Patents

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Abstract

本发明公开了鳍式TFET及其制造方法。该鳍式TFET包含在沟道区的至少两侧生成的栅区，以及在沟道区两端分别形成的第一掺杂类型的源区和与第一掺杂类型不同的第二掺杂类型的漏区，其中该第一掺杂类型的源区具有与沟道区完全接触的面。

Description

鳍式TFET及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，特别涉及鳍式隧穿场效应晶体管(Tunneling FinFET)及其制造方法，并且更特别地涉及互补鳍式隧穿场效应晶体管(complementary Tunneling FinFET)及其制造方法。
背景技术
半导体器件的尺寸持续按比例缩小使得得以不断提高电路的性能、功耗、电路集成度以及性能。
为了不断提高大规模集成电路性能并降低成本，传统MOSFET的特征尺寸不断缩小。然而，随着器件尺寸缩小到亚微米甚至纳米尺度，器件的短沟道效应等负面影响也愈加严重。可以通过采用隧穿场效应管(TFET)取代传统的MOSFET来减小短沟道效应的影响。
TFET本质上是一个栅控的反偏PIN二极管。一个典型的TFET沿沟道方向的截面图如图1所示，与常规MOSFET不同，TFET的源漏区掺杂类型是不同的，对于这个nTFET来说，N+掺杂区为漏区，P+掺杂区为源区。下面以图1A的nTFET为例简要说明TFET的工作原理。开态时，如图1B所示，栅区被施加正偏压，使得沟道区的电势降低，源区和沟道区之间的势垒层变薄，由此电子可以从TFET的源区隧穿到沟道区，然后在电场作用下漂移到漏区。关态时，如图1C所示，源区和沟道区之间的势垒层厚，不发生隧穿。
与常规MOSFET相比，TFET能够减小亚阈值摆幅SS(subthreshold swing)，由此能够进一步减小开态/关态电压摆幅。常规MOSFET源区注入基于扩散-漂移机制，载流子的费米-狄拉克分布使得SS与kT/q成正比，室温下SS的最小可能值为60mV/dec(即，SS受限于60mV/dec)；而TFET源区注入基于隧穿机制，能够突破60mV/dec的限制。
TFET具有低漏电流、低SS和低功耗等优异特性。但是，由于现有的TFET多是基于横向隧穿的，隧穿面积和隧穿几率受到限制，TFET面临着开态电流(ON current)小的问题，极大地限制了TFET器件的应用。
另一方面，人们注意到传统晶体管结构中，控制电流通过栅区，只能在栅区的一侧控制电路的接通与断开，这属于平面的架构。而随着制程的缩小，MOSFET场效应管沟道的长度缩短，漏极与源极之间的距离随之缩短，这导致栅区对沟道的控制能力变差，栅区电压夹断(pinch off)沟道的难度也越来越大，使亚阀值漏电(Subthrehhold leakage)现象更容易发生。
针对平面结构的缺陷，提出了鳍式场效应管(FinFET)的结构。在FinFET的架构中，栅区成类似鱼鳍的叉状3D架构，可在栅区的两侧控制电路的接通与断开。这种设计可以大幅改善电路控制并减少漏电流(leakage)，也可以大幅缩短晶体管的闸长。
因此，存在对鳍片式隧穿场效应管(可被简称为鳍式TFET或者隧穿FinFET)及其制造方法的需求。针对此，发明人提出了新颖的富有创造性的半导体器件及其制造方法。
发明内容
本发明的一个目的在于提供一种具备低SS和大开态电流等优点的鳍式TFET。本发明通过将常规的平面架构的TFET形成为立体架构的鳍式TFET，使得提高器件的开态电流。
本发明还通过分别选择具备高电子或空穴迁移率、同时又具备较窄的禁带宽度的半导体材料分别作为N型和P型隧穿场效应晶体管(TFET)的有源区材料来形成互补式的鳍式TFET，进而进一步提高器件的开态电流。
本发明的一个方面提供了一种鳍式TFET，包括沿沟道长度方向延伸以用作所述鳍式TFET的沟道区的半导体体部，在所述半导体体部的在沟道长度方向上的两端分别形成的所述鳍式TFET的源区和漏区；其中，所述源区是第一掺杂类型的，所述漏区是与第一掺杂类型不同的第二掺杂类型的，以及至少在所述沟道区的两个侧面上形成的栅区，其特征在于，所述鳍式TFET的源区具有与沟道区完全接触的面。
优选地，所述沟道区可是轻掺杂的，并且所述栅区还可在所述沟道区的顶面上形成。
优选地，在所述栅区和所述沟道区之间可形成氧化物区域以使得所述栅区成为绝缘栅区。
优选地，可在所述栅区的至少一侧形成间隔层。
本发明的另一方面提供了一种互补鳍式TFET，包括第一类型的鳍式TFET，其具有沿沟道长度方向延伸以用作所述第一类型的鳍式TFET的沟道区的半导体体部；在所述第一类型的半导体体部的在沟道长度方向上的两端分别形成的所述第一类型的鳍式TFET的源区和漏区；以及至少在所述沟道区的两个侧面上形成的栅区，其中，所述源区是第一掺杂类型的，所述漏区是与第一掺杂类型不同的第二掺杂类型的，以及第二类型的鳍式TFET，其具有沿沟道长度方向延伸以用作所述第二类型的鳍式TFET的沟道区的半导体体部，在所述第二类型的半导体体部的在沟道长度方向上的两端分别形成的所述第二类型的鳍式TFET的源区和漏区；以及至少在所述沟道区的两个侧面上形成的栅区，其中，所述源区是第二掺杂类型的，所述漏区是第一掺杂类型的，其中，第二类型与第一类型不同，其特征在于，所述第一类型和第二类型鳍式TFET的源区都具有与其相应的沟道区完全接触的面。
本发明的还另一方面提供了一种隧穿FinTFET的制造方法，包括提供基板；在基板上形成在沟道长度方向上延伸以用作所述鳍式TFET的沟道区的半导体体部；至少在所述沟道区的两个侧面上形成栅区，并且分别在所述半导体体部的在沟道长度方向上的两端形成源区和漏区，其中，所述源区具有与沟道区完全接触的面，其中，所述源区是第一掺杂类型的，所述漏区是与第一掺杂类型不同的第二掺杂类型的。
优选地，该方法还可包括将所述沟道区形成为轻掺杂的沟道区，并且还可在所述轻掺杂的沟道区的顶面上形成所述栅区。
优选地，该方法还可包括在所述栅区和所述沟道区之间形成氧化物区域以使得所述栅区成为被绝缘的栅区。
优选地，该方法还可包括在所述栅区的至少一侧形成间隔层。
本发明的又另一方面提供了一种互补隧穿FinTFET的制造方法，包括提供基板；在基板上形成第一类型的半导体体部和第二类型的半导体体部，其中第一类型的所述半导体体部在沟道长度方向上延伸以用作第一类型的鳍式TFET的沟道区，并且第二类型的所述半导体体部在沟道长度方向上延伸以用作第二类型的鳍式TFET的沟道区；至少在第一类型的鳍式TFET的沟道区的两个侧面上形成第一类型鳍式TFET的栅区，以及至少第二类型的鳍式TFET的沟道区的两个侧面上形成第二类型的鳍式TFET的栅区，在所述第一类型的鳍式TFET的半导体体部的在沟道长度方向上的两端形成第一类型的鳍式TFET的源区和漏区，以及在所述第二类型的鳍式TFET的半导体体部的在沟道长度方向上的两端形成第二类型的鳍式TFET的源区和漏区，其中，所述第一类型和第二类型的鳍式TFET的源区都具有与其相应的沟道区完全接触的面，其中，所述第一类型不同于所述第二类型，其中，所述第一类型的鳍式TFET的源区是第一掺杂类型的，所述第一类型的鳍式TFET的漏区是与第一掺杂类型不同的第二掺杂类型的，并且其中，所述第二类型的鳍式TFET的源区是第二掺杂类型的，所述第二类型的鳍式TFET的漏区是第一掺杂类型的。
通过上述鳍式TFET的结构，尤其通过鳍式TFET的源区具有与沟道区完全接触的面，使得电子隧穿面积将增大，由此进一步提高了常规隧穿TFT的性能。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
应当理解，这些附图仅仅是示例性的，而不是限制本发明的范围。在附图中，各组成部分并未严格按比例或严格按实际形状示出，其中的某些组成部分(例如，层或部件)可以被相对于其他的一些放大，以便更加清楚地说明本发明的原理。并且，那些可能导致使得本发明的要点模糊的细节并未在附图中示出。其中：
图1A是示意性地示出现有技术中典型的TFET沿沟道方向的截面图，并且图1B和1C是示意性地示出nTFET的工作原理的示图。
图2是示意性地示出根据本发明的实施例的鳍式TFET的示图。
图3示出根据本发明的实施例的N型鳍式TFET和P型鳍式TFET的特性曲线图。
图4是示出一些半导体材料在室温下载流子的迁移率与最低直接带隙能量E0之间的关系的示图。
图5示意性地示出根据本发明的实施例的包括N型鳍式TFET和P型鳍式TFET的互补型鳍式TFET的示图。
图6A至6H是示意性地示出根据本发明的实施例制造互补鳍式TFET的各阶段的截面图，其中左侧示图是沿图2中的A-A’的截面图，而右侧示图是沿图2中的B-B’的截面图。
具体实施方式
下面将参照附图来详细描述本发明的各种示例性实施例。
应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。另外，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对示例性实施例的描述仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。本领域中公知的技术可以被应用于没有特别示出或描述的部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
图2示出示意性地示出根据本发明的实施例的示例性鳍式TFET的示图。从中可见，源区和漏区具有不同的掺杂类型，栅区形成立体架构，由此获得鳍式TFET。其中，所述鳍式TFET的源区具有与沟道区完全接触的面，由此增大了电子隧穿面积。
在工作中，栅区被施加电压以在源区和漏区之间产生电子隧穿，立体架构的栅区使得栅区对沟道的控制能力变强，降低了栅区电压夹断(pinch off)沟道的难度，抑制亚阀值漏电(Subthrehhold leakage)现象。
应指出，尽管在图2中示出了栅区是包覆式形成的，即在沟道区的三个侧面形成，但是应理解，栅区还可以其它方式围绕沟道区形成，只要所构成的TFET为立体架构即可。例如，栅区可在沟道区的至少两个侧面上部分地或者完全地形成。
该沟道区可以是轻掺杂的沟道区，从而栅区也可是在该沟道区上部形成的绝缘栅区。
图3示出根据本发明的实施例的N型鳍式TFET和P型鳍式TFET的特性曲线图。其中，N型鳍式TFET对应的情况是源区是由P掺杂的SiGe形成的，漏区由N掺杂的SiGe形成的，栅区由N型Ge形成；P型鳍式TFET对应的情况是源区是由N掺杂的SiGe形成的，漏区由P掺杂的SiGe形成的，栅区由P型Ge形成。
应指出，附图中所示的鳍式TFET的栅区、源区和漏区的材料是示例性的，例如基于Ge来形成。当然，还可根据需要和引用而适当选择其它材料，仍可获得本发明的优点。
图4示出一些半导体材料在室温下载流子的迁移率与最低直接带隙能量E0之间的关系。在图4中，实线为最小二次方拟合得到的关系：lnμ300K＝10.3-1.41E0。
从图4可以看出：GaSb作为一种窄禁带宽度直接带隙半导体材料在低电场下，具备高载流子(空穴)迁移率；而InSb作为一种窄禁带宽度直接带隙半导体材料在低电场下，具备高载流子(电子)迁移率。
因此，可以利用GaSb来形成P型鳍式TFET，而利用InSb来形成N型鳍式TFET。
而且，本发明的实施例还可涉及互补式的鳍式TFET，即由N型和P型鳍式TFET组成互补式结构，由此能够相对于单一的鳍式TFET，提供更大的开态电流并且进一步改善性能。
N型和P型鳍式TFET的材料也可适当选择。作为示例，在本说明书的上下文中，N型和P型鳍式TFET是基于Ge形成的。当然，还可根据需要和引用而适当选择其它材料，仍可获得本发明的优点。
优选地，通过分别选择具备高电子或空穴迁移率、同时又具备较窄的禁带宽度的半导体材料分别作为N型和P型鳍式TFET的有源区材料，进而提高器件的开态电流。例如，N型鳍式TFET可基于InSb来形成，而P型鳍式TFET可基于GaSb来形成。
图5示意性地示出根据本发明的实施例的包括N型鳍式TFET和P型鳍式FET的互补型鳍式TFET的示图。其中，左侧部分的截面图对应于图2中的A-A’截面图，而右侧部分的截面图对应于图2中的B-B’截面图。A-A’截面是对应于鳍式TFET的在源漏区方向上的截面，B-B’截面是对应于鳍式TFET的栅区的截面。
如在图中清楚可见，N型鳍式TFET被示出为栅区是围绕N型材料的沟道区形成，源区是P掺杂的(P+)，漏区是N掺杂的(N+)；P型鳍式TFET被示出为栅区是围绕P型材料的沟道区形成，源区是N掺杂的(N+)，漏区是P掺杂的(P+)。
优选地，沟道区是轻掺杂的。
在图5中可见，在栅区和沟道区之间形成氧化物区域以使得栅区成为绝缘栅区。而且，在图5中还可见，在所述栅区的至少一侧形成间隔层。应指出，氧化物区域和间隔层的形成是优选地，即使不形成氧化物区域和间隔层，本发明的鳍式TFET仍可获得前述有利技术效果。
以下将参照图6以互补型鳍式TFET的形成为例描述本发明的鳍式TFET的制造方法。应指出，其中所介绍的制造方法也可等同地适用于单一鳍式TFET的制造。
首先，在图6A中，提供初始衬底。
初始衬底包含初始半导体衬底，其可由第一半导体材料(例如硅)形成。在该初始衬底中，在初始半导体衬底上可提供埋氧层(BOX)，该埋氧层的厚度优选地为20-50nm，然后在埋氧层上可提供第二半导体材料例如Ge，该第二半导体材料是未掺杂的，其厚度优选地为10-100nm。
从而提供了作为绝缘体上半导体(SOI)的衬底，例如如上所述的GOI(绝缘体上锗)衬底。应当理解，尽管SOI衬底是优选的，然而本发明也可以适用于其它衬底，例如单晶硅衬底。
接下来，在基板上形成半导体体部，该半导体体部可作为鳍式TFET的鳍片部，该半导体体部是在沟道长度方向上延伸的，并且将用作所述鳍式TFET的沟道区。
半导体体部的形成可通过对于衬底进行蚀刻和植入加工来形成，但是也可通过其它的已知工艺来形成。
作为示例，在图6B中，通过利用掩模对上述GOI衬底中的最上层的Ge进行蚀刻，然后进行N和P阱植入，从而获得要形成的半导体体部，其将作为FinFET的鳍片。该蚀刻可利用普通的光刻法进行，当然也可利用本领域已知的其它方法。
由此，得到分别用于N型鳍式TFET和P型鳍式TFET的半导体体部，以用作沟道区。优选地，该半导体体部可分别为轻度掺杂的N型和P型Ge。
在图中示意性的示出了两个条状鳍片图案，其分别对应于待形成的两个鳍式TFET的半导体体部的沟道区。应当理解，这两个条状的鳍片图案仅仅是示例性的，本发明不限于此，例如，在每次加工期间，可仅形成一个条状鳍片图案(对应于单一鳍式TFET的情况)，也可形成多于两个的条状鳍片图案(多个TFET同时形成)。也就是说，本发明可以适用于同时制造一个或更多个鳍片式场效应晶体管。另外，如本领域技术人员将理解的，本发明的鳍片的图案也不仅限于图1A中所示出的形状和排列，而是可以根据鳍片式场效应晶体管的设计和布置而变化。
另外，应指出，截面图中所示出的N沟道区和P沟道区的位置关系仅是为了更好地进行描述，是示意性的，实际的N型和P型鳍式FinFET可以是交错的或者被以其它方式布置。也就是说，尽管在图2中A-A’和B-B’的线是直线，但是其实际上也可以是折线等其它连线。
然后，围绕沟道区形成栅区。应指出，尽管在附图中示出了栅区是以包覆鳍片的形式(即，围绕三个侧面)形成的，但这仅是示例性的，栅区可至少在沟道区的两个侧面上部分或全部地形成，只要可实现立体式构架即可。
在此处理中，依次在上一步骤中得到的鳍片上进行栅区氧化物、栅区以及栅区硬掩模沉积和图案化。
作为示例，在图6C中，首先在形成有用作沟道区的半导体体部的衬底表面上沉积栅区氧化物以包覆该半导体体部，然后利用图案掩模来进行蚀刻，从而蚀刻去除除了包覆该半导体体部的栅区氧化物之外的衬底表面上的其余栅区氧化物。
栅区氧化物使得栅区相对于沟道区而被相对地绝缘，其可以是高k氧化物。由此，在该晶体管中，在该沟道区上形成绝缘栅区，即相对于沟道区被绝缘隔离的栅区。
应指出，此栅区氧化物是可选的，并且在一些情况中是可省略的，即也可不形成栅区氧化物。
此后，通过类似的操作，依次在覆盖有该栅区氧化物的半导体体部上包覆栅区和栅区硬掩模。栅区的材料可采用金属形成，例如可以由NiAu或CrAu或其他金属形成。
上述沉积处理可利用低压化学气相沉积(LPCVD)的方法来进行以均匀覆盖一层介质材料，当然还可利用其它方法。例如，LPCVD可以实现各向同性的对表面图案的均匀覆盖，PVD溅射等方法可实现各向异性的沉积以形成图案的侧壁。蚀刻处理也可利用本领域中常用的一些蚀刻方法，例如各向异性的垂直蚀刻方法(例如，反应离子蚀刻RIE)。
例如，栅区的形成还可通过侧墙图像转移技术来实现。
然后，在分别用于N型TFET和P型TFET的半导体体部(沟道区)周围形成间隔层。该间隔层可被用于为稍后进行的源区/漏区的外延生长提供保护，该间隔层还可降低源漏两端的寄生电阻。该间隔层例如可包含氧化物。
作为示例，在图6D中，可在经过前述栅区沉积的半导体体部之上以前述沉积方式来沉积牺牲层，然后利用诸如离子反应蚀刻等的蚀刻法进行蚀刻。由于侧壁具有较高的高度而垂直于图案，正对蚀刻方向的介质层厚度较薄，因此，顶部和底部的介质被去除而侧壁将会保留下来(在此蚀刻中，牺牲层和硅衬底充当了蚀刻终止层)。
应指出，在所示的示例中，在相对的N和P鳍片之间相对地形成两个间隔层。间隔层并没有完全包覆先前沉积的栅区硬掩模。但是这仅是示例性的。
此外，还应指出，此间隔层是可选的，并且在一些情况中是可省略的，即也可不形成间隔层。例如，在单一鳍式TFET的情况下即可不形成间隔层。
然后，对前述步骤中所得到的半导体体部进行加工以得到用以生长源区/漏区的区域。
作为示例，对半导体体部进行加工以得到用以生长N掺杂(第一掺杂类型)的漏区/源区的区域并且生长该漏区/源区，然后对半导体体部进行加工以得到用以生长P掺杂(第二掺杂类型)的漏区/源区的区域并且生长该漏区/源区。但是应指出，N掺杂区域和P掺杂区域的加工顺序并不局限于此。在一种实现中，可先加工P掺杂区域而后加工N掺杂区域。可选地，N掺杂区域和P掺杂区域可被同时加工。
具体来说，采用适当的掩模来沉积并构图P型外延阻挡层，使得前述步骤中所得到的沟道区被该P型外延阻挡层覆盖，除了要形成N型的源区/漏区的区域之外。
之后，通过干蚀刻方法来对Ge层进行蚀刻形成可以生长N掺杂(第一掺杂类型)的源区/漏区的凹部，如图6E中所示。
然后，在图6F中，在该凹部中与该沟道区紧邻地外延生长N掺杂的源区/漏区。该源区/漏区可以由Ge或SiGe形成。生长方法可例如是MOCVD方法，例如还可采用其它方法。由此源区与沟道区的侧面紧邻地外延生长，使得源区具有与沟道区完全接触的面。
在外延生长过程中根据器件类型的不同(nFET或pFET)进行适当掺杂可有助于减小源漏两极的电阻。更进一步地，可对源漏接触进行硅化处理，可进一步降低电阻。
然后，类似地，对半导体体部进行加工以得到用以生长P掺杂(第二掺杂类型)的漏区/源区的区域并且生长该漏区/源区。
例如，采用适当的掩模来沉积并构图N型外延阻挡层，使得前述步骤中所得到的鳍片区域被该N型外延阻挡层覆盖，除了要形成P型的源区/漏区的区域之外。之后，通过干蚀刻方法来对Ge层进行蚀刻形成可以生长P掺杂的源区/漏区的凹槽，如图6G中所示。
然后，在图6H中，在该凹槽中与该鳍片区域紧邻地P掺杂的源区/漏区。该源区/漏区可以由Ge或SiGe形成。生长方法可例如是MOCVD方法，例如还可采用其它方法。由此得到本发明所限定的鳍式TFET的架构。
与前述N型源区/漏区相对，在前述N型源区/漏区将用作源区的情况下，在此生长的P型源区/漏区将用作漏区，反之亦然。
最后，进行ILD沉积和平坦化，并且形成触点，本发明所限定的鳍式隧穿FET可被应用。
优选地，对于P+掺杂，可以利用例如(Mg+，2-10keV，1×1015cm-2-5×1016cm-2)的离子注入方法；对于N+掺杂，可以利用例如(Si+，2-50keV，1×1015cm-2-5×1016cm-2)的离子注入方法。由此，可以使得P+掺杂和N+掺杂的掺杂浓度均不小于1×1019cm-3。
另外，在掺杂之后，根据需要还可以进行退火处理，以改善器件的性能。
另外，应指出上文记载的栅区和源区/漏区的加工顺序是说明性的而不是限制性的。在一种实现中，栅区可在源区/漏区形成之后形成。
另外，尽管在附图中未示出，但是浅沟槽隔离物STI可以被形成在nTFET与pTFET之间，从而将nTFET与pTFET隔离。隔离浅沟槽隔离物可以包括氧化物。
至此，已经详细描述了根据本发明的互补高迁移率TFET及其制造方法。在本申请文件中，“第一……”和“第二……”可以可互换地设置。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (9)

1.一种鳍式TFET，包括：
沿沟道长度方向延伸以用作所述鳍式TFET的沟道区的半导体体部，所述沟道区是轻掺杂的，
在所述半导体体部的在沟道长度方向上的两端分别形成的所述鳍式TFET的源区和漏区；其中，所述源区是第一掺杂类型的，所述漏区是与第一掺杂类型不同的第二掺杂类型的，其中，源区和漏区中的掺杂浓度不小于1×1019cm-3，以及
至少在所述沟道区的两个侧面上形成的栅区，
其特征在于，所述鳍式TFET的有源区材料为具备高载流子迁移率、同时又具备较窄的禁带宽度的半导体材料；
所述鳍式TFET的源区和漏区是通过与所述沟道区的侧面紧邻地外延生长且在生成过程中根据鳍式TFET的类型进行适当掺杂而形成的，具有与沟道区完全接触的面，以及
其中，在所述栅区的至少一侧形成有包含氧化物的间隔层以用于为源区/漏区的形成提供保护，并且
其中，至少在所述沟道区的两个侧面和所述栅区之间形成氧化物区域以使得所述栅区成为绝缘栅区。
2.根据权利要求1所述的鳍式TFET，其中，所述第一掺杂类型为N型掺杂或P型掺杂，而第二掺杂类型为P型掺杂或N型掺杂。
3.根据权利要求1所述的鳍式TFET，其中，所述栅区还在所述沟道区的顶面上形成。
4.根据权利要求1所述的鳍式TFET，其中，第一掺杂类型包含受主原子或施主原子，而第二掺杂类型包含施主原子或受主原子。
5.一种互补鳍式TFET，包括：
第一类型的鳍式TFET，其具有沿沟道长度方向延伸以用作所述第一类型的鳍式TFET的沟道区的半导体体部，所述沟道区是轻掺杂的；在所述第一类型的半导体体部的在沟道长度方向上的两端分别形成的所述第一类型的鳍式TFET的源区和漏区；以及至少在所述沟道区的两个侧面上形成的栅区，其中，所述源区是第一掺杂类型的，所述漏区是与第一掺杂类型不同的第二掺杂类型的，其中，源区和漏区中的掺杂浓度不小于1×1019cm-3，以及
第二类型的鳍式TFET，其具有沿沟道长度方向延伸以用作所述第二类型的鳍式TFET的沟道区的半导体体部，所述沟道区是轻掺杂的，在所述第二类型的半导体体部的在沟道长度方向上的两端分别形成的所述第二类型的鳍式TFET的源区和漏区；以及至少在所述沟道区的两个侧面上形成的栅区，其中，所述源区是第二掺杂类型的，所述漏区是第一掺杂类型的，其中，第二类型与第一类型不同，其中，源区和漏区中的掺杂浓度不小于1×1019cm-3，
其特征在于，所述第一类型和第二类型鳍式TFET的有源区材料为具备高载流子迁移率、同时又具备较窄的禁带宽度的半导体材料；
所述第一类型和第二类型鳍式TFET的源区和漏区是通过分别和与其相应的沟道区的侧面紧邻地外延生长且在生成过程中根据相应的鳍式TFET的类型进行适当掺杂而形成的，具有与其相应的沟道区完全接触的面，以及
其中，在所述第一类型鳍式TFET和所述第二类型鳍式TFET中的至少一个中，在栅区的至少一侧形成有包含氧化物的间隔层以用于为源区/漏区的形成提供保护，并且，至少在沟道区的两个侧面和栅区之间形成氧化物区域以使得栅区成为绝缘栅区。
6.根据权利要求5所述的互补鳍式TFET，其中，所述第一类型为N型或P型；第二类型为P型或N型；并且
其中，所述第一掺杂类型为N型掺杂或P型掺杂，而第二掺杂类型为P型掺杂或N型掺杂。
7.一种鳍式TFET的制造方法，包括：
提供基板；
在基板上形成在沟道长度方向上延伸以用作所述鳍式TFET的沟道区的半导体体部，所述沟道区是轻掺杂的；
至少在所述沟道区的两个侧面上形成氧化物区域；
至少在所述沟道区的两个侧面上的氧化物区域上形成栅区，使得所述栅区成为绝缘栅区；
在所述栅区的至少一侧形成包含氧化物的间隔层；并且
分别在所述半导体体部的在沟道长度方向上的两端，通过与所述沟道区的侧面紧邻地外延生长并且在生成过程中根据鳍式TFET的类型进行适当掺杂而形成源区和漏区，其中，源区和漏区中的掺杂浓度不小于1×1019cm-3，
其中，所述鳍式TFET的有源区材料为具备高载流子迁移率、同时又具备较窄的禁带宽度的半导体材料；
所述源区和漏区具有与沟道区完全接触的面，
其中，所述源区是第一掺杂类型的，所述漏区是与第一掺杂类型不同的第二掺杂类型的。
8.根据权利要求7所述的鳍式TFET的制造方法，其中，所述栅区还在所述轻掺杂的沟道区的顶面上形成所述栅区。
9.一种互补鳍式TFET的制造方法，包括：
提供基板；
在基板上形成第一类型的半导体体部和第二类型的半导体体部，其中第一类型的所述半导体体部在沟道长度方向上延伸以用作第一类型的鳍式TFET的沟道区，并且第二类型的所述半导体体部在沟道长度方向上延伸以用作第二类型的鳍式TFET的沟道区，沟道区是轻掺杂的；
至少在第一类型的鳍式TFET的沟道区的两个侧面上形成第一类型鳍式TFET的氧化物区域，以及至少在第二类型的鳍式TFET的沟道区的两个侧面上形成第二类型的鳍式TFET的氧化物区域；
至少在第一类型的鳍式TFET的沟道区的两个侧面上的氧化物区域上形成第一类型鳍式TFET的栅区，以及至少第二类型的鳍式TFET的沟道区的两个侧面上的氧化物区域上形成第二类型的鳍式TFET的栅区；
在第一类型鳍式TFET的栅区的至少一侧形成包含氧化物的间隔层，和/或在第二类型鳍式TFET的栅区的至少一侧形成包含氧化物的间隔层；
在所述第一类型的鳍式TFET的半导体体部的在沟道长度方向上的两端通过与所述沟道区的侧面紧邻地外延生长并且在生成过程中根据第一类型的鳍式TFET的类型进行适当掺杂而形成第一类型的鳍式TFET的源区和漏区，以及在所述第二类型的鳍式TFET的半导体体部的在沟道长度方向上的两端通过与所述沟道区的侧面紧邻地外延生长并且在生成过程中根据第二类型的鳍式TFET的类型进行适当掺杂而形成第二类型的鳍式TFET的源区和漏区，其中，源区和漏区中的掺杂浓度不小于1×1019cm-3，
其中，所述第一类型和第二类型鳍式TFET的有源区材料为具备高载流子迁移率、同时又具备较窄的禁带宽度的半导体材料；
所述第一类型和第二类型的鳍式TFET的源区和漏区具有与其相应的沟道区完全接触的面，
其中，所述第一类型不同于所述第二类型，
其中，所述第一类型的鳍式TFET的源区是第一掺杂类型的，所述第一类型的鳍式TFET的漏区是与第一掺杂类型不同的第二掺杂类型的，并且
其中，所述第二类型的鳍式TFET的源区是第二掺杂类型的，所述第二类型的鳍式TFET的漏区是第一掺杂类型的。
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