JP2002094051A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 短チャネル効果の抑制に有効な構造を有する
半導体装置の製造方法を提供する。 【解決手段】 Ｓｉ基板１１を用意し、Ｎ型活性領域を
囲む素子分離用絶縁膜１２、ダミーゲート絶縁膜１５、
第１ダミーゲート電極１６等を形成する。ほぼ垂直方向
からＳｉ基板１１にＰ型不純物イオンが注入されたエク
ステンション領域１７、Ｎ型不純物イオンが注入された
第１ポケット領域１８を形成する。さらにＳｉ基板１１
内にＰ型不純物イオンを注入することによってソース・
ドレイン領域２１を形成する。基板上に層間絶縁膜２２
を形成し、選択的に第１ダミーゲート電極１６を除去す
ることにより層間絶縁膜２２に凹部を形成する。凹部に
ダミーサイドスペーサー２４と第２ダミーゲート電極２
６とを形成する。選択的にダミーサイドスペーサー２４
を除去することにより層間絶縁膜２２と第２ダミーゲー
ト電極２６との間隙を形成した後、ほぼ垂直方向からこ
の間隙を通じてＳｉ基板１１内にＮ型不純物イオンを注
入することにより、第２ポケット領域２７を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ヘイロー構造を有
するＭＩＳトランジスタである半導体装置の製造方法に
関し、特に、その微細化対策に関する。

【０００２】

【従来の技術】チャネルの長さがサブミクロンであるＭ
ＩＳトランジスタでは、ソース領域およびドレイン領域
からの空乏層がゲート直下まで広がり、このことによっ
てしきい値電圧の低下やパンチスルーなどの短チャネル
効果と呼ばれる問題が生じる。この問題を解決する方法
として、エクステンション領域を覆うようにポケット領
域を形成し、短チャネル効果の原因となるソース領域と
ドレイン領域との間の空乏層の広がりを抑制しつつ、ソ
ース−ドレイン間の電流を確保し得る構造（ヘイロー構
造）が知られている。

【０００３】従来のヘイロー構造の形成方法について、
図１１および図１２を参照しながら説明する。図１１お
よび図１２は、Ｐチャネル型ＭＩＳトランジスタ１００
の製造工程における断面構造を模式的に示す図である。

【０００４】まず、図１１（ａ）に示す工程で、Ｓｉ基
板１１１にトレンチ型の素子分離用絶縁膜１１２を形成
した後、Ｓｉ基板１１１内にＮ型不純物を導入してチャ
ネルストッパー領域１１３を形成する。次に、しきい値
電圧制御のためにＮ型不純物イオンをＳｉ基板１１１内
に低エネルギーで注入し、Ｎ型不純物拡散層となるしき
い値制御用不純物注入領域１１４を形成する。

【０００５】次に、Ｓｉ基板１１１上に、熱酸化膜から
なるゲート絶縁膜１２８と多結晶Ｓｉからなるゲート電
極１３１とを下方から順に形成する。

【０００６】次に、図１１（ｂ）に示す工程で、ゲート
電極１３１をマスクとして、ほぼ垂直方向（法線方向か
ら傾き７°）からＰ型不純物イオン（例えばフッ化ボロ
ンイオン（ＢＦ₂ ⁺））をＳｉ基板１１１内に低エネルギ
ーで注入し、Ｓｉ基板１１１内のゲート電極１３１の両
側方に位置する領域にエクステンション領域１１７を形
成する。

【０００７】次に、図１２（ａ）に示す工程で、ゲート
電極１３１をマスクとして、Ｓｉ基板１１１の主面の法
線を回転軸にしてＳｉ基板１１１を９０°ずつ４ステッ
プで回転させながら、法線方向から所定の角度傾いた方
向からＳｉ基板１１１内にＮ型不純物イオン（例えばヒ
素イオン（Ａｓ⁺））の注入を行い、エクステンション
領域１１７よりも深く、且つ、ゲート電極１３１の内側
に入り込んだ領域にポケット領域１１８を形成する。こ
のとき、ポケット領域１１８によってエクステンション
領域１１７の底部および側部が下方から覆われるように
形成するために、Ｎ型不純物イオンのイオン注入の法線
方向からの傾斜角度は、２０°以上の比較的大きな傾角
とする必要がある。

【０００８】次に、図１２（ｂ）に示す工程で、ゲート
電極１３１の側面上に電気的に絶縁体からなるサイドウ
ォール１１９を形成した後、ゲート電極１３１およびサ
イドウォール１１９をマスクとして、Ｓｉ基板１１１内
にＰ型不純物イオン（例えばフッ化ボロンイオン（ＢＦ
₂ ⁺））を注入することによってソース領域およびドレイ
ン領域１２１を形成する。

【０００９】勿論、Ｎチャネル型ＭＩＳトランジスタで
あっても、不純物の導電型およびイオン注入時のドーズ
量等を適宜変更することで、上記方法と同様に製造する
ことができる。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来のＭＩＳトランジスタの製造方法には、トランジスタ
の微細化が進むにつれて、相隣接するトランジスタ同士
の距離が短くなり、隣接するトランジスタのゲート電極
がポケット領域形成のためのイオン注入の障害となるお
それがある。すなわち、ゲート電極をマスクとして、法
線方向から大きな傾斜角度でイオン注入を行なうことに
よってポケット領域を形成する際に、隣接するゲート電
極によってイオン注入されない領域が生じるため、隣接
するゲート電極の間隔およびイオン注入の傾斜角度によ
っては、適正なポケット領域が形成されないことがあ
る。従って、ヘイロー構造のポケット領域をゲート電極
の十分内側まで入り込ませるのに十分傾いた方向からイ
オン注入ができないという不具合がある。

【００１１】本発明は、上記の不具合を解決するために
なされたものであり、相隣接するトランジスタの距離が
短くとも、隣接するトランジスタのゲート電極がポケッ
ト領域形成のイオン注入の障害となることなく、短チャ
ネル効果の抑制に有効な構造を有する半導体装置の製造
方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体領域を有する基板を用意する工程
（ａ）と、上記半導体領域の上にダミーゲート層を形成
する工程（ｂ）と、上記第１ダミーゲート層をマスクと
して、上記半導体領域内に低濃度の第１導電型不純物イ
オンを注入することによりエクステンション領域を形成
する工程（ｃ）と、上記第１ダミーゲート層をマスクと
して、上記基板の主面に対して略垂直方向から上記半導
体領域内に第２導電型不純物イオンを注入することによ
り第１ポケット領域を形成する工程（ｄ）と、上記第１
ダミーゲート層の側面上にサイドウォールを形成する工
程（ｅ）と、上記第１ダミーゲート層および上記サイド
ウォールをマスクとして上記半導体領域内に高濃度の第
１導電型不純物イオンを注入することによりソース領域
およびドレイン領域を形成する工程（ｆ）と、上記工程
（ｆ）の後に、上記基板の上に層間絶縁膜を堆積し、少
なくとも上記第１ダミーゲート層が露出するまで上記層
間絶縁膜を除去し平坦化する工程（ｇ）と、上記工程
（ｇ）の後に、上記第１ダミーゲート層の少なくとも一
部を除去し、ゲート形成用溝を形成する工程（ｈ）と、
上記サイドウォールの上記ゲート形成用溝側の側面上に
ダミーサイドスペーサーを形成する工程（ｉ）と、少な
くとも上記ダミーサイドスペーサーの上面が露出するよ
うに、上記ゲート形成用溝の凹部内に第２ダミーゲート
層を埋め込む工程（ｊ）と、上記ダミーサイドスペーサ
ーを選択的に除去することによって、上記第２ダミーゲ
ート層と上記サイドウォールとの間に間隙を形成する工
程（ｋ）と、少なくとも上記第２ダミーゲート層と上記
サイドウォールとをマスクとして、上記間隙を通って上
記基板の主面に対して略垂直方向から上記半導体領域内
に第２導電型不純物イオンを注入することによって、上
記第１ポケット領域に連続する第２ポケット領域を形成
する工程（ｌ）と、少なくとも上記第２ダミーゲート層
を除去することにより、上記ゲート形成用溝内の上記半
導体領域の表面を露出する工程（ｍ）と、上記ゲート形
成用溝内に露出している上記半導体領域の上にゲート絶
縁膜を形成する工程（ｎ）と、上記ゲート絶縁膜上にゲ
ート電極を形成する工程（ｏ）とを含む。

【００１３】このことによって、短チャネル効果を抑制
するためのポケット領域を形成する際に、ほぼ垂直にイ
オン注入することができる。従って、相隣接するトラン
ジスタの距離が短くとも、隣接するトランジスタのゲー
ト電極が、ポケット領域形成のためのイオン注入の障害
となることなく、ヘイロー構造を形成することができ
る。

【００１４】上記工程（ｂ）では、上記半導体領域の上
に形成されたダミーゲート絶縁膜と上記ダミーゲート絶
縁膜上に形成された第１ダミーゲート電極とからなる上
記第１ダミーゲート層を形成し、上記工程（ｈ）では、
上記第１ダミーゲート層のうち上記第１ダミーゲート電
極を除去することによって上記ゲート形成用溝を形成
し、上記工程（ｍ）では、上記第２ダミーゲート層を除
去した後、上記第１ダミーゲート層のうちの上記ダミー
ゲート絶縁膜を除去することによって上記ゲート形成用
溝内の上記半導体領域の表面を露出することが好まし
い。

【００１５】このことによって、各工程でゲート形成用
溝内において行なわれる各種膜の形成および除去の影響
から、ゲート形成用溝内の半導体領域の表面が保護され
る。従って、良質のゲート絶縁膜を形成することがで
き、ゲート電極から半導体領域への電流のリーク等が防
止された信頼性の高い半導体装置を製造することができ
る。

【００１６】上記工程（ｊ）では、第２ダミーゲート層
用材料を上記基板の上に堆積した後、上記ダミーサイド
スペーサーが所定の厚さになるまで、上記第２ダミーゲ
ート層用材料、上記層間絶縁膜、上記サイドウォールお
よび上記ダミーサイドスペーサーとを研磨することによ
って、上記第２ダミーゲート層を形成してもよい。

【００１７】上記工程（ｌ）において、上記間隙を通っ
て上記基板の主面に対して略垂直方向から、上記第２ポ
ケット領域を形成するための注入エネルギーよりも小さ
い注入エネルギーで上記半導体領域内に第１導電型不純
物イオンを注入することによって、しきい値制御用不純
物注入領域を形成する工程をさらに含むことが好まし
い。

【００１８】このことによって、ソース領域およびドレ
イン領域からの空乏層の広がりをさらに抑えることがで
きる。従って、短チャネル効果がさらに抑制された半導
体装置を得ることができる。

【００１９】上記工程（ｏ）において、上記ゲート絶縁
膜を形成した後に、バリヤーメタルを形成する工程をさ
らに含み、上記ゲート電極として上記バリヤーメタル上
にメタルゲート電極を形成してもよい。

【００２０】このことによって、メタルゲート電極を形
成することにより、メタルゲート電極内での電圧降下が
小さくなる。つまり、メタルゲート電極に十分な駆動電
圧が印加される。従って、駆動が高速なＭＩＳトランジ
スタが得られる。

【００２１】さらに、上記工程（ｎ）において、上記ゲ
ート絶縁膜として金属酸化膜を形成してもよい。

【００２２】

【発明の実施の形態】以下、図面を参照しながら本発明
による実施形態を説明する。簡単のため、各実施形態に
共通する構成要素は、同一の参照符号で示す。

【００２３】（実施形態１）図１〜図６は、本実施形態
のＰチャネル型ＭＩＳトランジスタ１０の製造工程にお
ける断面構造を模式的に示す図である。

【００２４】まず、図１（ａ）に示す工程で、Ｎ型不純
物がドーピングされたＳｉ基板１１を用意する。周知の
技術によりＳｉ基板１１の上面側に溝を形成し、この溝
内に絶縁材料を埋設することによって活性領域を囲む素
子分離用絶縁膜１２を形成する。その後、Ｓｉ基板１１
内にＮ型不純物イオンを注入することによってチャネル
ストッパー領域１３を形成する。ここでは、Ｎ型不純物
イオンとしてリンイオン（Ｐ⁺）を注入エネルギー２５
０ｋｅＶ、ドーズ量１×１０¹³atoms・cm^-2で注入する。
次に、Ｎ型不純物イオンをＳｉ基板１１内にイオン注入
することにより、しきい値電圧制御に必要なしきい値制
御用不純物注入領域１４を形成する。ここでは、Ｎ型不
純物イオンとしてヒ素イオン（Ａｓ⁺）を注入エネルギ
ー８０ｋｅＶ、ドーズ量１×１０¹³atoms・cm^-2で注入す
る。次に、Ｓｉ基板１１上に、厚さ約３ｎｍのシリコン
酸化膜を熱酸化法により形成し、さらにシリコン酸化膜
上に厚さ約２００ｎｍの多結晶Ｓｉ膜を堆積し、フォト
リソグラフィーによるフォトレジストマスク（図示せ
ず）のパターンニングをして、フォトレジストマスクを
マスクとして多結晶Ｓｉ膜およびシリコン酸化膜の異方
性エッチングを行って、ダミーゲート絶縁膜１５および
第１ダミーゲート電極１６を形成する。なお、ダミーゲ
ート絶縁膜１５は、活性領域上に亘って残しておいても
よい。

【００２５】次に、図１（ｂ）に示す工程で、フォトレ
ジストマスクを除去した後、第１ダミーゲート電極１６
をマスクとして、Ｓｉ基板１１内にＰ型不純物イオンを
注入することによりエクステンション領域１７を形成す
る。ここでは、Ｐ型不純物イオンとしてフッ化ボロンイ
オン（ＢＦ₂ ⁺）を注入エネルギー５ｋｅＶ、ドーズ量２
×１０¹⁴ions・cm^-2で注入する。

【００２６】次いで、図２（ａ）に示す工程で、第１ダ
ミーゲート電極１６をマスクとして、基板主面の法線を
回転軸にして基板を９０°ずつ４ステップで回転させな
がら、法線方向から７°傾いた方向からＳｉ基板１１内
にＮ型不純物イオンを注入することにより、エクステン
ション領域１７よりも深く、且つ、第１ダミーゲート電
極１６の内側に入り込んだ領域に第１ポケット領域１８
を形成する。ここでは、Ｎ型不純物イオンとしてヒ素イ
オン（Ａｓ⁺）を注入エネルギー１００ｋｅＶ、ドーズ
量５×１０¹³atoms・cm^-2で注入する。このとき、第１ポ
ケット領域１８によって、ゲート電極１６の端部の下に
位置するエクステンション領域１７の側部を覆う必要が
無く、エクステンション領域１７の底部が下方から覆わ
れればよいので、イオン注入の法線方向からの傾斜角度
は、チャネリング防止のために０°より大きく１０°以
下の範囲内であればよく、３°以上８°以下の範囲内で
あることが好ましい。

【００２７】また、本実施形態では、第１ポケット領域
１８の形成は、エクステンション領域１７を形成した後
に行ったが、エクステンション領域１７を形成する前に
行ってもよい。

【００２８】続いて、図２（ｂ）に示す工程で、窒素雰
囲気中において１０００℃で、約１０秒間熱処理した
後、膜厚６０ｎｍ程度のシリコン窒化膜をＣＶＤ法によ
ってＳｉ基板１１上に堆積し、このシリコン窒化膜を異
方性エッチングすることによって、第１ダミーゲート電
極１６の側面上にサイドウォール１９を形成する。その
後、第１ダミーゲート電極１６およびサイドウォール１
９をマスクとしてＳｉ基板１１内にＰ型不純物イオンを
注入することによってソース領域およびドレイン領域２
１を形成し、不純物の活性化のために窒素雰囲気中にお
いて１０００℃で、約１０秒間熱処理する。ここでは、
Ｐ型不純物イオンとしてフッ化ボロンイオン（ＢＦ₂ ⁺）
イオンを注入エネルギー２０ｋｅＶ、ドーズ量４×１０
¹⁵atoms・cm ^-2で注入する。

【００２９】次に、図３（ａ）に示す工程で、基板上に
ＴＥＯＳ（テトラエトキシシラン）からなる厚さ約３０
０ｎｍの層間絶縁膜を堆積した後、ＣＭＰ研磨（化学的
機械研磨）法によって平坦化を行ない、層間絶縁膜２２
の表面と第１ダミーゲート電極１６の表面との高さを揃
える。

【００３０】次に、図３（ｂ）に示す工程で、ウェット
エッチングにより選択的に第１ダミーゲート電極１６を
除去し、層間絶縁膜２２に凹部を形成した後、基板上に
厚さ約３０ｎｍの多結晶Ｓｉ膜２３を堆積する。

【００３１】次に、図４（ａ）に示す工程で、多結晶Ｓ
ｉ膜２３の異方性エッチングを行って、ダミーサイドス
ペーサー２４を形成する。

【００３２】次に、図４（ｂ）に示す工程で、基板上に
レジスト膜２５を３００ｎｍの厚さに堆積する。この工
程において、本実施形態では第２ダミーゲート電極用膜
としてレジスト膜２５を形成したが、ＰＳＧやＢＰＳＧ
（Boron Phosphate SilicateGlass）、あるいはタング
ステンなどの金属膜等のように、サイドウォール１９、
層間絶縁膜２２およびダミーサイドスペーサー２４に対
して選択的にエッチングされる材料を用いてもよい。

【００３３】この後、図５（ａ）に示す工程で、ＣＭＰ
研磨によって層間絶縁膜を厚さ１５０ｎｍだけ残すよう
にレジスト膜２５、層間絶縁膜２２およびサイドウォー
ル１９を研磨し、レジスト膜２５を層間絶縁膜２２内の
凹部に埋め込んで第２ダミーゲート電極２６を形成す
る。

【００３４】次に、図５（ｂ）に示す工程で、ウェット
エッチングにより選択的にダミーサイドスペーサー２４
を除去した後、サイドウォール１９、層間絶縁膜２２お
よび第２ダミーゲート電極２６をマスクとして、基板主
面の法線を回転軸にして基板を９０°ずつ４ステップで
回転させながら、法線方向より７°傾いた方向からＳｉ
基板１１内にＮ型不純物イオンを注入することにより、
第２ポケット領域２７を形成する。ここでは、Ｎ型不純
物イオンとしてヒ素イオン（Ａｓ⁺）を注入エネルギー
７０ｋｅＶ、ドーズ量５×１０¹²atoms・cm^-2で注入す
る。なお、イオン注入の法線方向からの傾斜角度は、チ
ャネリング防止のために０°より大きく１０°以下の範
囲内であればよく、３°以上８°以下の範囲内であるこ
とが好ましい。この後、不純物の活性化のために窒素雰
囲気中で１０００℃、１０秒程度で熱処理する。

【００３５】次に、図６（ａ）に示す工程で、ドライエ
ッチングにより選択的に第２ダミーゲート電極２６を除
去した後、ウェットエッチングによりダミーゲート絶縁
膜１５を除去して基板に凹部を形成した後、熱酸化法に
より基板表面に厚さ約３ｎｍのゲート絶縁膜２８を形成
する。その後、基板上に厚さ約３００ｎｍの多結晶Ｓｉ
膜２９を堆積する。

【００３６】次に、図６（ｂ）に示す工程で、層間絶縁
膜２２が露出するまで多結晶Ｓｉ膜２９のＣＭＰ研磨を
行なうことによってゲート電極３１を形成し、Ｐチャネ
ル型ＭＩＳトランジスタ１０を得ることができる。

【００３７】本実施形態において、上述のＮ型不純物
は、リン、ヒ素およびアンチモン等のＶ族元素から任意
に選択され、Ｐ型不純物は、ホウ素、アルミニウム、イ
ンジウムおよびガリウム等のIII族元素から任意に選択
される。注入エネルギーおよびドーズ量は、所定の不純
物濃度や各元素の拡散特性に応じて設定すればよい。

【００３８】また、本実施形態ではＰチャネル型ＭＩＳ
トランジスタの製造方法を説明したが、Ｎチャネル型Ｍ
ＩＳトランジスタも、不純物を導入する際に上記実施形
態の不純物とそれぞれ逆の導電型の不純物を用い、且
つ、イオン注入時のドーズ量等を適宜変更することによ
り、上述の本実施形態と全く同様に形成することができ
る。

【００３９】本実施形態によれば、ポケット領域を形成
する際にほぼ垂直にイオン注入することができる。従っ
て、相隣接するトランジスタの距離が短くとも、隣接す
るトランジスタのゲート電極が、ポケット領域形成のた
めのイオン注入の障害となることなく、ヘイロー構造を
形成することができる。

【００４０】（実施形態２）以下、実施形態２のＰチャ
ネル型ＭＩＳトランジスタ２０の製造方法を説明する。
図７および図８は、本実施形態のＰチャネル型ＭＩＳト
ランジスタ２０の製造工程における断面構造を模式的に
示す図である。

【００４１】本実施形態のＰチャネル型ＭＩＳトランジ
スタ２０の製造方法は、上記実施形態１の図１（ａ）か
ら図５（ｂ）に示される工程と共通の工程を含む。ここ
では、図５（ｂ）以降の工程を説明する。

【００４２】上記実施形態１の図５（ｂ）に示される工
程で、ウェットエッチングによりダミーサイドスペーサ
ー２４を除去した後、サイドウォール１９、層間絶縁膜
２２および第２ダミーゲート電極２６をマスクとして、
基板主面の法線を回転軸にして基板を９０°ずつ４ステ
ップで回転させながら、法線方向より７°傾いた方向か
らＳｉ基板１１内にＮ型不純物イオンを注入することに
より、第２ポケット領域２７を形成する。ここでは、Ｎ
型不純物イオンとしてヒ素イオン（Ａｓ⁺）を注入エネ
ルギー７０ｋｅＶ、ドーズ量５×１０¹²atoms・cm^-2で注
入する。この後、不純物の活性化のために窒素雰囲気中
で１０００℃、１０秒程度で熱処理する。

【００４３】次に、図７（ａ）に示す工程で、サイドウ
ォール１９、層間絶縁膜２２および第２ダミーゲート電
極２６をマスクとして、基板主面の法線を回転軸にして
基板を９０°ずつ４ステップで回転させながら、法線方
向より７°傾いた方向からＳｉ基板１１内にＰ型不純物
イオンを注入することにより、第２しきい値制御用不純
物注入領域３２を形成する。ここでは、フッ化ボロンイ
オン（ＢＦ₂ ⁺）を注入エネルギー４０ｋｅＶ、ドーズ量
１×１０¹²atoms・cm^-2で注入する。なお、イオン注入の
法線方向からの傾斜角度は、チャネリング防止のために
０°より大きく１０°以下の範囲内であればよく、３°
以上８°以下の範囲内であることが好ましい。この後、
不純物の活性化のために、窒素雰囲気中において約１０
００℃で約１０秒間熱処理する。

【００４４】次いで、図７（ｂ）に示す工程で、ドライ
エッチングにより第２ダミーゲート電極２６を除去した
後、ウェットエッチングによりダミーゲート絶縁膜１５
を除去して基板に凹部を形成した後、熱酸化法により基
板表面に厚さ約３ｎｍのゲート絶縁膜２８を形成する。
その後、基板上に厚さ約３００ｎｍの多結晶Ｓｉ膜２９
を堆積する。

【００４５】続いて、図８に示す工程で、層間絶縁膜２
２が露出するまで多結晶Ｓｉ膜２９のＣＭＰ研磨を行う
ことによってゲート電極３１を形成し、Ｐチャネル型Ｍ
ＩＳトランジスタ２０を得ることができる。

【００４６】なお、本実施形態では、第２しきい値制御
用不純物注入領域３２の形成は、第２ポケット領域２７
を形成した後に行ったが、第２ポケット領域２７を形成
する前に行ってもよい。

【００４７】上述のＮ型不純物は、リン、ヒ素およびア
ンチモン等のＶ族元素から任意に選択される。注入エネ
ルギーおよびドーズ量は、所定の不純物濃度や各元素の
拡散の特性に応じて設定すればよい。

【００４８】本実施形態ではＰチャネル型ＭＩＳトラン
ジスタの製造方法を説明したが、Ｎチャネル型ＭＩＳト
ランジスタも、不純物を導入する際に上記実施形態の不
純物とそれぞれ逆の導電型の不純物を用い、且つ、イオ
ン注入時のドーズ量等を適宜変更することにより、上述
の本実施形態と全く同様に形成することができる。

【００４９】本実施形態によれば、エクステンション領
域１７よりも不純物濃度の低い第２しきい値制御用不純
物注入領域３２を形成することにより、ソースおよびド
レインからの空乏層の広がりをさらに抑えることができ
る。従って、短チャネル効果がさらに抑制された半導体
装置を得ることができる。

【００５０】（実施形態３）以下、実施形態３のＰチャ
ネル型ＭＩＳトランジスタ３０の製造方法を説明する。
図９は、本実施形態のＰチャネル型ＭＩＳトランジスタ
３０の製造工程における断面構造を模式的に示す断面図
である。

【００５１】本実施形態のＰチャネル型ＭＩＳトランジ
スタ３０の製造方法は、上記実施形態１の図１（ａ）〜
図５（ｂ）までに示される工程と共通の工程を含む。こ
こでは、図５（ｂ）以降の工程を説明する。

【００５２】上記実施形態１の図５（ｂ）に示す工程
で、第２ポケット領域２７を形成する。

【００５３】次に、図９（ａ）に示す工程で、ドライエ
ッチングにより第２ダミーゲート電極２６を除去した
後、ウェットエッチングによりダミーゲート絶縁膜１５
を除去して基板に凹部を形成した後、厚さ３ｎｍのＴａ
₂Ｏ₅（タンタル酸化膜）を基板上に堆積することによ
り、ゲート絶縁膜２８を形成する。続いて、ゲート絶縁
膜２８の上に厚さ１０ｎｍのＴｉ／ＴｉＮを堆積するこ
とにより、ゲート絶縁膜２８と後に形成するメタルゲー
ト電極３５との反応を防止するためのバリヤーメタル３
３を形成する。さらに、基板上に厚さ３００ｎｍのＷ層
（タングステン層）３４を堆積する。

【００５４】次に、図９（ｂ）に示す工程で、層間絶縁
膜２２が露出するまでＷ層３４、バリヤーメタル３３お
よびゲート絶縁膜２８のＣＭＰ研磨を行うことによって
メタルゲート電極３５を形成し、Ｐチャネル型ＭＩＳト
ランジスタ３０を得ることができる。本実施形態では、
タングステンでメタルゲート電極３５を形成している
が、他の金属を用いてもよく、例えば、アルミニウム、
タンタル等を用いることができる。

【００５５】本実施形態において、上述のＮ型不純物
は、リン、ヒ素およびアンチモン等のＶ族元素から任意
に選択され、Ｐ型不純物は、ホウ素、アルミニウム、イ
ンジウムおよびガリウム等のIII族元素から任意に選択
される。注入エネルギーおよびドーズ量は、所定の不純
物濃度や各元素の拡散の特性に応じて設定すればよい。

【００５６】また、本実施形態ではＰチャネル型ＭＩＳ
トランジスタの製造方法を説明したが、Ｎチャネル型Ｍ
ＩＳトランジスタも、不純物を導入する際に上記実施形
態の不純物とそれぞれ逆の導電型の不純物を用い、且
つ、イオン注入時のドーズ量等を適宜変更することによ
り、上述の本実施形態と全く同様に形成することができ
る。

【００５７】ゲート絶縁膜の電気容量は、比誘電率に比
例し、且つ、厚さに反比例する。Ｔａ₂Ｏ₅は、ＳｉＯ₂
の約５〜６倍の比誘電率（約２２）を有する。このため
Ｔａ₂Ｏ₅でゲート絶縁膜を形成することにより、ゲート
絶縁膜として必要な所定の電気容量を確保しつつ、ゲー
ト絶縁膜の厚さをＳｉＯ₂膜などに比べて大きくするこ
とができる。このことによって、ゲート電極からチャネ
ルへのリーク電流を小さくすることができる。

【００５８】また、タングステンは多結晶Ｓｉよりも低
抵抗である。このため、タングステンでメタルゲート電
極を形成することにより、メタルゲート電極内での電圧
降下が小さくなる。つまり、メタルゲート電極に十分な
駆動電圧が印加される。従って、駆動が高速なＭＩＳト
ランジスタが得られる。

【００５９】（実施形態４）以下、実施形態４のＰチャ
ネル型ＭＩＳトランジスタ４０の製造方法を説明する。
図１０は、本実施形態のＰチャネル型ＭＩＳトランジス
タ４０の製造工程における断面構造を模式的に示す断面
図である。

【００６０】本実施形態のＰチャネル型ＭＩＳトランジ
スタ４０の製造方法は、上記実施形態２の図１（ａ）〜
図５（ｂ）および図７（ａ）までに示される工程と共通
の工程を含む。ここでは、図７（ａ）以降の工程を説明
する。

【００６１】上記実施形態２の図７（ａ）に示す工程
で、第２ダミーゲート電極２６をマスクとして、基板主
面の法線を回転軸にして基板を９０°ずつ４ステップで
回転させながら、法線方向より７°傾いた方向からＳｉ
基板１１内にＰ型不純物イオンを注入することにより、
第２しきい値制御用不純物注入領域３２を形成する。こ
こでは、フッ化ボロンイオン（ＢＦ₂ ⁺）を注入エネルギ
ー４０ｋｅＶ、ドーズ量１×１０¹²atoms・cm^-2で注入す
る。なお、イオン注入の法線方向からの傾斜角度は、チ
ャネリング防止のために０°より大きく１０°以下の範
囲内であればよく、３°以上８°以下の範囲内であるこ
とが好ましい。この後、不純物の活性化のために、窒素
雰囲気中において約１０００℃で約１０秒間熱処理す
る。

【００６２】次に、図１０（ａ）に示す工程で、ドライ
エッチングにより第２ダミーゲート電極２６を除去した
後、ウェットエッチングによりダミーゲート絶縁膜１５
を除去して基板に凹部を形成した後、厚さ３ｎｍのＴａ
₂Ｏ₅を基板上に堆積することにより、ゲート絶縁膜２８
を形成する。続いて、ゲート絶縁膜２８の上に厚さ１０
ｎｍのＴｉ／ＴｉＮを堆積することにより、ゲート絶縁
膜２８と後に形成するメタルゲート電極３５との反応を
防止するためのバリヤーメタル３３を形成する。さら
に、基板上に厚さ３００ｎｍのタングステン層（Ｗ層）
３４を堆積する。

【００６３】続いて、図１０（ｂ）に示す工程で、層間
絶縁膜２２が露出するまでＷ層３４、バリヤーメタル３
３およびゲート絶縁膜２８のＣＭＰ研磨を行うことによ
ってメタルゲート電極３５を形成し、Ｐチャネル型ＭＩ
Ｓトランジスタ４０を得ることができる。なお、タング
ステンでメタルゲート電極３５を形成しているが、他の
金属を用いてもよく、例えば、アルミニウム、タンタル
等を用いることができる。

【００６４】なお、本実施形態では、第２しきい値制御
用不純物注入領域３２の形成は、第２ポケット領域２７
を形成した後に行ったが、第２ポケット領域２７を形成
する前に行ってもよい。

【００６５】本実施形態において、上述のＮ型不純物
は、リン、ヒ素およびアンチモン等のＶ族元素から任意
に選択され、Ｐ型不純物は、ホウ素、アルミニウム、イ
ンジウムおよびガリウム等のIII族元素から任意に選択
される。注入エネルギーおよびドーズ量は、所定の不純
物濃度や各元素の拡散の特性に応じて設定すればよい。

【００６６】また、本実施形態ではＰチャネル型ＭＩＳ
トランジスタの製造方法を説明したが、Ｎチャネル型Ｍ
ＩＳトランジスタも、不純物を導入する際に上記実施形
態の不純物とそれぞれ逆の導電型の不純物を用い、且
つ、イオン注入時のドーズ量等を適宜変更することによ
り、上述の本実施形態と全く同様に形成することができ
る。

【００６７】本実施形態によれば、上述の実施形態３と
同様に、Ｔａ₂Ｏ₅でゲート絶縁膜を形成することによ
り、ゲート絶縁膜として必要な所定の電気容量を確保し
つつ、ゲート絶縁膜の厚さをＳｉＯ₂膜などに比べて大
きくすることができる。このことによって、ゲート電極
からチャネルへのリーク電流を小さくすることができ
る。また、タングステン等の金属でメタルゲート電極を
形成することにより、メタルゲート電極内での電圧降下
が小さくなる。つまり、メタルゲート電極に十分な駆動
電圧が印加され、駆動が高速なＭＩＳトランジスタが得
られる。

【００６８】さらに、本実施形態によれば、エクステン
ション領域１７よりも不純物濃度の低い第２しきい値制
御用不純物注入領域３２を形成することにより、ソース
およびドレインからの空乏層の広がりをさらに抑えるこ
とができる。従って、短チャネル効果がさらに抑制され
た半導体装置を得ることができる。

【００６９】

【発明の効果】本発明によれば、ＭＩＳトランジスタに
おいて、短チャネル効果を抑制するためのポケット領域
を形成する際に、ほぼ垂直にイオン注入することができ
る。従って、相隣接するトランジスタの距離が短くと
も、隣接するトランジスタのゲート電極が、ポケット領
域形成のためのイオン注入の障害となることなく、ヘイ
ロー構造を形成することができる。

【図面の簡単な説明】

【図１】実施形態１のＰチャネル型ＭＩＳトランジスタ
１０の製造工程における断面構造を模式的に示す図であ
る。

【図２】実施形態１のＰチャネル型ＭＩＳトランジスタ
１０の製造工程における断面構造を模式的に示す図であ
る。

【図３】実施形態１のＰチャネル型ＭＩＳトランジスタ
１０の製造工程における断面構造を模式的に示す図であ
る。

【図４】実施形態１のＰチャネル型ＭＩＳトランジスタ
１０の製造工程における断面構造を模式的に示す図であ
る。

【図５】実施形態１のＰチャネル型ＭＩＳトランジスタ
１０の製造工程における断面構造を模式的に示す図であ
る。

【図６】実施形態１のＰチャネル型ＭＩＳトランジスタ
１０の製造工程における断面構造を模式的に示す図であ
る。

【図７】実施形態２のＰチャネル型ＭＩＳトランジスタ
２０の製造工程における断面構造を模式的に示す図であ
る。

【図８】実施形態２のＰチャネル型ＭＩＳトランジスタ
２０の製造工程における断面構造を模式的に示す図であ
る。

【図９】実施形態３のＰチャネル型ＭＩＳトランジスタ
３０の製造工程における断面構造を模式的に示す断面図
である。

【図１０】実施形態４のＰチャネル型ＭＩＳトランジス
タ３０の製造工程における断面構造を模式的に示す断面
図である。

【図１１】従来のＰチャネル型ＭＩＳトランジスタ１０
０の製造工程における断面構造を模式的に示す断面図で
ある。

【図１２】従来のＰチャネル型ＭＩＳトランジスタ１０
０の製造工程における断面構造を模式的に示す断面図で
ある。

【符号の説明】

１０、２０、３０、４０、１００ ＭＩＳトランジスタ １１、１１１ Ｓｉ基板 １２、１１２ 素子分離用絶縁膜 １３、１１３ チャネルストッパー領域 １４、１１４ しきい値制御用不純物注入領域 １５ ダミーゲート絶縁膜 １６ 第１ダミーゲート電極 １７、１１７ エクステンション領域 １８ 第１ポケット領域 １９、１１９ サイドウォール ２１、１２１ ソース領域およびドレイン領域 ２２ 層間絶縁膜 ２３ 多結晶Ｓｉ膜 ２４ ダミーサイドスペーサー ２５ レジスト膜 ２６ 第２ダミーゲート電極 ２７ 第２ポケット領域 ２８、１２８ ゲート絶縁膜 ２９ 多結晶Ｓｉ膜 ３１、１３１ ゲート電極 ３２ 第２しきい値制御用不純物注入領域 ３３ バリヤーメタル ３４ メタルゲート電極 １１８ ポケット領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 広本 彰 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 南 里江 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 4M104 AA01 BB01 BB14 CC05 DD02 DD03 DD04 DD08 DD09 DD15 DD16 DD75 EE03 EE16 FF01 GG08 GG09 GG10 GG14 HH14 5F040 DA06 DC01 EC01 EC02 EC04 EC08 EC12 ED03 EF02 EK05 EL02 FA01 FA02 FA07 FB02 FB03 FB05 FC10 FC13 FC21

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体領域を有する基板を用意する工程
   （ａ）と、 上記半導体領域の上にダミーゲート層を形成する工程
   （ｂ）と、 上記第１ダミーゲート層をマスクとして、上記半導体領
   域内に低濃度の第１導電型不純物イオンを注入すること
   によりエクステンション領域を形成する工程（ｃ）と、 上記第１ダミーゲート層をマスクとして、上記基板の主
   面に対して略垂直方向から上記半導体領域内に第２導電
   型不純物イオンを注入することにより第１ポケット領域
   を形成する工程（ｄ）と、 上記第１ダミーゲート層の側面上にサイドウォールを形
   成する工程（ｅ）と、 上記第１ダミーゲート層および上記サイドウォールをマ
   スクとして上記半導体領域内に高濃度の第１導電型不純
   物イオンを注入することによりソース領域およびドレイ
   ン領域を形成する工程（ｆ）と、 上記工程（ｆ）の後に、上記基板の上に層間絶縁膜を堆
   積し、少なくとも上記第１ダミーゲート層が露出するま
   で上記層間絶縁膜を除去し平坦化する工程（ｇ）と、 上記工程（ｇ）の後に、上記第１ダミーゲート層の少な
   くとも一部を除去し、ゲート形成用溝を形成する工程
   （ｈ）と、 上記サイドウォールの上記ゲート形成用溝側の側面上に
   ダミーサイドスペーサーを形成する工程（ｉ）と、 少なくとも上記ダミーサイドスペーサーの上面が露出す
   るように、上記ゲート形成用溝の凹部内に第２ダミーゲ
   ート層を埋め込む工程（ｊ）と、 上記ダミーサイドスペーサーを選択的に除去することに
   よって、上記第２ダミーゲート層と上記サイドウォール
   との間に間隙を形成する工程（ｋ）と、 少なくとも上記第２ダミーゲート層と上記サイドウォー
   ルとをマスクとして、上記間隙を通って上記基板の主面
   に対して略垂直方向から上記半導体領域内に第２導電型
   不純物イオンを注入することによって、上記第１ポケッ
   ト領域に連続する第２ポケット領域を形成する工程
   （ｌ）と、 少なくとも上記第２ダミーゲート層を除去することによ
   り、上記ゲート形成用溝内の上記半導体領域の表面を露
   出する工程（ｍ）と、 上記ゲート形成用溝内に露出している上記半導体領域の
   上にゲート絶縁膜を形成する工程（ｎ）と、 上記ゲート絶縁膜上にゲート電極を形成する工程（ｏ）
   と、 を含む半導体装置の製造方法。
2. 【請求項２】 請求項１に記載の半導体装置の製造方法
   において、 上記工程（ｂ）では、上記半導体領域の上に形成された
   ダミーゲート絶縁膜と上記ダミーゲート絶縁膜上に形成
   された第１ダミーゲート電極とからなる上記第１ダミー
   ゲート層を形成し、 上記工程（ｈ）では、上記第１ダミーゲート層のうちの
   上記第１ダミーゲート電極を除去することによって上記
   ゲート形成用溝を形成し、 上記工程（ｍ）では、上記第２ダミーゲート層を除去し
   た後、上記第１ダミーゲート層のうちの上記ダミーゲー
   ト絶縁膜を除去することによって上記ゲート形成用溝内
   の上記半導体領域の表面を露出することを特徴とする半
   導体装置の製造方法。
3. 【請求項３】 請求項１または２に記載の半導体装置の
   製造方法において、 上記工程（ｊ）では、第２ダミーゲート層用材料を上記
   基板の上に堆積した後、上記ダミーサイドスペーサーが
   所定の厚さになるまで、上記第２ダミーゲート層用材
   料、上記層間絶縁膜、上記サイドウォールおよび上記ダ
   ミーサイドスペーサーとを研磨することによって、上記
   第２ダミーゲート層を形成することを特徴とする半導体
   装置の製造方法。
4. 【請求項４】 請求項１から３のいずれかに記載の半導
   体装置の製造方法において、 上記工程（ｌ）において、上記間隙を通って上記基板の
   主面に対して略垂直方向から、上記第２ポケット領域を
   形成するための注入エネルギーよりも小さい注入エネル
   ギーで上記半導体領域内に第１導電型不純物イオンを注
   入することによって、しきい値制御用不純物注入領域を
   形成する工程をさらに含むことを特徴とする半導体装置
   の製造方法。
5. 【請求項５】 請求項１から４のいずれかに記載の半導
   体装置の製造方法において、 上記工程（ｏ）において、上記ゲート絶縁膜を形成した
   後に、バリヤーメタルを形成する工程をさらに含み、上
   記ゲート電極として上記バリヤーメタル上にメタルゲー
   ト電極を形成することを特徴とする半導体装置の製造方
   法。
6. 【請求項６】 請求項５に記載の半導体装置の製造方法
   において、 上記工程（ｎ）において、上記ゲート絶縁膜として金属
   酸化膜を形成することを特徴とする半導体装置の製造方
   法。