KR101580828B1 - 대칭형 터널 전계 효과 트랜지스터의 임의 변화 최소화를 위한 디자인 파라미터 결정 장치 및 결정 방법 - Google Patents
대칭형 터널 전계 효과 트랜지스터의 임의 변화 최소화를 위한 디자인 파라미터 결정 장치 및 결정 방법 Download PDFInfo
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Abstract
본 발명은 패드 상에 동일 유형의 도펀트로 도핑된 소스 및 드레인이 형성되고 상기 소스 및 상기 패드의 제1 측면이 소스 컨택트에 의해서 피복되고 상기 드레인 및 상기 패드의 제2 측면이 드레인 컨택트에 의해서 피복되는 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치로서, 상기 장치는 프로그램을 저장하는 저장 수단 및 상기 프로그램을 실행하는 프로세서를 포함하며, 상기 프로그램은, 상기 대칭형 터널 전계 효과 트랜지스터의 물리적 채널 길이, 등가 산화막 두께, 채널 폭, 상기 소스 및 상기 드레인의 두께, 상기 소스 및 상기 드레인의 상기 도펀트 및 도핑 농도, 일함수 및 공급 전압을 포함하는 상기 대칭형 터널 전계 효과 트랜지스터의 소자 파라미터들을 입력받는 제1 인스트럭션; 상기 패드의 두께를 변화시키면서 상기 대칭형 터널 전계 효과 트랜지스터의 LER(Line Edge Roughness)에 따른 소자 특성, RDF(Random Dopant Fluctuation)에 따른 소자 특성 및WFV(Work-function variation)에 따른 소자 특성을 상기 소자 파라미터들을 기초로 산출하는 제2 인스트럭션; 및 상기 LER에 따른 소자 특성, 상기 RDF에 따른 소자 특성 및 상기 WFV에 따른 소자 특성을 기초로 상기 패드의 최종 두께를 결정하는 제3 인스트럭션을 포함하되, 상기 LER에 따른 소자 특성, 상기 RDF에 따른 소자 특성 및 상기 WFV에 따른 소자 특성 각각은 상기 패드의 두께에 따른 문턱 전압값을 포함하는 것이고, 상기 제3 인스트럭션은 상기 LER에 대한 문턱 전압값과 상기 RDF에 대한 문턱 전압값과 상기 WFV에 대한 문턱 전압값의 분산이 최소인 경우의 상기 패드의 두께를 상기 최종 두께로 결정하는 제3-1 인스트럭션을 포함하는 것인 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치를 제공한다.
본 발명에 따르면, 임의 변화의 영향을 최소화하도록 디자인 파라미터, 예컨대 패드의 두께를 최적화하여 결정할 수 있어서 대칭형 터널 전계 효과 트랜지스터 설계 시 임의 변화에 대해 강인한 소자를 설계할 수 있다.
본 발명에 따르면, 임의 변화의 영향을 최소화하도록 디자인 파라미터, 예컨대 패드의 두께를 최적화하여 결정할 수 있어서 대칭형 터널 전계 효과 트랜지스터 설계 시 임의 변화에 대해 강인한 소자를 설계할 수 있다.
Description
본 발명은 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치 및 결정 방법에 관한 것으로, 더욱 구체적으로는 임의 변화의 영향을 최소화하도록 디자인 파라미터, 예컨대 패드의 두께를 최적화하여 결정할 수 있어서 대칭형 터널 전계 효과 트랜지스터 설계 시 임의 변화에 대해 강인한(robust) 소자를 설계할 수 있는 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치 및 결정 방법에 관한 것이다.
반도체 소자 설계 기술 및 공정 기술의 발전에 따라서, 반도체 칩 내부에 배치되는 트랜지스터의 개수는 급격히 증가하고 있다. 예컨대 최근 듀얼 코어 이상의 마이크로프로세서에는 칩 당 10억개 이상의 다수의 트랜지스터가 배치된다.
다양한 트랜지스터 중에서 특히 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)은 현재 가장 많이 사용되고 있는 반도체 소자이다.
MOSFET은 실리콘 기판 위에 소스, 드레인 및 게이트의 3개의 단자가 배치되는 구성을 가진다. 게이트에 인가되는 전압으로 인하여 발생되는 전기장에 의해서 전류를 흐르게 하는 캐리어가 이동할 수 있는 채널 또는 반전층을 형성하는 것에 의해서 MOSFET은 동작한다.
한편 반도체 칩 내부에서 단위 면적당 트랜지스터의 개수를 증가시키기 위해서는, 소스와 드레인 사이의 간격, 즉 게이트의 물리적인 길이를 줄여야 하며, 이에 따라서 MOSFET 내에서 채널 전체 영역을 제어하는 능력[gate-to-channel capacitive coupling]이 점점 약화되는 현상이 발생한다. 이를 개선하기 위해서는 채널 영역의 불순물 농도가 지속적으로 증가하여야 하며, 그 결과 트랜지스터의 문턱 전압(threshold voltage, VT)을 지속적으로 감소시키지 못한다는 문제가 발생한다. 또한 채널 영역을 제어하는 능력이 약해진 결과, 게이트에서 가장 멀리 떨어진 채널의 일부 영역의 경우 트랜지스터가 오프 상태인 경우에도 미세한 누설 전류가 흐르는 현상도 발생한다.
한편 채널 전체 영역을 제어하는 능력을 향상시키기 위해서, 게이트와 소자 사이의 절연 역할을 수행하는 산화층의 두께도 줄여야 한다. 그러나 산화층의 두께가 얇아짐에 따라 절연 기능이 제대로 수행되지 못하여 소자에서 게이트로 흐르는 누설 전류가 급격히 증가한다.
한편 MOSFET의 동작 특성을 결정하는 중요한 요인 중 하나는 공정에 따른 변화(process-induced variation), 즉 임의 변화(random variation)이다. 임의 변화를 가져 오는 요인 중 대표적인 것은, 예컨대 포토레지스트가 빛에 반응하면서 발생하는 게이트 선폭 변화 현상인 LER(Line Edge Roughness)과, 불순물 주입시 이온의 총 개수 및 위치가 일정하지 않은 RDF(Random Dopant Fluctuation)와, 다결정질(Poly-crystalline) 형태의 게이트 물질에서 서로 다른 오리엔테이션(orientation)을 가지는 그레인(grain)이 생성되어 일함수가 변화하는 WFV(Work-function variation) 등을 들 수 있으며, 이러한 임의 변화는 CMOS 기술 발전에 가장 큰 걸림돌이 되고 있다.
특히 30-nm 이하 기술을 사용한 아날로그/디지털 집적회로 내에서는, WFV에 의해서 발생하는 임의 변화가 LER 또는 RDF에 의해서 발생하는 문턱 전압 변화보다 심각한 것으로 알려져 있다.
한편 CMOS(Complementary MOS) 기술에서 수동 전력 소모(passive power consumption)는 특히 모바일 응용의 증가에 따라서 중요한 연구 대상이 되고 있다.
이를 개선하기 위해서 특히 서브-스레숄드 슬로프(sub-threshold slope)의 물리적 한계를 극복할 수 있기 때문에 터널 전계 효과 트랜지스터(Tunnel Field-Effect Transistor, TFET)가 주목받고 있다. 터널 전계 효과 트랜지스터의 구조는 예컨대 한국등록특허 10-1322040호(특허문헌 1)를 참조할 수 있다.
터널 전계 효과 트랜지스터는 특히 공급 전압(VDD)을 0.5V 또는 그 이하로 할 수 있다는 장점이 있다. 그러나 종래의 MOSFET이나 FinFET 등과는 다르게, 터널 전계 효과 트랜지스터는 성능이 낮고 온-스테이트(on-state) 전류가 낮다는 단점도 있다. 이를 개선하기 위해서 터널 전계 효과 트랜지스터의 구조를 일부 변형한 형태도 연구되고 있다. 그러나 트랜지스터의 크기가 작아지면서, LER, RDF 또는 WFV에 의한 임의 변화가 소자의 동작과 수율에 보다 중요한 영향을 미친다. 따라서 임의 변화에 대한 영향을 최소화하도록 파라미터를 결정하는 것이 필요하다.
본 발명의 목적은 임의 변화의 영향을 최소화하도록 디자인 파라미터, 예컨대 패드의 두께를 최적화하여 결정할 수 있어서 대칭형 터널 전계 효과 트랜지스터 설계 시 임의 변화에 대해 강인한 소자를 설계할 수 있는 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치 및 결정 방법 을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 패드 상에 동일 유형의 도펀트로 도핑된 소스 및 드레인이 형성되고 상기 소스 및 상기 패드의 제1 측면이 소스 컨택트에 의해서 피복되고 상기 드레인 및 상기 패드의 제2 측면이 드레인 컨택트에 의해서 피복되는 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치로서, 상기 장치는 프로그램을 저장하는 저장 수단 및 상기 프로그램을 실행하는 프로세서를 포함하며, 상기 프로그램은, 상기 대칭형 터널 전계 효과 트랜지스터의 물리적 채널 길이, 등가 산화막 두께, 채널 폭, 상기 소스 및 상기 드레인의 두께, 상기 소스 및 상기 드레인의 상기 도펀트 및 도핑 농도, 일함수 및 공급 전압을 포함하는 상기 대칭형 터널 전계 효과 트랜지스터의 소자 파라미터들을 입력받는 제1 인스트럭션; 상기 패드의 두께를 변화시키면서 상기 대칭형 터널 전계 효과 트랜지스터의 LER(Line Edge Roughness)에 따른 소자 특성, RDF(Random Dopant Fluctuation)에 따른 소자 특성 및WFV(Work-function variation)에 따른 소자 특성을 상기 소자 파라미터들을 기초로 산출하는 제2 인스트럭션; 및 상기 LER에 따른 소자 특성, 상기 RDF에 따른 소자 특성 및 상기 WFV에 따른 소자 특성을 기초로 상기 패드의 최종 두께를 결정하는 제3 인스트럭션을 포함하되, 상기 LER에 따른 소자 특성, 상기 RDF에 따른 소자 특성 및 상기 WFV에 따른 소자 특성 각각은 상기 패드의 두께에 따른 문턱 전압값을 포함하는 것이고, 상기 제3 인스트럭션은 상기 LER에 대한 문턱 전압값과 상기 RDF에 대한 문턱 전압값과 상기 WFV에 대한 문턱 전압값의 분산이 최소인 경우의 상기 패드의 두께를 상기 최종 두께로 결정하는 제3-1 인스트럭션을 포함하는 것인 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치를 제공한다.
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또한 본 발명은 패드 상에 동일 유형의 도펀트로 도핑된 소스 및 드레인이 형성되고 상기 소스 및 상기 패드의 제1 측면이 소스 컨택트에 의해서 피복되고 상기 드레인 및 상기 패드의 제2 측면이 드레인 컨택트에 의해서 피복되는 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치로서, 상기 장치는 프로그램을 저장하는 저장 수단 및 상기 프로그램을 실행하는 프로세서를 포함하며, 상기 프로그램은, 상기 대칭형 터널 전계 효과 트랜지스터의 물리적 채널 길이, 등가 산화막 두께, 채널 폭, 상기 소스 및 상기 드레인의 두께, 상기 소스 및 상기 드레인의 상기 도펀트 및 도핑 농도, 일함수 및 공급 전압을 포함하는 상기 대칭형 터널 전계 효과 트랜지스터의 소자 파라미터들을 입력받는 제1 인스트럭션; 상기 패드의 두께를 변화시키면서 상기 대칭형 터널 전계 효과 트랜지스터의 LER에 따른 소자 특성, RDF에 따른 소자 특성 및 WFV에 따른 소자 특성을 상기 소자 파라미터들을 기초로 산출하는 제2 인스트럭션; 및 상기LER에 따른 소자 특성, 상기 RDF에 따른 소자 특성 및 상기 WFV에 따른 소자 특성을 기초로 상기 패드의 최종 두께를 결정하는 제3 인스트럭션을 포함하되, 상기 LER에 따른 소자 특성, 상기 RDF에 따른 소자 특성 및 상기 WFV에 따른 소자 특성 각각은 상기 패드의 두께에 따른 서브스레숄드 슬로프(sub-threshold slope)값을 포함하는 것이고, 상기 제3 인스트럭션은 상기 LER에 대한 서브스레숄드 슬로프값과상기 RDF에 대한 서브스레숄드 슬로프값과 상기 WFV에 대한 서브스레숄드 슬로프값의 분산이 최소인 경우의 상기 패드의 두께를 상기 최종 두께로 결정하는 제3-2 인스트럭션을 포함하는 것인 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치를 제공한다.
또한 본 발명은 패드 상에 동일 유형의 도펀트로 도핑된 소스 및 드레인이 형성되고 상기 소스 및 상기 패드의 제1 측면이 소스 컨택트에 의해서 피복되고 상기 드레인 및 상기 패드의 제2 측면이 드레인 컨택트에 의해서 피복되는 대칭형 터널 전계 효과 트랜지스터의 디자인 파라미터 결정 방법으로서, (a) 상기 대칭형 터널 전계 효과 트랜지스터의 물리적 채널 길이, 등가 산화막 두께, 채널 폭, 상기 소스 및 상기 드레인의 두께, 상기 소스 및 상기 드레인의 상기 도펀트 및 도핑 농도, 일함수 및 공급 전압을 포함하는 상기 대칭형 터널 전계 효과 트랜지스터의 소자 파라미터들을 입력받는 단계; (b) 상기 패드의 두께를 변화시키면서 상기 대칭형 터널 전계 효과 트랜지스터의 LER에 따른 소자 특성, RDF에 따른 소자 특성 및 WFV에 따른 소자 특성을 상기 소자 파라미터들을 기초로 산출하는 단계; 및 (c) 상기 LER에 따른 소자 특성, 상기 RDF에 따른 소자 특성 및 상기 WFV에 따른 소자 특성을 기초로 상기 패드의 최종 두께를 결정하는 단계를 포함하되, 상기 LER에 따른 소자 특성, 상기 RDF에 따른 소자 특성 및 상기 WFV에 따른 소자 특성 각각은 상기 패드의 두께에 따른 문턱 전압값을 포함하는 것이고, 상기 단계 (c)는 상기 LER에 대한 문턱 전압값과 상기 RDF에 대한 문턱 전압값과 상기 WFV에 대한 문턱 전압값의 분산이 최소인 경우의 상기 패드의 두께를 상기 최종 두께로 결정하는 단계를 포함하는 것인 대칭형 터널 전계 효과 트랜지스터의 디자인 파라미터 결정 방법을 제공한다.
또한 본 발명은 패드 상에 동일 유형의 도펀트로 도핑된 소스 및 드레인이 형성되고 상기 소스 및 상기 패드의 제1 측면이 소스 컨택트에 의해서 피복되고 상기 드레인 및 상기 패드의 제2 측면이 드레인 컨택트에 의해서 피복되는 대칭형 터널 전계 효과 트랜지스터의 디자인 파라미터 결정 방법으로서, (a) 상기 대칭형 터널 전계 효과 트랜지스터의 물리적 채널 길이, 등가 산화막 두께, 채널 폭, 상기 소스 및 상기 드레인의 두께, 상기 소스 및 상기 드레인의 상기 도펀트 및 도핑 농도, 일함수 및 공급 전압을 포함하는 상기 대칭형 터널 전계 효과 트랜지스터의 소자 파라미터들을 입력받는 단계; (b) 상기 패드의 두께를 변화시키면서 상기 대칭형 터널 전계 효과 트랜지스터의 LER에 따른 소자 특성, RDF에 따른 소자 특성 및 WFV에 따른 소자 특성을 상기 소자 파라미터들을 기초로 산출하는 단계; 및 (c) 상기 LER에 따른 소자 특성, 상기 RDF에 따른 소자 특성 및 상기 WFV에 따른 소자 특성을 기초로 상기 패드의 최종 두께를 결정하는 단계를 포함하되, 상기 LER에 따른 소자 특성, 상기 RDF에 따른 소자 특성 및 상기 WFV에 따른 소자 특성 각각은 상기 패드의 두께에 따른 서브스레숄드 슬로프값을 포함하는 것이고, 상기 단계 (c)는 상기 LER에 대한 서브스레숄드 슬로프값과 상기 RDF에 대한 서브스레숄드 슬로프값과 상기 WFV에 대한 서브스레숄드 슬로프값의 분산이 최소인 경우의 상기 패드의 두께를 상기 최종 두께로 결정하는 제3-2 인스트럭션을 포함하는 것인 대칭형 터널 전계 효과 트랜지스터의 디자인 파라미터 결정 방법을 제공한다.
또한 본 발명은 패드 상에 동일 유형의 도펀트로 도핑된 소스 및 드레인이 형성되고 상기 소스 및 상기 패드의 제1 측면이 소스 컨택트에 의해서 피복되고 상기 드레인 및 상기 패드의 제2 측면이 드레인 컨택트에 의해서 피복되는 대칭형 터널 전계 효과 트랜지스터의 디자인 파라미터 결정 방법으로서, (a) 상기 대칭형 터널 전계 효과 트랜지스터의 물리적 채널 길이, 등가 산화막 두께, 채널 폭, 상기 소스 및 상기 드레인의 두께, 상기 소스 및 상기 드레인의 상기 도펀트 및 도핑 농도, 일함수 및 공급 전압을 포함하는 상기 대칭형 터널 전계 효과 트랜지스터의 소자 파라미터들을 입력받는 단계; (b) 상기 패드의 두께를 변화시키면서 상기 대칭형 터널 전계 효과 트랜지스터의 LER에 따른 소자 특성, RDF에 따른 소자 특성 및 WFV에 따른 소자 특성을 상기 소자 파라미터들을 기초로 산출하는 단계; 및 (c) 상기 LER에 따른 소자 특성, 상기 RDF에 따른 소자 특성 및 상기 WFV에 따른 소자 특성을 기초로 상기 패드의 최종 두께를 결정하는 단계를 포함하되, 상기 LER에 따른 소자 특성, 상기 RDF에 따른 소자 특성 및 상기 WFV에 따른 소자 특성 각각은 상기 패드의 두께에 따른 서브스레숄드 슬로프값을 포함하는 것이고, 상기 단계 (c)는 상기 LER에 대한 서브스레숄드 슬로프값과 상기 RDF에 대한 서브스레숄드 슬로프값과 상기 WFV에 대한 서브스레숄드 슬로프값의 분산이 최소인 경우의 상기 패드의 두께를 상기 최종 두께로 결정하는 제3-2 인스트럭션을 포함하는 것인 대칭형 터널 전계 효과 트랜지스터의 디자인 파라미터 결정 방법을 제공한다.
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본 발명에 따른 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치에 따르면, 양방향 전류 흐름을 구현하면서도 서브-스레숄드 슬로프(SS)가 60mV/decade 이하가 되고 임의 변화의 영향을 최소화하도록 디자인 파라미터, 예컨대 패드의 두께를 최적화하여 결정할 수 있다.
따라서 특히 0.5V 이하의 구동 전압을 요구하는 초저전력 모바일용 소자에 적용이 가능한 대칭형 터널 전계 효과 트랜지스터 설계 시 임의 변화에 대해 강인한 소자를 설계할 수 있다.
도 1은 본 발명에 따른 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치의 예시적인 블록도.
도 2는 본 발명에 따른 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치가 저장 및 실행하는 프로그램의 예시적인 블록도.
도 3은 대칭형 터널 전계 효과 트랜지스터의 구조를 나타내는 모식도.
도 4는 대칭형 터널 전계 효과 트랜지스터에서 전류 흐름을 나타내는 모식도.
도 5a 내지 도 5b는 대칭형 터널 전계 효과 트랜지스터에서 LER을 나타내는 도면.
도 6a 내지 도 6b는 대칭형 터널 전계 효과 트랜지스터에서 도핑 프로파일을 나타내는 도면.
도 7a 내지 도 b는 대칭형 터널 전계 효과 트랜지스터에서 일함수를 나타내는 도면.
도 8a 내지 도 8f는 대칭형 터널 전계 효과 트랜지스터에서 LER, RDF 및 WFV에 따른 VGS 및 IDS의 관계를 나타내는 도면.
도 9a 내지 도 9f는 대칭형 터널 전계 효과 트랜지스터에서 패드 층의 두께에 대해서 LER, RDF 및 WFV과 문턱 전압, 서브-스레숄드 슬로프의 관계를 나타내는 도면.
도 10은 본 발명에 따른 대칭형 터널 전계 효과 트랜지스터의 디자인 파라미터 결정 방법의 예시적인 흐름도.
도 2는 본 발명에 따른 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치가 저장 및 실행하는 프로그램의 예시적인 블록도.
도 3은 대칭형 터널 전계 효과 트랜지스터의 구조를 나타내는 모식도.
도 4는 대칭형 터널 전계 효과 트랜지스터에서 전류 흐름을 나타내는 모식도.
도 5a 내지 도 5b는 대칭형 터널 전계 효과 트랜지스터에서 LER을 나타내는 도면.
도 6a 내지 도 6b는 대칭형 터널 전계 효과 트랜지스터에서 도핑 프로파일을 나타내는 도면.
도 7a 내지 도 b는 대칭형 터널 전계 효과 트랜지스터에서 일함수를 나타내는 도면.
도 8a 내지 도 8f는 대칭형 터널 전계 효과 트랜지스터에서 LER, RDF 및 WFV에 따른 VGS 및 IDS의 관계를 나타내는 도면.
도 9a 내지 도 9f는 대칭형 터널 전계 효과 트랜지스터에서 패드 층의 두께에 대해서 LER, RDF 및 WFV과 문턱 전압, 서브-스레숄드 슬로프의 관계를 나타내는 도면.
도 10은 본 발명에 따른 대칭형 터널 전계 효과 트랜지스터의 디자인 파라미터 결정 방법의 예시적인 흐름도.
이하, 본 발명의 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치 및 결정 방법 의 실시예를 첨부한 도면을 참조로 보다 구체적으로 설명한다.
도 1은 본 발명에 따른 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치의 예시적인 블록도이다.
도 1을 참조하면, 본 발명에 따른 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치(100)는 프로세서(110) 및 저장 수단(130)을 포함한다.
본 발명에 따른 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치(100)의 구조에 대해서는 도 3 및 도 4를 참조로 후술한다. 본 발명에 따른 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치(100)는 예컨대 개인용 컴퓨터 등의 컴퓨팅 장치일 수도 있으나, 바람직하게는 워크스테이션 등의 업무용 컴퓨팅 장치일 수 있다.
프로세서(110)는 프로그램(150)을 실행하고, 저장 수단(130)은 프로그램(150)을 저장한다. 저장 수단(130)은 예컨대 기록 및 판독이 가능한 비휘발성 메모리 또는 휘발성 메모리 또는 하드 디스크 등의 기록 매체이다.
도 2는 본 발명에 따른 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치가 저장 및 실행하는 프로그램의 예시적인 블록도이다.
도 2를 참조하면, 프로그램(150)은 제1 인스트럭션(150-1) 내지 제3 인스트럭션(150-3)을 포함한다.
제1 인스트럭션(150-1)은 대칭형 터널 전계 효과 트랜지스터의 소자 파라미터들을 입력받는다.
소자 파라미터들은 [표 1]을 참조로 하여 후술하지만, 예컨대 대칭형 터널 전계 효과 트랜지스터의 물리적 채널 길이, 등가 산화막 두께, 채널 폭, 상기 소스 및 상기 드레인의 두께, 상기 소스 및 상기 드레인의 도펀트 및 도핑 농도, 일함수 및 공급 전압을 포함할 수 있다.
제2 인스트럭션(150-2)은 대칭형 터널 전계 효과 트랜지스터의 패드의 두께를 변화시키면서 대칭형 터널 전계 효과 트랜지스터의 LER에 따른 소자 특성, RDF에 따른 소자 특성 및 WFV에 따른 소자 특성을 제1 인스트럭션(150-1)을 통하여 입력받은 소자 파라미터들을 기초로 산출한다.
LER에 따른 소자 특성, RDF에 따른 소자 특성 및 WFV에 따른 소자 특성 각각은 대칭형 터널 전계 효과 트랜지스터의 패드의 두께에 따른 문턱 전압값 및 서브스레숄드 슬로프값 중 적어도 하나를 포함할 수 있다.
LER에 따른 소자 특성, RDF에 따른 소자 특성 및 WFV에 따른 소자 특성은 도 5a 내지 도 9f를 참조로 설명하며, 특히 도 9a 내지 도 9f에 소자 특성이 도시된다.
제3 인스트럭션(150-3)은 제2 인스트럭션(150-2)을 통하여 산출한 LER에 따른 소자 특성, RDF에 따른 소자 특성 및 WFV에 따른 소자 특성을 기초로 패드의 최종 두께를 결정한다.
예컨대 LER에 따른 소자 특성, RDF에 따른 소자 특성 및 WFV에 따른 소자 특성 각각이 대칭형 터널 전계 효과 트랜지스터의 패드의 두께에 따른 문턱 전압값을 포함하는 경우, 제3 인스트럭션(150-3)은 LER에 대한 문턱 전압값과 RDF에 대한 문턱 전압값과 WFV에 대한 문턱 전압값의 분산이 최소인 경우의 상기 패드의 두께를 최종 두께로 결정하는 제3-1 인스트럭션(150-3-1)을 포함할 수 있다.
또한 예컨대 LER에 따른 소자 특성, RDF에 따른 소자 특성 및 WFV에 따른 소자 특성 각각이 대칭형 터널 전계 효과 트랜지스터의 패드의 두께에 따른 서브스레숄드 슬로프값을 포함하는 경우, 제3 인스트럭션(150-3)은 LER에 대한 서브스레숄드 슬로프값과 RDF에 대한 서브스레숄드 슬로프값과 WFV에 대한 서브스레숄드 슬로프값의 분산이 최소인 경우의 상기 패드의 두께를 최종 두께로 결정하는 제3-2 인스트럭션(150-3-2)을 포함할 수 있다.
이하 본 발명에 따른 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치에 대해서 보다 상세히 설명한다.
도 3은 대칭형 터널 전계 효과 트랜지스터의 구조를 나타내는 모식도이다.
도 3을 참조하면, 본원 발명의 발명자가 연구 중인 대칭형 터널 전계 효과 트랜지스터가 도시된다.
본원 발명의 발명자가 연구 중인 대칭형 터널 전계 효과 트랜지스터는 패드(210) 상에 소스, 채널 영역 및 드레인이 형성된다.
다음 [표 1]은 본원 발명의 발명자가 연구 중인 대칭형 터널 전계 효과 트랜지스터의 예시적인 장치 파라미터를 나타낸다.
| 파라미터(단위) | 값 | 비고 |
| LG (nm) | 24 | 물리적 게이트 길이(Physical gate length) |
| EOT (nm) | 0.7 | 등가 산화막 두께(Equivalent oxide thickness) |
| WG (nm) | 30 | 채널 폭(Channel width) |
| TSD (nm) | 15 | 소스/드레인 두께(Ge-Source/Drain thickness) |
| ΦM (eV) | 4.1 | 게이트 일함수(Gate work-function) |
| VDD (V) | 0.5 | 공급 전압(Power supply voltage) |
| NGE (cm-3) | 6ㅧ1019 | 소스/드레인 도핑 농도(Doping concentration in S/D) |
| ION (μA/μm) | 3.6 | 온-스테이트 전류(On-state drive current) |
| IOFF (pA/μm) | 23 | 오프-스테이트 전류(Off-state leakage current) |
| SS (mV/dec) | 47 | 서브스레숄드 슬로프(Sub-threshold slope) |
VDD가 0.5 V 이하인 20nm 이하의 CMOS 기술에 대응하기 위해서, 물리적 게이트 길이(LG)는 예컨대 24nm이고, 등가 산화막(equivalent oxide) 두께는 예컨대 0.7 nm이다. 채널 영역은 두께는 예컨대 15nm이고,예컨대 n-형 도펀트(예컨대 NSi = 1016 cm-3)로 도핑된 실리콘(Si)이다. 소스 및 드레인은 각각 예컨대 p-형 도펀트(예컨대 NGe = 6ㅧ1019 cm-3)로 강하게 도핑된 게르마늄(Ge)이다. 소스 및 드레인을 구성하는 물질로는 터널링 온-스테이트(tunneling on-state) 전류를 개선하기 위해서 밴드갭(band-gap)이 작은 예컨대 게르마늄이 채택된다. 패드(210)는 예컨대 실리콘으로 이루어지며, 두께는 예컨대 5nm이고, p-형 도펀트(예컨대 NSi-PAD = 1015 cm-3)로 약하게 도핑된다. 본원 발명의 발명자가 연구 중인 대칭형 터널 전계 효과 트랜지스터의 소스-채널-드레인 구조는 패드(210) 상에 p-n-p(또는 p-i-p) 구조를 가진다. p-n-p(또는 p-i-p)는 소스가 p형 도펀트로 도핑되고, 채널 영역이 n형 도펀트로 도핑되고(또는 i의 경우 도핑되지 않고), 드레인이 p형 도펀트로 도핑되는 것을 의미한다. 또한 소스의 측면 및 상면은 소스 컨택트(230)에 의해서 피복되고, 드레인의 측면 및 상면은 드레인 컨택트(250)에 의해서 피복된다. 소스 컨택트(230) 및 드레인 컨택트(250)는 금속으로 이루어진다. 소스 컨택트(230) 및 드레인 컨택트(250)의 측면은 금속 컨택트(270)에 연결된다. 게이트의 양 측면에는 게이트 스페이서(290)가 형성된다.
기존의 터널 전계 효과 트랜지스터는 소스-채널-드레인 구조가 각각 예컨대 p-i-n 구조(즉 각각 p형 도펀트로 도핑됨, 도핑 없음, n형 도펀트로 도핑됨)를 가지는 반면, 본원 발명의 발명자가 연구 중인 대칭형 터널 전계 효과 트랜지스터는 패드(210) 상에 소스-채널-드레인 구조가 p-i-p(또는 p-n-p) 형태 또는 n-i-n(또는 n-p-n) 형태를 가지도록 형성되는 점과, 소스 컨택트(230) 및 드레인 컨택트(250)를 구비하는 점에서 차이가 있다. 특히 소스와 드레인이 동일 유형의 도펀트로 대칭적인 형태로 구성된다는 점에서 본원 발명의 발명자가 연구 중인 터널 전계 효과 트랜지스터를 "대칭형 터널 전계 효과 트랜지스터"라고 지칭한다.
도 4는 대칭형 터널 전계 효과 트랜지스터에서 전류 흐름을 나타내는 모식도이다. 도 4를 참조하면, 드레인으로부터 소스로 흐르는 전류의 흐름이 굵은 화살표로서 도시된다.
본원 발명의 발명자가 연구 중인 대칭형 터널 전계 효과 트랜지스터는 매몰 산화막(buried oxide, BOX) 상에 패드(210)를 구비하기 때문에, 대칭형 터널 전계 효과 트랜지스터 내에서 전자는 소스로부터 채널 영역 및 패드(210)를 통하여 드레인 측의 패드(210)로 이동한다. 이러한 현상은 온-스테이트(즉 VDS = VGS = VDD)인 경우, 드레인 측의 패드(210), 즉 실리콘 패드의 전위 장벽 높이(electron potential barrier height)가 드레인의 게르마늄보다 낮기 때문이다.
기존의 터널 전계 효과 트랜지스터는 소스, 채널 및 드레인이 각각 예컨대 p-i-n 구조를 가지는 반면, 본원 발명의 발명자가 연구 중인 대칭형 터널 전계 효과 트랜지스터는 p-i-p(또는 p-n-p) 형태 또는 n-i-n(또는 n-p-n) 형태를 가지는 점에서 차이가 있으며, 소스와 드레인이 동일 유형의 도펀트로 도핑된다는 점에서 대칭형 터널 전계 효과 트랜지스터라고 지칭한다.
도 5a 내지 도 5b는 대칭형 터널 전계 효과 트랜지스터에서 LER을 나타내는 도면이다.
도 5a 내지 도 5b를 참조하면, 대칭형 터널 전계 효과 트랜지스터의 LER(Line Edge Roughness)에 대해서 두 가지 경우가 도시된다. 게이트 LER은 게이트 스페이서와 상관(correlated)된다.
도 5a에 도시되듯이, 게이트 LER이 소스/드레인과 채널의 에지에 정렬되면, 대칭형 터널 전계 효과 트랜지스터의 문턱 전압(VT)은 불변이다. 그러나 도 5b에 도시되듯이, 게이트 LER이 소스/드레인과 채널의 에지에 정렬되지 않으면, 즉 소스 또는 드레인이 게이트를 오버래핑(overlap)하거나 언더래핑(underlap)하면, 대칭형 터널 전계 효과 트랜지스터의 문턱 전압(VT)은 증가하게 된다.
따라서 LER에 의한 임의 변화는 소스 또는 드레인이 게이트를 오버래핑 또는 언더래핑하느냐의 여부에 따라서 주로 영향을 받는다는 것을 알 수 있다.
도 6a 내지 도 6b는 대칭형 터널 전계 효과 트랜지스터에서 도핑 프로파일을 나타내는 도면이다.
도 6a는 문턱 전압(VT)이 낮은 경우를 나타내고, 도 6b는 문턱 전압(VT)이 높은 경우를 나타낸다. 도시의 편의를 위해서, 채널 영역은 삭제된 상태로 도시된다. 게이트 유전 물질 근처의 소스-채널 영역의 도핑 농도에 따라서, 문턱 전압(VT)은 도핑 농도가 커지면 감소하고 도핑 농도가 작아지면 증가한다.
따라서 RDF에 의한 임의 변화는 소스 도핑 농도에 따라서 주로 영향을 받는다는 것을 알 수 있다.
도 7a 내지 도 b는 대칭형 터널 전계 효과 트랜지스터에서 일함수를 나타내는 도면이다.
도 7a 내지 도 b에서는 WFV(Work-function variation)의 영향을 검토하기 위해서, 금속-산화막 인터페이스에서의 일함수(Work-function)의 분포가 도시된다.
도 7a는 소스 근처에서 작은 일함수 값, 예컨대 4.0eV를 가지는 그레인들이 배치된 경우를 나타내며, 더 많은 밴드벤딩(band bending)이 발생하므로 문턱 전압(VT)이 낮다. 도 7b는 소스 근처에서 높은 일함수 값, 예컨대 4.8eV를 가지는 그레인들이 배치된 경우를 나타내며, 도 7a와는 반대로 문턱 전압(VT)이 높다.
따라서, WFV에 의한 임의 변화는 소스-채널 영역 근처의 그레인들의 조합에 따라서 주로 영향을 받는다는 것을 알 수 있다.
도 8a 내지 도 8f는 대칭형 터널 전계 효과 트랜지스터에서 LER, RDF 및 WFV에 따른 VGS 및 IDS의 관계를 나타내는 도면이다.
도 8a 내지 도 8f에서는 정격(nominal)인 경우와 다수 개의 샘플에 대한 경우가 도시된다.
도 8a는 본원 발명의 발명자가 연구 중인 대칭형 터널 전계 효과 트랜지스터(S-TFET)에 대해서 다수 개의 샘플, 예컨대 200개의 샘플에 대해서 LER의 영향을 시뮬레이션한 그래프이고, 도 8d는 종래의 터널 전계 효과 트랜지스터(p-i-n TFET)에 대해서 다수 개의 샘플, 예컨대 200개의 샘플에 대해서 LER의 영향을 시뮬레이션한 그래프이다.
LER에 의한 문턱 전압(VT)의 분산[σ(VT)]은 예컨대 S-TFET의 경우 12.5 mV이고, 종래의 p-i-n TFET의 경우 20.1mV이다.
도 8b는 S-TFET에 대해서 다수 개의 샘플, 예컨대 200개의 샘플에 대해서 RDF의 영향을 시뮬레이션한 그래프이고, 도 8e는 p-i-n TFET에 대해서 다수 개의 샘플, 예컨대 200개의 샘플에 대해서 RDF의 영향을 시뮬레이션한 그래프이다.
RDF에 의한 문턱 전압(VT)의 분산[σ(VT)]은 예컨대 S-TFET의 경우 7.2 mV이고, 종래의 p-i-n TFET의 경우 5.3mV이다.
도 8c는 S-TFET에 대해서 다수 개의 샘플, 예컨대 200개의 샘플에 대해서 WFV의 영향을 시뮬레이션한 그래프이고, 도 8e는 p-i-n TFET에 대해서 다수 개의 샘플, 예컨대 200개의 샘플에 대해서 WFV의 영향을 시뮬레이션한 그래프이다.
WFV에 의한 문턱 전압(VT)의 분산[σ(VT)]은 예컨대 S-TFET의 경우 50.1 mV이고, 종래의 p-i-n TFET의 경우 50.6mV이다.
도 9a 내지 도 9f는 대칭형 터널 전계 효과 트랜지스터에서 패드 층의 두께에 대해서 LER, RDF 및 WFV과 문턱 전압, 서브-스레숄드 슬로프의 관계를 나타내는 도면이다.
도 9a 내지 도 9f에서는 패드(도 3의 210)의 두께(TPAD)에 대해서 각각 최대값, 최소값, 50%에 해당하는 경우의 값, 75%에 해당하는 경우의 값, 25%에 해당하는 경우의 값을 나타내도록 문턱 전압(VT) 및 서브-스레숄드 슬로프(SS)가 도시된다.
전술하듯이 대칭형 터널 전계 효과 트랜지스터의 임의 변화, 예컨대 문턱 전압(VT)의 변화는 LER, RDF 및 WFV에 의해서 큰 영향을 받는다.
따라서 대칭형 터널 전계 효과 트랜지스터 소자를 설계하는 경우, 임의 변화의 영향을 최소화하는 것이 필요하다. 특히 패드 층의 두께가 대칭형 터널 전계 효과 트랜지스터 소자의 임의 변화에 가장 큰 영향을 미치므로, 다양한 두께를 가지는 패드 층에 대해서 LER, RDF 및 WFV의 영향을 문턱 전압(VT) 및 서브-스레숄드 슬로프(SS)를 통하여 나타낸다.
도 9a 및 도 9b를 참조하면, 패드(도 3의 210)의 두께(TPAD)가 두꺼워지면 패드 등에 따른 온-커런트(on-current) 경로가 물리적으로 확장되기 때문에, 더 많은 온-커런트가 흐를 수 있다. 따라서 문턱 전압(VT)이 작아진다. 그러나 패드(도 3의 210)의 두께(TPAD)가 너무 두꺼워지면, 유효한 온-커런트 경로가 실질적으로 제한되기 때문에, 문턱 전압(VT)이 커진다.
또한 도 9a 및 도 9b를 참조하면, LER 및 RDF에 의한 문턱 전압(VT) 분산은 패드(도 3의 210)의 두께(TPAD)가 10nm일 때 최소화되는 것을 확인할 수 있다.
따라서 패드(도 3의 210)의 두께(TPAD)를 최적화하면 임의 변화, 예컨대 LER 및 RDF에 의한 문턱 전압(VT) 분산이 최소화되는 것을 확인할 수 있다. 도 9a 및 도 9b를 참조하면, LER 및 RDF에 의한 문턱 전압(VT) 분산은 패드(도 3의 210)의 두께(TPAD)가 10nm일 때 최소화되는 것으로 나타나지만, 대칭형 터널 전계 효과 트랜지스터 소자의 파라미터들이 변경되는 경우에는 최적화된 패드(도 3의 210)의 두께(TPAD) 역시 변경되는 것은 당연하다. 예컨대 [표 1]을 참조로 한 파라미터들이 변경되는 경우에는, 최적화된 패드(도 3의 210)의 두께(TPAD) 역시 변경될 수 있다.
마찬가지로 도 9d 및 도 9e를 참조하면, 서브-스레숄드 슬로프(SS)의 분산 역시 패드(도 3의 210)의 두께(TPAD)가 10nm일 때 최소화되는 것을 확인할 수 있다. 따라서 패드(도 3의 210)의 두께(TPAD)를 최적화하면 임의 변화, 예컨대 LER 및 RDF에 의한 서브-스레숄드 슬로프(SS)의 분산이 최소화되는 것을 확인할 수 있다. 도 9d 및 도 9e를 참조하면, 서브-스레숄드 슬로프(SS)의 분산은 패드(도 3의 210)의 두께(TPAD)가 10nm일 때 최소화되는 것으로 나타나지만, 대칭형 터널 전계 효과 트랜지스터 소자의 파라미터들이 변경되는 경우에는 최적화된 패드(도 3의 210)의 두께(TPAD) 역시 변경되는 것은 당연하다. 예컨대 [표 1]을 참조로 한 파라미터들이 변경되는 경우에는, 최적화된 패드(도 3의 210)의 두께(TPAD) 역시 변경될 수 있다.
도 9c 및 도 9f를 참조하면, WFV에 따른 문턱 전압(VT) 및 서브-스레숄드 슬로프(SS)의 분산은 패드(도 3의 210)의 두께(TPAD)가 10nm일 때 최적화되는 것을 확인할 수 있다. 그러나 LER 및 RDF에 대한 경우와 비교하면 WFV에 따른 문턱 전압(VT) 분산 및 서브-스레숄드 슬로프(SS)의 분산은 패드(도 3의 210)의 두께(TPAD)에 따른 영향이 미미한 것을 확인할 수 있다. 이는 WFV는 주로 메탈 게이트 물질 자체에 의해서 주로 영향을 받기 때문으로 판단된다.
전술한 바와 같이 본 발명에 따른 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치에 따르면, 서브-스레숄드 슬로프(SS)가 60mV/decade 이하가 되고 그리고 예컨대 공급 전압이 0.5V에서 ION이 3.6 μA/μm, IOFF가 23 pA/μm로 양방향 잔류 흐름을 구현할 수 있으면서 임의 변화의 영향을 최소화하도록 디자인 파라미터, 예컨대 패드의 두께를 최적화하여 결정할 수 있다.
따라서 대칭형 터널 전계 효과 트랜지스터 설계 시 임의 변화에 대해 강인한 소자를 설계할 수 있다.
도 10은 본 발명에 따른 대칭형 터널 전계 효과 트랜지스터의 디자인 파라미터 결정 방법의 예시적인 흐름도이다.
도 10을 참조하면, 우선 대칭형 터널 전계 효과 트랜지스터의 소자 파라미터들을 입력받는다(S100).
단계 S100은 예컨대 전술한 제1 인스트럭션(150-1)을 통하여 수행되므로 상세한 설명은 생략한다.
다음으로, 대칭형 터널 전계 효과 트랜지스터의 패드의 두께를 변화시키면서 대칭형 터널 전계 효과 트랜지스터의 LER에 따른 소자 특성, RDF에 따른 소자 특성 및 WFV에 따른 소자 특성을 제1 인스트럭션(150-1)을 통하여 입력받은 소자 파라미터들을 기초로 산출한다(S200).
단계 S200은 예컨대 전술한 제2 인스트럭션(150-2)을 통하여 수행되므로 상세한 설명은 생략한다.
다음으로, 단계 S200을 통하여 산출한 LER에 따른 소자 특성, RDF에 따른 소자 특성 및 WFV에 따른 소자 특성을 기초로 패드의 최종 두께를 결정한다(S300).
단계 S300은 예컨대 전술한 제3 인스트럭션(150-3), 제3-1 인스트럭션(150-3-1) 및 제3-2 인스트럭션(150-3-2)을 통하여 수행되므로 상세한 설명은 생략한다.
단계 S100 내지 단계 S300은 도 1 내지 도 9f를 참조로 한 제1 인스트럭션(150-1) 내지 제3 인스트럭션(150-3)에 대한 설명을 참조할 수 있으므로 상세한 설명을 생략한다.
비록 본 발명의 구성이 구체적으로 설명되었지만 이는 단지 본 발명을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 변형이 가능할 것이다.
따라서 본 명세서에 개시된 실시예들은 본 발명을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 사상과 범위가 한정되는 것은 아니다. 본 발명의 범위는 아래의 청구범위에 의해 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따른 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치에 따르면, 양방향 전류 흐름을 구현하면서도 서브-스레숄드 슬로프(SS)가 60mV/decade 이하가 되고 임의 변화의 영향을 최소화하도록 디자인 파라미터, 예컨대 패드의 두께를 최적화하여 결정할 수 있다.
따라서 특히 0.5V 이하의 구동 전압을 요구하는 초저전력 모바일용 소자에 적용이 가능한 대칭형 터널 전계 효과 트랜지스터 설계 시 임의 변화에 대해 강인한 소자를 설계할 수 있다.
100: 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치
110: 프로세서 130: 저장 수단
150: 프로그램 210: 패드
230: 소스 컨택트 250: 드레인 컨택트
270: 금속 컨택트 290: 게이트 스페이서
110: 프로세서 130: 저장 수단
150: 프로그램 210: 패드
230: 소스 컨택트 250: 드레인 컨택트
270: 금속 컨택트 290: 게이트 스페이서
Claims (12)
- 패드 상에 동일 유형의 도펀트로 도핑된 소스 및 드레인이 형성되고 상기 소스 및 상기 패드의 제1 측면이 소스 컨택트에 의해서 피복되고 상기 드레인 및 상기 패드의 제2 측면이 드레인 컨택트에 의해서 피복되는 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치로서, 상기 장치는 프로그램을 저장하는 저장 수단 및 상기 프로그램을 실행하는 프로세서를 포함하며,
상기 프로그램은,
상기 대칭형 터널 전계 효과 트랜지스터의 물리적 채널 길이, 등가 산화막 두께, 채널 폭, 상기 소스 및 상기 드레인의 두께, 상기 소스 및 상기 드레인의 상기 도펀트 및 도핑 농도, 일함수 및 공급 전압을 포함하는 상기 대칭형 터널 전계 효과 트랜지스터의 소자 파라미터들을 입력받는 제1 인스트럭션;
상기 패드의 두께를 변화시키면서 상기 대칭형 터널 전계 효과 트랜지스터의 LER(Line Edge Roughness)에 따른 소자 특성, RDF(Random Dopant Fluctuation)에 따른 소자 특성 및WFV(Work-function variation)에 따른 소자 특성을 상기 소자 파라미터들을 기초로 산출하는 제2 인스트럭션; 및
상기 LER에 따른 소자 특성, 상기 RDF에 따른 소자 특성 및 상기 WFV에 따른 소자 특성을 기초로 상기 패드의 최종 두께를 결정하는 제3 인스트럭션
을 포함하되,
상기 LER에 따른 소자 특성, 상기 RDF에 따른 소자 특성 및 상기 WFV에 따른 소자 특성 각각은 상기 패드의 두께에 따른 문턱 전압값을 포함하는 것이고,
상기 제3 인스트럭션은 상기 LER에 대한 문턱 전압값과 상기 RDF에 대한 문턱 전압값과 상기 WFV에 대한 문턱 전압값의 분산이 최소인 경우의 상기 패드의 두께를 상기 최종 두께로 결정하는 제3-1 인스트럭션을 포함하는 것인 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치. - 패드 상에 동일 유형의 도펀트로 도핑된 소스 및 드레인이 형성되고 상기 소스 및 상기 패드의 제1 측면이 소스 컨택트에 의해서 피복되고 상기 드레인 및 상기 패드의 제2 측면이 드레인 컨택트에 의해서 피복되는 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치로서, 상기 장치는 프로그램을 저장하는 저장 수단 및 상기 프로그램을 실행하는 프로세서를 포함하며,
상기 프로그램은,
상기 대칭형 터널 전계 효과 트랜지스터의 물리적 채널 길이, 등가 산화막 두께, 채널 폭, 상기 소스 및 상기 드레인의 두께, 상기 소스 및 상기 드레인의 상기 도펀트 및 도핑 농도, 일함수 및 공급 전압을 포함하는 상기 대칭형 터널 전계 효과 트랜지스터의 소자 파라미터들을 입력받는 제1 인스트럭션;
상기 패드의 두께를 변화시키면서 상기 대칭형 터널 전계 효과 트랜지스터의 LER에 따른 소자 특성, RDF에 따른 소자 특성 및 WFV에 따른 소자 특성을 상기 소자 파라미터들을 기초로 산출하는 제2 인스트럭션; 및
상기LER에 따른 소자 특성, 상기 RDF에 따른 소자 특성 및 상기 WFV에 따른 소자 특성을 기초로 상기 패드의 최종 두께를 결정하는 제3 인스트럭션
을 포함하되,
상기 LER에 따른 소자 특성, 상기 RDF에 따른 소자 특성 및 상기 WFV에 따른 소자 특성 각각은 상기 패드의 두께에 따른 서브스레숄드 슬로프(sub-threshold slope)값을 포함하는 것이고,
상기 제3 인스트럭션은 상기 LER에 대한 서브스레숄드 슬로프값과상기 RDF에 대한 서브스레숄드 슬로프값과 상기 WFV에 대한 서브스레숄드 슬로프값의 분산이 최소인 경우의 상기 패드의 두께를 상기 최종 두께로 결정하는 제3-2 인스트럭션을 포함하는 것인 대칭형 터널 전계 효과 트랜지스터의 임의 변화를 최소화하는 디자인 파라미터 결정 장치. - 패드 상에 동일 유형의 도펀트로 도핑된 소스 및 드레인이 형성되고 상기 소스 및 상기 패드의 제1 측면이 소스 컨택트에 의해서 피복되고 상기 드레인 및 상기 패드의 제2 측면이 드레인 컨택트에 의해서 피복되는 대칭형 터널 전계 효과 트랜지스터의 디자인 파라미터 결정 방법으로서,
(a) 상기 대칭형 터널 전계 효과 트랜지스터의 물리적 채널 길이, 등가 산화막 두께, 채널 폭, 상기 소스 및 상기 드레인의 두께, 상기 소스 및 상기 드레인의 상기 도펀트 및 도핑 농도, 일함수 및 공급 전압을 포함하는 상기 대칭형 터널 전계 효과 트랜지스터의 소자 파라미터들을 입력받는 단계;
(b) 상기 패드의 두께를 변화시키면서 상기 대칭형 터널 전계 효과 트랜지스터의 LER에 따른 소자 특성, RDF에 따른 소자 특성 및 WFV에 따른 소자 특성을 상기 소자 파라미터들을 기초로 산출하는 단계; 및
(c) 상기 LER에 따른 소자 특성, 상기 RDF에 따른 소자 특성 및 상기 WFV에 따른 소자 특성을 기초로 상기 패드의 최종 두께를 결정하는 단계
를 포함하되,
상기 LER에 따른 소자 특성, 상기 RDF에 따른 소자 특성 및 상기 WFV에 따른 소자 특성 각각은 상기 패드의 두께에 따른 문턱 전압값을 포함하는 것이고,
상기 단계 (c)는 상기 LER에 대한 문턱 전압값과 상기 RDF에 대한 문턱 전압값과 상기 WFV에 대한 문턱 전압값의 분산이 최소인 경우의 상기 패드의 두께를 상기 최종 두께로 결정하는 단계를 포함하는 것인 대칭형 터널 전계 효과 트랜지스터의 디자인 파라미터 결정 방법. - 패드 상에 동일 유형의 도펀트로 도핑된 소스 및 드레인이 형성되고 상기 소스 및 상기 패드의 제1 측면이 소스 컨택트에 의해서 피복되고 상기 드레인 및 상기 패드의 제2 측면이 드레인 컨택트에 의해서 피복되는 대칭형 터널 전계 효과 트랜지스터의 디자인 파라미터 결정 방법으로서,
(a) 상기 대칭형 터널 전계 효과 트랜지스터의 물리적 채널 길이, 등가 산화막 두께, 채널 폭, 상기 소스 및 상기 드레인의 두께, 상기 소스 및 상기 드레인의 상기 도펀트 및 도핑 농도, 일함수 및 공급 전압을 포함하는 상기 대칭형 터널 전계 효과 트랜지스터의 소자 파라미터들을 입력받는 단계;
(b) 상기 패드의 두께를 변화시키면서 상기 대칭형 터널 전계 효과 트랜지스터의 LER에 따른 소자 특성, RDF에 따른 소자 특성 및 WFV에 따른 소자 특성을 상기 소자 파라미터들을 기초로 산출하는 단계; 및
(c) 상기 LER에 따른 소자 특성, 상기 RDF에 따른 소자 특성 및 상기 WFV에 따른 소자 특성을 기초로 상기 패드의 최종 두께를 결정하는 단계
를 포함하되,
상기 LER에 따른 소자 특성, 상기 RDF에 따른 소자 특성 및 상기 WFV에 따른 소자 특성 각각은 상기 패드의 두께에 따른 서브스레숄드 슬로프값을 포함하는 것이고,
상기 단계 (c)는 상기 LER에 대한 서브스레숄드 슬로프값과 상기 RDF에 대한 서브스레숄드 슬로프값과 상기 WFV에 대한 서브스레숄드 슬로프값의 분산이 최소인 경우의 상기 패드의 두께를 상기 최종 두께로 결정하는 제3-2 인스트럭션을 포함하는 것인 대칭형 터널 전계 효과 트랜지스터의 디자인 파라미터 결정 방법. - 삭제
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| KR101322040B1 (ko) | 2011-11-16 | 2013-10-29 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 터널 ｆｅｔ 및 이의 형성 방법 |
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2014
- 2014-11-11 KR KR1020140156151A patent/KR101580828B1/ko active IP Right Grant
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