CN104584216A - 用于静电放电（esd）保护的延伸漏极非平面mosfet - Google Patents

用于静电放电（esd）保护的延伸漏极非平面mosfet Download PDF

Info

Publication number
CN104584216A
CN104584216A CN201380045101.4A CN201380045101A CN104584216A CN 104584216 A CN104584216 A CN 104584216A CN 201380045101 A CN201380045101 A CN 201380045101A CN 104584216 A CN104584216 A CN 104584216A
Authority
CN
China
Prior art keywords
control gate
protective device
esd protective
drain region
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201380045101.4A
Other languages
English (en)
Other versions
CN104584216B (zh
Inventor
A·阿赫桑
W·M·哈菲兹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN104584216A publication Critical patent/CN104584216A/zh
Application granted granted Critical
Publication of CN104584216B publication Critical patent/CN104584216B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
    • H02H3/20—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess voltage
    • H02H3/22—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess voltage of short duration, e.g. lightning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

描述了采用了一个或多个非平面金属氧化物半导体晶体管(MOSFET)的骤回ESD保护器件。所述ESD保护器件还可包括轻掺杂延伸漏极区，所述轻掺杂延伸漏极区的电阻可通过控制栅极来电容地控制，而不依赖于被保持处于地电位的栅极电极。控制电极可以是浮置的或被偏置，以便调制ESD保护器件性能。在实施例中，利用多个非平面基于MOSFET的ESD保护器件来保护多个核心电路，所述多个非平面基于MOSFET的ESD保护器件具有跨所述多个非平面基于MOSFET的ESD保护器件改变的控制栅极电位。

Description

用于静电放电（ESD）保护的延伸漏极非平面MOSFET
技术领域
概括地说，本发明的实施例涉及集成电路(IC)的静电放电(ESD)保护，并且更具体地说，涉及采用了非平面金属氧化物半导体场效应晶体管(MOSFET)的ESD保护器件。
背景技术
ESD对IC可靠性是威胁。在IC制造中引入新材料和对临界晶体管互连尺寸和电介质的缩放已经增大了电路对ESD事件的敏感性并且劣化了安全地耗散ESD电荷的能力。此技术趋势对设计有效的保护结构和电路拓扑提出了甚至更大的挑战。减小在IC芯片(即，I/O)的高速输入/输出线路上的寄生电容的需要以及减小由ESD保护电路所消耗的芯片面积的需要提出进一步的挑战。在正常操作期间(即，当不存在ESD事件时)与常规ESD保护器件相关联的泄漏电流是针对亚32nm技术节点的另一个显著的问题。
本领域中的ESD保护电路可分成两个一般类别：骤回器件和非骤回器件。最典型的非骤回器件是通常设置在双二极管配置中的p-n结二极管，在双二极管配置中，两个二极管(P+/n和N+/p)背对背地连接，并且该对二极管进一步连接到暴露的I/O管脚或焊盘。在ESD事件期间，二极管吸收电流，以便保护I/O器件和IC芯片的内部电路免受损坏，诸如栅极氧化物击穿、源极-漏极短路、夹层电介质(ILD)击穿等。最典型的骤回器件是基于晶体管的，主要是MOSFET。虽然骤回器件通常具有比非骤回实现相对更小的尺寸和更低的寄生电容，但是“截止状态”源极-漏极泄漏电流针对基于MOSFET的设计是更大的问题，特别是在22nm CMOS技术节点处。因此针对22nm和以后的CMOS技术节点需要可传导更高电流(在ESD事件期间)并且提供更低的泄漏电流(在正常操作期间)的ESD保护骤回器件。
附图说明
本发明的实施例通过示例而非限制的方式示出，并且在结合附图考虑时参考下面的具体实施方式可被更充分地理解，其中：
图1A是根据本发明的实施例的用于静电放电(ESD)保护的延伸漏极非平面MOSFET的截面等距视图；
图1B是根据本发明的实施例的具有用于ESD保护的控制栅极的延伸漏极非平面MOSFET的截面等距视图；
图2A是根据实施例的被配置为用于耦合到I/O焊盘的CMOS电路的ESD保护的延伸漏极非平面MOSFET的示意图；
图2B是根据实施例的被配置为用于多个CMOS电路的ESD保护的多个延伸漏极非平面MOSFET的示意图；
图2C是示出了根据实施例的被配置为用于多个CMOS电路的ESD保护的多个延伸漏极非平面MOSFET的操作的流程图；
图3是示出了根据实施例的在ESD事件和正常操作期间针对平面基于MOSFET的ESD保护器件和非平面基于MOSFET的ESD保护器件的骤回特性的I-V绘图；
图4根据本发明的实施例的采用了具有延伸漏极非平面MOSFET ESD保护的IC的移动计算平台的等距视图；以及
图5是根据本发明的实施例的在图4中所示出的移动器件的功能框图。
具体实施方式
在下面的描述中，阐述了很多细节，然而对本领域技术人员将显而易见的是，本发明可在没有这些特定细节的情况下得以实施。在一些实例中，公知的方法和器件以框图形式(而非详细地)示出，以便避免模糊本发明。遍及本说明书对“实施例”或“在一个实施例中”的提及意指结合实施例所描述的特定特征、结构、功能或特性包括在本发明的至少一个实施例中。从而，遍及本说明书的各个地方中的短语“在实施例中”的出现不必指代本发明的相同实施例。此外，特定特征、结构、功能或特性可以以任何适当的方式组合在一个或多个实施例中。例如，第一实施例可与第二实施例在所述两个实施例没有指定为相互排斥的任何地方组合。
术语“耦合”和“连接”连同其派生词可在本文用于描述部件之间的结构关系。应当理解的是，这些术语并不旨在作为彼此的同义词。更确切地，在特定实施例中，“连接”可用于指示两个或更多个元件彼此直接物理接触或电接触。“耦合”可用于指示两个或更多个元件彼此直接或间接(在它们之间有其它介入元件)地物理接触或电接触，和/或两个或更多个元件彼此协作或交互(例如，如在因果关系中)。
如本文所使用的术语“在…之上”、“在…之下”、“在…之间”和“在…上”指代一个材料层或部件相对于其它层或部件的相对位置。例如，设置在另一层之上或之下的一层可与另一层直接接触，或可具有一个或多个介入层。而且，设置在两层之间的一层可与所述两层直接接触，或可具有一个或多个介入层。相反，在第二层“上”的第一层与该第二层直接接触。类似地，除非另外明确说明，设置在两个特征之间的一个特征可与相邻的特征直接接触，或可具有一个或多个介入特征。
在实施例中，骤回ESD保护器件采用一个或多个非平面金属氧化物半导体晶体管(MOSFET)。通常，也被称为finFET的非平面晶体管结构在正常操作期间(即，当没有ESD事件发生时)相对于二维或平面FET提供显著更低的泄漏电流(例如，低～50％)。减小的泄漏至少部分地是由于对沟道区的更大的栅极控制(例如，针对环绕式栅极或纳米线设计，在两侧、三侧或甚至四侧上围绕沟道)，其更有效地抑制亚阈值或“截止状态”泄漏电流。此减小的泄漏最终减小了骤回ESD保护器件的功率消耗。此外，当ESD保护器件在“导通”状态中时(即，在ESD事件期间)，非平面晶体管结构增强了驱动电流。因此，相对于平面骤回ESD保护器件，更高的ESD电流传导性为芯片的给定区域提供更鲁棒的ESD保护。
图1A是根据本发明的实施例的非平面MOSFET静电放电(ESD)保护器件101的截面等距视图。如所示出的，ESD保护器件101包括多个非平面半导体主体或从基板105的表面延伸的鳍状物110。多个半导体鳍状物110对于保护器件101提供鲁棒的ESD保护(即，高电流传导能力)是有利的。广泛地取决于应用并且取决于对单个鳍状物可达到的驱动电流，耦合到栅极电极140的半导体鳍状物110的数目可改变，其进一步取决于鳍状物的z高度等。因此，虽然多个半导体鳍状物110被描绘为有利的实施例，也设想单个半导体鳍状物实施例。尽管几何结构短暂地为技术节点的函数，但是针对示范性的22nm节点，可预期鳍状物110在宽度(y维度)上是5-20nm，以及在z高度上是20-60nm。通常，鳍状物110和基板105可以是相同或不同的材料(例如，其中鳍状物是异质外延层)，并且虽然鳍状物110在示范性实施例中示出为基板105的体半导体的部分，但是在替代实施例中，绝缘体层可使鳍状物110与基板105分离(例如，如在SOI基板中)。在示范性实施例中，鳍状物110包括硅，并且更具体地是具有被限制为电子活性掺杂剂种类的其它成分的单晶硅。在其它实施例中，鳍状物110包括化合物半导体合金，诸如但不限于SiGe、III-N材料(例如，GaN)或III-V族材料(例如，InP、InSb、InAs等)。类似地，虽然基板105也是单晶硅，但是在其它实施例中，基板105可以是针对鳍状物110所列出的半导体中的任何半导体，并且可以进一步是诸如蓝宝石或SiC等的绝缘体。
如在图1A中所示出的，ESD保护器件110还包括设置在多个半导体鳍状物110之上的栅极电极140。单栅极电极140在多个半导体鳍状物110之上延伸，以便电容地控制在半导体鳍状物110中平行的每一个半导体鳍状物110中的沟道区120。源极区115和漏极区125设置在栅极电极140的相对侧上的半导体鳍状物110中的每一个半导体鳍状物110中。源极区115和漏极区125都是鳍状物110的重掺杂区，并且在其中沟道区120是p型的示范性实施例中，源极区115和漏极区125都是n型掺杂的，以便形成非平面NMOS结构。源极区115电并联地耦合到源极接触金属化部(metallization)155，而漏极区125电并联地耦合到漏极接触金属化部150。如所示出的，源极接触金属化部155和栅极电极140都电耦合到具有相同参考电位(典型地是对于保护器件101要保护的核心电路公共的地)的一个或多个集成电路(IC)节点160。漏极接触金属化部150将漏极区125电耦合到设置在IC的I/O(例如，焊盘或管脚)与保护器件101要保护的核心电路之间的电路节点170。
图2A是根据实施例的被配置为用于耦合到I/O焊盘的CMOS电路的ESD保护的非平面MOSFET的示意图。如所示出的，IC芯片201包括核心CMOS电路210，诸如但不限于微处理器逻辑栅极、存储器单元等。CMOS电路210电连接到I/O 205，通过I/O 205，CMOS电路210与在IC芯片201外部的器件通过接口连接。I/O 205可以是任何常规的I/O焊盘、管脚、柱、电线等。ESD保护器件101(在图1A中所示出的)电连接到被设置在CMOS电路210与I/O 205之间的电路节点215。在图1A和2A中所示出的示范性实施例中，非平面MOSFET在栅极接地的NMOS(ggNMOS)配置中。在此配置中，在正常操作模式中，ESD保护器件101保持在“截止状态”(由于接地的栅极电极140存在于鳍状物110的三侧上，沟道区120传导非常小的泄漏电流)中。进一步参考图1A，在ESD事件期间，在耦合到核心电路的I/O的节点170处，在漏极区125处的电压(VESD)增大，使在漏极区125与基板之间的p-n结反向，直到雪崩击穿发生。此时，漏极电流增大，并且所生成的空穴(Igen)朝着基板接触(Isub)漂移，增大了寄生双极结晶体管(BJT)177的基极电压，其使得寄生BJT 177的基极-发射极结更正向偏置。当基极-发射极电压增大时，寄生BJT 177导通。在BJT 177导通时的漏极电压被称为保护器件101的触发电压(Vt)。在BJT177导通的情况下，更多的电流生成，并且针对给定漏极电流所需要的漏极电压落在负微分电阻或保护器件的“骤回”域中，直到漏极电压减小到保持电压Vh为止。在Vh和更大电压下传导的电流吸收ESD事件电流并且保护耦合到I/O节点170的核心电路。在图3中进一步示出此骤回ESD保护行为，如在本文其它地方讨论的。
在实施例中，非平面基于MOSFET的ESD保护器件包括轻掺杂延伸漏极区。轻掺杂延伸漏极区有利地提供在正常操作期间进一步减小的截止状态泄漏水平和在全局IC芯片级或I/O-核心电路相关级上调制保护电路101的骤回特性的能力。轻掺杂延伸漏极区还有利地允许栅极电极140的临界尺寸，而不依赖于待由ESD保护器件支持的电压电平。例如，即使在高电压由ESD保护器件支持的情况下，栅极电极140的临界尺寸也可与在被配置为在显著更低的电压下操作的核心电路中所采用的临界尺寸相同。取决于轻掺杂延伸漏极区的几何结构(例如，x维度间隔vs.z高度等)，对截止状态泄漏vs.寄生BJT 180的导通状态动作的相对影响可改变。例如，轻掺杂延伸漏极区可在截止状态期间形成串联电阻，所述串联电阻比在导通状态期间形成的串联电阻更显著。仍然参考图1A，轻掺杂延伸漏极区180设置在半导体鳍状物110中的每一个半导体鳍状物中，并且使栅极电极140与漏极区125间隔开一量值，所述量值大于在栅极电极140与源极区115之间的间隔。换句话说，沿着x轴的鳍状物距离132长于在栅极电极140与源极区115之间的相应距离(其通常由设置在栅极电极140上的电介质间隔体145A的厚度控制)或相对于在栅极电极140与源极区115之间的相应距离“延伸”。
如在图1A所示出的，轻掺杂延伸漏极区180延伸通过鳍状物110的z高度，鳍状物110的高度大于由漏极区125所占据的鳍状物的高度。此外，轻掺杂延伸漏极区180沿着鳍状物110的x维度延伸，并且存在于与栅极电极140相对的漏极区125的侧上。换句话说，漏极区125嵌入轻掺杂延伸漏极区180内。通常，针对示范性ggNMOS实施例，轻掺杂延伸漏极区180包括设置在p型沟道区120与n型漏极区125之间的n井。在某些这种示范性实施例中，将轻掺杂延伸漏极区180n型掺杂到1016cm-3到1020cm-3。在进一步的实施例中，轻掺杂延伸漏极区180设置在栅极电极140之下一距离131，距离131和距离132构成在沟道区120与漏极区125之间的总轻掺杂延伸漏极长度130。通常，连同栅极电极140的临界尺寸(例如，22nm等)，可通过阱注入来控制距离131，以便设定寄生BJT 180的期望基极宽度，其影响保护器件101的Vh，并且如所示出地，可显著地大于在源极区115之间或在相关联的源极区115的轻掺杂尖部(如果存在)之间的相应重叠。
在实施例中，延伸漏极非平面基于MOSFET的ESD保护电路包括控制栅极。图1B是根据本发明的实施例的具有用于ESD保护的控制栅极190的延伸漏极非平面MOSFET 102的截面等距视图。在ESD保护器件101与ESD保护器件102之间公共的结构和特征共享相同的附图标记，并且针对在图1A的背景中的特定结构所描述的任何特性适用于在图1B中所描绘的相似结构。
通常，控制栅极190电容地耦合到轻掺杂延伸漏极区180的至少一部分，并且与栅极电极140电绝缘，使得控制栅极190与栅极电极140电气地独立到控制栅极190可以处于与栅极电极140不同的电位处的程度。在示范性实施例中，栅极电极140和控制栅极190都通过相同电介质138电容地耦合到半导体鳍状物110。电介质138可以是在本领域中公知的任何“栅极”电介质，其中示范性实施例采用高k电介质材料(例如，具有比氮化硅的体介电常数更高的体介电常数)。电介质138的示范性实施例包括但不限于氧化铪、氧化锆和其合金(包括硅酸盐)。虽然控制栅极190可以是任何材料的，但是在示范性实施例中，控制栅极190是与栅极电极的材料相同的材料的。例如，在一个ggNMOS实施例中，栅极电极140和控制栅极190都包括相同的高功函数金属。
如在图1B中所示出的，控制栅极190与栅极电极140和漏极接触金属化部150两者都电绝缘。在示例性实施例中，相比控制栅极190到栅极电极140，控制栅极190设置得更接近于漏极接触金属化部150。换句话说，控制栅极190沿着鳍状物110的x维度与栅极电极140间隔开距离134，距离134大于在控制栅极190与漏极接触金属化部150之间的距离。在一个这种实施例中，在控制栅极190与漏极区125之间的横向间隔与在栅极电极140与源极区115之间的间隔相同，其中在栅极电极140与源极接触金属化部155之间的电介质间隔体145A的厚度与在控制栅极190与漏极接触金属化部150之间的电介质间隔体145C的厚度大致相同。在进一步的实施例中，距离134分别大致等于源极和漏极接触金属化部155、150的x维度(长度)。针对所示出的实施例，保护器件102以提供物理上对称的架构的方式并入控制栅极190，其可以在用于制造在图1A中所示出的ESD保护器件101的操作之外不需要任何另外的掩膜操作来有利地制造。
通常，针对具有控制栅极的ESD保护器件实施例，可通过被施加到控制栅极的电位进一步调制骤回特性。因此针对由图1B表示的实施例，控制栅极190控制在轻掺杂延伸漏极区180内的电荷载子耗尽或累积，以便调整器件102的骤回特性(例如，保持电压Vh、在导通状态时的电流等)。在实施例中，控制栅极190耦合到提供控制栅极电压Vcg的控制栅极电压源195。通常，控制栅极电压源195可将控制栅极190设定到任何控制栅极电压，而不依赖于栅极电极140。在某些实施例中，控制栅极电压源195使控制栅极190浮置，以便提供针对ESD保护器件102的预定的默认延伸漏极电阻率或电阻。在另一个实施例中，控制栅极电压源195将控制栅极190设定到预定的控制栅极电压电位，其既不是浮置的也不是栅极电极140的参考电位(例如，被保护的核心电路的公共地)。取决于所施加的控制栅极偏置电压，可诱导延伸漏极的载体耗尽，以便增大有效沟道电阻，或可诱导延伸漏极的载体累积，以便减小有效沟道电阻。例如，针对包含具有在本文其它地方所描述的范围内的n型掺杂水平的延伸漏极的示范性ggNMOS器件，控制栅极电压源195可将控制栅极190设定到在大约0.5V与1.2V之间的预定的电压电位。
在实施例中，多个延伸漏极非平面MOSFET被配置为用于多个核心电路的ESD保护。图2B是根据实施例的被配置为用于多个CMOS电路的ESD保护的多个延伸漏极非平面基于MOSFET的ESD保护器件102A、102B和102N的示意图。如所示出的，IC芯片202包括连接到第一I/O 205A的第一核心CMOS电路210A，其中第一ESD保护电路102A在设置其间的节点215A处进行连接。设置在IC芯片202的第二区域之上的是连接到第二I/O 205B的第二CMOS电路210B，其中第二ESD保护电路102B连接在设置其间的节点215B处。设置在IC芯片202的第三区域之上的是连接到I/O 205N的高电压基于CMOS的电路(HVMOS)211，其中ESD保护电路102N在设置其间的节点215N处进行连接。尤其是，虽然ESD保护器件102A-102N具有延伸漏极，但是核心电路可利用缺乏任何这种延伸漏极的非平面MOSFET。例如，其中，CMOS电路210A是低电压电路并且包括一个或多个非平面MOSFET，没有提供延伸漏极，延伸漏极的缺乏导致标称晶体管源极-漏极电阻Rsd。在进一步的实施例中，在高电压电路HVCMOS 211中的非平面MOSFET中的至少一个非平面MOSFET包括延伸漏极区，所述延伸漏极区赋予比在低电压CMOS电路210A中找到的非平面MOSFET中的任何非平面MOSFET中找到的Rsd相对更高的Rsd。因此，本文所描述的非平面延伸漏极基于MOSFET的ESD保护器件架构与一系列核心电路架构兼容。
在示例性实施例中，ESD保护器件102A、102B和102N中的每一个ESD保护器件包括具有延伸漏极和控制栅极的非平面ggNMOSFET，实质上如在图1B中所示出的。如在图2B中进一步地示出的，多个控制栅极电压源195A、195B和195N分别单独地耦合到ESD保护器件102A、102B和102N。虽然ggNMOSFET中的每一个ggNMOSFET具有保持在参考电位(例如，地)的栅极电极和源极区，但是控制栅极电压源195A、195B和195N分别能够独立地控制到除了参考(地)电位以外的预定的电压电位Vcg,1、Vcg,2和Vcg,n等。图2C是示出了根据进一步的实施例的被配置为用于ESD保护的多个延伸漏极非平面MOSFET的操作的流程图。利用在图2B中所示出的IC芯片202，方法295在操作296处开始。在操作298，例如通过控制栅极电压源195A、195B和195N来施加预定的控制栅极偏置电压。在实施例中，选择预定的控制栅极电压电位Vcg,1、Vcg,2和Vcg,n，以便基于核心电路的特性(例如，在操作297A处接收的)来调整每一个ESD保护器件的骤回电压，ESD保护器件耦合到所述核心电路。因此，可基于核心电路要求来定制与特定的ESD器件相关联的ESD保护的鲁棒性和/或功率消耗。一个示范性的特性是核心电路的标称操作电压。例如，在更高操作电压下操作的核心电路可以耦合到被配置为具有控制栅极的ESD器件，对控制栅极进行偏置，以便适当地操纵(即，保持在截止状态中)在相关联的I/O上诱导/接收的更高电压信号。在更低操作电压下操作的核心电路可耦合到配置为具有控制栅极的ESD器件，对控制栅极进行偏置，以便适当地操纵(即，在导通状态中的分路电流)超过在相关联的I/O上诱导/接收的预期的更低电压的信号。因此，在芯片的一个I/O上允许的给定电压电平可在另一I/O上作为ESD事件被分路。
仍然参考图2B中的示例性实施例，在HVCMOS电路211具有比CMOS电路210A具有的标称操作电压更高的标称操作电压的情况下，控制栅极电压Vcg,n可以不同于Vcg,1，以便增大相对于与ESD保护器件102A相关联的Rd,1的在ESD保护器件102N中的延伸漏极电阻Rd,n。在某些这种实施例中，其中针对一个示范性非平面ggNMOS实现方式，低电压CMOS电路210A在不大于1.5V的电压下是可操作的，而高电压HVMOS电路211在1.5V与3.3V之间的电压下是可操作的，并且控制栅极电压Vcg,1和Vcg,n都在0V与1.2V之间。在两个CMOS电路210A与210B之间可进一步地实施类似的调制，其中所述两个CMOS电路具有不同的操作电压(例如，CMOS电路210B是具有低于1.0V的标称操作点的超低功率电路)。
在进一步的实施例中，通过改变控制栅极偏置(例如，在图2C中的操作298处)根据核心电路状态特性随着时间的过去(例如，在图2C中的操作297A处的变化)动态地调制相关ESD保护器件的性能。例如，在核心电路210A、210B或211中的一个或多个核心电路可有时进入功率节省状态(模式)或被置于临时禁用状态中等的情况下，栅极控制电压Vcg,1、Vcg,2和Vcg,n中的一个或多个栅极控制电压可以对ESD保护器件的控制栅极进行偏置，以便随着时间的过去调制ESD保护器件功率消耗和/或ESD保护的鲁棒性。另外，可在制造后(post-fabrication)对控制栅极的存在及其到单独的控制栅极电压电位的进一步耦合进行调制，以便单独地解释在IC制造工艺(例如，输入297B)中的改变或在IC芯片202受制于的应用环境中的改变。在对控制栅极电压进行设定的情况下，方法295在操作299继续IC芯片的操作。
虽然在图2B和2C的背景中描述的示范性实施例示出了对ESD保护器件进行独立的控制栅极偏置的优点，并且更具体地，示出了在单个IC芯片(诸如对于混合信号或SoC实施例)内的基于核心电路的ESD保护器件控制栅极偏置的优点，但是这种ESD保护器件性能调制的优点在代工厂工艺的背景中也是可应用的，其中可调ESD保护器件可以在ASIC中实现ESD保护的标准化。
图3是示出了根据实施例的在ESD事件和正常操作期间的平面基于MOSFET的ESD保护器件和非平面基于MOSFET的ESD保护器件的骤回特性的I-V绘图。在图3中，被测器件(DUT)的电压(并且更具体地在ggNMOS配置中的漏极电压)在x轴上，而器件电流(并且更具体地漏极电流)在y轴上。尤其是，平面ESD保护器件的泄漏水平显著地高于两个示范性非平面保护器件。在具体实施例中，在平面ESD保护器件的截止状态泄漏(在正常的核心电路操作期间)是沟道宽度的大约1.5e-11A/μm的情况下，本文所描述的非平面ESD保护器件的截止状态泄漏是大约4.2e-9A/μm或更低。针对具有不同的控制栅极偏置电位Vcg,1和Vcg,2的非平面基于MOSFET的ESD保护器件，在图3中进一步示出了电流传导中的改变。根据不同的控制栅极偏置电位，还示出了在平面器件、非平面器件和进一步针对非平面器件之间的导通状态电流的比较。尤其是，非平面ESD保护器件的导通状态电流更高，更具体地针对具有以上所描述的泄漏水平的实施例，针对平面ESD保护器件在漏极电压为11V下的导通状态电流是大约0.28A/μm，而针对本文的实施例所描述的非平面ESD保护器件在11V下的导通状态电流是大约0.4A/μm或更大。
图4是根据本发明的实施例的采用包括延伸漏极非平面MOSFET ESD电路的IC的移动计算平台700的等距视图和示意图。移动计算平台700可以是被配置为用于电子数据显示、电子数据处理和无线电子数据传输中的每一个的任何便携式器件。例如，移动计算平台700可以是平板计算机、智能电话、膝上型计算机等中的任何一个，并且包括显示屏405(其在示范性实施例中是触摸屏(电容的、电感的、电阻的等))、芯片级(SoC)或封装级集成系统710和电池713。
在展开视图720中进一步示出了集成系统710。在示范性实施例中，封装器件777包括至少一个存储器芯片(例如，RAM)和/或至少一个处理器芯片(例如，多核微处理器和/或图形处理器)，其中核心电路耦合到I/O并且非平面ggNMOS ESD保护器件设置在其间。在实施例中，如在本文其它地方更详细地描述的，ggNMOS ESD保护器件包括多个半导体鳍状物，其具有设置在栅极电极的第一侧上的轻掺杂延伸漏极区，并且相比在栅极电极与半导体鳍状物的源极区之间的间隔，使栅极电极与半导体鳍状物的重掺杂漏极区间隔得更远。封装器件777还耦合到母板、基板或内插件260连同功率管理集成电路(PMIC)715、包括宽带RF(无线)发射机和/或接收机的RF(无线)集成电路(RFIC)725(例如，包括数字基带，并且模拟前端模块还包括在发射路径上的功率放大器和在接收路径上的低噪声放大器)和其控制器711中的一个或多个。如所示出的，这些IC中的每一个IC的接口包括延伸漏极基于MOSFET的ESD保护器件101、延伸漏极基于MOSFET的ESD保护器件102A或延伸漏极基于MOSFET的ESD保护器件102N，其中，这些附图标记表示在图1A、1B和2B中的背景中所描述的相同器件。在进一步的实施例中，在封装器件777内采用的延伸漏极基于MOSFET的ESD保护器件中的一个、一些或全部延伸漏极基于MOSFET的ESD保护器件包括控制栅极。在进一步的实施例中，例如在图4所示出的ESD保护器件102A和ESD保护器件102N中，ESD保护器件控制栅极与不同的控制栅极偏置电压相关联。
在功能上，PMIC 715执行电池功率调整、DC到DC转换等，并且因此具有耦合到电池713的输入并且具有向所有其它功能模块提供电流供应的输出。如进一步地示出的，在示范性实施例中，RFIC 725具有耦合到天线的输出，以便提供来实现若干无线标准或协议中的任何一个，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物以及被指定为3G、4G、5G和更高代的任何其它无线协议。在替代的实施方式中，这些母板级模块中的每一个母板级模块可集成到耦合到封装器件777的封装基板的单独IC上或在耦合到封装器件777的封装基板的单个IC(SoC)内。
图5是根据本发明的一个实施例的计算器件1000的功能框图。计算器件1000可在例如平台700内部找到，并且还包括容纳多个部件的板1002，母板1002，所述多个部件诸如但不限于处理器1004(例如，应用处理器)和至少一个通信芯片1006。在实施例中，处理器1004和通信芯片1006中的至少一个并入延伸漏极非平面基于MOSFET的ESD保护器件。处理器1004物理地和电气地耦合到板1002。处理器1004包括封装在处理器1004内的集成电路管芯。术语“处理器”可以指代处理来自寄存器和/或存储器的电子数据以便将该电子数据转换为可存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的部分。
在一些实施方式中，至少一个通信芯片1006也物理地和电气地耦合到板1002。在进一步的实施方式中，通信芯片1006是处理器1004的部分。取决于其应用，计算器件1000可以包括可以或可以不物理地和电气地耦合到板1002的其它部件。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)器件、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储器件(例如硬盘驱动器、固态驱动器(SSD)、光盘(CD)、数字通用盘(DVD)等)。
通信芯片1006中至少一个通信芯片实现用于数据往返计算器件1000的传输的无线通信。术语“无线”及其派生词可用于描述可通过使用通过非固体介质的经调制电磁辐射来传输数据的电路、器件、系统、方法、技术、通信通道等。所述术语并不暗示相关联的器件不包含任何电线，尽管在一些实施例中它们可以不包含电线。通信芯片1006可实现若干无线标准或协议中的任何一个，包括但不限于在本文其它地方描述的那些无线标准或协议。例如，第一通信芯片1006可以专用于较短距离无线通信，例如Wi-Fi和蓝牙，而第二通信芯片1006可专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-Do等。
先前的段落描述了许多示范性实施例。在一个实施例中，例如静电放电(ESD)保护器件包括：多个半导体鳍状物，所述多个半导体鳍状物从基板延伸，其中，栅极电极设置在多个半导体鳍状物之上；源极区和漏极区，所述源极区和所述漏极区设置在栅极电极的相对侧上的半导体鳍状物中的每一个半导体鳍状物中，其中，源极区和栅极电极电耦合到具有相同的地参考电位的一个或多个集成电路(IC)，并且其中，漏极区电耦合到设置在IC的I/O与I/O的耦合到IC的核心电路之间的电路节点；以及轻掺杂延伸漏极区，所述轻掺杂延伸漏极区设置在半导体鳍状物中，并且使栅极电极与漏极区间隔开一量值，所述量值大于在栅极电极与源极区之间的间隔。在进一步的实施例中，控制栅极设置在栅极电极与漏极区之间的半导体鳍状物之上，其中，控制栅极电容地耦合到延伸漏极区的至少一部分并且与栅极电极电绝缘。在进一步的实施例中，控制栅极用以控制在延伸漏极区内的电荷载子耗尽或累积，以便调整器件的骤回保持电压。在进一步的实施例中，控制栅极电压源耦合到控制栅极，其中，控制栅极电压源用以将控制栅极设定为预定的控制栅极电压电位，而不是栅极电极参考电位。在进一步的实施例中，控制栅极和栅极电极是相同的材料的，并且通过相同栅极电介质电容地耦合到半导体鳍状物，其中，控制栅极与漏极区间隔开一量值，所述量值小于在栅极电极与控制栅极之间的间隔。在实施例中，半导体包括在栅极电极之下的p型掺杂硅，其中，源极区和漏极区是n型重掺杂的，其中，延伸漏极区被n型掺杂到1016cm-3-1020cm-3，并且其中，器件的导通状态电流是每μm的沟道宽度为至少0.4A或11V的漏极电压。
在实施例中，集成电路器件包括：多个核心电路，所述多个核心电路设置在基板之上；多个I/O，所述多个I/O设置在基板之上，其中，核心电路中的每一个核心电路耦合到I/O中的至少一个I/O，以使核心电路与一个或多个外部器件通过接口连接；多个静电放电(ESD)保护器件，每一个ESD保护器件耦合到设置在核心电路中的至少一个核心电路与I/O管脚或焊盘中的至少一个I/O管脚或焊盘之间的节点，其中，ESD保护器件中的每一个ESD保护器件包括延伸漏极非平面金属氧化物场效应晶体管(MOSFET)，所述延伸漏极非平面金属氧化物场效应晶体管包括：多个半导体鳍状物，每一个半导体鳍状物具有设置在栅极电极的相对侧上的源极区和漏极区，所述栅极电极设置在半导体鳍状物之上；以及控制栅极，所述控制栅极设置在半导体鳍状物之上，所述控制栅极电容地耦合到设置在漏极区与栅极电极之间的半导体鳍状物中的轻掺杂延伸漏极区；以及多个控制栅极电压源，所述多个控制栅极电压源耦合到ESD保护器件，其中，控制栅极电压源中的控制栅极电压源耦合到单独的控制栅极。在集成电路器件的进一步的实施方式中，控制栅极电压源能够独立地控制到预定的电压电位，而不是地电位。在进一步的实施例中，预定的电压电位在0.5V与1.2V之间。
在进一步的实施例中，预定的电压电位基于核心电路的特性来调整ESD保护器件的骤回电压，ESD保护器件耦合到核心电路。在进一步的实施例中，源极区、漏极区和延伸漏极区是n型的，栅极电极和源极区耦合到处于核心电路的地电位的电路节点，并且第一控制栅极电位和第二控制栅极电位在0V与1.2V之间。在进一步的实施例中，多个电路还包括：低电压电路，所述低电压电路耦合到I/O中的第一I/O和ESD保护器件中的第一ESD保护器件；以及高电压电路，所述高电压电路耦合到I/O中的第二I/O和ESD保护器件中的第二ESD保护器件，其中，第一ESD保护器件具有耦合到第一控制栅极电压源的第一控制栅极，并且第二ESD保护器件具有耦合到第二控制栅极电压源的第二控制栅极，第二控制栅极电压源处于与第一控制栅极电压源不同的控制栅极电位。在进一步的实施例中，第二控制栅极电压源处于控制栅极电压电位，控制栅极电压电位相对于第一ESD保护器件的延伸漏极区的电阻而增大了第二ESD保护器件的延伸漏极区的电阻。在进一步的实施例中，低电压电路和高电压电路都还包括一个或多个非平面MOSFET，并且其中，在高电压电路中的非平面MOSFET中的至少一个非平面MOSFET包括延伸漏极区，所述延伸漏极区具有比在低电压电路中的非平面MOSFET中的任何非平面MOSFET源极-漏极电阻更高的源极-漏极电阻。在进一步的实施例中，低电压电路在不大于1.5V的电压下是可操作的，并且其中，高电压电路在1.5V与3.3V之间的电压下是可操作的。
在实施例中，一种用于操作耦合到集成电路(IC)的非平面ggNMOSESD保护器件的方法，所述方法包括：将非平面ggNMOS ESD保护器件中的第一非平面ggNMOS ESD保护器件的栅极电极耦合到地电位，其中，栅极电极电容地耦合到非平面半导体主体，并且通过轻掺杂延伸漏极与耦合到集成电路的I/O的重掺杂漏极间隔开一间隔，所述间隔大于在栅极电极与半导体鳍状物的重掺杂源极区之间的间隔；以及将与栅极电极电绝缘并且电容地耦合到延伸漏极的控制栅极设定为与栅极电极不同的电压电位。在进一步的实施例中，所述方法包括将非平面ggNMOS ESD保护器件中的第二非平面ggNMOS ESD保护器件的栅极电极耦合到地电位；以及将非平面ggNMOS ESD保护器件中的第二非平面ggNMOS ESD保护器件的控制栅极设定为与非平面ggNMOS ESD保护器件中的第一非平面ggNMOSESD保护器件的电压电位不同的电压电位。
在实施例中，移动计算器件包括：处理器，所述处理器具有耦合到I/O的核心电路和设置在其间的非平面ggNMOS ESD保护器件，其中，ESD保护器件包括多个半导体鳍状物，所述多个半导体鳍状物具有设置在栅极电极的第一侧上的轻掺杂延伸漏极区，并且相比在栅极电极与半导体鳍状物的源极区之间的间隔，使栅极电极与所述半导体鳍状物的重掺杂漏极区间隔得更远；显示屏；RF发射机或接收机；以及天线。在进一步的实施例中，非平面ggNMOS ESD保护器件还包括电容地耦合到轻掺杂延伸漏极区的控制栅极，其中，控制栅极与栅极电极电绝缘并且处于与栅极电极不同的电位。在进一步的实施例中，处理器和RF发射机或接收机在单个集成电路(IC)上，以作为片上系统(SoC)的部件，并且其中，RF发射机或接收机还包括耦合到第二I/O的第二核心电路和设置在其间的第二非平面ggNMOS ESD保护器件，其中，第二ESD保护器件具有耦合到第二控制栅极电压源的控制栅极。
将认识到的是，本发明不限于如此描述的这些实施例，而是可在有修改和变更的情况下得以实施，而不脱离所附权利要求的范围。因此，应参考所附权利要求连同这些权利要求有权要求的等同物的全部范围来确定本发明的范围。

Claims (20)

1.一种静电放电(ESD)保护器件，包括：
多个半导体鳍状物，所述多个半导体鳍状物从基板延伸，其中，栅极电极设置在所述多个半导体鳍状物之上；
源极区和漏极区，所述源极区和所述漏极区设置在每一个栅极电极的相对侧上的所述半导体鳍状物中的每一个半导体鳍状物中，其中，所述源极区和所述栅极电极电耦合到具有相同的地参考电位的一个或多个集成电路(IC)节点，并且其中，所述漏极区电耦合到设置在所述IC的I/O与所述I/O的耦合到所述IC的核心电路之间的电路节点；以及
轻掺杂延伸漏极区，所述轻掺杂延伸漏极区设置在所述半导体鳍状物中，并且使所述栅极电极与所述漏极区间隔开一量值，所述量值大于在所述栅极电极与所述源极区之间的间隔。
2.如权利要求1所述的器件，还包括：
控制栅极，所述控制栅极设置在所述栅极电极与所述漏极区之间的所述半导体鳍状物之上，其中，所述控制栅极电容地耦合到所述延伸漏极区的至少一部分并且与所述栅极电极电绝缘。
3.如权利要求2所述的微电子器件，其中，所述控制栅极用以控制在所述延伸漏极区内的电荷载子耗尽或累积，以便调整所述器件的骤回保持电压。
4.如权利要求2所述的器件，还包括控制栅极电压源，所述控制栅极电压源耦合到所述控制栅极，其中，所述控制栅极电压源用以将所述控制栅极设定为预定的控制栅极电压电位，而不是所述栅极电极参考电位。
5.如权利要求4所述的器件，其中，所述控制栅极和所述栅极电极是相同材料的，并且通过相同的栅极电介质电容地耦合到所述半导体鳍状物，其中，所述控制栅极与所述漏极区间隔开一量值，所述量值小于在所述栅极电极与所述控制栅极之间的间隔。
6.如权利要求1所述的器件，其中，所述半导体包括在所述栅极电极之下的p型掺杂硅，其中，所述源极区和漏极区是n型重掺杂的，其中，所述延伸漏极区被n型掺杂到1016cm-3-1020cm-3，并且其中，所述器件的导通状态电流是每μm沟道宽度为至少0.4A或11V的漏极电压。
7.一种集成电路器件，包括：
多个核心电路，所述多个核心电路设置在基板之上；
多个I/O，所述多个I/O设置在所述基板之上，其中，所述核心电路中的每一个核心电路耦合到所述I/O中的至少一个I/O，以使所述核心电路与一个或多个外部器件通过接口连接；
多个静电放电(ESD)保护器件，每一个ESD保护器件耦合到设置在所述核心电路中的至少一个核心电路与所述I/O管脚或焊盘中的至少一个I/O管脚或焊盘之间的节点，其中，所述ESD保护器件中的每一个ESD保护器件包括延伸漏极非平面金属氧化物半导体场效应晶体管(MOSFET)，所述延伸漏极非平面金属氧化物半导体场效应晶体管包括：
多个半导体鳍状物，每一个半导体鳍状物具有设置在栅极电极的相对侧上的源极区和漏极区，所述栅极电极设置在所述半导体鳍状物之上；以及
控制栅极，所述控制栅极设置在所述半导体鳍状物之上，所述控制栅极电容地耦合到设置在所述漏极区与所述栅极电极之间的所述半导体鳍状物中的轻掺杂延伸漏极区；以及
多个控制栅极电压源，所述多个控制栅极电压源耦合到所述ESD保护器件，其中，所述控制栅极电压源中的控制栅极电压源耦合到单独的控制栅极。
8.如权利要求7所述的集成电路器件，其中，所述控制栅极电压源能够独立地控制到预定的电压电位，而不是所述地电位。
9.如权利要求8所述的集成电路器件，其中，所述预定的电压电位在0.5V与1.2V之间。
10.如权利要求8所述的集成电路器件，其中，所述预定的电压电位基于所述核心电路的特性来调整所述ESD保护器件的骤回电压，所述ESD保护器件耦合到所述核心电路。
11.如权利要求10所述的集成电路器件，其中，所述源极区、漏极区和延伸漏极区是n型的，所述栅极电极和所述源极区耦合到处于所述核心电路的地电位的电路节点，并且所述第一控制栅极电位和所述第二控制栅极电位在0V与1.2V之间。
12.如权利要求10所述的集成电路器件，其中，所述多个电路还包括：
低电压电路，所述低电压电路耦合到所述I/O中的第一I/O和所述ESD保护器件中的第一ESD保护器件；以及
高电压电路，所述高电压电路耦合到所述I/O中的第二I/O和所述ESD保护器件中的第二ESD保护器件，其中，所述第一ESD保护器件具有耦合到第一控制栅极电压源的第一控制栅极，并且所述第二ESD保护器件具有耦合到第二控制栅极电压源的第二控制栅极，所述第二控制栅极电压源处于与所述第一控制栅极电压源不同的控制栅极电位。
13.如权利要求11所述的集成电路器件，其中，所述第二控制栅极电压源处于控制栅极电压电位，所述控制栅极电压电位相对于所述第一ESD保护器件的延伸漏极区的电阻而增大了第二ESD保护器件的延伸漏极区的电阻。
14.如权利要求12所述的集成电路器件，其中，所述低电压电路和高电压电路都还包括一个或多个非平面MOSFET，并且其中，在所述高电压电路中的所述非平面MOSFET中的至少一个非平面MOSFET包括延伸漏极区，所述延伸漏极区具有比在所述低电压电路中的所述非平面MOSFET中的任何非平面MOSFET的源极-漏极电阻更高的源极-漏极电阻。
15.如权利要求12所述的集成电路器件，其中，所述低电压电路在不大于1.5V的电压下是可操作的，并且其中，所述高电压电路在1.5V与3.3V之间的电压下是可操作的。
16.一种用于操作耦合到集成电路(IC)的非平面ggNMOS ESD保护器件的方法，所述方法包括：
将所述非平面ggNMOS ESD保护器件中的第一非平面ggNMOS ESD保护器件的栅极电极耦合到地电位，其中，所述栅极电极电容地耦合到非平面半导体主体，并且通过轻掺杂延伸漏极与耦合到所述集成电路的I/O的重掺杂漏极间隔开一间隔，所述间隔大于在所述栅极电极与所述半导体鳍状物的重掺杂源极区之间的间隔；以及
将与所述栅极电极电绝缘并且电容地耦合到所述延伸漏极的控制栅极设定为与所述栅极电极不同的电压电位。
17.如权利要求16所述的方法，还包括：
将所述非平面ggNMOS ESD保护器件中的第二非平面ggNMOS ESD保护器件的栅极电极耦合到地电位；以及
将所述非平面ggNMOS ESD保护器件中的所述第二非平面ggNMOSESD保护器件的控制栅极设定为与所述非平面ggNMOS ESD保护器件中的所述第一非平面ggNMOS ESD保护器件的电压电位不同的电压电位。
18.一种移动计算器件，包括：
处理器，所述处理器具有耦合到I/O的核心电路和设置在其间的非平面ggNMOS ESD保护器件，其中，所述ESD保护器件包括多个半导体鳍状物，所述多个半导体鳍状物具有设置在栅极电极的第一侧上的轻掺杂延伸漏极区，并且相比在所述栅极电极与所述半导体鳍状物的源极区之间的间隔，使所述栅极电极与所述半导体鳍状物的重掺杂漏极区间隔得更远；
显示屏；
RF发射机或接收机；以及
天线。
19.如权利要求18所述的移动计算器件，其中，所述非平面ggNMOSESD保护器件还包括电容地耦合到所述轻掺杂延伸漏极区的控制栅极，其中，所述控制栅极与所述栅极电极电绝缘并且处于与所述栅极电极不同的电位。
20.如权利要求19所述的移动计算器件，其中，所述处理器和RF发射机或接收机在单个集成电路(IC)上，以作为片上系统(SoC)的部件，并且其中，所述RF发射机或接收机还包括耦合到第二I/O的第二核心电路和设置在其间的第二非平面ggNMOS ESD保护器件，其中，所述第二ESD保护器件具有耦合到第二控制栅极电压源的控制栅极。
CN201380045101.4A 2012-09-28 2013-06-19 用于静电放电(esd)保护的延伸漏极非平面mosfet Active CN104584216B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/631,586 2012-09-28
US13/631,586 US9087719B2 (en) 2012-09-28 2012-09-28 Extended drain non-planar MOSFETs for electrostatic discharge (ESD) protection
PCT/US2013/046657 WO2014051760A1 (en) 2012-09-28 2013-06-19 Extended drain non-planar mosfets for electrostatic discharge (esd) protection

Publications (2)

Publication Number Publication Date
CN104584216A true CN104584216A (zh) 2015-04-29
CN104584216B CN104584216B (zh) 2018-06-19

Family

ID=50384950

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380045101.4A Active CN104584216B (zh) 2012-09-28 2013-06-19 用于静电放电(esd)保护的延伸漏极非平面mosfet

Country Status (6)

Country Link
US (3) US9087719B2 (zh)
EP (1) EP2901480A4 (zh)
KR (2) KR101691994B1 (zh)
CN (1) CN104584216B (zh)
TW (2) TWI538073B (zh)
WO (1) WO2014051760A1 (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106328645A (zh) * 2015-07-01 2017-01-11 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN106328695A (zh) * 2015-07-01 2017-01-11 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN106935504A (zh) * 2015-12-30 2017-07-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107452729A (zh) * 2016-06-01 2017-12-08 中芯国际集成电路制造(上海)有限公司 静电放电 esd 保护器件和半导体装置
CN107731807A (zh) * 2016-08-12 2018-02-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107799514A (zh) * 2016-08-29 2018-03-13 中芯国际集成电路制造(上海)有限公司 静电放电保护结构及其形成方法
CN108701692A (zh) * 2016-04-01 2018-10-23 英特尔公司 采用背侧半导体或金属的半导体二极管

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9087719B2 (en) * 2012-09-28 2015-07-21 Intel Corporation Extended drain non-planar MOSFETs for electrostatic discharge (ESD) protection
US9397217B2 (en) * 2012-12-28 2016-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of non-planar semiconductor device
US9620502B2 (en) 2013-04-10 2017-04-11 Samsung Electronics Co., Ltd. Semiconductor device including an extended impurity region
US9453873B2 (en) * 2014-01-14 2016-09-27 Globalfoundries Inc. Non-planar field effect transistor test structure and lateral dielectric breakdown testing method
US9461170B2 (en) * 2014-04-23 2016-10-04 Taiwan Semiconductor Manufacturing Company Ltd. FinFET with ESD protection
US9281303B2 (en) * 2014-05-28 2016-03-08 International Business Machines Corporation Electrostatic discharge devices and methods of manufacture
CN106463531B (zh) 2014-06-18 2021-08-17 英特尔公司 用于集成电路的柱状电阻器结构
KR101707465B1 (ko) * 2014-08-25 2017-02-20 삼성전자주식회사 반도체 소자
US9536946B2 (en) * 2014-08-25 2017-01-03 Samsung Electronics Co., Ltd. Semiconductor device and method for manufacturing the same
US20160064371A1 (en) * 2014-08-28 2016-03-03 Globalfoundries Inc. Non-planar esd device for non-planar output transistor and common fabrication thereof
US9390985B2 (en) 2014-08-29 2016-07-12 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and formation thereof
US9966459B2 (en) * 2014-09-04 2018-05-08 Globalfoundries Inc. Symmetrical lateral bipolar junction transistor and use of same in characterizing and protecting transistors
KR102168302B1 (ko) 2014-11-21 2020-10-22 삼성전자주식회사 3차원 채널을 이용하는 반도체 장치
US9368484B1 (en) * 2015-05-28 2016-06-14 United Microelectronics Corp. Fin type electrostatic discharge protection device
TWI667765B (zh) * 2015-10-15 2019-08-01 聯華電子股份有限公司 半導體靜電放電保護元件
TWI594421B (zh) 2016-06-28 2017-08-01 瑞昱半導體股份有限公司 鰭式場效電晶體及其製造方法
KR102513081B1 (ko) 2016-07-08 2023-03-24 삼성전자주식회사 반도체 장치
US9653454B1 (en) * 2016-07-20 2017-05-16 Globalfoundries Inc. Methods for an ESD protection circuit including trigger-voltage tunable cascode transistors
US9922983B1 (en) * 2016-09-22 2018-03-20 International Business Machines Corporation Threshold voltage modulation through channel length adjustment
US9768166B1 (en) * 2016-09-26 2017-09-19 International Business Machines Corporation Integrated LDMOS and VFET transistors
WO2018063386A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Transistor connected diodes and connected iii-n devices and their methods of fabrication
US9865589B1 (en) 2016-10-31 2018-01-09 Taiwan Semiconductor Manufacturing Co., Ltd. System and method of fabricating ESD FinFET with improved metal landing in the drain
WO2018111220A1 (en) * 2016-12-12 2018-06-21 Intel Corporation Sub-fin junction field effect diode for electrostatic discharge protection
US9728530B1 (en) * 2016-12-20 2017-08-08 Amazing Microelectronic Corp. Bipolar transistor device
US10586853B2 (en) 2017-11-27 2020-03-10 International Business Machines Corporation Non-planar field effect transistor devices with wrap-around source/drain contacts
US10541329B2 (en) 2018-03-12 2020-01-21 International Business Machines Corporation Boosted vertical field-effect transistor
WO2020113175A2 (en) * 2018-11-29 2020-06-04 OctoTech, Inc. Cmos rf power limiter and esd protection circuits
KR102633136B1 (ko) 2019-01-10 2024-02-02 삼성전자주식회사 집적회로 칩과 이를 포함하는 집적회로 패키지 및 디스플레이 장치
US11145732B2 (en) 2019-11-30 2021-10-12 Intel Corporation Field-effect transistors with dual thickness gate dielectrics

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW560062B (en) * 2001-07-31 2003-11-01 Infineon Technologies Ag Semiconductor structure with field plate
US20070040221A1 (en) * 2005-08-19 2007-02-22 Harald Gossner Electrostatic discharge protection element
JP2007053316A (ja) * 2005-08-19 2007-03-01 Toshiba Corp Ｅｓｄ保護素子
CN1985370A (zh) * 2004-07-13 2007-06-20 皇家飞利浦电子股份有限公司 包含esd器件的电子器件
CN101714575A (zh) * 2008-10-02 2010-05-26 东部高科股份有限公司 静电放电保护半导体器件及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7173310B2 (en) 2002-12-03 2007-02-06 International Business Machines Corporation Lateral lubistor structure and method
US8213142B2 (en) * 2008-10-29 2012-07-03 Qualcomm, Incorporated Amplifier with improved ESD protection circuitry
JP2011014753A (ja) 2009-07-03 2011-01-20 Hitachi Ltd 半導体装置
KR101091126B1 (ko) * 2009-07-20 2011-12-09 주식회사 바우압텍 고전압용 정전기 방전 보호 소자
KR101145786B1 (ko) 2009-12-30 2012-05-16 에스케이하이닉스 주식회사 정전기 방전 보호 장치
US8779517B2 (en) * 2012-03-08 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET-based ESD devices and methods for forming the same
US9087719B2 (en) * 2012-09-28 2015-07-21 Intel Corporation Extended drain non-planar MOSFETs for electrostatic discharge (ESD) protection

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW560062B (en) * 2001-07-31 2003-11-01 Infineon Technologies Ag Semiconductor structure with field plate
CN1985370A (zh) * 2004-07-13 2007-06-20 皇家飞利浦电子股份有限公司 包含esd器件的电子器件
US20070040221A1 (en) * 2005-08-19 2007-02-22 Harald Gossner Electrostatic discharge protection element
JP2007053316A (ja) * 2005-08-19 2007-03-01 Toshiba Corp Ｅｓｄ保護素子
CN101714575A (zh) * 2008-10-02 2010-05-26 东部高科股份有限公司 静电放电保护半导体器件及其制造方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106328645A (zh) * 2015-07-01 2017-01-11 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN106328695A (zh) * 2015-07-01 2017-01-11 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN106328695B (zh) * 2015-07-01 2019-11-01 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN106328645B (zh) * 2015-07-01 2019-05-28 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN106935504A (zh) * 2015-12-30 2017-07-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN106935504B (zh) * 2015-12-30 2019-11-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108701692A (zh) * 2016-04-01 2018-10-23 英特尔公司 采用背侧半导体或金属的半导体二极管
CN108701692B (zh) * 2016-04-01 2024-04-02 英特尔公司 采用背侧半导体或金属的半导体二极管
CN107452729A (zh) * 2016-06-01 2017-12-08 中芯国际集成电路制造(上海)有限公司 静电放电 esd 保护器件和半导体装置
CN107452729B (zh) * 2016-06-01 2020-09-15 中芯国际集成电路制造(上海)有限公司 静电放电esd保护器件和半导体装置
CN107731807A (zh) * 2016-08-12 2018-02-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107731807B (zh) * 2016-08-12 2021-02-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107799514A (zh) * 2016-08-29 2018-03-13 中芯国际集成电路制造(上海)有限公司 静电放电保护结构及其形成方法
CN107799514B (zh) * 2016-08-29 2020-03-10 中芯国际集成电路制造(上海)有限公司 静电放电保护结构及其形成方法

Also Published As

Publication number Publication date
US10103542B2 (en) 2018-10-16
KR20170002703A (ko) 2017-01-06
TWI538073B (zh) 2016-06-11
US9502883B2 (en) 2016-11-22
US20150326007A1 (en) 2015-11-12
KR101691994B1 (ko) 2017-01-02
TW201639052A (zh) 2016-11-01
KR20150036287A (ko) 2015-04-07
US9087719B2 (en) 2015-07-21
EP2901480A4 (en) 2016-06-29
TWI585875B (zh) 2017-06-01
EP2901480A1 (en) 2015-08-05
KR101997958B1 (ko) 2019-07-08
US20170040793A1 (en) 2017-02-09
US20140092506A1 (en) 2014-04-03
TW201417199A (zh) 2014-05-01
CN104584216B (zh) 2018-06-19
WO2014051760A1 (en) 2014-04-03

Similar Documents

Publication Publication Date Title
CN104584216A (zh) 用于静电放电（esd）保护的延伸漏极非平面mosfet
US11127734B2 (en) Vertical nanowire transistor for input/output structure
US9455246B2 (en) Fin diode structure
US8455947B2 (en) Device and method for coupling first and second device portions
US9418993B2 (en) Device and method for a LDMOS design for a FinFET integrated circuit
CN106463533A (zh) 高电压晶体管和低电压非平面晶体管的单片集成
US9601627B2 (en) Diode structure compatible with FinFET process
US8941180B2 (en) Integrated circuit structure incorporating one or more asymmetric field effect transistors as power gates for an electronic circuit with stacked symmetric field effect transistors
US9136373B2 (en) Semiconductor device and manufacturing method for the same
US10236345B2 (en) Field effect transistor having a Fermi filter between a source and source contact thereof
US9368618B2 (en) Semiconductor structure
JP2004095567A (ja) 半導体装置
TWM472947U (zh) 雙向矽控整流器
KR20120006712A (ko) Ｅｓｄ 보호소자 및 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant