CN106463531B - 用于集成电路的柱状电阻器结构 - Google Patents

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Abstract

包括设置在衬底表面之上的柱状电阻器的集成电路结构以及用以结合在所述衬底之上制造晶体管来形成这样的电阻器的制造技术。根据文中的实施例，可以通过使电阻长度取向为与衬底表面正交而实现小的电阻器占用面积。在实施例中，竖直电阻器柱设置在导电迹线的第一端之上，第一电阻器接触部进一步设置在所述柱上，并且第二电阻器接触部设置在导电迹线的第二端之上，以使电阻器占用面积实质上独立于电阻值。可以通过同时形成由诸如多晶硅的同一材料构成的电阻器柱和牺牲栅极来使电阻器柱的形成与替换栅极晶体管工艺集成。还可以使柱状电阻器接触部与一个或多个晶体管接触部同时形成。

Description

用于集成电路的柱状电阻器结构
技术领域
本发明的实施例总体上涉及集成电路(IC)和单片器件的制造，并且更具体地是关于电阻器结构。
背景技术
单片IC通常包括在衬底之上制造的若干无源器件(诸如电阻器)和/或有源器件(诸如金属氧化物半导体场效应晶体管(MOSFET)等)。图1A是设置在衬底隔离电介质106之上的常规单片平面电阻器110的平面图。图1B是常规平面电阻器110的截面图。随着有源器件尺寸从一代技术到下一代技术的缩放，希望IC内的电阻器的占用面积也能够得到缩放。在平面电阻器110中，大部分电压降是沿着平行于衬底的平面(例如，图1A、1B中的x方向)的，因为从可制造性和/或参数控制等角度来看高电阻接触是不利的。电流密度约束可能性质电阻器横截面积的减小，例如，限制平面电阻器110的厚度Tf的减小。在平面电阻器110的横向长度受制于所利用的材料的薄层电阻的情况下，电阻器占用面积是给定电路所需的电阻值的强函数。因此，从一代制造技术到下一代制造技术，电路设计约束可能阻止平面电阻器110取得显著的面积缩放。因此，提供更大的可缩放性的电阻器结构是有利的。
附图说明
在附图中通过举例说明而非限制的方式示出了文中描述的材料。为了例示的简单、清楚起见，附图中所示的元件未必是按比例绘制的。例如，为了清楚起见可能相对于其它元件而放大了一些元件的尺寸。此外，在认为适当的地方，在各附图之中重复使用附图标记来指示对应的或者类似的元件。在附图中：
图1A是常规平面电阻器的平面图；
图1B是图1A中所示的常规平面电阻器的截面图；
图2A是根据实施例的柱状电阻器的平面图；
图2B是根据实施例的图2A中所示的柱状电阻器的截面图；
图2C是根据实施例的描绘图2A中所示的柱状电阻器的电阻值的分量的电路示意图；
图2D是根据实施例的柱状电阻器的串联连接的平面图；
图3A是根据实施例的包括晶体管和柱状电阻器的集成电路结构的平面图；
图3B是根据实施例的图3A中所示的集成电路结构的第一截面图；
图3C是根据实施例的图3A中所示的集成电路结构的第二截面图；
图4A是根据实施例的示出形成柱状电阻器的方法的流程图；
图4B是根据实施例的示出形成包括晶体管和柱状电阻器的IC互连结构的方法的流程图；
图5A、5B、5C、5D、5E、5F、5G和5H是根据实施例的随着图4B中描绘的方法的选定操作被执行而演变的包括晶体管和柱状电阻器的IC结构的截面图；
图6示出了根据本发明的实施例的采用包括柱状电阻器的IC结构的移动计算平台和数据服务器机器；以及
图7是根据本发明的实施例的电子计算装置的功能框图。
具体实施方式
参考附图描述一个或多个实施例。尽管详细地描绘并讨论了具体的构造和布置，但是应当理解这样做的目的只是为了举例说明。相关领域技术人员将认识到在不背离描述的精神和范围的情况下其它构造和布置也是可能的。对于相关领域技术人员而言显然可以将文中描述的技术和/或布置应用到除了文中详细描述的系统和应用以外的各种其它系统和应用当中。
在下文的具体实施方式中参考附图，附图形成该具体实施方式的一部分并且示出了示例性实施例。此外，应当理解，可以利用其它实施例并且可以做出结构和/或逻辑上的变化而不背离所主张保护的主题的范围。还应当注意，可能使用例如上、下、顶部、底部等方向和参考基准来仅仅促进对图中的特征的描述。因此，不应从限定的意义上考虑下述具体实施方式，并且主张保护的主题的范围仅由所附权利要求及其等同物来限定。
在下文的描述中，阐述了很多细节。但是，对于本领域技术人员而言显然可以在没有这些具体细节的情况下实践本发明。在一些实例中，公知的方法和器件是以框图而非细节的形式示出的，以避免使本发明难以理解。本说明书中各处对“实施例”或“一个实施例”的引述是指在本发明的至少一个实施例中包括结合实施例描述的特定特征、结构、功能或特性。因而，在本说明书中的各种地方出现的“在实施例中”或者“在一个实施例中”未必是指本发明的同一实施例。此外，在一个或多个实施例中，可以通过任何适当的方式组合特定特征、结构、功能或特性。例如，可以使第一实施例与第二实施例组合，只要与这两个实施例相关联的特定特征、结构、功能或特性不相互排斥即可。
如在本发明的说明书和所附权利要求中使用的，单数形式的冠词旨在还包括复数形式，除非上下文另外明确指示。还应当理解，文中使用的术语“和/或”是指代并包含相关联的列举项中的一者或多者的任何以及全部可能组合。
在文中可以使用术语“耦合”、“连接”及其派生词来描述部件之间的功能或结构关系。应当理解，这些术语并非要作为彼此的同义词。相反，在特定实施例中，可以使用“连接”指示两个或更多元件相互直接物理、光学或电接触。可以使用“耦合”指示两个或更多元件相互直接或间接(其间存在其它居间元件)物理、光学或电接触，和/或两个或更多元件协同工作或者彼此交互(例如，按照因果关系)。
文中使用的术语“在……之上”、“在……之下”、“在……之间”和“在……上”是指一个部件或材料相对于其它部件或材料的相对位置，其中，这样的物理关系是值得注意的。例如，在材料的语境下，一种材料或者设置在一种材料之上或之下的另一种材料可以直接接触或者可以具有一种或多种居间材料。此外，设置在两种材料或材料之间的一种材料可以与这两层直接接触或者可以具有一个或多个居间层。相反，第一材料或者处于第二材料或者材料“上”的材料与该第二材料/材料直接接触。在部件组装的语境下可以做出类似的区分。
如本说明书和权利要求中通篇使用的，由术语“……的至少其中之一”或者“……中的一者或多者”连结的一系列项目可以表示所列举的术语的任何组合。例如，短语“A、B或C的至少其中之一”可以表示：A；B；C；A和B；A和C；B和C；或者A、B、和C。
文中描述了包括设置在衬底表面之上的柱状电阻器的集成电路结构以及与晶体管的制造相结合的形成这样的电阻器的制造技术。遵循实施例，可以通过使电阻器的电阻长度取向为与衬底表面正交来实现小电阻器占用面积。这样的竖直取向电阻器“柱”可以对无数的3D IC架构(例如finFET以及叠置存储器等)进行补充。沿“z方向”构建有源和无源器件二者的显著优点在于衬底面积缩放，例如，其为在x-y平面上的测量。在实施例中，电阻器柱设置在导电迹线的第一端之上，第一电阻器接触部进一步设置为与柱接触，并且第二电阻器接触部设置为与导电迹线的第二端接触，从而使电阻器占用面积实质上独立于电阻值，而是主要取决于接触部缩放。电阻器接触部尺寸能够与晶体管接触部缩放同步进行缩放。在有利的实施例中，可以通过由诸如多晶硅的同一种材料同时形成电阻器柱和牺牲栅极而将电阻器柱制造与替换栅极晶体管(finFET或平面晶体管)工艺集成。还可以进一步使柱状电阻器接触部与一个或多个晶体管接触部同时形成。
图2A是根据实施例的柱状电阻器201的平面图。图2B是根据实施例的沿着图2A中所示的b-b'平面的柱状电阻器201的截面图。图2C是描绘根据实施例的柱状电阻器201的相加等于电阻值的各电阻分量的电路示意图。如图2A和2B所示，导电迹线205借助于居间隔离电介质材料106而设置在衬底105之上。除了柱状电阻器201之外，可以类似地将诸如晶体管(例如，MOSFET)、光探测器(例如，PIN二极管)、激光器、调制器等一个或多个有源器件(未描绘)设置在衬底105中、衬底105上或衬底105之上。除了柱状电阻器201之外，还可以将诸如电容器、电感器、光波导等一个或多个其它无源器件设置在衬底105中、衬底105上或者衬底105之上。
衬底105可以是适于形成单片集成的电器件、光器件或微机电(MEM)器件(文中将它们统称为IC)的任何衬底。示例性衬底包括半导体衬底、绝缘体上半导体(SOI)衬底、绝缘体衬底(例如，蓝宝石)等和/或它们的组合。在一个示例性实施例中，衬底105包括实质上单晶的半导体，例如但不限于硅。示例性半导体衬底成分还包括：锗或者诸如SiGe的IV族合金系；诸如GaAs、InP、InGaAs等III-V族系；或者诸如GaN的III-N族系。
隔离电介质材料106可以是本领域已知的适于使导电迹线205与衬底105电隔离的任何电介质材料。很多这样的材料处于使用中，例如但不限于氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)和低k材料(例如，碳掺杂的二氧化硅(SiOC)、多孔电介质等)。
导电迹线205可以是导电线或焊盘等。如图2B中所示，电介质材料106的处于横向尺寸导电迹线205之外的或者超出横向尺寸导电迹线205的部分的顶表面与导电迹线205的顶表面是非平面的。在替代的实施例中，导电迹线205可以嵌入到电介质106内，其中，导电迹线205的顶表面与电介质材料106是平面的，或者被电介质材料106覆盖。导电迹线205可以包括适于提供合理的低电阻横向导电路径的任何导电材料，和/或可以为接触部提供适当低电阻的设置。在示例性实施例中，导电迹线205包括重掺杂半导体和/或金属成分。示例性半导体包括硅、锗以及硅锗。尽管这样的半导体可以是单晶的或者非晶的，但是在示例性实施例中，半导体是多晶的。导电迹线205的掺杂可以取决于半导体材料系，并且可以使导电迹线205呈n型或p型。在导电迹线205为多晶硅的一个示例性实施例中，杂质为p型(例如，硼)。杂质掺杂剂水平是预期薄层电阻的函数，并且可以例如是处于1017-1019/cm3的范围内。在导电迹线205为金属的其它实施例中，金属成分可以是任何已知的具有适当低的薄层电阻和/或适当低的接触电阻的成分，例如但不限于铜(Cu)、钴(Co)、钨(W)、钛(Ti)、铝(Al)、铂(Pt)、镍(Ni)及其合金。
导电迹线205具有W1和L1的横向尺寸，它们限定了柱状电阻器201的横向占用面积(即，衬底面积)。有利地，使长度L1最小化，以减小电阻器占用面积。在示例性实施例中，将长度L1的大小设定为仅容纳根据给定材料层的设计规则具有最小接触部尺寸CDc和最小间距Pc的两个电阻器接触部115、116。在接触部尺寸和接触部间距随着技术发展而缩放时，可以预计这些值随着时间的推移而变化，其中，CDc和Pc的示例性范围均处于10-30nm。有利地，使宽度W1最小化，以减小占用面积，并且在示例性实施例中，将宽度W1的尺寸设定为仅容纳具有最小接触尺寸CDc的接触部115、116。在其它实施例中，可以使W1增大到超出最小接触尺寸CDc，以调节失准或者增大导电迹线205的导电截面。导电迹线205具有与其膜厚度相关联的z高度h2，膜厚度可以作为预期电阻的函数而变化。在示例性多晶硅实施例中，h2可以在10nm和50nm之间变化，具有宽度W1，并且被掺杂到导电迹线为具有不超过100欧姆的电阻的水平。
在实施例中，电阻材料210的柱被设置为与导电迹线205的第一端接触。电阻材料210可以是具有处于预期范围内的可控薄层电阻并且在其它情况下与衬底处理兼容的任何已知材料。在实施例中，电阻材料210具有比导电迹线205所具有的薄层电阻大的薄层电阻。在其它实施例中，电阻材料210包括半导体，例如但不限于硅、锗或者硅锗合金。在导电迹线205包括多晶硅的一个示例性实施例中，电阻材料210也是多晶硅，但被掺杂到比导电迹线205低的水平(例如，电阻材料210未被有意掺杂)。在其它实施例中，电阻材料210包括已知适于薄膜电阻器应用的金属或金属合金，例如但不限于钽、钨、铝、镍、钛、钴、它们的合金、氮化物和碳化物。
电阻材料210的柱从导电迹线205的第一端(沿z轴)延伸第一z高度h1。如文中别处进一步描述的，Z高度h1是电阻材料膜厚度的函数。如图2C中所示，对于给定电阻材料，电阻R1随着z高度h1而缩放，使得可以在所选的电阻材料的基础上，针对设计的电阻器电阻值来选择z高度h1。在z高度h2低于50nm(例如，25nm)的某些示例性实施例中，z高度h1处于50-200nm的范围内。在实施例中，Z高度h1可以大于与导电迹线205对接的柱的横向长度L2。在其它实施例中，Z高度h1大于横向长度L2与电阻器接触部116的横向长度(即，CDc)之和。在又一些实施例中，Z高度h1大于导电迹线205的横向长度L1，所述横向长度L1又为电阻材料210和电阻器接触部116之间的间隔的函数。
电阻R1还随着电阻材料210的柱的横向宽度w2而缩放。在示例性实施例中，w2实质上等于电阻器接触部115的临界尺寸(例如，CDc)。在该最小横向宽度w2，可以针对给定z高度h1实现电阻R1。可以将该z高度设定为最大设计电阻器值。可以通过将横向宽度w2增大到使竖直电阻器具有仍然可通过光刻限定的电阻值的程度来针对被制造为相同z高度h1的电阻器实现较低电阻值。因此，在某些实施例中，跨越一横向尺寸范围的竖直电阻器的阵列可以提供一电阻值范围(例如，用于进行修整等)。通过这种方式，具有比一些设计值低的电阻值的电阻器可能引起占用面积损失，而不是占用面积随着增大的电阻值而按比例增加。
在其它实施例中，如图2D中所示，柱状电阻器系列202包括多个互连的柱状电阻器结构201A、201B、201N，每个柱状电阻器结构具有柱状电阻器结构201的属性。通过上层级互连金属化290使柱状电阻器链接到一起，例如以提供超过柱状电阻器结构201的设计的最大电阻的电阻值。可以改变限定互连金属化290的单个掩模，以将非常大的竖直电阻器阵列链接到一起，以形成任何数量的电阻器网络。柱状电阻器链201A、201B、201N可以全部具有相同的固定z高度(h1)，以使总电阻值随着每一个互连而逐渐增大。在每个链接的柱状电阻器能够具有任意光刻限定的横向宽度w2的电阻器柱的情况下，可以利用离散数量的柱状电阻器(例如，通过独立地改变w2a、w2b、w2n)实现任何总电阻值。
返回至图2A和2B，电阻器接触部115设置为与柱210接触，并且与导电迹线205分开z高度h1。第二电阻器接触部116设置为与导电迹线205的第二端接触。电阻器接触部115、116可以是已知材料，其中，接触部115有利地提供与电阻器柱210的欧姆接触，并且接触部116有利地提供与导电迹线205的欧姆接触。在一个实施例中，电阻器接触部115、116具有相同的材料成分。在其它实施例中，电阻器接触部115、116具有相同的金属成分，例如但不限于已知适于晶体管接触部的任何金属或金属合金。
如图2C中所示，与通过接触部115、116之间的电流相关联的电阻值是电阻材料210的电阻(R1)、导电迹线205的电阻(R2)、接触部115的电阻(Rc1)、接触部116的电阻(Rc2)以及电阻材料210与导电迹线205之间的接触部的电阻(Rc3)的函数。电阻电压降主要沿z维度发生，其为电阻材料z高度h1的强函数。在实施例中，电阻材料210的电阻贡献超过了导电迹线电阻R2、第一接触部电阻Rc1、第二接触部电阻Rc2和第三接触部电阻Rc3之和的两倍。在其它实施例中，电阻器柱210的电阻贡献超过了导电迹线电阻R2、第一电阻器接触部电阻Rc1、第二电阻器接触部电阻Rc2和第三接触部电阻Rc3之和的三倍。在电阻器柱210和导电迹线205两者为多晶硅(后者被杂质掺杂以用于较低电阻)的特定实施例中，对于具有至少50nm的z高度h1的电阻器柱210，R1为至少2000Ω，而R2、Rc1、Rc2和Rc3之和不超过500Ω。在某些这样的实施例中，对于不超过50nm的材料z高度(厚度)h2，导电迹线205具有不超过100Ω的电阻。
图3A是根据实施例的包括晶体管302和柱状电阻器303的集成电路结构301的平面图。图3B是根据实施例的沿着图3A中所示的b-b'线的集成电路结构301的第一截面图。图3C是根据实施例的沿着图3A中所示的c-c'线的集成电路结构301的第二截面图。柱状电阻器303包括与电阻器接触部315和导电迹线205物理和电接触的电阻材料210的柱。导电迹线205还与电阻器接触部316物理和电接触。电阻材料210可以具有上文在图2A-2C的语境下描述的任何或者全部属性。类似地，电阻器接触部315、316可以均具有上文针对电阻器接触部215、216描述的任何或者全部属性。导电迹线205还可以具有上文在图2A-2C的语境下描述的任何或者全部属性。因此，柱状电阻器303进一步指定了柱状电阻器201的额外实施例。
如图3B中所示，柱状电阻器303包括实质上平面的电阻器接触部315、316，它们具有彼此为平面的顶表面。照此，电阻器接触部316具有从导电迹线205开始的z维度的z高度h3，其实质上等于电阻材料z高度h1和第一电阻器接触部315的z维度的z高度h4之和。利用电阻器接触部316采用的低电阻材料，沿h3的电阻下降将会像具有可比较的竖直尺寸的任何被填充的通孔一样可忽略不计。如图3A和3B中进一步所示，电阻器接触部315与电阻材料210的柱的整个顶表面面积对接，并且具有实质上等于与导电迹线205对接的柱的横向长度的横向长度L2。在接触部315设置在柱的整个截面上的情况下，对于具有为最小横向尺寸L2的函数的截面面积的电阻材料的柱，可以使得与接触部315相关联的接触部电阻最小化。当然要注意，接触部315与电阻材料210的柱完美地对准，以使得接触部315的占用面积与电阻材料210的占用面积一致。由于所有已知的基于光刻的图案化工艺都会引起一些固有的叠覆误差，最好将接触部315描述为属于在本领域中被称为“自对准”的一类结构。接触部315与电阻材料210“自对准”，如文中别处进一步模式的，这样容许IC结构301的有利的横向缩放。在某些实施例中，电阻材料210和/或接触部316可能依赖于与导电迹线205的光刻图案对准(即，“非自对准”)。在图3A、3B和3C所示的示例性实施例中，电阻材料210和接触部316两者完全设置在导电迹线205上，以确保低的对应接触部电阻。为了完整的设置，导电迹线205可以具有大于电阻材料210(和接触部315)的宽度W2的横向宽度W1、以及大于电阻材料210的横向长度L2、接触部316的横向长度L3以及居间间隔s1之和的横向长度L1。可以预期超出导电迹线205的横向尺寸的接触失准以增大接触部电阻。
在实施例中，晶体管302是MOSFET，其包括设置在栅极叠置体之下的半导体沟道，其中半导体源极区/漏极区设置在沟道的相对侧上。在图3A、3B和3C这所示的示例性实施例中，晶体管302包括一个或多个从衬底105延伸出来的非平面半导体主体325。因此，半导体主体325可以具有与衬底105相同的基本上单晶的半导体(例如，硅)。尽管在图3A、3B和3C中例示了finFET，但是也可以按照与文中描述的实质上相同的方式将柱状电阻器与平面晶体管集成。半导体主体325还包括在非平面半导体主体325的第一端处的与第一源极/漏极接触部317电接触的第一源极/漏极区。半导体主体325还包括在非平面半导体主体325的第二端处的与第二源极/漏极接触部318电接触的第二源极/漏极区。半导体主体325还包括处于两个源极/漏极区之间的沟道区。在实施例中，源极/漏极接触部对317、318具有与第一和第二电阻器接触部315、316实质上相同的成分。在图示的示例性实施例中，源极/漏极接触部317、318的顶表面还与电阻器接触部315、316的顶表面共平面。
如图3A和3B中进一步所示，栅极电极331设置在半导体主体325的沟道部分之上。栅极电介质(未示出)设置在栅极电极331与半导体主体325之间，以完成栅极叠置体，并实现沟道到栅极电极331的电容耦合。在图3A和图3B中还示出了第二栅极电极332，以例示出可以怎样在多个晶体管之中设置柱状电阻器303。栅极电极331从隔离电介质106的顶表面延伸z高度h5。在实施例中，电阻材料柱z高度h1不大于栅极电极z高度h5。在其它实施例中，栅极电极z高度h5不小于电阻材料柱z高度h1和导电迹线z高度h2之和，并且不大于电阻材料柱z高度h1、导电迹线z高度h2和接触部z高度h4之和。在电阻材料210还起着牺牲栅极电极材料的作用(例如，在文中别处进一步描述的栅极替换工艺中)并且接触部315与电阻材料210自对准的有利实施例中，栅极电极z高度h5大于柱z高度h1和导电迹线z高度h2之和。
如图3B和3C中所示，电阻器接触部315被隔离电介质340包围。电阻器接触部315类似地被隔离电介质340包围，隔离电介质340填充间隔s1(图3A)，以将电阻器接触部315、316电隔离，否则它们可能使电阻材料210电分流。隔离电介质340还将栅极电极331与电阻材料210隔开，从而使晶体管302与柱状电阻器303电绝缘。隔离电介质340还将栅极电极332与电阻器接触部316和/或导电迹线205隔开，从而使栅极电极332与柱状电阻器303电绝缘。在示例性实施例中，栅极帽盖电介质351设置在栅极电极331之上，从而使栅极叠置体与电阻器接触部315、316的顶表面为平面。在一个实施例中，隔离电介质340与栅极帽盖电介质351是截然不同的材料，从而允许在两种材料之间进行选择性蚀刻。隔离电介质340和栅极帽盖电介质351中的任一者或两者可以具有与隔离电介质106截然不同的成分，从而允许在材料之间进行选择性蚀刻。在示例性实施例中，隔离电介质340和栅极帽盖电介质351中的任一者或两者包括SiO、SiON、SiN、SiCN、SiC、低k电介质(例如，碳掺杂氧化物)等中的一者或多者。
可以用各式各样的技术制造柱状电阻器以及包含它们的IC结构。图4A是示出根据示例性实施例的用于形成柱状电阻器的方法401的流程图。例如，可以实践方法401来制造图2A、2B中所示的柱状电阻器201或者图3A、3B中所示的柱状电阻器303。
方法401开始于操作410，在操作410，在例如绝缘电介质材料之上或之内形成在衬底之上横向延伸的导电迹线或互连特征。在操作401可以利用任何制造技术。例如，可以沉积导电材料膜，在导电膜之上沉积光致抗蚀剂，并对光致抗蚀剂进行光刻图案化，以掩蔽导电膜的一部分。可以对导电膜的未被掩蔽的部分进行蚀刻，以将其清除并且去除掩模。
然后，方法401进行至操作420，在操作420，在形成于操作410的导电迹线之上沉积电阻材料膜。可以利用任何沉积工艺，例如但不限于化学气相沉积(CVD)、等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)等将电阻材料沉积至(例如)至少50nm的膜厚度。而且在操作420，例如利用一种或多种光刻掩模和蚀刻工艺对电阻材料膜进行图案化。可以使电阻器柱掩模与在操作410形成的导电迹线对准。然后，可以对未被掩蔽的电阻材料进行蚀刻以将其清除，从而留下设置在导电迹线的一部分(例如，第一端)上的电阻材料的柱。任选地，在对柱进行图案化之前，可以向电阻材料膜中蚀刻出与在操作410形成的导电迹线对准的10-50nm的凹陷。然后，用电介质材料对该凹陷进行回填，并使其与电阻材料膜为平面，并且然后按照自对准方式利用在柱蚀刻期间充当掩模的电介质材料来蚀刻柱。
在操作430，形成通往电阻器柱的接触部。在操作440进一步形成通往导电迹线的第二端的另一接触部。可以按照任何顺序或者可以同时执行操作430和440。在用电介质掩模执行柱蚀刻的一个实施例中，通过例如任何已知的CVD或旋涂工艺将隔离电介质沉积在被电介质掩蔽的柱之上。如果采用的隔离电介质沉积工艺不是自平面化的，那么可以使用任何平面化技术(例如，化学机械抛光)使隔离电介质与电阻器柱上的电介质掩模平面化。然后去除柱上的电介质掩模，以暴露出柱。然后可以将接触金属回填到柱上，并使之与隔离电介质平面化。在另一实施例中，可以通过首先在未被掩蔽的电阻器柱之上沉积隔离电介质(同样通过任何已知的CVD或旋涂工艺)来形成通往电阻器柱的自对准接触部。如果采用的隔离电介质沉积工艺不是自平面化的，那么可以使用任何平面化技术(例如，化学机械抛光)使隔离电介质与电阻器柱平面化。可以利用例如选择性蚀刻工艺使电阻器柱相对于隔离电介质凹陷10-50nm，以使柱z高度处于50nm和200nm之间。然后可以将接触金属回填到电阻器柱凹陷中。
可以使接触金属与周围的隔离电介质平面化，以将接触金属局限于仅在电阻器柱内。在其它实施例中，可以通过(例如，在操作420)将电阻材料进一步图案化成设置在导电迹线的第二端之上的牺牲柱而形成通往导电迹线的接触部。可以与电阻器柱的图案化同时执行该图案化。然后可以与电阻器柱同时地在牺牲柱之上沉积隔离电介质。接下来可以相对于隔离电介质有选择地去除牺牲柱，以暴露出导电迹线的第二端。然后可以将接触金属回填到去除牺牲柱而留下的开口中。接触金属与隔离电介质的平面化则同样将接触金属局限于与电阻器柱电隔离的通孔内。然后方法401通过将电阻器接触部互连到形成于衬底之上的IC的其它部件而完成，所述其它部件例如但不限于MOSFET栅极电极、MOSFET源极/漏极或者其它电阻器。
图4B是示出根据方法401的具体实施例的用于形成包括MOSFET和电阻器柱的IC结构的方法402的流程图。针对图4B中所示的示例性实施例更加详细地描述在方法401的语境下描述的某些操作。图5A、5B、5C、5D、5E、5F、5G、5H是根据有利实施例的随着方法402中的选定操作被执行而演变的包括FET和电阻器柱的IC结构的截面图。图2A、2B、3A、3B和3C中引入的附图标记仍用于图5A-5H中进一步示出的对应结构。
参考图4B，方法402开始于操作404，在操作404，在设置于衬底之上的隔离电介质内形成晶体管半导体主体。在图5A所示的示例中，将非平面半导体主体或鳍状物325蚀刻到衬底105中。例如，半导体主体325和衬底105可以是实质上单晶硅或者适于形成晶体管的任何其它半导体材料系，例如上文描述的那些材料系中的任何材料系。如进一步所示，半导体主体325穿过隔离电介质106延伸，隔离电介质106例如可能已经沉积于半导体主体325之上，与半导体主体325的顶表面平面化，并且然后使用常规技术使隔离电介质106凹陷以暴露出预期的鳍状物z高度。
返回图4B，在操作405，形成与在操作404形成的晶体管半导体主体相邻的导电迹线。图5B示出了使用任何常规技术(例如但不限于PVD、CVD或ALD)沉积在隔离电介质材料106之上的示例性导电(低电阻)薄膜。在一个示例性实施例中，通过CVD沉积多晶硅。对多晶硅进行原位掺杂或者异位掺杂，使之达到预期的低电阻率。然后，例如利用常规光刻及蚀刻技术对导电薄膜进行图案化，以形成在衬底105的一部分之上横向延伸的导电迹线205。可以利用适于导电薄膜的任何蚀刻。在导电薄膜为掺杂的多晶硅并且半导体主体325包含硅的有利实施例中，采用湿法蚀刻工艺对导电迹线205进行图案化，该工艺优选地相对于未掺杂的、较轻掺杂的或者互补掺杂的硅(即有选择性地)对掺杂的(例如，富硼的)多晶硅进行蚀刻。
返回图4B，方法402在操作406继续，在操作406，将电阻材料沉积在操作404形成的晶体管半导体主体之上以及操作405形成的导电迹线之上。在图5B所示的示例性实施例中，在半导体325之上以及导电迹线205之上沉积电阻材料510(例如，掺杂至目标电阻率的多晶硅)，使之达到(例如)至少50nm的厚度。如下文进一步所述，对于电阻材料510还要在栅极替换工艺中充当牺牲晶体管栅极的实施例中，可以将电阻材料510沉积到超过200nm的厚度，这是对牺牲栅极的约束所容许的，以使得柱状电阻器针对给定横向柱尺寸能够具有较大的最大电阻。在一个示例性实施例中，通过CVD将多晶硅沉积到超过50nm、并且有利地超过75nm的厚度。对多晶硅进行原位或异位掺杂，使之达到预期的电阻率，例如高于导电迹线205的电阻率。电阻材料510被平面化，并被帽盖有电介质硬掩模551，例如SiON、SiN、SiO、SiC、SiCN、SiOC等。
返回图4B，在操作407，使电阻材料图案化并在形成于操作405的导电迹线之上(即，与之对准)形成凹陷。在一个示例性实施例中，常规光刻操作对掩模进行图案化，并且开口与导电迹线的端对准。蚀刻穿过电介质硬掩模的暴露部分并去除电阻材料厚度的一部分，以形成凹陷。在操作408，用牺牲材料对形成于操作407的电阻材料凹陷进行回填。在图5C进一步所示的示例性实施例中，在蚀刻到电阻材料510中的凹陷中沉积牺牲填充材料541。牺牲填充材料541可以是接下来能够借助于相对于电阻材料510的足够选择性来去除的任何材料，例如SiON、SiN、SiO等。在一个这样的实施例中，在操作408回填的牺牲材料具有与电介质硬掩模551截然不同的成分。可以利用任何常规沉积工艺，例如CVD、ALD或自平面化旋涂工艺来形成牺牲填充材料541。如果牺牲材料沉积不是自平面化的，那么接下来可以执行平面化操作，以将牺牲填充材料541限制于电阻材料510内的凹陷的物理约束。
在图4B中，方法402继续进行操作409，在操作409，使电阻材料图案化以形成设置于导电迹线的第一端之上的与设置于晶体管半导体主体之上的可以充当牺牲栅极电极的电阻材料分开的电阻器柱。参考图5D，穿过电阻材料510的z高度(厚度)对开口509A、509B和509C进行图案化，其中，开口509A暴露出导电迹线205的至少一部分，该部分将用来使柱状电阻器210与接下来形成的通往导电迹线205的接触部隔离。进一步如图5D所示，开口509B还使导电迹线205和柱状电阻器210与设置在半导体主体325的沟道部分之上的牺牲栅极531隔离。类似地，开口509C还使导电迹线205与牺牲栅极532隔离。在一个有利实施例中，在采用牺牲填充材料541作为用于自对准柱蚀刻的硬掩模的同时利用光刻限定的掩模使牺牲栅极531图案化，由此将柱状电阻器210集成到现有的栅极替换工艺中，而不引起额外的掩模层和/或失准误差。例如，开口509A的第一边缘可以描画出电阻材料210而不需要操作409的光刻，而开口509A的描画牺牲电阻器柱512的第二边缘可以是在操作409印刷的光刻掩模的结果。类似地，开口509B的边缘可以是先前描画出的硬掩模541和在操作409印刷的光刻掩模的联合。开口509C可以完全借助于操作409的光刻来描画。可以通过对于特定电阻材料成分而言已知的任何手段将电阻材料510蚀刻成柱210、牺牲柱512和牺牲栅极531。在一个示例中，利用等离子体蚀刻对多晶硅的电阻材料进行图案化。
在图4B中，方法402继续进行操作411，在操作411，在形成于操作409的竖直电阻器柱(和牺牲栅极)周围沉积隔离电介质。可以在操作411利用任何常规电介质沉积技术，例如但不限于CVD、ALD和旋涂工艺。在图5E中进一步示出的示例性实施例中，在牺牲栅极531(和硬掩模551)以及电阻器柱210(和牺牲填充材料541)之上沉积隔离电介质340。隔离电介质340可以是任何已知电介质材料，例如低k电介质(例如，SiOC等)或其它材料(例如，SiCN、SiN、SiON、SiO)。如果隔离电介质340不是用自平面化工艺沉积的，那么可以在沉积之后执行平面化工艺以使隔离电介质340的顶表面实质上与硬掩模551和牺牲填充材料541为平面，由此暴露出硬掩模551和牺牲填充材料541两者的顶表面。
返回图4B，方法402继续进行操作420，在操作420，去除留在导电迹线的第二端之上的电阻材料，以暴露出导电迹线的将使接触部设置于其上的端。在图5E所示的示例性实施例中，执行对硬掩模部分551的图案化蚀刻，以暴露出牺牲柱512，而不暴露电阻器柱210或牺牲栅极531、532。可以在操作420利用任何图案化工艺，例如光刻操作和硬掩模蚀刻以暴露电阻材料512。然后可以利用相对于电阻材料(例如，多晶硅)有选择性的蚀刻来按照自对准方式从周围的隔离电介质340中去除牺牲电阻器柱512。如图5F进一步所示，将另一种牺牲材料回填到去除了电阻材料512的区域中，以形成牺牲柱542。牺牲柱542可以具有接下来可以借助于相对于隔离电介质340的足够选择性来去除的任何已知材料，例如SiN、SiON、SiO等。在一个有利实施例中，牺牲柱542具有与牺牲填充材料541相同的材料成分。
返回图4B，方法402继续进行操作425，在操作425，作为替换栅极电极工艺的一部分，去除设置在晶体管半导体主体之上的牺牲电阻材料。栅极替换工艺继续对因去除牺牲电阻材料而产生的开口进行回填。在图5F和图5G所示的示例性实施例中，可以执行任何已知的栅极替换工艺，以利用栅极电极331来替换牺牲电阻材料531，栅极电极331是栅极叠置体的部分，栅极叠置体还包括设置在栅极电极331与半导体主体325之间的栅极电介质(未描绘)。在一个实施例中，按照自对准方式执行栅极替换工艺，其中，去除硬掩模551而无需光刻图案化(例如，借助于任何已知的抛光工艺或其它全局深蚀刻工艺，或者通过已知相对于隔离340和/或牺牲填充材料541和/或牺牲柱542对硬掩模551有选择性的蚀刻)。在暴露牺牲电阻材料531和532时，利用选择性蚀刻来暴露半导体主体325的沟道区。然后，可以利用任何已知的栅极叠置体沉积工艺来形成栅极叠置体。例如，利用任何适当的沉积工艺(例如ALD)沉积诸如HfO2、金属硅酸盐等高k栅极材料。在栅极电介质之上沉积诸如一种或多种功函数金属和填充金属的栅极电极材料，并使其与周围的电介质平面化，以形成栅极电极331、332。可以采用栅极凹陷蚀刻和帽盖工艺来形成栅极帽盖电介质351、352。
返回图4B，在操作440，暴露竖直电阻器柱，并在接触部金属化的制备过程中暴露导电迹线的一部分。然后，在操作450，沉积接触部金属化。在一个有利实施例中，与晶体管源极/漏极的接触部金属化同时执行柱状电阻器的接触部金属化。在其它实施例中，柱状电阻器的接触部金属化与电阻器柱的顶表面区域完全自对准。在图5H所示的示例性实施例中，通过相对于隔离电介质340有选择地去除牺牲填充材料541(图5G)和牺牲柱542并用预期接触金属进行回填来同时形成电阻器接触部315和316。回想到柱210是利用牺牲填充材料541作为掩模来蚀刻的，因此在接触金属315与竖直电阻器柱210之间不存在失准。还可以将相同的接触金属同时沉积到半导体主体325的设置在栅极电极331下方的半导体沟道的相对侧上(在图5H所示的z-x平面之外)的半导体源极/漏极区对上。然后，利用任何已知工艺使沉积的接触金属平面化，以获得具有完全金属化的端子的晶体管及柱状电阻器，所述端子具有相互为平面的顶表面。
完成了图4B的讨论，方法402然后在操作455结束于对IC的任何常规的后端处理，例如，通过将晶体管的至少一个端子与柱状电阻器的至少一个端子互连。
图6示出了系统1000，其中，移动计算平台1005和/或数据服务器机器1006采用根据本发明的一个或多个实施例的包括竖直电阻器柱的IC结构。服务器机器1006可以是任何商业服务器，例如包括设置在机架内并联网到一起以进行电子数据处理的任何数量的高性能计算平台，服务器机器1006在示例性实施例中包括封装的单片IC 1050。移动计算平台1005可以是被配置为实现电子数据显示、电子数据处理、无线电子数据传输等中的每者的任何便携式装置。例如，移动计算平台1005可以是平板电脑、智能电话、膝上型计算机等中的任一者，并且可以包括显示屏(例如，电容式、电感式、电阻式或光学触摸屏)、芯片级或封装级集成系统1010以及电池1015。
不管是设置在放大图1020中所示的集成系统1010内，还是被设置为服务器机器1006内的独立封装芯片，封装的单片IC 1050均包括采用竖直电阻器柱(例如，文中别处所述的电阻器柱)的存储器芯片(例如，RAM)或处理器芯片(例如，微处理器、多核微处理器、图形处理器等)。还可以将单片IC 1050连同功率管理集成电路(PMIC)1030、包括宽带RF(无线)发射器和/或接收器(TX/RX)的RF(无线)集成电路(RFIC)1025(例如，包括数字基带，并且模拟前端模块还包括处于发射路径上的功率放大器和处于接收路径上的低噪声放大器)及其控制器1035中的一者或多者耦合至板、衬底或者集成到片上系统(SOC)1060内。
从功能上来讲，PMIC 1030可以执行电池功率调节、DC到DC转换等，因而其具有耦合至电池1015的输入并且具有提供耦合至其它功能模块的电流供应的输出。如进一步所示，在示例性实施例中，RFIC 1025具有耦合至天线(未示出)的输出，以实施若干无线标准或协议中的任何标准或协议，其包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物以及被指定为3G、4G、5G以及更高代的任何其它无线协议。在替代的实施方案中，这些板级模块中的每者可以集成到耦合至单片IC 1050的封装衬底的独立IC上或者集成到耦合至单片IC 1050的封装衬底的单个IC内。在特定实施例中，处理器IC、存储器IC、RFIC或PMIC的至少其中之一包括逻辑电路，该逻辑电路包含具有在文中别处描述的结构特征中的一者或多者的柱状电阻器、和/或晶体管和柱状电阻器结构。
图7是根据本公开的至少一些实施方式布置的计算装置1100的功能框图。例如，可以在平台1005或者服务器机器1006内发现计算装置1100。装置1100还包括容纳若干部件的母板1102，所述部件例如但不限于可以进一步包含根据本发明的一个或多个实施例的柱状电阻器结构和/或晶体管和柱状电阻器结构的处理器1104(例如，应用处理器)。处理器1104可以物理和/或电耦合至母板1102。在一些示例中，处理器1104包括封装在处理器1104内的集成电路管芯。一般而言，术语“处理器”或“微处理器”可以指对来自寄存器和/或存储器的电子数据进行处理以将该电子数据转换成可以进一步存储在寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。
在各种示例中，还可以将一个或多个通信芯片1106物理和/或电耦合至母板1102。在其它实施方式中，通信芯片1106可以是处理器1104的部分。取决于其应用，计算装置1100可以包括其它部件，所述部件可以或可以不物理和电耦合至母板1102。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编码译码器、视频编码译码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、照相机以及大容量存储装置(例如，硬盘驱动器、固态驱动器(SSD)、压缩磁盘(CD)、数字多功能盘(DVD)等)等。
通信芯片1106可以实现往返于计算装置1100进行数据传输的无线通信。可以使用术语“无线”及其派生词来描述能够使用经调制的电磁辐射经由非固态介质传送数据的电路、装置、系统、方法、技术、通信信道等。术语并不暗示相关联的装置不包含任何导线，尽管在一些实施例中可能不包含。通信芯片1106可以实施若干无线标准或协议中的任何标准或协议，其包括但不限于在文中别处描述的那些标准或协议。如所讨论的，计算装置1100可以包括多个通信芯片706。例如，第一通信芯片可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
尽管已经参考各种实施方式描述了文中阐述的某些特征，但是该描述并不是要以限制意义来进行解释。因而，认为对文中描述的实施方式的各种修改以及对于本公开所属领域技术人员而言显而易见的其它实施方式都落在本公开的精神和范围内。
应当认识到，本发明不限于如此描述的实施例，可以利用修改和变型来实践本发明而不背离所附权利要求的范围。上述实施例可以包括特征的特定组合。例如：
在一个或多个第一实施例中，集成电路(IC)结构包括在衬底之上横向延伸的导电迹线。所述IC结构还包括与导电迹线的第一端接触的电阻材料的柱，柱从所述第一端延伸第一z高度，第一z高度大于所述柱的与导电迹线对接的横向长度。所述IC结构还包括被设置为与所述柱接触的第一电阻器接触部。所述IC结构还包括被设置为与所述导电迹线的第二端接触的第二电阻器接触部。
为促进一个或多个第一实施例，所述柱的电阻大于导电迹线电阻、第一电阻器接触部电阻和第二电阻器接触部电阻的累加和的二倍。
为促进一个或多个第一实施例，所述导电迹线包括具有第二z高度和横向长度的第一材料，所述横向长度小于第一z高度，但是大于所述柱的横向长度与第二电阻器接触部的横向长度之和。
为促进上文刚刚阐述的实施例，所述第二电阻器接触部具有从导电迹线的第二端开始的第三z高度，其实质上等于第一z高度和第一电阻器接触部的第四z高度之和。
为促进一个或多个第一实施例，第一电阻器接触部与所述柱的整个顶表面对接，并且具有实质上等于所述柱的与所述导电迹线对接的横向长度的横向长度。
为促进一个或多个第一实施例，所述柱和所述导电迹线包括多晶硅，所述导电迹线被掺杂至比所述柱高的杂质浓度。
为促进上述实施例中的任一个，所述IC结构还包括设置在所述衬底之上并且与所述柱相邻的晶体管。所述晶体管还包括设置在半导体沟道之上的栅极叠置体，所述栅极叠置体包括设置在栅极电介质之上的栅极电极。所述晶体管还包括设置在半导体沟道的相对侧上的半导体源极/漏极对。所述晶体管还包括设置在所述半导体源极/漏极对上的源极/漏极接触部对。所述导电迹线包括具有第二z高度的第一材料。所述栅极电极从设置于所述衬底之上的隔离电介质的表面延伸z高度，该z高度大于第一z高度和第二z高度之和。
为促进上文刚刚阐述的实施例，所述第二电阻器接触部具有从导电迹线的第二端开始的第三z高度，其大致等于第一z高度和第一电阻器接触部的第四z高度之和。
为促进一个或多个第一实施例，所述IC结构还包括设置在所述衬底之上并且与所述柱相邻的晶体管。所述晶体管还包括设置在半导体沟道之上的栅极叠置体，所述栅极叠置体包括设置在栅极电介质之上的栅极电极。所述晶体管还包括设置在半导体沟道的相对侧上的半导体源极/漏极对。所述晶体管还包括设置在所述半导体源极/漏极对上的源极/漏极接触部对，其中，所述源极/漏极接触部对具有与第一和第二电阻器接触部实质上相同的成分。
为促进一个或多个第一实施例，所述IC结构还包括设置在所述衬底之上并且与所述柱相邻的晶体管。所述晶体管还包括设置在半导体沟道之上的栅极叠置体，所述栅极叠置体包括设置在栅极电介质之上的栅极电极。所述晶体管还包括设置在半导体沟道的相对侧上的半导体源极/漏极对。所述晶体管还包括设置在所述半导体源极/漏极对上的源极/漏极接触部对。所述晶体管还包括围绕所述柱和第一电阻器接触部的隔离电介质，所述隔离电介质将所述柱与所述栅极电极以及所述第二电阻器接触部横向分开。
为促进上述实施例中的任一个，第一z高度为50-200nm。所述柱的横向长度不超过25nm。第二电阻器接触部的横向长度不超过25nm。所述导电迹线包括具有横向长度的掺杂多晶硅，所述横向长度处于第一z高度与所述柱的横向长度和第二电阻器接触部的横向长度之和之间。
在一个或多个第二实施例中，片上系统(SOC)包括处理器逻辑电路。所述SOC包括耦合至所述处理器逻辑电路的存储器电路。所述SOC包括耦合至所述处理器电路并且包括无线电发射电路和无线电接收电路的RF电路。所述SOC包括功率管理电路，所述功率管理电路包括用以接收DC电源的输入以及耦合至处理器逻辑电路、存储器电路和RF电路的至少其中之一的输出，其中，所述处理器逻辑电路、存储器电路、RF电路或功率管理电路的至少其中之一包括根据上述权利要求中的任一项所述的集成电路(IC)结构。
为促进一个或多个第二实施例，所述柱的电阻为至少2000Ω，并且大于导电迹线电阻、第一电阻器接触部电阻和第二电阻器接触部电阻的累加和的二倍。
在一个或多个第三实施例中，制造集成电路(IC)结构的方法包括形成在衬底之上横向延伸的导电迹线。所述方法还包括在导电迹线的第一端上形成电阻器柱。所述方法还包括形成设置在所述柱上的第一电阻器接触部。所述方法还包括形成设置在所述导电迹线的第二端上的第二电阻器接触部。
为促进一个或多个第三实施例，形成导电迹线还包括在衬底之上沉积导电膜，以及将所述导电膜图案化成迹线。在导电迹线的第一端上形成电阻器柱还包括在所述迹线之上沉积电阻材料。形成电阻器柱还包括在处于导电迹线的第一端之上的电阻材料中图案化出凹陷。形成电阻器柱还包括用牺牲填充材料对凹陷进行回填。形成电阻器柱还包括对电阻材料进行图案化，以形成与牺牲填充材料对准的柱。
为促进上文刚刚阐述的实施例，形成第一电阻器接触部还包括在电阻器柱周围沉积隔离电介质。形成第一电阻器接触部还包括相对于隔离电介质有选择地去除牺牲填充材料，以暴露所述柱。形成第一电阻器接触部还包括向暴露的电阻器柱上沉积接触金属。形成第二电阻器接触部还包括对电阻材料进行图案化，以在对电阻器柱进行图案化的同时形成设置于导电迹线的第二端之上的牺牲柱。形成第二电阻器接触部还包括相对于隔离电介质有选择地去除牺牲柱，以形成设置在导电迹线的第二端上的通孔。形成第二电阻器接触部还包括在向暴露的电阻器柱上沉积接触金属的同时向导电迹线的暴露的端上沉积接触金属。
为促进上述实施例，所述方法还包括在衬底之上形成与电阻器柱相邻的晶体管。形成晶体管还包括形成半导体沟道区。形成晶体管还包括形成设置在半导体沟道之上的栅极叠置体，所述栅极叠置体包括设置在栅极电介质之上的栅极电极。形成晶体管还包括形成设置在半导体沟道的相对侧上的半导体源极/漏极对。形成晶体管还包括形成设置在所述半导体源极/漏极对上的源极/漏极接触部对。形成源极/漏极接触部对还包括在向暴露的电阻器柱上沉积接触金属的同时向半导体源极/漏极上沉积接触金属。
为促进上文刚刚阐述的实施例，所述方法还包括在衬底之上形成与电阻器柱相邻的晶体管。形成晶体管还包括形成半导体沟道区。形成晶体管还包括形成设置在半导体沟道之上的栅极叠置体，所述栅极叠置体包括设置在栅极电介质之上的栅极电极。形成栅极叠置体还包括在半导体沟道之上沉积电阻材料。形成栅极叠置体还包括将半导体沟道之上的电阻材料图案化成牺牲栅极。形成栅极叠置体还包括在将隔离氧化物沉积在电阻器柱周围以及牺牲栅极周围之后去除所述牺牲栅极。形成栅极叠置体还包括形成设置在半导体沟道的相对侧上的半导体源极/漏极对。形成栅极叠置体还包括形成设置在所述半导体源极/漏极对上的源极/漏极接触部对。
为促进上述第三实施例中的任一者，在衬底之上沉积导电膜还包括在衬底之上沉积杂质掺杂的多晶硅膜。在迹线之上沉积电阻材料还包括在掺杂的多晶硅膜之上沉积较轻掺杂的多晶硅膜。
为促进上述第三实施例中的任一者，在衬底之上沉积导电膜还包括在衬底之上沉积杂质掺杂的多晶硅膜。在迹线之上沉积电阻材料还包括在掺杂的多晶硅膜之上沉积较轻掺杂的多晶硅膜。形成设置在所述柱上的第一电阻器接触部还包括用接触金属回填与所述柱自对准的第一凹陷。形成设置在导电迹线的第二端上的第二电阻器接触部还包括用接触金属回填在z高度上近似等于第一电阻器接触部与所述柱之和的第二凹陷。
然而，上述实施例不受这方面的限制，并且在各种实施方式中，上述实施例可以包括仅采取这样的特征的子集，按照不同的顺序采取这样的特征，采取这样的特征的不同组合，和/或采取明确列举的那些特征以外的额外特征。因此，应当参考所附权利要求连同为这样的权利要求赋予权力的等价方案的整个范围来确定本发明的范围。

Claims (19)

1.一种集成电路(IC)结构，包括：
在衬底之上横向延伸的导电迹线；
与所述导电迹线的第一端接触的电阻材料的柱，所述柱从所述第一端延伸第一z高度，所述第一z高度大于所述柱的与所述导电迹线对接的横向长度；
被设置为与所述柱接触的第一电阻器接触部；
被设置为与所述导电迹线的第二端接触的第二电阻器接触部；以及
设置于所述衬底之上并且与所述柱相邻的晶体管，所述晶体管还包括：
设置于半导体沟道之上的栅极叠置体，所述栅极叠置体包括设置在栅极电介质之上的栅极电极；
设置在所述半导体沟道的相对侧上的半导体源极/漏极对；以及
设置在所述半导体源极/漏极对上的源极/漏极接触部对；
其中，所述柱的电阻大于导电迹线电阻、第一电阻器接触部电阻和第二电阻器接触部电阻的累加和的二倍。
2.根据权利要求1所述的IC结构，其中，所述导电迹线包括具有第二z高度和横向长度的第一材料，所述横向长度小于所述第一z高度，但是大于所述柱的横向长度与所述第二电阻器接触部的横向长度之和。
3.根据权利要求2所述的IC结构，其中，所述第二电阻器接触部具有从所述导电迹线的所述第二端开始的第三z高度，所述第三z高度实质上等于所述第一z高度和所述第一电阻器接触部的第四z高度之和。
4.根据权利要求1所述的IC结构，其中，第一电阻器接触部与所述柱的整个顶表面对接，并且具有实质上等于所述柱的与所述导电迹线对接的横向长度的横向长度。
5.根据权利要求1所述的IC结构，其中，所述柱和所述导电迹线包括多晶硅，所述导电迹线被掺杂至比所述柱高的杂质浓度。
6.根据权利要求1所述的IC结构，其中：
所述导电迹线包括具有第二z高度的第一材料；并且
所述栅极电极从设置于所述衬底之上的隔离电介质的表面延伸z高度，所述z高度大于所述第一z高度与所述第二z高度之和。
7.根据权利要求6所述的IC结构，其中，所述第二电阻器接触部具有从所述导电迹线的所述第二端开始的第三z高度，所述第三z高度近似等于所述第一z高度与所述第一电阻器接触部的第四z高度之和。
8.根据权利要求1所述的IC结构，还包括设置在所述衬底之上并且与所述柱相邻的晶体管，所述晶体管还包括：
设置在半导体沟道之上的栅极叠置体，所述栅极叠置体包括设置在栅极电介质之上的栅极电极；
设置在所述半导体沟道的相对侧上的半导体源极/漏极对；以及
设置在所述半导体源极/漏极对上的源极/漏极接触部对，其中，所述源极/漏极接触部对具有实质上与所述第一电阻器接触部和所述第二电阻器接触部相同的成分。
9.根据权利要求1所述的IC结构，还包括：
设置在所述衬底之上并且与所述柱相邻的晶体管，所述晶体管还包括：
设置在半导体沟道之上的栅极叠置体，所述栅极叠置体包括设置在栅极电介质之上的栅极电极；
设置在所述半导体沟道的相对侧上的半导体源极/漏极对；以及
设置在所述半导体源极/漏极对上的源极/漏极接触部对；以及
围绕所述柱和所述第一电阻器接触部的隔离电介质，所述隔离电介质将所述柱与所述栅极电极以及所述第二电阻器接触部横向分开。
10.根据权利要求1所述的IC结构，其中：
所述第一z高度为50-200nm；
所述柱的横向长度不超过25nm；
所述第二电阻器接触部的横向长度不超过25nm；并且
所述导电迹线包括掺杂的多晶硅，所述导电迹线的横向长度处于所述第一z高度和所述柱的横向长度与所述第二电阻器接触部的横向长度之和之间。
11.一种制造集成电路(IC)结构的方法，所述方法包括：
形成在衬底之上横向延伸的导电迹线；
在所述导电迹线的第一端上形成电阻器柱；
形成设置在所述柱上的第一电阻器接触部；以及
形成设置在所述导电迹线的第二端上的第二电阻器接触部，其中：
形成所述导电迹线还包括在所述衬底之上沉积导电膜，并将所述导电膜图案化成所述导电迹线；
在所述导电迹线的第一端上形成所述电阻器柱还包括：
在所述导电迹线之上沉积电阻材料；
在处于所述导电迹线的所述第一端之上的所述电阻材料中图案化出凹陷；
用牺牲填充材料来回填所述凹陷；以及
对所述电阻材料进行图案化，以形成与所述牺牲填充材料对准的所述柱。
12.根据权利要求11所述的方法，其中：
形成所述第一电阻器接触部还包括：
在所述电阻器柱周围沉积隔离电介质；
去除所述牺牲填充材料，以暴露所述柱；以及
向暴露的电阻器柱上沉积接触金属；并且
形成所述第二电阻器接触部还包括：
对所述电阻材料进行图案化，以形成设置在所述导电迹线的所述第二端之上的牺牲柱；
相对于所述隔离电介质有选择地去除所述牺牲柱，以形成设置在所述导电迹线的所述第二端上的通孔；
在向所述暴露的电阻器柱上沉积所述接触金属的同时向所述导电迹线的暴露的端上沉积所述接触金属。
13.根据权利要求12所述的方法，还包括在所述衬底之上形成与所述电阻器柱相邻的晶体管，其中，形成所述晶体管还包括：
形成半导体沟道区；
形成设置在所述半导体沟道之上的栅极叠置体，所述栅极叠置体包括设置在栅极电介质之上的栅极电极；
形成设置在所述半导体沟道的相对侧上的半导体源极/漏极对；以及
形成设置在所述半导体源极/漏极对上的源极/漏极接触部对，其中，形成所述源极/漏极接触部对还包括：
在向所述暴露的电阻器柱上沉积所述接触金属的同时向所述半导体源极/漏极上沉积所述接触金属。
14.根据权利要求12所述的方法，还包括在所述衬底之上形成与所述电阻器柱相邻的晶体管，其中，形成所述晶体管还包括：
形成半导体沟道区；
形成设置在所述半导体沟道之上的栅极叠置体，所述栅极叠置体包括设置在栅极电介质之上的栅极电极，其中，形成所述栅极叠置体还包括：
在所述半导体沟道之上沉积所述电阻材料；
将所述半导体沟道之上的所述电阻材料图案化成牺牲栅极；
在将所述隔离电介质沉积在所述电阻器柱周围以及所述牺牲栅极周围之后去除所述牺牲栅极；
形成设置在所述半导体沟道的相对侧上的半导体源极/漏极对；以及
形成设置在所述半导体源极/漏极对上的源极/漏极接触部对。
15.根据权利要求11所述的方法，其中：
在所述衬底之上沉积所述导电膜还包括在所述衬底之上沉积杂质掺杂的多晶硅膜；并且
在所述导电迹线之上沉积所述电阻材料还包括在所述掺杂的多晶硅膜之上沉积较轻掺杂的多晶硅膜。
16.根据权利要求11所述的方法，其中：
在所述衬底之上沉积所述导电膜还包括在所述衬底之上沉积杂质掺杂的多晶硅膜；
在所述导电迹线之上沉积所述电阻材料还包括在所述掺杂的多晶硅膜之上沉积较轻掺杂的多晶硅膜；
形成设置在所述柱上的所述第一电阻器接触部还包括用接触金属回填与所述柱自对准的第一凹陷；并且
形成设置在所述导电迹线的第二端上的所述第二电阻器接触部还包括用所述接触金属回填在z高度上近似等于所述第一电阻器接触部与所述柱之和的第二凹陷。
17.一种片上系统(SOC)，包括：
处理器逻辑电路；
耦合至所述处理器逻辑电路的存储器电路；
RF电路，其耦合至所述处理器逻辑电路并且包括无线电发射电路和无线电接收器电路；以及
功率管理电路，其包括用以接收DC电源的输入以及耦合至所述处理器逻辑电路、所述存储器电路和所述RF电路的至少其中之一的输出，其中，所述处理器逻辑电路、所述存储器电路、所述RF电路或所述功率管理电路的至少其中之一包括根据权利要求1-10中任一项所述的集成电路(IC)结构。
18.根据权利要求17所述的SOC，其中，所述第一电阻器接触部与所述导电迹线分开第一厚度。
19.根据权利要求18所述的SOC，其中，所述柱的电阻为至少2000Ω，并且大于导电迹线电阻、第一电阻器接触部电阻和第二电阻器接触部电阻的累加和的二倍。
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