KR101753256B1 - 가변 저항체를 포함하는 반도체 기억 소자 및 그 제조 방법 - Google Patents

가변 저항체를 포함하는 반도체 기억 소자 및 그 제조 방법 Download PDF

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Abstract

반도체 기억 소자 및 그 제조 방법을 제공한다. 본 발명의 제조 방법에 따르면, 몰드 개구부를 형성하는 동안에 콘택 플러그는 보호되어, 콘택 플러그 내 원자들의 이동을 최소화시킬 수 있다.

Description

가변 저항체를 포함하는 반도체 기억 소자 및 그 제조 방법{SEMICONDUCTOR DEIVCES HAVING A VARIABLE RESISTOR AND METHODS OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 가변 저항체를 포함하는 반도체 기억 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 디램 소자(DRAM device), 에스램 소자(SRAM device) 또는 플래쉬 기억 소자(flash memory device) 등이 반도체 기억 소자로서 알려진 바 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 기억 소자 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위한 새로운 반도체 기억 소자에 대한 연구들이 진행되고 있다. 새로운 반도체 기억 소자로서 상변화 기억 소자(phase change memory device), 저항 기억 소자(Resistive memory device) 및 자기 기억 소자(magnetic memory device) 등이 제안되고 있다. 전자 산업이 고도로 발전함에 따라, 반도체 기억 소자의 높은 신뢰성에 대한 요구가 증가되고 있다. 하지만, 반도체 기억 소자의 고집적화가 심화되는 것 등에 의하여 반도체 기억 소자의 신뢰성이 저항될 수 있다. 따라서, 반도체 기억 소자의 신뢰성을 향상시키기 위하여 많은 연구가 진행되고 있다.
본 발명의 실시예들이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 가변 저항체를 포함하는 반도체 기억 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명의 실시예들이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 가변 저항체를 포함하는 반도체 기억 소자 및 그 제조 방법을 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 기억 소자를 제공한다. 일 실시예에 따른 반도체 기억 소자는 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판 전면 상에 배치된 몰드 유전막; 상기 제1 영역 내의 상기 몰드 유전막을 관통하는 콘택홀 내에 배치된 콘택 플러그; 및 상기 제2 영역 내의 상기 몰드 유전막을 관통하는 몰드 개구부 내에 배치된 가변 저항체를 포함할 수 있다. 상기 콘택 플러그의 상부면은 상기 몰드 유전막의 상부면과 실질적으로 동일하거나 낮은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 콘택 플러그의 상부면은 상기 몰드 유전막의 하부면 보다 높은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 가변 저항체의 상부면은 상기 몰드 유전막의 상부면과 실질적으로 동일하거나 낮고 상기 몰드 유전막의 하부면 보다 높은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 소자는 상기 몰드 유전막 및 상기 기판 사이에 개재된 하부 층간 유전막; 및 상기 제2 영역 내 상기 하부 층간 유전막을 관통하는 하부홀 내에 배치된 하부 전극을 더 포함할 수 있다. 이 경우에, 상기 가변 저항체는 상기 하부 전극의 상부면과 접촉될 수 있으며, 상기 콘택홀은 아래로 연장되어 상기 제1 영역 내 상기 하부 층간 유전막을 관통할 수 있다. 상기 콘택 플러그는 아래로 연장되어 상기 콘택홀의 상기 하부 층간 유전막을 관통하는 부분을 채울 수 있다.
일 실시예에 따르면, 상기 소자는 상기 하부 홀 내에 배치된 선택 다이오드를 더 포함할 수 있다. 상기 하부 전극은 상기 선택 다이오드 상에 배치될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 하부 층간 유전막 및 상기 몰드 유전막 사이에 개재된 식각 정지층을 더 포함할 수 있다. 상기 콘택홀은 상기 제1 영역 내 상기 몰드 유전막, 식각 정지층 및 하부 층간 유전막을 연속적으로 관통할 수 있으며, 상기 몰드 개구부는 상기 제2 영역 내 상기 몰드 유전막 및 상기 식각 정지층을 연속적으로 관통할 수 있다.
일 실시예에 따르면, 상기 콘택 플러그는 제1 콘택 플러그에 해당할 수 있다. 이 경우에, 상기 소자는 상기 몰드 유전막 상에 배치된 상부 층간 유전막; 및 상기 제1 영역 내 상기 상부 층간 유전막을 관통하여 상기 제1 콘택 플러그의 상부면에 접촉된 제2 콘택 플러그를 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 콘택 플러그의 상부면은 상기 제2 콘택 플러그와 접촉된 제1 부분 및 상기 제2 콘택 플러그와 접촉되지 않은 제2 부분을 포함할 수 있다. 이때, 상기 제1 부분은 상기 제2 부분보다 낮은 레벨에 위치할 수 있으며, 상기 제2 부분은 상기 몰드 유전막의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 제1 콘택 플러그의 상부면의 전체는 상기 제2 콘택 플러그와 접촉될 수 있으며, 상기 제1 콘택 플러그의 상부면의 전체는 상기 몰드 유전막의 상부면 보다 낮은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 소자는 상기 제2 영역 내 상기 가변 저항체의 상부면 및 상기 상부 층간 유전막 사이에 개재된 상부 전극; 및 상기 제2 영역 내 상기 상부 층간 유전막을 관통하는 상부 개구부 내에 배치되어, 상기 상부 전극과 접속된 매립 전극을 더 포함할 수 있다.
일 실시예에 따르면, 상기 가변 저항체의 상부면은 상기 몰드 유전막의 상부면 보다 낮은 레벨에 위치할 수 있다. 이 경우에, 상기 상부 전극은 연장되어 상기 가변 저항체의 상부면 위의 상기 몰드 개구부를 채울 수 있다.
일 실시예에 따르면, 상기 소자는 상기 콘택 플러그의 상부면의 일부분 상에 배치된 캐핑 패턴을 더 포함할 수 있다. 이 경우에, 상기 콘택 플러그의 상부면은 상기 몰드 유전막의 상부면 보다 낮은 레벨에 위치할 수 있으며, 상기 캐핑 패턴의 상부면은 상기 몰드 유전막의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 캐핑 패턴은 금속 산화물을 포함할 수 있으며, 상기 콘택 플러그는 상기 캐핑 패턴 내 금속과 동일한 금속을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 기억 소자는 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판 전면 상에 배치된 제1 몰드 유전막; 상기 제1 영역 내 상기 제1 몰드 유전막을 관통하는 콘택홀 내에 배치된 콘택 플러그; 상기 제1 몰드 유전막 상에 배치된 제2 몰드 유전막; 및 상기 제2 영역 내의 상기 제2 및 제1 몰드 유전막들을 연속적으로 관통하는 몰드 개구부 내에 배치된 가변 저항체를 포함할 수 있다. 상기 가변 저항체의 상부면은 상기 콘택 플러그의 상부면 보다 높은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 콘택 플러그의 상부면은 상기 제1 몰드 유전막의 상부면과 실질적으로 동일하거나 낮은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 콘택 플러그는 제1 콘택 플러그에 해당할 수 있으며, 상기 콘택홀은 제1 콘택홀에 해당할 수 있다. 이 경우에, 상기 소자는 상기 제2 몰드 유전막 상에 배치된 상부 층간 유전막; 및 상기 제1 영역 내 상기 상부 층간 유전막 및 제2 몰드 유전막을 관통하는 제2 콘택홀 내에 배치되어, 상기 제1 콘택 플러그의 상부면에 접촉된 제2 콘택 플러그를 더 포함할 수 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 기억 소자의 제조 방법을 제공한다. 본 발명의 일 실시예에 따른 반도체 기억 소자의 제조 방법은 제1 영역 및 제2 영역을 포함하는 기판을 준비하는 것; 상기 기판 전면 상에 몰드 유전막을 형성하는 것; 상기 제1 영역의 몰드 유전막을 관통하는 콘택홀을 형성하는 것; 상기 콘택홀을 채우는 콘택 플러그를 형성하는 것; 상기 기판에 표면 처리 공정을 수행하여 상기 콘택 플러그 상에 캐핑 패턴을 형성하는 것; 상기 캐핑 패턴을 갖는 기판의 상기 제2 영역 내 몰드 유전막을 관통하는 몰드 개구부를 형성하는 것; 및 상기 몰드 개구부 내에 가변 저항체를 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 몰드 개구부를 형성하는 것은, 상기 캐핑 패턴을 갖는 기판의 상기 몰드 유전막 상에 상기 몰드 개구부를 정의하는 마스크 패턴을 형성하는 것; 상기 마스크 패턴을 식각 마스크로 사용하여 상기 몰드 유전막을 식각 하여 상기 몰드 개구부를 형성하는 것; 상기 마스크 패턴을 제거하는 것; 및 상기 마스크 패턴이 제거된 후에, 상기 몰드 개구부에 후 식각 공정(post etching process)을 수행하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 표면 처리 공정은 산화 공정일 수 있다. 이 경우에, 상기 콘택 플러그는 금속을 포함할 수 있으며, 상기 캐핑 패턴은 상기 금속을 포함하는 금속 산화물을 포함할 수 있다.
일 실시예에 따르면, 상기 캐핑 패턴은 상기 몰드 유전막의 상부면 보다 높게 돌출되도록 형성될 수 있다.
일 실시예에 따르면, 상기 가변 저항체를 형성하는 것은, 상기 캐핑 패턴 및 상기 몰드 개구부를 갖는 기판 전면 상에 상기 몰드 개구부를 채우는 가변 저항 물질막을 형성하는 것; 및 상기 가변 저항 물질막 및 상기 캐핑 패턴을 상기 몰드 유전막이 노출될 때까지 평탄화시키어, 상기 몰드 개구부 내에 상기 가변 저항체를 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 가변 저항 물질막 및 캐핑 패턴을 평탄화시키는 것은, 상기 가변 저항 물질막 및 상기 캐핑 패턴을 상기 몰드 유전막 및 상기 콘택 플러그의 상부면이 노출될 때까지 평탄화시키어, 상기 몰드 개구부 내에 상기 가변 저항체를 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 가변 저항 물질막 및 캐핑 패턴을 평탄화시키는 것은, 상기 가변 저항 물질막 및 상기 캐핑 패턴을 상기 몰드 유전막이 노출될 때까지 평탄화시키어, 상기 몰드 개구부 내에 상기 가변 저항체가 형성되고, 상기 콘택 플러그 상에 평탄화된 캐핑 패턴을 잔존시키는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 몰드 유전막을 형성하기 전에, 상기 방법은 상기 기판 상에 하부 층간 유전막을 형성하는 것; 상기 제2 영역 내의 하부 층간 유전막을 관통하는 하부홀을 형성하는 것; 상기 하부홀 내에 선택 다이오드를 형성하는 것; 상기 선택 다이오드 상 및 상기 하부홀 내에 하부 전극을 형성하는 것; 및 상기 하부 전극을 갖는 기판 상에 식각 정지층을 형성하는 것을 더 포함할 수 있다. 이 경우에, 상기 콘택홀은 상기 제1 영역 내의 상기 몰드 유전막, 상기 식각 정지층 및 상기 하부 층간 유전막을 연속적으로 관통하도록 형성될 수 있으며, 상기 몰드 개구부는 상기 제2 영역 내의 상기 몰드 유전막 및 상기 식각 정지층을 연속적으로 관통하도록 형성될 수 있다.
일 실시예에 따르면, 몰드 개구부를 형성하기 전에 캐핑 패턴을 콘택 플러그 상에 형성할 수 있다. 이에 따라, 몰드 개구부를 형성하는 동안에, 상기 콘택 플러그 내 원자들이 상기 몰드 개구부로 이동되는 것을 최소화할 수 있다. 이에 따라, 우수한 신뢰성을 갖고 고집적화에 최적화된 반도체 기억 소자를 구현할 수 있다.
일 실시예에 따르면, 제2 몰드 유전막이 제1 몰드 유전막 및 콘택 플러그 상에 배치될 수 있으며, 몰드 개구부가 제2 영역 내의 제2 및 제1 몰드 유전막들을 관통하는 몰드 개구부 내에 배치될 수 있다. 이에 따라, 상기 몰드 개구부를 형성한 동안에 제2 몰드 유전막이 콘택 플러그 내 원자들이 몰드 개구부 내로 이동되는 것이 최소화될 수 있다. 이에 따라, 우수한 신뢰성을 갖고 고집적화에 최적화된 반도체 기억 소자를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 기억 소자를 나타내는 사시도.
도 2a는 본 발명의 일 실시예에 따른 반도체 기억 소자의 일 변형예를 설명하기 위하여 반도체 기억 소자에 포함된 제1 및 제2 콘택 플러그들을 확대한 단면도.
도 2b는 본 발명의 일 실시예에 따른 반도체 기억 소자의 다른 변형예를 설명하기 위하여 반도체 기억 소자에 포함된 제1 및 제2 콘택 플러그들을 확대한 단면도.
도 2c는 본 발명의 일 실시예에 따른 반도체 기억 소자의 일 변형예를 나타내는 사시도.
도 2d는 본 발명의 일 실시예에 따른 반도체 기억 소자의 다른 변형예를 나타내는 사시도.
도 2e는 본 발명의 일 실시예에 따른 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도.
도 3a 내지 도 3j는 본 발명의 일 실시예에 따른 반도체 기억 소자의 제조 방법을 설명하기 위한 사시도들.
도 4는 본 발명의 실시예들에 따른 반도체 기억 소자의 제조 방법 중에서 가변 저항체가 형성되는 몰드 개구부를 형성하는 방법을 설명하기 위한 플로우 챠트.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 사시도들.
도 6은 본 발명의 일 실시예에 따른 반도체 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 사시도.
도 7은 본 발명의 일 실시예에 따른 반도체 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 사시도.
도 8은 본 발명의 다른 실시예에 따른 반도체 기억 소자를 나타내는 사시도.
도 9a는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 일 변형예를 설명하기 위하여 도 8의 반도체 기억 소자에 포함된 제1 및 제2 콘택 플러그들을 확대한 단면도.
도 9b는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 다른 변형예를 설명하기 위하여 도 8의 반도체 기억 소자에 포함된 제1 및 제2 콘택 플러그들을 확대한 단면도.
도 9c는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도.
도 9d는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도.
도 10a 내지 도 10d는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 제조 방법을 설명하기 위한 사시도들.
도 11은 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도.
도 12는 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예) (산화 공정 및 단일 몰드를 이용한 콘택 및 가변저항체 형성)
도 1은 본 발명의 일 실시예에 따른 반도체 기억 소자를 나타내는 사시도 이다.
도 1을 참조하면, 반도체 기판(100, 이하 기판이라 함)은 제1 영역(50) 및 제2 영역(60)을 포함할 수 있다. 상기 제1 영역(50) 및 제2 영역(60)은 옆으로 배열될 수 있다. 상기 제2 영역(60)은 기억 셀들이 배치되는 셀 영역에 해당할 수 있다. 이와는 달리, 상기 제1 영역(50)은 상기 셀 영역 이외의 영역일 수 있다. 예컨대, 상기 제1 영역(50)은 주변회로 영역(peripheral circuit region), 코어 영역(core region) 및/또는 스트래핑 영역(strapping region) 등일 수 있다. 일 실시예에 따르면, 상기 제1 영역(50)은 상기 스트래핑 영역일 수 있다. 이하 설명에서, 상기 제1 영역(50)은 스트래핑 영역인 경우에 대하여 설명한다. 하지만, 본 발명은 여기에 한정되지 않는다. 상술된 바와 같이, 상기 제1 영역(50)은 반도체 기억 소자 내에서 상기 셀 영역 이외의 어떠한 영역일 수도 있다. 상기 기판(100)은 반도체 물질로 형성될 수 있다. 예컨대, 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다.
상기 기판(100)에 소자분리 패턴(102)이 배치되어 상기 제2 영역(60) 내에 활성부들을 정의할 수 있다. 상기 각 활성부는 상기 소자분리 패턴(102)에 의하여 둘러싸인 상기 기판(100)의 일부분에 해당할 수 있다. 상기 활성부는 제1 도전형의 도펀트로 도핑될 수 있다. 상기 활성부들은 제1 방향으로 나란히 연장된 라인 형태일 수 있다. 상기 제1 방향은 도 1에서 x축 방향에 해당할 수 있다. 상기 활성부들은 상기 제1 영역(50) 내로 옆으로 연장될 수 있다. 이와 마찬가지로, 상기 활성부들을 정의하는 상기 소자분리 패턴(102)도 상기 제1 영역(50) 내로 옆으로 연장될 수 있다.
상기 각 활성부 내에 도핑된 라인(105, doped line)이 배치될 수 있다. 상기 도핑된 라인(105)은 제2 도전형의 도펀트로 도핑될 수 있다. 상기 도핑된 라인(105)은 상기 각 활성부와 같이 상기 제1 방향으로 연장된 라인 형태일 수 있다. 상기 제1 도전형의 도펀트 및 제2 도전형의 도펀트 중에서 어느 하나는 n형 도펀트이고, 다른 하나는 p형 도펀트일 수 있다. 일 실시예에 따르면, 상기 활성부는 p형 도펀트로 도핑될 수 있으며, 상기 도핑된 라인(105)은 n형 도펀트로 도핑될 수 있다. 일 실시예에 따르면, 상기 도핑된 라인(105)은 워드 라인(word line)에 해당할 수 있다.
상기 기판(100) 전면 상에 하부 층간 유전막(110)이 배치될 수 있다. 상기 하부 층간 유전막(110)은 산화물, 질화물 및/또는 산화 질화물 등을 포함할 수 있다. 복수의 선택 다이오드들(120)이 상기 제2 영역(60) 내의 상기 하부 층간 유전막(110) 내에 배치될 수 있다. 상기 선택 다이오드들(120)은 상기 제1 방향 및 상기 제1 방향에 수직한(perpendicular) 제2 방향을 따라 2차원적으로 배열될 수 있다. 이로써, 상기 선택 다이오드들(120)은 평면적 관점에서 복수의 행들 및 복수의 열들을 이룰 수 있다. 상기 행들은 상기 제1 방향과 평행할 수 있으며, 상기 열들은 상기 제2 방향과 평행할 수 있다. 상기 제2 방향은 도 1에서 y축 방향에 해당할 수 있다. 상기 각 선택 다이오드(120)는 상기 제2 영역(60) 내의 상기 하부 층간 유전막(110)을 관통하는 하부홀(115, lower hole) 내에 배치될 수 있다. 상기 각 선택 다이오드(120)는 상기 도핑된 라인(105)과 전기적으로 접속될 수 있다. 예컨대, 상기 각 선택 다이오드(120)는 차례로 적층된 제1 도핑된 부분(117) 및 제2 도핑된 부분(118)을 포함할 수 있다. 상기 제1 도핑된 부분(117)은 상기 도핑된 라인(105)의 상부면과 접촉될 수 있다. 상기 제1 및 제2 도핑된 부분들(117, 118)은 반도체 물질을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 도핑된 부분들(117, 118)은 상기 기판(100)과 동일한 반도체 물질을 포함할 수 있다. 예컨대, 상기 제1 및 제2 도핑된 부분들(117, 118)은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 상기 제1 도핑된 부분(117)은 상기 도핑된 라인(105)과 동일한 타입의 도펀트(즉, 상기 제2 도전형의 도펀트)로 도핑될 수 있다. 상기 제2 도핑된 부분(118)은 상기 제1 도핑된 부분(117)과 다른 타입의 도펀트(즉, 상기 제1 도전형의 도펀트)로 도핑될 수 있다. 이에 따라, 상기 제1 및 제2 도핑된 부분들(117, 118)은 PN 접합되어, 상기 선택 다이오드(120)를 구성할 수 있다. 상기 각 도핑된 라인(105) 상에 복수의 상기 선택 다이오드들(120)이 접속될 수 있다.
하부 전극(125)이 상기 각 하부홀(115) 내 및 상기 선택 다이오드(120) 상에 배치될 수 있다. 상기 하부 전극(125)은 상기 선택 다이오드(120)의 상단에 전기적으로 접속될 수 있다. 상기 하부 전극(125)의 상부면은 상기 하부 층간 유전막(110)의 상부면과 실질적으로 공면(coplanar)을 이룰 수 있다. 다시 말해서, 상기 기판(100)의 상부면으로부터 상기 하부 전극(125)의 상부면의 레벨(level)은 상기 기판(100)의 상부면으로부터 상기 하부 층간 유전막(110)의 상부면의 레벨과 실질적으로 동일할 수 있다. 상기 하부 전극(125)은 반응성이 낮은 도전 물질을 포함할 수 있다. 예컨대, 상기 하부 전극(125)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈늄 질화물 및/또는 티타늄-알루미늄 질화물 등)을 포함할 수 있다. 오믹 패턴(123)이 상기 하부 전극(125)과 상기 선택 다이오드(120) 사이에 개재될 수 있다. 상기 오믹 패턴(123)은 상기 하부홀(115) 내에 배치된다. 상기 오믹 패턴(123)에 의하여 상기 하부 전극(125)은 상기 선택 다이오드(120)와 오믹 접촉될 수 있다. 상기 오믹 패턴(123)은 금속-반도체 화합물로 형성될 수 있다. 상기 오믹 패턴(123)에 포함된 반도체 물질은 상기 선택 다이오드(120)의 제2 도핑된 부분(118)에 포함된 반도체 물질과 동일할 수 있다. 예컨대, 상기 오믹 패턴(123)은 코발트-반도체 화합물(ex, 코발트 실리사이드 등) 및/또는 니켈-반도체 화합물(ex, 니켈 실리사이드 등), 티타늄-반도체 화합물(ex, 티타늄 실리사이드 등) 등을 포함할 수 있다.
상기 하부 층간 유전막(110)을 갖는 기판(100)의 전면 상에 식각 정지층(127)이 배치될 수 있으며, 상기 식각 정지층(127) 상에 몰드 유전막(130)이 배치될 수 있다. 상기 몰드 유전막(130)은 산화물, 질화물 또는 산화 질화물 등을 포함할 수 있다. 일 실시예에 따르면, 상기 몰드 유전막(130)은 단일층일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 몰드 유전막(130)은 다층일 수도 있다. 상기 식각 정지층(127)은 상기 몰드 유전막(130)에 대하여 식각선택비를 갖는 유전 물질을 포함할 수 있다. 예컨대, 상기 몰드 유전막(130)이 산화물을 포함하는 경우에, 상기 식각 정지층(127)은 질화물 또는 산화질화물 등을 포함할 수 있다.
제1 콘택 플러그(140)가 상기 제1 영역(50)내의 몰드 유전막(130), 식각 정지층(127) 및 하부 층간 유전막(110)을 연속적으로 관통하는 제1 콘택홀(135) 내에 배치될 수 있다. 이때, 상기 기판(100)의 상부면을 기준으로 제1 콘택 플러그(140)의 상부면은 상기 몰드 유전막(130)의 상부면과 실질적으로 동일하거나 낮은 레벨에 위치할 수 있다. 또한, 상기 제1 콘택 플러그(140)의 상부면은 상기 몰드 유전막(130)의 하부면 보다 높은 레벨에 위치할 수 있다. 이하 설명에서, 레벨이란 상기 기판(100)의 상부면을 기준으로 z축 방향으로의 높이를 의미한다. 일 실시예에 따르면, 도 1에 개시된 바와 같이, 상기 제1 콘택 플러그(140)의 상부면은 상기 몰드 유전막(130)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제1 콘택 플러그(140)는 금속을 포함할 수 있다. 예컨대, 상기 제1 콘택 플러그(140)는 텅스텐, 구리 또는 알루미늄 등을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 콘택 플러그(140)는 텅스텐을 포함할 수 있다. 이에 더하여, 상기 제1 콘택 플러그(140)는 배리어막(barrier layer) 및/또는 점착막(glue layer) 등을 더 포함할 수 있다. 상기 배리어막은 티타늄 질화물 및/또는 탄탈늄 질화물 등과 같은 도전성 금속 질화물을 포함할 수 있다. 상기 점착막은 티타늄 및/또는 탄탈늄 등을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 콘택 플러그(140)는 상기 제1 영역(50) 내로 연장된 상기 도핑된 라인(105)과 접속될 수 있다. 이 경우에, 상기 제1 영역(50)은 워드라인 스트래핑 영역에 해당할 수 있다. 상기 제1 영역(50) 내에 복수의 상기 제1 콘택 플러그(140)이 배치되어, 상기 도핑된 라인들(105)의 연장부들에 각각 접속될 수 있다. 이 경우에, 상기 제1 콘택 플러그들(140)은 상기 제2 방향으로 배열되어 하나의 열을 이룰 수 있다(도 3c 참조).
하지만, 본 발명은 여기에 한정되지 않는다. 일 실시예에 따르면, 상기 제1 영역(50)은 웰 영역을 스트래핑하는 영역일 수 도 있다. 이 경우에, 상기 제1 콘택 플러그(140)는 상기 기판(100)에 형성된 웰 영역과 전기적으로 접속될 수 있다. 이와는 또 다르게, 상기 제1 영역(50)은 주변회로 영역 또는 코어 영역 등일 수 있다. 이 경우에, 상기 제1 콘택 플러그(140)는 상기 주변회로 영역 또는 코어 영역 내에 형성된 단일 소자의 일 단자와 접속될 수도 있다. 하지만, 이하 설명에서 설명의 편의를 위하여 상기 제1 영역(50)이 워드라인 스트래핑 영역인 경우에 대하여 설명한다.
계속해서, 도 1을 참조하면, 상기 제2 영역(60) 내에 가변 저항체(155a)가 배치될 수 있다. 상기 가변 저항체(155a)는 상기 제2 영역(60) 내의 몰드 유전막(130)을 관통하는 몰드 개구부(150) 내에 배치될 수 있다. 상기 몰드 개구부(150)는 아래로 연장되어 상기 식각 정지층(127)을 관통할 수 있다. 상기 가변 저항체(155a)는 상기 하부 전극(125)의 상부면과 접촉될 수 있다. 상기 몰드 개구부(150)는 상기 제2 방향으로 연장된 그루브(groove) 형태일 수 있다. 이에 따라, 상기 가변 저항체(155a)도 상기 제2 방향으로 연장된 라인 형태 일 수 있다. 상기 가변 저항체(155a)는 상기 제2 방향으로 배열되어 하나의 열을 이루는 복수의 하부 전극들(125a)과 접촉될 수 있다. 상술된 바와 같이, 상기 제2 영역(60) 내에 복수의 상기 하부 전극들(125a)이 2차원적으로 배열되어 복수의 행들 및 복수의 열들을 이룰 수 있다. 따라서, 상기 제2 영역(60) 내에 복수의 상기 가변 저항체들(155a)이 배치될 수 있다. 상기 각 가변 저항체(155a)는 상기 각 열을 이루는 복수의 하부 전극들(125a)과 접촉될 수 있다.
상기 가변 저항체(155a)의 상부면은 상기 몰드 유전막(140)의 상부면과 실질적으로 동일하거나 낮은 레벨에 위치할 수 있다. 이때, 상기 가변 저항체(155a)의 상부면은 상기 몰드 유전막(140)의 하부면 보다 높은 레벨에 위치할 수 있다. 일 실시예에 따르면, 도 1에 개시된 바와 같이, 상기 가변 저항체(155a)의 상부면은 상기 몰드 유전막(140)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 가변 저항체(155a)는 서로 다른 비저항들을 갖는 복수의 상태들로 변경 가능할 수 있다. 예컨대, 상기 가변 저항체(155a)는 상변화 물질을 포함할 수 있다. 상기 가변 저항체(155a)의 상부면의 폭은 하부면의 폭 보다 넓을 수 있다. 즉, 상기 가변 저항체(155a)의 하부면이 상부면 보다 좁은 면적을 가질 수 있다. 이에 따라, 상기 가변 저항체(155a)의 상기 하부 전극(125)과 접촉된 부분이 프로그램 영역에 포함될 수 있다. 상기 프로그램 영역은 소자의 동자 시에 상 변화가 발생되는 영역이다.
일 실시예에 따르면, 상기 하부홀(115)의 상단은 상기 제1 방향으로 제1 폭을 가질 수 있으며, 상기 몰드 개구부(150)의 하단은 상기 제1 방향으로 제2 폭을 가질 수 있다. 이때, 상기 하부홀(115)의 상기 제1 폭은 상기 몰드 개구부(150)의 상기 제2 폭과 다를 수 있다. 일 실시예에 따르면, 상기 하부홀(115)의 상기 제1 폭이 상기 몰드 개구부(150)의 상기 제2 폭 보다 클 수 있다.
상기 가변 저항체(155a)에 포함된 상변화 물질은 칼코게나이드(chalcogenide) 원소인 Te 및 Se 중 선택된 적어도 하나를 포함하고, 또한, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, N 중에 적어도 하나를 포함하는 화합물로 형성할 수 있다. 예컨대, 상기 가변 저항체(155a)는 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se 또는 6A족 원소-Sb-Se 등에서 적어도 하나를 포함할 수 있다.
계속해서 도 1을 참조하면, 상기 제2 영역(60) 내의 몰드 유전막(130) 상에 상부 전극들(160)이 배치될 수 있다. 상기 각 상부 전극(160)은 상기 가변 저항체(155a)의 상부면 상에 접촉될 수 있다. 상기 각 상부 전극(160)은 상기 가변 저항체(155a)와 같이 상기 제2 방향으로 연장된 라인 형태일 수 있다. 상기 각 상부 전극(160)은 상기 가변 저항체(155a)의 상부면 전체와 접촉될 수 있다. 상기 상부 전극(160)은 반응성이 낮은 도전 물질을 포함할 수 있다. 예컨대, 상기 상부 전극(160)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈늄 질화물 및/또는 티타늄-알루미늄 질화물 등)을 포함할 수 있다.
상기 몰드 유전막(130)을 갖는 기판(100) 전면 상에 제1 상부 층간 유전막(165)이 배치될 수 있다. 상기 제1 상부 층간 유전막(165)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다. 제2 콘택 플러그(176)가 상기 제1 영역(50) 내의 제1 상부 층간 유전막(165)을 관통하는 제2 콘택홀(171) 내에 배치될 수 있다. 상기 제2 콘택 플러그(176)는 상기 제1 콘택 플러그(140)의 상부면에 접촉될 수 있다. 상기 제1 영역(50) 내에 상기 제2 콘택 플러그(176)는 복수로 제공될 수 있으며, 상기 제2 콘택 플러그들(140)에 상기 제1 콘택 플러그들(140)의 상부면들에 각각 접촉될 수 있다. 상기 제2 콘택 플러그들(176)은 상기 제2 방향으로 배열될 수 있으며, 서로 옆으로 이격될 수 있다.
일 실시예에 따르면, 상기 제2 콘택 플러그(176)는 상기 제2 콘택 플러그(140)의 상부면에 부분적으로 접촉될 수 있다. 일 실시예에 따르면, 상기 제1 콘택 플러그(140)와 상기 제1 상부 층간 유전막(165)간에 충분한 식각선택비가 있는 경우에, 도 1에 개시된 바와 같이, 상기 제1 콘택 플러그(140)의 상부면의 상기 제2 콘택 플러그(176)와 접촉된 부분 및 비 접촉된 부분 모두가 상기 몰드 유전막(130)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제2 콘택 플러그(176)는 금속을 포함할 수 있다. 예컨대, 상기 제2 콘택 플러그(176)는 텅스텐, 구리 또는 알루미늄 등을 포함할 수 있다. 이에 더하여, 상기 제2 콘택 플러그(176)는 배리어막 및/또는 점착층을 더 포함할 수 있다. 예컨대, 상기 제2 콘택 플러그(176)의 배리어막은 티타늄 질화물 및/또는 탄탈늄 질화물 등과 같은 도전성 금속 질화물을 포함할 수 있으며, 상기 점착막은 티타늄 및/또는 탄탈늄 등을 포함할 수 있다.
매립 전극(175)이 상기 제2 영역(60)내 제1 상부 층간 유전막(165)을 관통하는 상부 개구부(170) 내에 배치될 수 있다. 상기 매립 전극(175)은 상기 상부 전극(160)과 접촉될 수 있다. 상기 상부 개구부(170)는 상기 제2 방향으로 연장된 그루브 형태일 수 있다. 이에 따라, 상기 매립 전극(175)도 상기 제2 방향으로 연장된 라인 형태일 수 있다. 상기 매립 전극(175)은 상기 제2 영역(60)내에 복수로 제공될 수 있다. 상기 매립 전극들(175)은 상기 제2 방향으로 나란히 연장되며, 상기 상부 전극들(160) 상에 각각 접촉될 수 있다. 상기 매립 전극(175)은 상기 제2 콘택 플러그(176)과 동일한 물질로 형성될 수 있다.
상기 제2 영역(60) 내의 상기 제1 상부 층간 유전막(165) 상에 복수의 비트 라인들(180)이 배치될 수 있다. 상기 각 비트 라인(180)은 상기 각 매립 전극(175)의 상부면에 접속될 수 있다. 상기 비트 라인들(180)은 상기 제2 방향으로 나란히 연장될 수 있다. 상술된 바와 같이, 일 실시예에 따르면, 상기 가변 저항체(155a), 상부 전극(160), 매립 전극(175) 및 비트 라인(180)은 상기 제2 방향으로 평행하게 연장될 수 있다. 상기 비트 라인(180)은 금속을 포함할 수 있다. 예컨대, 상기 비트 라인(180)은 텅스텐, 알루미늄 또는 구리 등을 포함할 수 있다. 일 실시예에 따르면, 상기 비트 라인(180)은 상기 매립 전극(175) 보다 낮은 비저항을 갖는 금속을 포함할 수 있다. 예를 들면, 상기 매립 전극(175)은 텅스텐을 포함할 수 있으며, 상기 비트 라인(180)은 알루미늄을 포함할 수 있다.
상기 제1 영역(60)의 제1 상부 층간 유전막(165) 상에 랜딩 패드들(181)이 배치될 수 있다. 상기 랜딩 패드들(181)은 상기 제2 콘택 플러그들(176)의 상부면들 상에 각각 배치될 수 있다. 상기 랜딩 패드들(181)은 상기 제2 방향으로 배열될 수 있으며, 서로 이격될 수 있다(도 3j 참조). 상기 랜딩 패드(181)는 상기 비트 라인(180)과 동일한 물질로 형성될 수 있다.
제2 상부 층간 유전막(185)이 상기 비트 라인(180), 랜딩 패드(181) 및 제1 상부 층간 유전막(165) 상에 배치될 수 있다. 상기 제2 상부 층간 유전막(185)은 산화물, 질화물 및/또는 산화 질화물 등을 포함할 수 있다. 제3 콘택 플러그(188)가 상기 제1 영역(50)내 상기 제2 상부 층간 유전막(185)을 관통하여 상기 각 랜딩 패드(181)에 접속될 수 있다. 따라서, 상기 제1 영역(50) 내에 상기 랜딩 패드들(181)에 각각 접속되는 복수의 제3 콘택 플러그들(188)이 배치될 수 있다. 상기 제3 콘택 플러그(188)는 금속(ex, 텅스텐, 알루미늄 또는 구리 등)을 포함할 수 있다. 상기 제1 영역(50) 내 상기 제2 상부 층간 유전막(185) 상에 복수의 스트래핑 라인들(190)이 배치될 수 있다. 상기 각 스트래핑 라인(190)은 상기 각 제3 콘택 플러그(188)의 상부면에 접속될 수 있다. 이에 따라, 상기 각 스트래핑 라인(190)은 상기 각 도핑된 라인(105)에 전기적으로 접속될 수 있다. 상기 스트래핑 라인들(190)은 상기 도핑된 라인(105)의 연장 방향(즉, 상기 제1 방향)으로 나란히 연장될 수 있다. 상기 스트래핑 라인들(190)은 상기 제2 영역(60) 내로 연장될 수 있다. 상기 스트래핑 라인(190)은 상기 도핑된 라인(105)에 비하여 낮은 비저항을 갖는 금속을 포함할 수 있다. 예컨대, 상기 스트래핑 라인(190)은 텅스텐, 알루미늄 또는 구리 등을 포함할 수 있다.
상술된 바와 같이, 본 실시예에 따르면, 상기 제1 콘택 플러그(140)의 상부면 및 상기 가변 저항체(155a)의 상부면은 상기 몰드 유전막(130)의 상부면과 실질적으로 동일하거나 낮은 레벨에 위치할 수 있다. 이에 따라, 상기 제1 및 제2 영역들(50, 60)간의 단차를 최소화되어, 우수한 신뢰성을 갖는 반도체 기억 소자를 구현할 수 있다. 또한, 상기 몰드 개구부(150) 내 및/또는 상기 가변 저항체(155a) 내에는 상기 제1 콘택 플러그(140)내 금속이 포함되지 않을 수 있다. 이에 따라, 상기 가변 저항체(155a)는 향상된 신뢰성을 가질 수 있다.
다음으로, 본 실시예의 변형예들을 도면들을 참조하여 설명한다. 변형예들에서 상술된 구성 요소들과 동일한 구성요소들은 동일한 참조부호를 사용한다.
도 2a는 본 발명의 일 실시예에 따른 반도체 기억 소자의 일 변형예를 설명하기 위하여 반도체 기억 소자에 포함된 제1 및 제2 콘택 플러그들을 확대한 단면도이다.
도 2a를 참조하면, 상술된 바와 같이, 제1 콘택 플러그(140)는 제1 상부 층간 유전막(165)을 관통하는 제2 콘택 플러그(176)와 접촉될 수 있다. 상기 제1 콘택 플러그(140)의 상부면은 상기 제2 콘택 플러그(176)와 접촉된 제1 부분(139a) 및 상기 제2 콘택 플러그(176)와 접촉되지 않은 제2 부분(139b)을 포함할 수 있다. 본 변형예에 따르면, 상기 제1 콘택 플러그(140)의 상부면의 제1 부분(139a)은 상기 제2 부분(139b) 보다 낮은 레벨에 위치할 수 있다. 상기 제1 콘택 플러그(140)의 상부면의 제1 부분(139a)은 몰드 유전막(130)의 상부면 보다 낮은 레벨에 위치할 수 있으며, 상기 제1 콘택 플러그(140)의 상부면의 제2 부분(139b)은 상기 몰드 유전막(130)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제1 콘택 플러그(140)의 상부면의 제1 부분(139a)은 상기 몰드 유전막(130)의 하부면 보다 높은 레벨에 위치할 수 있다.
도 2b는 본 발명의 일 실시예에 따른 반도체 기억 소자의 다른 변형예를 설명하기 위하여 반도체 기억 소자에 포함된 제1 및 제2 콘택 플러그들을 확대한 단면도이다.
도 2b를 참조하면, 상술된 바와 같이, 제1 콘택 플러그(140)가 몰드 유전막(130), 식각 정지층(127) 및 하부 층간 유전막(110)을 관통하는 제1 콘택홀(135) 내에 배치될 수 있다. 제2 콘택 플러그(176')가 제1 상부 층간 유전막(165)을 관통하는 제2 콘택홀(171') 내에 배치될 수 있다. 상기 제2 콘택홀(171')의 폭이 상기 제1 콘택홀(135)의 폭에 비하여 클 수 있다. 이에 따라, 상기 제2 콘택 플러그(176')는 상기 제1 콘택 플러그(140)의 상부면의 전체와 접촉될 수 있다. 이때, 상기 제1 콘택 플러그(140)의 상부면의 전체가 상기 몰드 유전막(130)의 상부면 보다 낮은 레벨에 위치할 수 있다. 본 변형예에서도, 상기 제1 콘택 플러그(140)의 상부면은 상기 몰드 유전막(130)의 하부면 보다 높은 레벨에 위치할 수 있다. 상기 제2 콘택 플러그(176')는 도 1의 제2 콘택 플러그(176)와 동일한 물질을 포함할 수 있다.
도 2c는 본 발명의 일 실시예에 따른 반도체 기억 소자의 일 변형예를 나타내는 사시도 이다.
도 2c를 참조하면, 본 변형예에 따르면, 제1 콘택 플러그(140)의 상부면의 일부분 상에 캐핑 패턴(145a)이 배치될 수 있다. 상기 캐핑 패턴(145a)은 상기 제1 콘택 플러그(140) 내 금속과 동일한 금속을 포함하는 금속 산화물을 포함할 수 있다. 예컨대, 상기 제1 콘택 플러그(140)가 텅스텐을 포함하는 경우에, 상기 캐핑 패턴(145a)은 텅스텐 산화물을 포함할 수 있다. 일 실시예에 따르면, 상기 캐핑 패턴(145a)은 상기 제1 콘택 플러그(140) 내 금속이 산화되어 형성된 금속 산화물을 포함할 수 있다. 상기 캐핑 패턴(145a)은 상기 제1 콘택 플러그(140)의 상부면 중에서 제2 콘택 플러그(176)와 접촉되지 않은 부분 상에 배치될 수 있다. 상기 캐핑 패턴(145a)의 상부면은 상기 몰드 유전막(130)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 이 경우에, 상기 제1 콘택 플러그(140)의 상부면 전체가 상기 몰드 유전막(130)의 상부면 보다 낮은 레벨에 위치할 수 있다. 일 실시예에 따르면, 도 2a에서 설명한 바와 같이, 상기 제2 콘택 플러그(176)와 접촉된 상기 제1 콘택 플러그(140)의 상부면의 제1 부분은 상기 캐핑 패턴(145a) 아래에 위치한 상기 제1 콘택 플러그(140)의 상부면의 제2 부분 보다 낮은 레벨에 위치할 수 있다.
도 2d는 본 발명의 일 실시예에 따른 반도체 기억 소자의 다른 변형예를 나타내는 사시도 이다.
도 2d를 참조하면, 본 변형예에 따르면, 가변 저항체(155r)의 상부면은 몰드 유전막(130)의 상부면 보다 낮은 레벨에 위치할 수 있다. 물론, 상기 가변 저항체(155r)의 상부면은 상기 몰드 유전막(130)의 하부면 보다 높은 레벨에 위치할 수 있다. 상기 상부 전극(160)은 연장되어 상기 가변 저항체(155r)의 상부면 위에 위치한 몰드 개구부(150)의 일부분을 채울 수 있다. 이에 따라, 상기 상부 전극(160)은 상기 가변 저항체(155r)의 상부면과 접촉될 수 있다. 상기 가변 저항체(155r)는 도 1의 가변 저항체(155a)와 동일한 물질로 형성될 수 있다. 본 변형예에 따르면, 제1 콘택 플러그(140)의 상부면은 몰드 유전막(130)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 도 2d의 제1 및 제2 콘택 플러그들(140, 176)을 포함하는 콘택 구조체는 도 2a의 제1 및 제2 콘택 플러그들(140, 176)을 포함하는 콘택 구조체, 도 2b의 제1 및 제2 콘택 플러그들(140, 176')을 포함하는 콘택 구조체, 또는 도 2c의 제1 및 제2 콘택 플러그들(140, 176)과 캐핑 패턴(145a)을 포함하는 콘택 구조체 중에서 어느 하나와 대체될 수 있다.
도 2e는 본 발명의 일 실시예에 따른 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도 이다.
도 2e를 참조하면, 본 변형예에 따르면, 몰드 유전막(130) 및 식각 정지층(127)을 관통하는 몰드 개구부(150a)는 하나의 하부 전극(125)을 노출시키는 홀 형태일 수 있다. 이에 따라, 상기 몰드 개구부(150a) 내에 배치된 가변 저항체(155b)는 하나의 상기 하부 전극(125)가 접촉될 수 있다. 상기 몰드 유전막(130) 및 식각 정지층(127) 내에 상기 하부 전극들(125)에 각각 대응되는 가변 저항체들(155b)이 배치될 수 있다. 상기 하부 전극(125)과 같이, 평면적 관점에서 상기 가변 저항체들(155b)은 제1 방향 및 제2 방향을 따라 2차원적으로 배열될 수 있다. 이에 따라, 상기 가변 저항체들(155b)은 평면적 관점에서 복수의 행들 및 열들을 이룰 수 있다.상기 가변 저항체들(155b)은 제1 방향 및 제2 방향으로 서로 이격될 수 있다. 상기 제1 방향은 상기 행과 평행한 방향일 수 있으며, 상기 제2 방향은 상기 열과 평행한 방향일 수 있다. 도 2e에서 상기 제1 방향은 x축 방향일 수 있으며, 상기 제2 방향은 y축 방향일 수 있다. 상기 가변 저항체(155b)의 상부면은 그것의 하부면 보다 넓을 수 있다. 이에 따라, 상기 가변 저항체(155b)의 상기 하부 전극(125)과 접촉된 부분이 프로그램 영역에 해당할 수 있다.
이와 유사하게, 상부 전극들(160a)이 상기 가변 저항체들(155b) 상에 각각 배치될 수 있다. 상기 각 상부 전극(160a)은 상기 각 가변 저항체(155b)의 상부면과 접촉될 수 있다. 상기 상부 전극들(160a)은 제1 상부 층간 유전막(165) 아래에 배치될 수 있다. 상기 가변 저항체들(155b)과 마찬가지로 상기 상부 전극들(160a)도 평면적 관점에서 2차원적으로 배열되어, 행들 및 열들을 이룰 수 있다. 상기 상부 전극들(160a)은 상기 제1 및 제2 방향들로 서로 이격될 수 있다.
매립 전극들(175a)이 상기 제1 상부 층간 유전막(165)을 관통하여 상기 상부 전극들(160a)에 각각 접속될 수 있다. 상기 각 매립 전극(175a)은 상기 제1 상부 층간 유전막(165)을 관통하는 상부 개구부(170a) 내에 배치될 수 있다. 상기 상부 개구부(170a)는 홀 형태일 수 있다. 상기 매립 전극들(175a)도 평면적 관점에서 2차원적으로 배열되어, 행들 및 열들을 이룰 수 있으며, 상기 제1 방향 및 제2 방향으로 서로 이격될 수 있다.
상기 제1 상부 층간 유전막(165) 및 제2 상부 층간 유전막(185) 사이에 배치된 각 비트 라인(180)은 하나의 열을 이루는 복수의 매립 전극들(175a)과 전기적으로 접속될 수 있다. 상기 가변 저항체(155b), 상부 전극(160a) 및 매립 전극(175a)은 각각 도 1의 가변 저항체(155a), 상부 전극(160) 및 매립 전극(175)과 동일한 물질로 형성될 수 있다.
본 변형예에 따르면, 상기 각 가변 저항체(155b)은 상기 각 상부 전극(160a)과 접촉될 수 있다. 따라서, 상기 가변 저항체(155b)는 하나의 기억 셀 내에 한정적으로 배치될 수 있다. 상술된 도 2a 내지 도 2d의 변형예들의 기술적 사상들 중에서 어느 하나가 도 2e의 본 변형예에 적용될 수 있다.
다음으로, 본 발명의 일 실시예에 따른 반도체 기억 소자의 제조 방법을 도면들을 참조하여 설명한다.
도 3a 내지 도 3j는 본 발명의 일 실시예에 따른 반도체 기억 소자의 제조 방법을 설명하기 위한 사시도들 이다.
도 3a를 참조하면, 제1 영역(50) 및 제2 영역(60)을 포함하는 기판(100)을 준비한다. 상기 기판(100)에 소자분리 패턴(102)을 형성하여 상기 제2 영역(60) 내에 활성부들을 정의할 수 있다. 상기 활성부들은 제1 방향으로 나란히 연장될 수 있다. 상기 제1 방향은 도면에서 x축 방향에 해당할 수 있다. 상기 활성부들은 상기 제1 영역(50) 내로 나란히 연장될 수 있다. 상기 제1 활성부들은 제1 도전형의 도펀트로 도핑될 수 있다. 예컨대, 상기 기판(100) 내에 상기 제1 도전형의 도펀트로 도핑된 웰 영역(well region)을 형성하여, 상기 활성부들이 상기 제1 도전형의 도펀트로 도핑될 수 있다. 상기 웰 영역은 상기 소자분리 패턴(102)을 형성한 후 또는 형성하기 전에 형성될 수 있다.
상기 각 활성부 내에 제2 도전형의 도펀트를 제공하여 도핑된 라인(105)을 형성할 수 있다. 상기 제2 도전형의 도펀트는 이온 주입 방식에 의하여 상기 각 활성부 내에 제공될 수 있다. 상기 도핑된 라인(105)은 상기 제2 영역(60)으로부터 상기 제1 영역(50)내로 연장될 수 있다.
이어서, 상기 기판(100) 전면 상에 하부 층간 유전막(110)을 형성할 수 있다. 상기 하부 층간 유전막(110)은 산화막, 질화막 및/또는 산화질화막 등으로 형성될 수 있다.
상기 제2 영역(60) 내의 하부 층간 유전막(110)을 패터닝하여 하부홀들(115)을 형성할 수 있다. 상기 하부홀들(115)은 평면적 관점에서 상기 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 2차원적으로 배열될 수 있다. 이에 따라, 상기 하부홀들(115)은 평면적 관점에서 복수의 행들 및 복수의 열들을 이룰 수 있다. 상기 제1 방향은 상기 행들과 평행할 수 있으며, 상기 제2 방향은 상기 열들과 평행할 수 있다. 상기 제2 방향은 도면에서 y축 방향에 해당할 수 있다. 상기 각 행을 이루는 하부홀들(115)은 상기 각 도핑된 라인(105)을 노출시킬 수 있으며, 서로 이격될 수 있다.
도 3b를 참조하면, 상기 각 하부홀(115) 내에 선택 다이오드(120)를 형성할 수 있다. 상기 선택 다이오드(120)는 차례로 적층된 제1 도핑된 부분(117) 및 제2 도핑된 부분(118)을 포함할 수 있다. 상기 제1 도핑된 부분(117)은 상기 도핑된 라인(105)과 동일한 타입의 도펀트로 도핑된 반도체로 형성될 수 있으며, 상기 제2 도핑된 부분(118)은 상기 제1 도핑된 부분(117)과 다른 타입의 도펀트로 도핑된 반도체로 형성될 수 있다.
상기 선택 다이오드(120)를 형성하는 구체적인 방법을 설명한다. 상기 각 하부홀(115) 내에 반도체 패턴을 형성할 수 있다. 상기 반도체 패턴의 상부면은 상기 하부 층간 유전막(110)의 상부면 보다 낮을 수 있다. 상기 반도체 패턴은 실리콘, 게르마늄 또는 실리콘-게르마늄으로 형성될 수 있다. 일 실시예에 따르면, 상기 반도체 패턴은 상기 기판(100)의 반도체 물질과 동일한 반도체 물질을 포함할 수 있다. 상기 반도체 패턴의 아랫부분에 상기 제2 도전형의 도펀트를 제공하여 상기 제1 도핑된 부분(117)을 형성할 수 있으며, 상기 반도체 패턴의 윗부분에 상기 제1 도전형의 도펀트를 제공하여 상기 제2 도핑된 부분(118)을 형성할 수 있다. 상기 제1 및 제2 도핑된 부분(117, 118)은 이온 주입 방식 또는 인시츄(in-situ) 방식으로 도핑될 수 있다. 일 실시예에 따르면, 상기 반도체 패턴은 상기 하부홀(115)에 노출된 도핑된 라인(105)을 시드(seed)로 사용하는 선택적 에피택시얼 성장 공정으로 형성될 수 있다. 상기 반도체 패턴은 상기 선택적 에피택시얼 공정 및 리세스 공정을 수행하여 형성될 수 있다. 이와는 다르게, 상기 하부홀들(115)을 채우는 비정질 상태의 반도체막을 기판(100) 상에 형성할 수 있다. 상기 비정질 상태의 반도체막은 상기 하부홀들(115)에 노출된 도핑된 라인(105)과 접촉될 수 있다. 이어서, 상기 비정질 상태의 반도체막에 열처리 공정을 수행할 수 있다. 상기 열처리 공정에 의하여 상기 노출된 도핑된 라인(105)에 접촉된 비정질 상태의 반도체막은 결정 상태로 변환될 수 있다. 이어서, 상기 결정 상태의 반도체막에 평탄화 공정 및 리세스 공정을 수행하여, 상기 하부 층간 유전막(110)의 상부면 보다 낮은 상부면을 갖는 상기 반도체 패턴을 형성할 수 있다.
상기 선택 다이오드(120)의 상부면 상에 오믹 패턴(123)을 형성할 수 있다. 상기 오믹 패턴(123)은 금속-반도체 반응 공정(ex, 실리사이드화 공정 등)으로 형성될 수 있다. 예컨대, 상기 선택 다이오드들(120)의 상부면과 접촉된 금속막을 기판(100) 상에 형성하고, 상기 금속-반도체 반응 공정을 수행하여, 상기 금속막 및 상기 선택 다이오드(120)를 반응시켜 상기 오믹 패턴(123)을 형성할 수 있다. 상기 오믹 패턴(123)을 형성한 후에, 미반응된 금속막을 제거할 수 있다. 상기 금속막은 니켈, 티타늄 및/또는 코발트 등을 포함할 수 있다. 상기 오믹 패턴(123)의 상부면은 상기 하부 층간 유전막(110)의 상부면 보다 낮은 레벨에 위치할 수 있다.
이어서, 상기 기판(100) 전면 상에 상기 오믹 패턴(123)들 위의 상기 하부홀들(115)을 채우는 하부 전극막을 형성할 수 있으며, 상기 하부 전극막을 상기 하부 층간 유전막(110)이 노출될 때까지 평탄화시키어 하부 전극들(125)을 형성할 수 있다. 상기 각 하부 전극(125)은 상기 각 하부홀(115) 내 및 상기 오믹 패턴(123) 상에 형성될 수 있다. 상기 평탄화 공정에 의하여 상기 하부 전극(125)의 상부면은 상기 하부 층간 유전막(110)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
도 3c를 참조하면, 상기 하부 전극들(125)을 갖는 기판(100) 전면 상에 식각 정지층(127) 및 몰드 유전막(130)을 차례로 형성할 수 있다. 일 실시예에 따르면, 상기 몰드 유전막(130)은 산화막으로 형성될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 몰드 유전막(130)은 다른 물질로 형성되거나, 다층막으로 형성될 수도 있다. 상기 식각 정지층(127)은 상기 몰드 유전막(130)에 대하여 식각선택비를 갖는 유전 물질로 형성될 수 있다. 예컨대, 상기 몰드 유전막(130)이 산화막으로 형성되는 경우에, 상기 식각 정지층(127)은 질화막 및/또는 산화질화막 등으로 형성될 수 있다.
상기 제1 영역(50) 내의 상기 몰드 유전막(130), 식각 정지층(127) 및 하부 층간 유전막(110)을 관통하는 제1 콘택홀(135)을 형성할 수 있다. 상기 제1 콘택홀(135)은 상기 제1 영역(50) 내의 상기 도핑된 라인(105)의 연장부를 노출시킬 수 있다. 상기 제1 영역(50) 내에 상기 도핑된 라인들(105)의 연장부들을 각각 노출시키는 상기 제1 콘택홀들(135)이 형성될 수 있다.
이어서, 상기 제1 콘택홀들(135)을 채우는 제1 도전막을 기판(100) 전면 상에 형성하고, 상기 제1 도전막을 상기 몰드 유전막(130)이 노출될 때까지 평탄화시키어 상기 각 제1 콘택홀(135)을 채우는 제1 콘택 플러그(140)를 형성할 수 있다. 상기 평탄화 공정에 의하여 상기 제1 콘택 플러그(140)의 상부면은 상기 몰드 유전막(130)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제1 도전막은 금속막을 포함하는 것이 바람직하다. 예컨대, 상기 제1 도전막은 텅스텐막, 알루미늄막 또는 구리막 등을 포함할 수 있다. 이에 더하여, 상기 제1 도전막은 상기 금속막 아래에 형성되는 배리어막(ex, 티타늄 질화막 및/또는 탄탈늄 질화막 등과 같은 도전성 금속 질화막) 및/또는 점착층(ex, 티타늄막 및/또는 탄탈늄막등) 등을 더 포함할 수 있다. 상기 제1 도전막의 평탄화는 화학적 기계적 연마 공정 또는 에치백(etch back) 등으로 수행될 수 있다.
도 3d를 참조하면, 상기 제1 콘택 플러그들(140)을 갖는 기판(100)에 표면 처리 공정을 수행하여, 상기 각 제1 콘택 플러그(140) 상에 캐핑 패턴(145)을 형성할 수 있다. 일 실시예에 따르면, 상기 표면 처리 공정은 산화 공정일 수 있다. 이에 따라, 상기 제1 콘택 플러그(140)이 산화되어 상기 캐핑 패턴(145)이 형성될 수 있다. 상기 제1 콘택 플러그(140)가 상술된 금속을 포함함으로써, 상기 캐핑 패턴(145)은 금속 산화물을 포함할 수 있다. 예컨대, 상기 제1 콘택 플러그(140)가 텅스텐을 포함하는 경우에, 상기 캐핑 패턴(145)은 텅스텐 산화물을 포함할 수 있다. 상기 표면 처리 공정에 의하여, 상기 캐핑 패턴(145)은 상기 제1 콘택 플러그(140) 상에 한정적으로 형성될 수 있다. 다시 말해서, 상기 캐핑 패턴(145)은 상기 제1 콘택 플러그(140) 상에 형성되는 반면에, 상기 몰드 유전막(130) 상에는 형성되지 않을 수 있다. 상기 캐핑 패턴(145)의 상부면은 상기 몰드 유전막(130)의 상부면 보다 높은 레벨에 위치할 수 있다. 즉, 상기 캐핑 패턴(145)은 상기 몰드 유전막(130)의 상부면 보다 높게 돌출된 부분을 포함할 수 있다. 일 실시예에 따르면, 상기 캐핑 패턴(145)의 하부면은 상기 몰드 유전막(130)의 상부면 보다 낮은 레벨에 위치할 수 있다. 일 실시예에 따르면, 상기 표면 처리 공정의 산화 공정은 급속 열 산화 공정, 플라즈마 산화 공정 및/또는 라디칼(radical) 산화 공정 등으로 수행될 수 있다. 일 실시예에 따르면, 상기 제1 콘택 플러그(140)가 텅스텐을 포함하고 상기 표면 처리 공정을 급속 열 산화 공정으로 수행하는 경우에, 상기 급속 열 산화 공정은 약 400 ? 내지 약 700 ?의 공정 온도에서 약 1분 내지 10분의 공정 시간으로 수행할 수 있다. 상기 표면 처리 공정을 플라즈마 산화 공정으로 수행하는 경우에, 상기 플라즈마 산화 공정은 약 20W 내지 1000W의 파워 조건으로 약 1분 내지 약 10분의 공정 시간을 수행할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 표면 처리 공정은 다른 온도 및/또는 다른 공정 시간으로 수행될 수 있다.
도 3e를 참조하면, 상기 캐핑 패턴(145)을 갖는 기판의 상기 제2 영역(60) 내 상기 몰드 유전막(130) 및 식각 정지층(127)을 관통하는 몰드 개구부(150)를 형성할 수 있다. 상기 제2 영역(60) 내에 복수의 상기 몰드 개구부들(150)이 형성될 수 있다. 상기 각 몰드 개구부(150)는 상기 제2 방향으로 연장된 그루브 형태일 수다. 상기 각 몰드 개구부(150)는 하나의 열을 이루는 상기 하부 전극들(125)을 노출시킬 수 있다.
본 발명의 일 실시예에 따른 상기 몰드 개구부(150)의 형성 방법을 도 4의 플로우 챠트를 참조하여 설명한다.
도 4는 본 발명의 실시예들에 따른 반도체 기억 소자의 제조 방법 중에서 가변 저항체가 형성되는 몰드 개구부를 형성하는 방법을 설명하기 위한 플로우 챠트이다.
도 3e 및 도 4를 참조하면, 상기 캐핑 패턴(145)을 갖는 기판(100) 상에 상기 몰드 유전막(150)을 정의하는 마스크 패턴을 형성할 수 있다(S70). 상기 마스크 패턴은 감광물질(photoresist)을 포함할 수 있다. 상기 마스크 패턴을 식각 마스크로 사용하여 상기 제2 영역(60) 내 상기 몰드 유전막(130)을 식각하여, 상기 몰드 유전막(130)을 관통하는 몰드 개구부를 형성할 수 있다(S72). 일 실시예에 따르면, 상기 스텝(S72)에 의해 형성된 몰드 개구부 아래의 식각 정지층(127)의 적어도 일부가 잔존될 수 있다. 상기 스텝(S72)에 의해 형성된 몰드 개구부의 상단의 폭은 하단의 폭 보다 넓을 수 있다. 이어서, 상기 마스크 패턴을 제거할 수 있다(S74). 상기 마스크 패턴을 제거함으로써, 상기 제2 영역(60)내의 몰드 유전막(130)이 노출될 수 있다. 상기 마스크 패턴을 제거(S74)한 후에, 상기 몰드 개구부에 후 식각 공정(post etching process)를 수행할 수 있다(S76). 상기 후 식각 공정에 의하여 상기 몰드 유전막(130)의 상부면에 인접한 상기 몰드 개구부의 상단이 더 식각될 수 있다. 이에 따라, 상기 몰드 유전막(130)을 관통하는 몰드 개구부의 상단의 폭은 하단의 폭 보다 더 넓어질 수 있다. 이에 따라, 후속에 형성되는 가변 저항 물질막이 상기 몰드 개구부를 더욱 용이하게 채울 수 있다. 또한, 상기 후 식각 공정에 의하여 상기 몰드 개구부 아래에 잔존된 상기 식각 정지층(127)이 제거되어 상기 하부 전극(125)이 노출될 수 있다. 이로써, 상기 몰드 유전막(130) 및 식각 정지층(127)을 관통하는 몰드 개구부(150)가 형성될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 일 실시예에 따르면, 상기 스텝(72S)에서 상기 몰드 개구부(130) 및 식각 정지층(127)을 관통하는 몰드 개구부(150)가 형성될 수 있으며, 상기 후 식각 공정은 상기 몰드 개구부(150)의 상단의 폭을 증가시키는 것 및/또는 건식 세정을 위하여 수행할 수도 있다. 상기 후 식각 공정은 RF(Radio Frequency) 식각 공정일 수 있다. 일 실시예에 따르면, 상기 RF 식각 공정은 ICP(Inductive Coupled Plasma) 또는 ECR(Electron Cyclotron Resonance)과 같은 방법 등으로 수행될 수 있다. 상기 후 식각 공정을 수행(S76)한 후에, 세정 공정을 수행할 수 있다(S78). 상기 세정 공정은 습식 세정 공정으로 수행할 수 있다.
상기 몰드 개구부(150)를 형성하는 동안에, 상기 제1 콘택 플러그(140)는 상기 캐핑 패턴(145)에 의하여 보호될 수 있다. 이에 따라, 상기 몰드 개구부(150) 내에 형성되는 가변 저항체가 우수한 신뢰성을 가질 수 있다.
도 3f를 참조하면, 상기 캐핑 패턴(145) 및 상기 몰드 개구부들(150)을 갖는 기판(100) 전면 상에 가변 저항 물질막(155, variable resistance material layer)을 형성할 수 있다. 상기 가변 저항 물질막(155)은 상기 몰드 개구부들(150)을 채울 수 있다. 상술된 바와 같이, 상기 몰드 개구부(150)의 상단이 하단에 비하여 넓음으로써, 상기 가변 저항 물질막(155)은 상기 몰드 개구부(150)를 보다 용이하게 채울 수 있다. 일 실시예에 따르면, 상기 가변 저항 물질막(155)은 상변화 물질로 형성될 수 있다. 상기 가변 저항 물질막(155)의 상변화 물질은 칼코게나이드(chalcogenide) 원소인 Te 및 Se 중 선택된 적어도 하나를 포함하고, 또한, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, N 중에 적어도 하나를 포함하는 화합물로 형성할 수 있다. 예컨대, 상기 가변 저항 물질막(155)은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se 또는 6A족 원소-Sb-Se 등에서 적어도 하나를 포함할 수 있다.
도 3g를 참조하면, 상기 가변 저항 물질막(155) 및 캐핑 패턴(145)을 상기 몰드 유전막(130)이 노출될 때까지 평탄화시키어, 상기 몰드 개구부(150) 내에 가변 저항체(155a)가 형성될 수 있다. 상기 평탄화 공정에 의하여, 상기 몰드 개구부들(150) 내의 가변 저항체들(155a)이 서로 분리될 수 있다. 상기 각 가변 저항체(155a)는 상기 제2 방향으로 연장된 라인 형태일 수 있다. 일 실시예에 따르면, 상기 가변 저항 물질막(155) 및 캐핑 패턴(145)은 상기 몰드 유전막(130) 및 상기 제1 콘택 플러그(140)가 노출될 때까지 평탄화될 수 있다. 이에 따라, 도 3g에 개시된 바와 같이, 상기 캐핑 패턴(145)이 모두 제거되어, 상기 제1 콘택 플러그들(140)이 노출될 수 있다. 이 경우에, 상기 몰드 유전막(130), 제1 콘택 플러그(140) 및 가변 저항체(150a)의 상부면들이 실질적으로 동일한 레벨에 위치할 수 있다. 일 실시예에 따르면, 상기 가변 저항 물질막(155) 및 캐핑 패턴(145)의 평탄화는 화학적 기계적 연마 공정에 의하여 수행될 수 있다.
도 3h를 참조하면, 이어서, 상기 기판(100) 전면 상에 상부 전극막을 형성하고, 상기 상부 전극막을 패터닝하여 상기 각 가변 저항체(155a) 상에 상부 전극(160)을 형성할 수 있다. 상기 상부 전극(160)은 상기 가변 저항체(155a)과 평행하게 연장될 수 있다. 상기 상부 전극(160)은 상기 가변 저항체(155a)의 상부면과 접촉될 수 있다. 일 실시예에 따르면, 도 3h에 개시된 바와 같이, 상기 상부 전극(160)을 형성한 후에 상기 제1 영역(50) 내에 상기 상부 전극막이 모두 제거될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 일 실시예에 따르면, 상기 상부 전극(160)의 형성 시에, 상기 상부 전극막의 일부분으로 형성된 랜딩부(미도시함)가 형성될 수도 있다. 상기 랜딩부는 상기 각 제1 콘택 플러그(140) 상에 배치될 수 있다.
도 3i를 참조하면, 상기 상부 전극들(160)을 갖는 기판(100) 전면 상에 제1 상부 층간 유전막(165)을 형성할 수 있다. 상기 제1 영역(50) 내 제1 상부 층간 유전막(165)을 패터닝하여 상기 각 제1 콘택 플러그(140)를 노출시키는 제2 콘택홀(171)을 형성할 수 있다. 상기 제2 영역(60) 내 제1 상부 층간 유전막(165)을 패터닝하여 상기 각 상부 전극(160)을 노출시키는 상부 개구부(170)를 형성할 수 있다. 상기 상부 개구부(170)는 상기 제2 방향으로 연장된 그루브 형태일 수 있다. 상기 제2 콘택홀(171) 및 상부 개구부(170)는 동시에 형성될 수 있다.
도 3j를 참조하면, 상기 제2 콘택홀(171) 및 상부 개구부(170)를 채우는 제2 도전막을 기판(100) 전면 상에 형성할 수 있다. 상기 제2 도전막을 상기 제1 상부 층간 유전막(165)이 노출될 때까지 평탄화시키어, 상기 제1 영역(50) 내의 제2 콘택 플러그(176) 및 상기 제2 영역(60) 내의 매립 전극(175)을 형성할 수 있다. 상기 제2 콘택 플러그(176)는 상기 제2 콘택홀(171)을 채우고, 상기 매립 전극(175)은 상기 상부 개구부(170)를 채운다. 상기 제2 콘택 플러그(176) 및 상기 매립 전극(175)은 상기 제2 도전막의 일부분들로 형성됨으로써, 서로 동일한 도전 물질로 형성될 수 있다. 상기 제2 도전막은 금속막(ex, 텅스텐막, 구리막 또는 알루미늄막 등)을 포함할 수 있다. 이에 더하여, 상기 제2 도전막은 금속막 아래에 형성되는 배리어막(ex, 티타늄 질화막 및/또는 탄탈늄 질화막 등과 같은 도전성 금속 질화막) 및/또는 점착층(ex, 티타늄막 및/또는 탄탈늄막등) 등을 더 포함할 수 있다. 상기 제2 도전막의 평탄화는 화학적 기계적 연마 공정 또는 에치백(etch back) 등으로 수행될 수 있다.
이어서, 상기 제1 상부 층간 유전막(165) 상에 비트라인 도전막을 형성하고, 상기 비트라인 도전막을 패터닝하여 상기 제2 영역(60) 내에 상기 각 매립 전극(175)과 접속되는 비트 라인(180)을 형성할 수 있다. 일 실시예에 따르면, 상기 비트 라인(180) 형성 시에, 상기 제1 영역(50) 내에 랜딩 패드(181)가 형성될 수 있다. 상기 랜딩 패드(181)는 상기 각 제2 콘택 플러그(176) 상에 형성될 수 있다. 상기 랜딩 패드(181)는 상기 제1 영역(50) 내 상기 비트라인 도전막의 일부분으로 형성될 수 있다.
계속해서, 도 1의 제2 상부 층간 유전막(185)을 형성하고, 상기 제1 영역(50)내 제2 상부 층간 유전막(185)을 관통하는 제3 콘택 플러그(188)를 형성할 수 있다. 상기 제2 콘택 플러그(188)는 상기 각 랜딩 패드(181)에 접속될 수 있다. 이어서, 상기 제2 상부 층간 유전막(185) 상에 도 1의 스트래핑 라인(190)을 형성할 수 있다. 이로써, 도 1에 개시된 반도체 기억 소자를 구현할 수 있다.
상술된 반도체 기억 소자의 제조 방법에 따르면, 상기 몰드 개구부(150)를 형성하는 동안에, 상기 제1 콘택 플러그(140)는 상기 캐핑 패턴(145)에 의하여 보호될 수 있다. 이에 따라, 상기 몰드 개구부(150) 내의 가변 저항체(155a)가 우수한 신뢰성을 가질 수 있다.
만약, 상기 캐핑 패턴(145)이 생략되면, 상기 몰드 개구부(150)를 형성하는 동안에, 상기 제1 콘택 플러그(140)내 금속 원자들이 상기 몰드 개구부(150) 내로 이동될 수 있다. 예컨대, 상기 후 식각 공정 및/또는 상기 세정 공정을 수행하는 동안에 상기 제1 콘택 플러그(140)내 금속 원자들이 상기 몰드 개구부(150) 내로 이동될 수 있다. 이에 따라, 상기 가변 저항체(155a)가 상기 제1 콘택 플러그(140)가 상기 금속 원자들을 포함할 수 있다. 이 경우에, 상기 가변 저항체(155a)의 신뢰성이 저하될 수 있다. 하지만, 상술된 본 발명의 일 실시예에 따르면, 상기 몰드 개구부(150)를 형성하는 동안에, 상기 캐핑 패턴(145)이 상기 제1 콘택 플러그(140)를 보호함으로써, 상기 제1 콘택 플러그(140)내 금속 원자들이 제1 콘택홀(135) 외부로 이동되는 현상을 최소화할 수 있다. 이에 따라, 상기 가변 저항체(155a)를 포함하는 반도체 기억 소자는 우수한 신뢰성을 가질 수 있다. 또한, 상기 제1 콘택 플러그(140)와 상기 가변 저항체(155a)간의 간격을 감소시킬 수 있어 고집적화에 최적화된 반도체 기억 소자를 구현할 수 있다.
다음으로, 도 2a 내지 도 2e에 개시된 반도체 기억 소자의 제조 방법들을 특징적인 부분들을 중심으로 설명한다.
도 2a에 개시된 반도체 기억 소자의 제조 방법은 도 3a 내지 도 3j를 참조하여 설명한 방법과 유사할 수 있다. 다만, 도 3i에서, 상기 제2 콘택홀(171)은 상기 제1 콘택 플러그(140)의 상부면의 일부분을 노출시킬 수 있으며, 상기 제2 콘택홀(171)에 노출된 제1 콘택 플러그(140)의 상부면의 일부분을 더 식각할 수 있다. 이에 따라, 도 2a에 개시된 반도체 기억 소자를 구현할 수 있다. 상기 제2 콘택홀(171)에 노출된 제1 콘택 플러그(140)의 상부면의 일부분은 추가적인 식각 공정 및/또는 과식각 공정 등에 의하여 식각될 수 있다.
도 2b에 개시된 반도체 기억 소자의 제조 방법은 도 3a 내지 도 3j를 참조하여 설명한 방법과 유사할 수 있다. 다만, 도 2b에 개시된 바와 같이, 제2 콘택홀(171')이 제1 콘택 플러그(140)의 상부면 전체를 노출시킬 수 있으며, 상기 제1 콘택 플러그(140)의 노출된 상부면 전체를 식각하여 도 2b에 개시된 반도체 기억 소자를 구현할 수 있다. 상기 제2 콘택홀(171')에 노출된 제1 콘택 플러그(140)의 상부면 전체는 추가적인 식각 공정 및/또는 과식각 공정 등에 의하여 식각될 수 있다.
도 2c에 도시된 반도체 기억 소자의 제조 방법을 도 5a 내지 도 5c를 참조하여 설명한다. 도 2c에 도시된 반도체 기억 소자의 제조 방법은 도 3a 내지 도 3f와 도 4를 참조하여 설명한 제조 방법들을 포함할 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 사시도들 이다.
도 3f 및 도 5a를 참조하면, 상기 가변 저항 물질막(155) 및 상기 캐핑 패턴(145)을 상기 몰드 유전막(130)이 노출될 때까지 평탄화시키어, 상기 가변 저항체들(155a)을 형성할 수 있다. 이때, 평탄화된 캐핑 패턴(145a)이 상기 제1 콘택 플러그(140) 상에 잔존될 수 있다. 상기 평탄화된 캐핑 패턴(145a)은 상기 제1 콘택 플러그(140)의 상부면 전체를 덮을 수 있다. 상기 평탄화된 캐핑 패턴(145a)은 상기 몰드 유전막(130)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 일 실시예에 따르면, 상기 평탄화된 캐핑 패턴(145a)은 상기 가변 저항체(155a)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
도 5b를 참조하면, 상기 기판(100) 상에 상부 전극막을 형성하고, 상기 상부 전극막을 패터닝하여 상부 전극들(160)을 형성할 수 있다. 이 경우에 상기 제1 영역(50) 내 상기 상부 전극막은 모두 제거될 수 있다. 이로써, 상기 상부 전극(160)을 형성한 직후에 상기 평탄화된 캐핑 패턴들(145a)이 노출될 수 있다.
도 5c를 참조하면, 이어서, 상기 기판(100) 전면 상에 제1 상부 층간 유전막(165)을 형성할 수 있다. 상기 제1 영역(50) 내 상기 제1 상부 층간 유전막(165) 및 평탄화된 캐핑 패턴(145a)을 연속적으로 관통하여 제1 콘택 플러그(140)의 상부면을 노출시키는 제2 콘택홀(171)을 형성할 수 있다. 이때, 상기 제1 콘택 플러그(140)의 상부면의 일부분이 상기 제2 콘택홀(171)에 의해 노출될 수 있으며, 상기 제1 콘택 플러그(140)의 상부면의 다른 부분은 노출되지 않을 수 있다. 상기 제1 콘택 플러그(140)의 상부면의 상기 다른 부분 상에 상기 평탄화된 캐핑 패턴(145a)의 일부분이 잔존될 수 있다. 일 실시예에 따르면, 상기 제2 콘택홀(171)에 노출된 제1 콘택 플러그(140)의 상부면의 일부분은 상기 잔존된 캐핑 패턴(145a) 아래의 상부면의 다른 부분 보다 낮게 식각될 수 있다. 상기 제2 영역(60)내의 제1 상부 층간 유전막(165)을 관통하는 몰드 개구부(170)를 형성할 수 있다. 상기 제2 콘택홀(171) 및 몰드 개구부(170)는 동시에 형성될 수 있다. 이어서, 상기 제1 콘택홀(171) 및 몰드 개구부(170)를 채우는 제2 도전막을 형성하고, 상기 제2 도전막을 상기 제1 상부 층간 유전막(165)이 노출될 때까지 평탄화시키어, 상기 제1 콘택홀(171) 내의 제2 콘택 플러그(176) 및 상기 몰드 개구부(170) 내의 매립 전극(175)을 형성할 수 있다. 이 후의 공정들은 도 3j 및 도 1을 참조하여 설명한 것과 동일하게 수행할 수 있다. 이로써, 도 2c에 도시된 반도체 기억 소자를 구현할 수 있다.
다음으로, 도 2d에 개시된 반도체 기억 소자의 제조 방법을 도 6을 참조하여 설명한다. 도 2d에 개시된 반도체 소자의 제조 방법은 도 3a 내지 도 3f를 참조하여 설명한 것과 동일한 방법들을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 사시도 이다.
도 3f 및 도 6을 참조하면, 가변 저항 물질막(155) 및 캐핑 패턴(145)을 상기 몰드 유전막(130)이 노출될 때까지 평탄화시키어 가변 저항체(155r)를 형성할 수 있다. 상기 가변 저항체(155r)의 상부면은 상기 몰드 유전막(130)의 상부면 보다 낮게 리세스될 수 있다. 상기 평탄화 공정 시에, 상기 가변 저항 물질막(155)의 식각율이 상기 몰드 유전막(130)의 식각율 보다 매우 높은 경우에, 상기 평탄화 공정에 의하여, 상기 가변 저항체(155r)의 상부면이 상기 몰드 유전막(130)의 상부면 보다 낮게 리세스될 수 있다. 이와는 달리, 상기 가변 저항 물질막(155)을 평탄화한 후에, 추가적인 리세스 공정을 더 수행할 수도 있다. 도 6에 개시된 바와 같이 상기 평탄화 공정에 의하여 상기 캐핑 패턴(145)이 모두 제거될 수 있다. 이와는 달리, 도 5a 내지 도 5c를 참조하여 설명한 방법들이 본 변형예에 적용될 수 있다. 이에 따라, 도 6에서 평탄화된 캐핑 패턴이 잔존될 수도 있다. 이 후의 공정들은 도 3h 내지 도 3j 및 도 1을 참조하여 설명한 방법들과 동일하게 수행할 수 있다.
다음으로, 도 2e에 개시된 반도체 기억 소자의 제조 방법을 도 7을 참조하여 설명한다. 도 2e에 개시된 반도체 기억 소자의 제조 방법은 도 3a 내지 도 3d를 참조하여 설명한 방법들을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 사시도 이다.
도 3d 및 도 7을 참조하면, 캐핑 패턴(145)을 갖는 기판(100)의 제2 영역(60)내의 몰드 유전막(130) 및 식각 정지층(127)을 관통하는 몰드 개구부들(150a)을 형성할 수 있다. 상기 각 몰드 개구부(150a)는 상기 각 하부 전극(125)을 노출시킬 수 있다. 따라서, 상기 몰드 개구부들(150a)은 상기 제1 방향 및 제2 방향을 따라 2차원적으로 배열되어, 복수의 행들 및 열들을 이룰 수 있다. 상기 몰드 개구부들(150a)은 상기 제1 및 제2 방향들로 서로 이격될 수 있다.
이어서, 도 3f 및 도 3g를 참조하여 설명한 것과 같이, 상기 몰드 개구부들(150a)을 채우는 가변 저항 물질막(155)을 기판(100) 상에 형성할 수 있으며, 상기 가변 저항 물질막(155) 및 상기 캐핑 패턴(145)을 상기 몰드 유전막(130)이 노출될 때까지 평탄화시키어, 도 2e에 개시된 가변 저항체들(155b)을 형성할 수 있다.
계속해서, 도 2e를 참조하면, 이어서, 상기 몰드 유전막(130) 상에 상기 각 가변 저항체(155b) 상에 상부 전극(160a)을 형성하고, 제1 상부 층간 유전막(165)을 형성할 수 있다. 상기 제1 상부 층간 유전막(165)을 패터닝하여 상기 제2 영역(60) 상기 각 상부 전극(160a)을 노출시키는 홀 형태의 상부 개구부(170a) 및 상기 제1 영역(50) 내의 제2 콘택홀(171)을 형성할 수 있다. 상기 상부 개구부들(170a)도 상기 가변 저항체들(155b) 각각 에 대응될 수 있다. 이어서, 상기 제2 콘택홀(171)을 채우는 제2 콘택 플러그(176) 및 상기 상부 개구부(170a)를 채우는 매립 전극(175a)을 형성할 수 있다. 상기 각 매립 전극(175a)은 상기 각 가변 저항체(155b)에 전기적으로 접속될 수 있다. 따라서, 상기 매립 전극들(175a)도 행들 및 열들을 이룰 수 있다. 이어서, 상기 제1 영역(50) 내의 랜딩 패드들(181) 및 상기 제2 영역(60)내의 비트 라인들(180)을 형성할 수 있다. 상기 각 비트 라인(180)은 하나의 열을 이루는 상기 매립 전극들(175a)과 접속될 수 있다. 이어서, 도 3j 및 도 1을 참조하여 설명한 것과 같이, 제2 상부 층간 유전막(185), 제3 콘택 플러그(188) 및 스트래핑 라인(190)을 형성할 수 있다. 이로써, 도 2e에 개시된 반도체 기억 소자를 구현할 수 있다.
(제2 실시예)
본 실시예에서 상술된 제1 실시예와 동일한 구성 요소들은 동일한 참조부호를 사용한다. 또한, 동일한 구성 요소들에 대한 설명은 중복을 피하기 위하여 생략할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 기억 소자를 나타내는 사시도 이다.
도 8을 참조하면, 하부 층간 유전막(110) 상에 식각 정지층(127) 및 제1 몰드 유전막(130)이 차례로 적층될 수 있다. 제1 콘택 플러그(140)가 제1 영역(50) 내의 제1 몰드 유전막(130), 식각 정지층(127) 및 하부 층간 유전막(110)을 연속적으로 관통하는 제1 콘택홀(135) 내에 배치될 수 있다. 제2 몰드 유전막(200)이 상기 제1 몰드 유전막(130)을 갖는 기판(100) 전면 상에 배치될 수 있다. 가변 저항체(255)가 제2 영역(60) 내의 제2 몰드 유전막(200), 제1 몰드 유전막(130) 및 식각 정지층(127)을 연속적으로 관통하는 몰드 개구부(250) 내에 배치될 수 있다. 이때, 상기 가변 저항체(255)의 상부면은 상기 제1 콘택 플러그(140)의 상부면 보다 높은 레벨에 위치할 수 있다.
상기 제1 콘택 플러그(140)의 상부면은 상기 제1 몰드 유전막(130)의 상부면과 실질적으로 동일하거나 낮은 레벨에 위치할 수 있다. 상기 제1 콘택 플러그(140)의 상부면은 상기 제1 몰드 유전막(130)의 하부면 보다 높은 레벨에 위치할 수 있다. 일 실시예에 따르면, 도 8에 도시된 바와 같이, 상기 제1 콘택 플러그(140)의 상부면은 상기 제1 몰드 유전막(130)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 가변 저항체(255)의 상부면은 상기 제2 몰드 유전막(200)의 상부면과 실질적으로 동일하거나 낮은 레벨에 위치할 수 있다. 상기 가변 저항체(255)의 상부면은 상기 제2 몰드 유전막(200)의 하부면 보다 높은 레벨에 위치할 수 있다. 일 실시예에 따르면, 도 8에 개시된 바와 같이, 상기 가변 저항체(255)의 상부면은 상기 제2 몰드 유전막(200)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 몰드 유전막(200)은 산화물, 질화물 및/또는 산화 질화물 등을 포함하는 단일층 또는 다층일 수 있다. 일 실시예에 따르면, 상기 몰드 유전막(200)은 산화물로 형성될 수 있으며, 단일층일 수 있다. 상기 가변 저항체(255)는 도 1의 가변 저항체(155a)와 동일한 물질을 포함할 수 있다. 상기 가변 저항체(255) 및 몰드 개구부(250)는 일 방향으로 연장될 수 있다. 상기 가변 저항체(255)는 하나의 열을 이루는 상부 전극들(125)과 접촉될 수 있다. 따라서, 상기 제2 영역(60) 내에 상기 상부 전극들(165)로 구성된 복수의 열들에 각각 대응되는 가변 저항체들(255)이 배치될 수 있다.
상기 제2 영역(60) 내의 상기 제2 몰드 유전막(200) 상에 상부 전극들(160)이 배치될 수 있다. 상기 상부 전극들(160)은 상기 가변 저항체(255)과 평행하게 연장될 수 있다. 상기 각 상부 전극(160)은 상기 각 가변 저항체(255)의 상부면과 접촉될 수 있다.
제1 상부 층간 유전막(165)이 상기 제2 몰드 유전막(200) 상에 배치될 수 있다. 제2 콘택 플러그(176a)가 상기 제1 영역(50) 내의 제1 상부 층간 유전막(165) 및 제2 몰드 유전막(200)을 연속적으로 관통하는 제2 콘택홀(171a) 내에 배치될 수 있다. 상기 제2 콘택 플러그(176a)는 상기 제1 콘택 플러그(140)의 상부면의 적어도 일부와 접촉될 수 있다. 매립 전극들(175)이 상기 제2 영역(60) 내의 제1 상부 층간 유전막(165) 내에 배치될 수 있다. 상기 각 매립 전극(175)은 상기 제2 영역(60) 내의 제1 상부 층간 유전막(165)을 관통하는 상부 개구부(170)을 채울 수 있다. 상기 각 매립 전극(175)은 상기 각 상부 전극(160)에 접속될 수 있다. 상기 제2 콘택 플러그(176a)는 상기 매립 전극(175)과 동일한 물질로 형성될 수 있다. 상기 매립 전극(175)에 포함되는 도전 물질은 상술된 제1 실시예에서 설명하였음으로 생략한다.
도 8에 도시된 바와 같이, 비트 라인들(180)이 상기 제2 영역(60)내 제1 상부 층간 유전막(165) 상에 나란히 배치될 수 있으며, 상기 각 비트 라인(180)은 상기 각 매립 전극(175)과 접속될 수 있다. 랜딩 패드들(181)이 상기 제1 영역(50)내 제1 상부 층간 유전막(165) 상에 배치될 수 있으며, 상기 각 랜딩 패드(181)는 상기 각 제2 콘택 플러그(176a)의 상부면과 접촉될 수 있다.
제2 상부 층간 유전막(185)이 상기 기판(100) 전면 상에 배치될 수 있으며, 제3 콘택 플러그들(188)이 상기 제1 영역(50) 내의 제2 상부 층간 유전막(185)을 관통하여 상기 랜딩 패드들(181)에 각각 접속될 수 있으며, 스트래핑 라인들(190)이 상기 제2 상부 층간 유전막(185) 상에 배치되어, 상기 제3 콘택 플러그들(188)과 각각 접속될 수 있다. 상술된 바와 같이, 상기 스트래핑 라인들(190)은 도핑된 라인들(105)에 각각 전기적으로 접속되며, 상기 도핑된 라인들(105)과 평행하게 연장될 수 있다.
상술된 반도체 기억 소자에 따르면, 상기 제2 몰드 유전막(200)이 상기 제1 콘택 플러그(140) 상에 배치될 수 있으며, 상기 몰드 개구부(250)는 상기 제2 영역(60)내 제2 몰드 유전막(200), 제1 몰드 유전막(130) 및 식각 정지층(127)을 연속적으로 관통할 수 있다. 이에 따라, 상기 몰드 개구부(250)의 형성 시에, 상기 제1 콘택 플러그(140)는 상기 제2 몰드 유전막(200)에 의하여 보호될 수 있다. 그 결과, 상기 가변 저항체(255)는 우수한 신뢰성을 가질 수 있어, 높은 신뢰성을 갖고 고집적화에 최적화된 반도체 기억 소자를 구현할 수 있다.
다음으로, 본 실시예에 따른 반도체 기억 소자의 변형예들을 도면들을 참조하여 설명한다. 중복 설명을 피하기 위하여, 상기 변형예들은 특징적인 부분들을 중심으로 설명한다.
도 9a는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 일 변형예를 설명하기 위하여 도 8의 반도체 기억 소자에 포함된 제1 및 제2 콘택 플러그들을 확대한 단면도이다.
도 9a를 참조하면, 제1 콘택 플러그(140)의 상부면은 제1 상부 층간 유전막(165) 및 제2 몰드 유전막(200)을 연속적으로 관통하는 제2 콘택 플러그(176a)와 접촉된 제1 부분(139a), 및 상기 제2 콘택 플러그(176a)와 접촉되지 않는 제2 부분(139b)을 포함할 수 있다. 본 변형예에 따르면, 상기 제1 부분(139a)이 상기 제2 부분(139b) 보다 낮은 레벨에 위치할 수 있다. 상기 제2 부분(139b)은 상기 제1 몰드 유전막(130)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제2 부분(139b) 보다 낮은 상기 제1 부분(139a)은 상기 제1 몰드 유전막(130)의 하부면 보다 높은 레벨에 위치할 수 있다.
도 9b는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 다른 변형예를 설명하기 위하여 도 8의 반도체 기억 소자에 포함된 제1 및 제2 콘택 플러그들을 확대한 단면도이다.
도 9b를 참조하면, 제2 콘택 플러그(176a')이 제1 영역(50)내 제1 상부 층간 유전막(165) 및 제2 몰드 유전막(200)을 연속적으로 관통하는 제2 콘택홀(171a')내에 배치될 수 있다. 본 변형예에 따르면, 상기 제2 콘택 플러그(176a')는 상기 제1 콘택 플러그(140)의 상부면 전체와 접촉될 수 있으며, 상기 제1 콘택 플러그(140)의 상부면 전체가 상기 제1 몰드 유전막(130)의 상부면 보다 낮은 레벨에 위치할 수 있다.
도 9c는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도 이다.
도 9c를 참조하면, 가변 저항체(255r)는 몰드 개구부(250) 내에 배치될 수 있다. 본 변형예에 따르면, 상기 가변 저항체(255r)의 상부면은 상기 제2 몰드 유전막(200)의 상부면 보다 낮은 레벨에 위치할 수 있다. 이 경우에, 상기 가변 저항체(255r)의 상부면은 상기 제2 몰드 유전막(200)의 하부면 보다 높을 수 있다. 상부 전극(160)이 아래로 연장되어, 상기 가변 저항체(255r)의 상부면 위에 위치한 상기 몰드 개구부(250)의 일부분을 채울 수 있다. 상기 가변 저항체(255r)는 도 1의 가변 저항체(155a)와 동일한 물질로 형성될 수 있다.
도 9d는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도 이다. 도 9에 개시된 변형예는 상술된 2e의 변형예와 유사할 수 있다.
도 9d를 참조하면, 가변 저항체들(255a)은 제2 영역(60)내 제2 몰드 유전막(200), 제1 몰드 유전막(130) 및 식각 정지층(127)을 연속적으로 관통하는 몰드 개구부들(250a) 내에 각각 배치될 수 있다. 이때, 상기 각 몰드 개구부(250a)는 하나의 하부 전극(125)을 노출시킬 수 있다. 따라서, 본 변형예에 따르면, 하나의 상기 가변 저항체(255a)는 하나의 상기 하부 전극(125)과 접촉될 수 있다.
각 상부 전극(160a)은 상기 각 가변 저항체(255a)의 상부면과 접촉될 수 있으며, 랜딩 패드 형태를 가질 수 있다. 상기 몰드 개구부(250a)와 유사하게 상기 제2 영역(60)내 제1 상부 층간 유전막(165)을 관통하는 상부 개구부(170a)는 상기 각 상부 전극(160a)을 노출시키는 홀 형태일 수 있으며, 상기 상부 개구부(170a) 내의 매립 전극(175a)은 상기 상부 전극(160a)을 경유하여 상기 각 가변 저항체(255a)와 전기적으로 접속될 수 있다. 각 비트 라인(180)은 하나의 열을 이루는 복수의 상기 매립 전극들(175a)과 접속될 수 있다. 상기 가변 저항체(255a)는 도 1의 가변 저항체(155a)와 동일한 물질로 형성될 수 있다.
다음으로, 본 실시예에 따른 반도체 기억 소자의 제조 방법을 도면들을 참조하여 설명한다. 이 제조 방법은 상술된 도 3a 내지 도 3c를 참조하여 설명한 방법들을 포함할 수 있다. 이때, 도 3c에서 설명한 몰드 유전막(130)은 본 실시예에서 제1 몰드 유전막(130)에 해당할 수 있다.
도 10a 내지 도 10d는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 제조 방법을 설명하기 위한 사시도들 이다.
도 3c 및 도 10a를 참조하면, 제1 콘택 플러그(140) 및 제1 몰드 유전막(130)을 갖는 기판(100) 전면 상에 제2 몰드 유전막(200)을 형성할 수 있다. 상기 제2 몰드 유전막(200)은 상기 제1 콘택 플러그(140)의 상부면을 덮는다. 상기 제2 몰드 유전막(200)은 산화막, 질화막 및/또는 산화질화막 등을 포함하는 단일층 또는 다층막일 수 있다. 일 실시예에 따르면, 상기 제2 몰드 유전막(200)은 산화막으로 형성된 단일층일 수 있다.
도 10b를 참조하면, 제2 영역(60)내 상기 제2 몰드 유전막(200), 제1 몰드 유전막(130) 및 식각 정지층(127)을 연속적으로 관통하여 상기 하부 전극(125)을 노출시키는 몰드 개구부(250)를 형성할 수 있다. 일 실시예에 따르면, 상기 몰드 개구부(250)는 도 4의 플로우 챠트에 개시된 스텝들로 형성될 수 있다. 예컨대, 상기 제2 몰드 유전막(200) 상에 상기 몰드 개구부(250)를 정의하는 마스크 패턴을 형성(S70)하고, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 제2 및 제1 몰드 유전막들(200, 130)을 연속적으로 관통하여 상기 식각 정지층(127)을 노출시키는 몰드 개구부를 형성할 수 있다(S72). 이어서, 상기 마스크 패턴을 제거(S74)하고, 상기 몰드 개구부에 후 식각 공정을 수행할 수 있다(S76). 제1 실시예에서 상술한 바와 같이, 상기 후 식각 공정은 RF 식각 공정으로 수행될 수 있다. 이어서, 상기 노출된 식각 정지층(127)을 식각(S78)하여, 상기 제2 및 제2 몰드 유전막들(200, 130) 및 식각 정지층(127)을 연속적으로 관통하는 상기 몰드 개구부(250)를 형성할 수 있다.
도 10b에 개시된 바와 같이, 상기 몰드 개구부(250)는 일 방향으로 연장된 그루브 형태일 수 있다. 이 경우에, 상기 몰드 개구부(250)는 하나의 열을 이루는 복수의 하부 전극들(125)을 노출시킬 수 있다.
이와는 다르게, 도 9d에 개시된 바와 같이, 몰드 개구부(250a)는 하나의 하부 전극(125)을 노출시키는 홀 형태로 형성될 수도 있다.
도 10c를 참조하면, 상기 몰드 개구부(250)를 채우는 가변 저항 물질막을 기판(100) 전면 상에 형성하고, 상기 가변 저항 물질막을 상기 제2 몰드 유전막(200)이 노출될 때까지 평탄화시키어, 상기 몰드 개구부(250) 내에 가변 저항체(255)를 형성할 수 있다. 일 실시예에 따르면, 상기 가변 저항 물질막을 평탄화 할 때, 상기 제2 몰드 유전막(200)의 윗부분도 식각될 수 있다. 이에 따라, 상기 평탄화 공정 후의 제2 몰드 유전막(200)의 두께는 상기 평탄화 공정 전의 제2 몰드 유전막(200)의 두께보다 얇을 수 있다. 상기 평탄화 공정에 의하여 상기 가변 저항체(255)의 상부면은 상기 몰드 유전막(200)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 일 실시예에 따르면, 도 10c에 개시된 바와 같이, 상기 몰드 개구부(250)가 그루브 형태로 형성될 수 있음으로, 상기 가변 저항체(255)는 일 방향으로 연장된 라인 형태일 수 있다.
이와는 다르게, 도 9d에 개시된 바와 같이, 몰드 개구부(250a)가 홀 형태로 형성되는 경우에, 가변 저항체(255a)는 홀 형태의 몰드 개구부(250a) 내에 배치된 플러그 형태일 수 있다.
일 실시예에 따르면, 상기 평탄화 공정의 과식각 및/또는 추가적인 리세스 공정에 의하여 도 9c에 도시된 바와 같이, 가변 저항체(255r)의 상부면이 상기 몰드 유전막(200)의 상부면 보다 낮은 레벨에 위치할 수 도 있다.
도 10d를 참조하면, 이어서, 상기 기판(100) 전면 상에 제1 상부 층간 유전막(165)을 형성할 수 있다. 상기 제1 영역(50) 내의 제1 상부 층간 유전막(165) 및 제2 몰드 유전막(200)을 연속적으로 패터닝하여 상기 제1 콘택 플러그(140)의 상부면을 노출시키는 제2 콘택홀(171a)을 형성할 수 있다. 상기 제2 영역(60) 내의 제1 상부 층간 유전막(165)을 패터닝하여 상기 상부 전극(160)을 노출시키는 상부 개구부(170)를 형성할 수 있다. 상기 제2 콘택홀(171a) 및 상부 개구부(170)은 동시에 형성될 수 있다.
일 실시예에 따르면, 상기 제2 콘택홀(171a)은 상기 제1 콘택 플러그(140)의 상부면의 일부분을 노출시킬 수 있으며, 상기 제2 콘택홀(171a)을 형성한 후에도, 상기 제1 콘택 플러그(140)의 상부면은 상기 제1 몰드 유전막(130)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
이와는 다르게, 도 9a에 도시된 바와 같이, 상기 제2 콘택홀(171a)에 노출된 상기 제1 콘택 플러그(140)의 상부면의 제1 부분(139a)이 상기 제2 콘택홀(171a)에 노출되지 않은 상기 제1 콘택 플러그(140)의 상부면의 제2 부분(139b) 보다 낮게 리세스될 수 있다. 이 경우에, 상기 제1 부분(139a)은 추가적인 리세스 공정 및/또는 상기 제2 콘택홀(171a)을 형성하는 식각 공정에 포함된 과식각 공정 등에 의하여 리세스될 수 있다.
이와는 또 다르게, 도 9b에 도시된 바와 같이, 제2 콘택홀(171a')은 상기 제1 콘택 플러그(140)의 상부면 전체를 노출시킬 수 있으며, 노출된 제1 콘택 플러그(140)의 상부면 전체가 리세스될 수 있다. 이 경우에, 상기 제1 콘택 플러그(140)의 상부면 전체는 추가적인 리세스 공정 및/또는 상기 제2 콘택홀(171a)을 형성하는 식각 공정에 포함된 과식각 공정 등에 의하여 리세스될 수 있다.
도 10d에 개시된 바와 같이, 상기 상부 개구부(170)는 일 방향으로 연장된 그루브 형태일 수 있다. 이와는 다르게, 도 9d에 개시된 바와 같이, 상부 개구부(250a)는 홀 형태로 형성될 수도 있다.
계속해서, 도 10d를 참조하면, 상기 제2 콘택홀(171a) 및 상부 개구부(170)를 채우는 도전막을 형성하고, 상기 도전막을 상기 제1 상부 층간 유전막(165)이 노출될 때까지 평탄화시키어, 상기 제2 콘택홀(171a) 내의 제2 콘택 플러그(176a) 및 상기 상부 개구부(170) 내의 매립 전극(175)을 형성할 수 있다. 도 10d에 개시된 바와 같이, 상기 상부 개구부(170)가 그루브 형태인 경우에, 상기 매립 전극(175)은 라인 형태로 형성될 수 있다. 이와는 다르게, 도 9d와 같이 상부 개구부(170a)가 홀 형태인 경우에, 매립 전극(175a)은 플러그 형태로 형성될 수 있다. 이 후의 후속 공정들(비트 라인(180) 및 랜딩 패드(181)의 형성 공정 및 이 후의 공정들)은 도 3j 및 도 1을 참조하여 설명한 것과 동일할 수 있다.
상술한 본 실시예의 반도체 기억 소자의 제조 방법에 따르면, 상기 제1 콘택 플러그(140)를 형성한 후에, 상기 기판(100) 전면 상에 제2 몰드 유전막(200)을 형성하고, 상기 제2 영역(60)내 제2 및 제1 몰드 유전막들(200, 130)과 식각 정지층(127)을 관통하는 몰드 개구부(250)를 형성할 수 있다. 이에 따라, 상기 몰드 개구부(250)를 형성하는 동안에, 상기 제2 몰드 유전막(200)이 상기 제1 콘택 플러그(140)를 보호한다. 그 결과, 상기 몰드 개구부(250)를 형성하는 동안에, 상기 제1 콘택 플러그(140) 내 금속 원자들이 상기 몰드 개구부(250)내로 이동되는 현상을 차단할 수 있다. 그 결과, 우수한 신뢰성을 갖고 고집적화에 최적화된 반도체 기억 소자를 구현할 수 있다.
상술된 실시예들에서 개시된 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 기억 소자가 실장된 패키지는 상기 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 11은 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도 이다.
도 11을 참조하부면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 12는 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도 이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (28)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판 전면 상에 배치된 몰드 유전막;
    상기 제1 영역 내의 상기 몰드 유전막을 관통하는 콘택홀 내에 배치된 제1 콘택 플러그;
    상기 제2 영역 내의 상기 몰드 유전막을 관통하는 몰드 개구부 내에 배치된 가변 저항체;
    상기 몰드 유전막 상에 배치된 상부 층간 유전막;
    상기 제1 영역 내 상기 상부 층간 유전막을 관통하여 상기 제1 콘택 플러그의 상부면에 접촉된 제2 콘택 플러그; 및
    상기 제1 콘택 플러그의 상부면의 일부분 상에 배치된 캐핑 패턴을 포함하되,
    상기 제1 콘택 플러그는 제1 금속을 포함하고, 상기 캐핑 패턴은 상기 제1 금속의 산화물을 포함하고,
    상기 제1 콘택 플러그의 상부면은 상기 몰드 유전막의 상부면 보다 낮은 레벨에 위치하는 반도체 기억 소자.
  2. 청구항 1항에 있어서,
    상기 제1 콘택 플러그의 상부면은 상기 몰드 유전막의 하부면 보다 높은 레벨에 위치한 반도체 기억 소자.
  3. 청구항 1항에 있어서,
    상기 가변 저항체의 상부면은 상기 몰드 유전막의 상부면과 동일하거나 낮고 상기 몰드 유전막의 하부면 보다 높은 레벨에 위치한 반도체 기억 소자.
  4. 청구항 1항에 있어서,
    상기 몰드 유전막 및 상기 기판 사이에 개재된 하부 층간 유전막; 및
    상기 제2 영역 내 상기 하부 층간 유전막을 관통하는 하부홀 내에 배치된 하부 전극을 더 포함하되,
    상기 가변 저항체는 상기 하부 전극의 상부면과 접촉되고,
    상기 콘택홀은 아래로 연장되어 상기 제1 영역 내 상기 하부 층간 유전막을 관통하고, 상기 제1 콘택 플러그는 아래로 연장되어 상기 콘택홀의 상기 하부 층간 유전막을 관통하는 부분을 채우는 반도체 기억 소자.
  5. 청구항 4항에 있어서,
    상기 하부 홀 내에 배치된 선택 다이오드를 더 포함하되, 상기 하부 전극은 상기 선택 다이오드 상에 배치된 반도체 기억 소자.
  6. 청구항 4항에 있어서,
    상기 하부 층간 유전막 및 상기 몰드 유전막 사이에 개재된 식각 정지층을 더 포함하되,
    상기 콘택홀은 상기 제1 영역 내 상기 몰드 유전막, 식각 정지층 및 하부 층간 유전막을 연속적으로 관통하고,
    상기 몰드 개구부는 상기 제2 영역 내 상기 몰드 유전막 및 상기 식각 정지층을 연속적으로 관통하는 반도체 기억 소자.
  7. 삭제
  8. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판 전면 상에 배치된 몰드 유전막;
    상기 제1 영역 내의 상기 몰드 유전막을 관통하는 콘택홀 내에 배치된 제1 콘택 플러그;
    상기 제2 영역 내의 상기 몰드 유전막을 관통하는 몰드 개구부 내에 배치된 가변 저항체;
    상기 몰드 유전막 상에 배치된 상부 층간 유전막;
    상기 제1 영역 내 상기 상부 층간 유전막을 관통하여 상기 제1 콘택 플러그의 상부면에 접촉된 제2 콘택 플러그;
    상기 제2 영역 내 상기 가변 저항체의 상부면 및 상기 상부 층간 유전막 사이에 개재된 상부 전극; 및
    상기 제2 영역 내 상기 상부 층간 유전막을 관통하는 상부 개구부 내에 배치되어, 상기 상부 전극과 접속된 매립 전극을 포함하되,
    상기 제1 콘택 플러그의 상부면은 상기 몰드 유전막의 상부면과 동일하거나 낮은 레벨에 위치하고,
    상기 상부 전극과 상기 매립 전극 사이의 접촉면은 상기 제1 콘택 플러그의 상부면 보다 높은 반도체 기억 소자.
  9. 청구항 8항에 있어서,
    상기 제1 콘택 플러그의 상부면의 전체는 상기 제2 콘택 플러그와 접촉되고,
    상기 제1 콘택 플러그의 상부면의 전체는 상기 몰드 유전막의 상부면 보다 낮은 레벨에 위치한 반도체 기억 소자.
  10. 청구항 8항에 있어서,
    상기 제1 콘택 플러그의 상부면은 상기 제2 콘택 플러그와 접촉된 제1 부분 및 상기 제2 콘택 플러그와 접촉되지 않은 제2 부분을 포함하고,
    상기 제1 부분은 상기 제2 부분보다 낮은 레벨에 위치하고,
    상기 제2 부분은 상기 몰드 유전막의 상부면과 동일한 레벨에 위치한 반도체 기억 소자.
  11. 삭제
  12. 청구항 1항에 있어서,
    상기 캐핑 패턴의 상부면은 상기 몰드 유전막의 상부면과 동일한 레벨에 위치한 반도체 기억 소자.
  13. 삭제
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