KR102131075B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

반도체 소자 및 그 제조 방법에서, 반도체 소자는 기판 상에 형성되는 제1 전극을 포함한다. 상기 제1 전극 상에는, 제1 폭을 갖는 선택 소자 패턴이 구비된다. 상기 선택 소자 패턴 상에는 상기 제1 폭보다 좁은 제2 폭을 갖는 저항 변화막 패턴이 구비된다. 상기 저항 변화막 패턴의 서로 마주하는 한 쌍의 제1 측벽에는 제1 보호막 패턴이 구비된다. 상기 저항 변화막 패턴의 서로 마주하는 다른 한 쌍의 제2 측벽에는 제2 보호막 패턴이 구비된다. 또한, 상기 저항 변화막 패턴 상에는 제2 전극이 구비된다. 상기 반도체 소자는 저항 변화막 패턴의 측벽 데미지가 감소되어 우수한 특성을 가질 수 있다.

Description

반도체 소자 및 이의 제조 방법{A SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 저항 메모리 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자에서는 다양한 막들이 적층된 적층 패턴 구조가 포함된다. 상기 적층 패턴 구조는 측벽 손상에 의한 전기적 구조적 특성 변화가 발생되지 않도록 형성되어야 한다.
본 발명의 목적은 측벽 손상이 감소된 적층 패턴 구조를 포함하는 반도체 소자를 제공하는 데 있다.
본 발명의 다른 목적은 상기한 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에는 제1 전극이 구비된다. 상기 제1 전극 상에는 제1 폭을 갖는 선택 소자 패턴이 구비된다. 상기 선택 소자 패턴 상에는 상기 제1폭보다 좁은 제2 폭을 갖는 저항 변화막 패턴이 구비된다. 상기 저항 변화막 패턴의 서로 마주하는 한 쌍의 제1측벽을 덮는 제1 보호막 패턴이 구비된다. 상기 저항 변화막 패턴의 서로 마주하는 다른 한 쌍의 제2 측벽을 덮는 제2 보호막 패턴이 구비된다. 또한, 상기 저항 변화막 패턴 상에는 제2 전극이 구비된다.
본 발명의 일 실시예에서, 상기 제2 보호막 패턴은 상기 제2 전극으로 수직 연장되어 상기 제2 전극의 측벽을 덮는 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 보호막 패턴 상에 제3 보호막 패턴이 더 구비되고, 상기 제2 보호막 패턴 상에 제4 보호막 패턴이 더 구비될 수 있다.
상기 제3보호막 패턴은 상기 제1 보호막 패턴 표면과, 상기 제1 보호막 패턴의 표면으로부터 수직 연장되는 상기 선택 소자 패턴 및 상기 제1 전극의 측벽을 덮을 수 있다.
상기 제4보호막 패턴은 상기 제2 보호막 패턴 표면과, 상기 제2보호막 패턴 표면으로부터 수직 연장되는 선택 소자 패턴의 측벽을 덮을 수 있다.
상기 저항 변화막 패턴은 상기 제1 내지 제4 보호막 패턴에 의해 둘러싸인 구조를 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 보호막 패턴의 표면 부위는 상기 선택 소자 패턴의 측벽 부위와 수직 방향으로 평탄한 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 보호막 패턴은 절연 물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 보호막 패턴은 실리콘 질화물, 실리콘 산화물 또는 금속 산화물을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 저항 변화막 패턴의 상, 하부 및 상기 선택 소자 패턴의 상, 하부에 적어도 1층의 금속막 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 전극 및 제2 전극은 서로 직교하는 라인 형상을 갖고, 상기 선택 소자 패턴 및 저항 변화막 패턴의 적층 구조물은 필러 형상을 가질 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 제1 전극막, 선택 소자 및 저항 변화막을 순차적으로 형성한다. 상기 저항 변화막의 일부를 식각하여, 제1 방향으로 연장되는 라인 형상의 예비 저항 변화막 패턴을 형성한다. 상기 예비 저항 변화막 패턴의 측벽 및 상기 선택 소자막을 따라 제1 보호막을 형성한다. 상기 예비 저항 변화막 패턴 사이의 제1 보호막, 선택 소자막 및 제1 전극막을 식각하여 제1 보호막 패턴, 예비 선택 소자 패턴 및 제1전극을 형성한다. 상기 저항 변화막 상에 제2 전극막을 형성한다. 상기 제2 전극막 및 제1 예비 저항 변화막 패턴의 일부를 식각하여, 상기 제1방향과 수직한 제2 방향으로 연장되는 라인 형상의 제2 전극 및 저항 변화막 패턴을 형성한다. 상기 제2 전극 및 저항 변화막 패턴 측벽과 상기 예비 선택 소자 패턴을 따라 제2 보호막을 형성한다. 또한, 상기 저항 변화막 패턴 사이의 제2 보호막 및 예비 선택 소자 패턴을 식각하여 제2 보호막 패턴 및 선택 소자 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 제1 및 제2 보호막 패턴은 실리콘 질화물, 실리콘 산화물 또는 금속 산화물을 증착하여 형성할 수 있다.
본 발명의 일 실시예에서, 상기 제1 보호막 패턴 표면과, 상기 제1 보호막 패턴의 표면으로부터 수직 연장되는 상기 선택 소자 패턴 및 상기 제1 전극의 측벽을 덮는 제3 보호막 패턴을 더 형성할 수 있다. 또한, 상기 제2 보호막 패턴 표면과, 상기 제2 보호막 패턴의 표면으로부터 수직 연장되는 선택 소자 패턴 상에 제4 보호막 패턴을 더 형성할 수 있다.
본 발명의 일 실시예에서, 상기 저항 변화막 패턴의 상, 하부 및 상기 선택 소자 패턴의 상, 하부에 적어도 1층의 금속막 패턴을 형성할 수 있다
본 발명에 따른 방법에 의하면, 측벽 손상이 감소된 적층 패턴을 포함하는 반도체 소자가 제공된다. 상기 반도체 소자는 전기적 특성 및 구조적 특성이 우수하다. 상기 반도체 소자는 고집적화되면서 고성능을 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 사시도이다.
도 2는 도 1에 도시된 반도체 소자의 단면도이다.
도 3 내지 도 14는 도 1에 도시된 반도체 소자의 제조 방법을 나타내는 사시도들이다.
도 15는 본 발명의 일 실시예에 따른 반도체 소자의 사시도이다.
도 16은 도 15에 도시된 반도체 소자의 단면도이다.
도 17 및 도 18은 도 15에 도시된 반도체 소자의 제조 방법을 나타내는 사시도들이다.
도 19는 본 발명의 일 실시예에 따른 반도체 소자의 사시도이다.
도 20은 도 19에 도시된 반도체 소자의 단면도이다.
도 21은 도 19에 도시된 반도체 소자의 제조 방법을 나타내는 사시도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 사시도이다. 도 2는 도 1에 도시된 반도체 소자의 단면도이다.
도 2는 도 1의 A 부분 및 B 부분 단면을 각각 나타낸다.
이하에서 설명하는 반도체 소자는 저항 메모리 소자일 수 있다. 상기 저항 메모리 소자는 저항 변화막 패턴의 저항을 변화시켜 데이터를 저장하는 비휘발성 메모리 소자로써, 기존의 디램 및 플래시 메모리 소자에 비해 저전력을 가지면서 고집적화가 가능할 수 있다.
도 1 및 도 2를 참조하면, 반도체 소자는 제1 전극 패턴들(103), 필러 구조물들(115), 제2 전극 패턴들(128a), 제1 내지 제3 보호막 패턴(120b, 124b, 132a) 및 제4 보호막(136)을 포함한다. 상기 제1 전극 패턴(103), 필러 구조물(115) 및 제2 전극 패턴(128a)은 순차적으로 적층된다. 상기 필러 구조물(115)은 적어도 선택 소자 패턴(108b) 및 저항 변화막 패턴(112b)을 포함한다.
상기 제1 및 제2 전극 패턴들(103, 128a)은 기판 상부면에 수직한 방향으로 서로 이격된다. 상기 제1 및 제2 전극 패턴들(103, 128a)은 서로 직교하는 라인 형상을 가질 수 있다. 즉, 상기 제1 전극 패턴들(103)은 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제2 전극 패턴들(128a)은 상기 제1 방향과 수직하는 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 필러 구조물들(115)은 상기 제1 및 제2 전극 패턴들(103, 128a) 사이에 구비되고, 상기 제1 및 제2 전극 패턴들(103, 128a)이 서로 교차하는 지점(cross point)에 각각 배치된다.
따라서, 제1 전극 패턴(103) 상에는 복수의 필러 구조물들(115)이 구비될 수 있다. 상기 필러 구조물(115) 및 상기 필러 구조물(115)의 상, 하부면에 위치하는 제1 및 제2 전극 패턴(103, 128a)은 하나의 메모리 셀로 제공될 수 있다.
상기 반도체 소자는 상기 제1 전극 패턴(103) 및 제2 전극 패턴(128a) 사이의 전계에 의해 상기 필러 구조물(115)에 포함된 저항 변화막 패턴(112b)의 저항을 변화시켜 데이터를 저장한다. 즉, 상기 저항 변화막 패턴(112b)은 저항이 높은 상태 또는 저항이 낮은 상태가 됨으로써 데이터가 저장된다. 상기 저항 변화막 패턴(112b)이 높은 저항 상태인 오프 상태(off state)가 되면, 상기 제1 전극 패턴(103)과 제2 전극 패턴(128a)간에는 전류가 거의 흐르지 않는다. 반면에, 상기 저항 변화막 패턴(112b)이 낮은 저항 상태인 온 상태(on state)가 되면, 상기 제1 전극 패턴(103)과 제2 전극 패턴(128a)간에 전류가 흐르게 된다. 이러한 성질을 이용하여, 상기 메모리 셀에서 데이터가 구분된다. 따라서, 상기 반도체 소자는 상기 저항 변화막 패턴(112b)의 전기적 특성에 따라 메모리 셀의 동작 특성이 매우 지배적으로 변할 수 있다. 따라서, 상기 저항 변화막 패턴(112b)의 특성이 매우 중요하다.
상기 제1 전극 패턴(103)은 전도성 물질, 예를들어 금속 물질을 포함할 수 있다. 상기 제1 전극 패턴(103)은 제1 베리어 금속막 패턴(102a) 및 제1 금속막 패턴(104a)이 적층된 구조를 가질 수 있다. 상기 제1 베리어 금속막 패턴(102a)으로 사용할 수 있는 물질의 예로는 Ti, TiN, Ta, TaN 등을 들 수 있다. 상기 제1 금속막 패턴(104a)으로 사용할 수 있는 물질의 예로는 Au, Ag, Cu, Al, TiAlN, W, WN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO 및 이들의 합금 등을 들 수 있다. 상기 제1 전극 패턴(103)은 상기 제2 방향으로 제1 폭을 가질 수 있다. 상기 제1 전극 패턴(103)의 측벽에는 제2 보호막 패턴(124b)이 구비될 수 있다.
상기 필러 구조물(115)에 포함되는 상기 선택 소자 패턴(108b)은 전기적 신호를 선택적으로 통과시킬 수 있는 선택 소자 물질을 포함할 수 있다. 상기 저항 변화막 패턴(112b)은 인가되는 전기적 신호에 따라 저항이 변화되는 물질을 포함할 수 있다. 상기 선택 소자 패턴(108b)의 상,하부 및 상기 저항 변화막 패턴(112b)의 상,하부에는 적어도 1층의 금속막 패턴이 더 포함될 수 있다.
본 실시예에서, 상기 필러 구조물(115)은 제2 베리어 금속막 패턴(106b), 선택 소자 패턴(108b), 제2 금속막 패턴(110b), 저항 변화막 패턴(112b) 및 제3 금속막 패턴(114b)이 적층되는 형상을 가질 수 있다. 이하에서는, 상기 필러 구조물(115)에서 상기 저항 변화막 패턴(112b) 저면 아래 부위는 필러 구조물의 하부라고 하고, 상기 저항 변화막 패턴(112b) 저면 윗 부분을 필러 구조물의 상부라 한다.
상기 제2 베리어 금속막 패턴(106b)은 Ti, TiN, Ta, TaN 등을 포함할 수 있다.
상기 선택 소자 패턴(108b)으로 사용될 수 있는 물질의 예로는 실리콘계 물질, 전이 금속 산화물, 칼코게니드 유리 물질(chalcogenide glasses)을 들 수 있다. 또한, 상기 선택 소자 패턴은 선택 소자로 사용되는 금속/실리콘/금속 구조(MSM selector)를 포함할 수도 있다. 일 예로, 상기 선택 소자 패턴(108b)은 실리콘으로 이루어지는 다이오드 또는 산화물 다이오드로 구성될 수 있다.
상기 제2 금속막 패턴(110b)은 상기 선택 소자 패턴(108b)과 저항 변화막 패턴(112b) 사이에 개재된다. 다른 실시예로, 상기 제2 금속막 패턴(112b)은 형성되지 않을 수도 있다. 상기 제2 금속막 패턴(110b)으로 사용할 수 있는 물질의 예로는Au, Ag, Cu, Al, Ti, TiN, TiAlN, Ta, TaN, W, WN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO 및 이들의 합금 등을 들 수 있다.
상기 저항 변화막 패턴(112b)은 전계에 따라 저항이 변화되는 금속 산화물을 포함할 수 있다. 상기 금속 산화물로 사용할 수 있는 물질의 예로는NiO, TiO, WO, TaO, AlO, ZrO, HfO, CuO, CoO, FeO, VO, YO, MoO, 란탄족 금속의 산화물 등을 들 수 있다. 상기 저항 변화막 패턴으로 사용되는 물질의 다른 예로, 페로브스카이트(Perovskite) 구조를 갖는 산화물, 가령 PrCaMnO, doped-SrTiO을 포함할 수 있다. 또한, 상기 저항 변화막 패턴으로 사용되는 물질의 다른 예로는 비교적 확산이 잘되는 금속이온(예: Cu, Ag)을 포함하는 고체전해질, 가령 GeTe, GeS를 포함할 수 있다.
상기 제3 금속막 패턴(114b)은 상기 저항 변화막 패턴(112b) 상에 구비되어, 상기 저항 변화막 패턴(112b)의 상부면을 보호하는 역할을 할 수 있다. 다른 실시예로, 상기 제3 금속막 패턴(114b)은 형성되지 않을 수도 있다. 상기 제3 금속막 패턴(114b)으로 사용할 수 있는 물질의 예로는 Au, Ag, Cu, Al, Ti, TiN, TiAlN, Ta, TaN, W, WN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO 및 이들의 합금 등을 들 수 있다.
상기 필러 구조물(115)에서 상기 제2 베리어 금속막 패턴(106b), 선택 소자 패턴(108b), 제2 금속막 패턴(110b)을 포함하는 하부는 상기 제2 방향으로 상기 제1 폭을 갖는다. 상기 필러 구조물(115)에서 상기 저항 변화막 패턴(112b) 및 제3 금속막 패턴(114b)을 포함하는 상부는 상기 제2 방향으로 상기 제1 폭보다 좁은 제2 폭을 갖는다.
한편, 상기 필러 구조물(115)의 하부는 상기 제1 방향으로 제3 폭을 갖는다. 상기 필러 구조물(115)의 상부는 상기 제1 방향으로 상기 제3 폭보다 좁은 제4 폭을 갖는다.
상기 필러 구조물(115)은 하부폭보다 상부폭이 더 좁은 형상을 갖는다. 즉, 상기 필러 구조물(115)의 상, 하부 측벽은 절곡된 부분이 생기게 된다. 상기 필러 구조물(115)에서, 상기 제1 전극 패턴(103)의 양 측면으로 위로 연장되는 각 측면을 제1 및 제2 면이라고 하고, 상기 제2 전극 패턴(128a)의 양 측면 아래로 연장되는 각 측면을 제3 및 제4 면이라 한다. 상기 제1 및 제2 면은 서로 마주하게 배치된다. 또한, 상기 제3 및 제4 면은 서로 마주하게 배치된다.
상기 필러 구조물(115)의 제1 및 제2 면의 상부 측벽에는 제1 보호막 패턴(120b)이 구비된다. 상기 필러 구조물(115)의 제3 및 제4 면의 상부 측벽에는 제3 보호막 패턴(132a)이 구비된다.
상기 제1 및 제3 보호막 패턴(120b, 132a)은 상기 저항 변화막 패턴(112b)의 측벽을 보호하는 역할을 한다. 따라서, 상기 제1 및 제3 보호막 패턴(120b, 132a)은 적어도 상기 필러 구조물(115)에 포함된 저항 변화막 패턴(112b)의 측벽을 덮는 형상을 갖는다. 즉, 상기 저항 변화막 패턴(112b)은 상기 제1 및 제3 보호막 패턴(120b, 132a)에 의해 둘러싸여 있는는 구조를 갖는다.
상기 제1및 제3 보호막 패턴(120b, 132a)의 표면 부위는 상기 선택 소자 패턴(108a)의 측벽 부위와 수직 방향으로 평탄한 형상을 가질 수 있다.
상기 제2 전극 패턴(128a)은 비트 라인으로 제공될 수 있다. 상기 제2 전극 패턴(128a)은 상기 제1 방향으로 상기 제4 폭을 가질 수 있다.
상기 제2 전극 패턴(128a)은 금속 물질을 포함할 수 있다. 상기 제2 전극 패턴으로 사용할 수 있는 물질의 예로는 Au, Ag, Cu, Al, Ti,TiN, TiAlN, Ta, TaN, W, WN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO 및 이들의 합금 등을 들 수 있다.
상기 제2 전극 패턴(128a)의 측벽에는 제3 보호막 패턴(132a) 및 제4 보호막(136)이 구비될 수 있다.
상기 제2 보호막 패턴(124b)은 상기 제1 보호막 패턴(120b), 상기 제2 금속막 패턴(110b), 선택 소자 패턴(108b), 제2 베리어 금속막 패턴(106b)의 표면과, 그 하부의 제1 전극 패턴(103)의 측벽 및 기판(100)을 따라 구비될 수 있다. 상기 제4 보호막(136)은 상기 제3 보호막 패턴(132a), 상기 제2 금속막 패턴(110b), 선택 소자 패턴(108b), 제2 베리어 금속막 패턴(106b)의 측벽과, 제1 전극 패턴(103) 및 제2 전극 패턴(128a)의 상부면을 따라 구비될 수 있다.
설명한 것과 같이, 상기 필러 구조물(115)의 상부 측벽에는 2층의 보호막 패턴이 적층된다. 또한, 상기 필러 구조물(115)의 하부 측벽에는 1층의 보호막 패턴이 구비된다. 특히, 상기 저항 변화막 패턴(112a)의 측벽은 제1 내지 제3 보호막 패턴들(120b, 124b, 132a) 및 제4 보호막(136)으로 둘러싸여 있다.
상기 제1 및 제3 보호막 패턴(120b, 132a)은 식각 공정 중에 발생하는 데미지를 억제시킬 수 있는 절연 물질을 포함할 수 있다. 즉, 상기 저항 변화막 패턴은 제1 및 제3 보호막 패턴(120b, 132a)에 의해 둘러싸여 있으므로, 패턴 형성을 위한 식각 공정에서 상기 저항 변화막 패턴(112b) 측벽이 손상되거나 상기 저항 변화막 패턴(112b)에 식각 부산물이 부착되는 것을 억제할 수 있다. 따라서, 상기 저항 변화막 패턴(112b)은 우수한 전기적 특성을 가질 수 있다.
상기 제2 보호막 패턴(124b)은 상기 필러 구조물(115) 및 제1 전극 패턴(103)의 측벽을 보호한다. 상기 제4 보호막(136)은 상기 필러 구조물(115) 및 제2 전극 패턴(128a)의 측벽을 보호한다. 상기 제2 보호막 패턴(124b) 및 제4 보호막(136)은 상기 필러 구조물(115)과 제1 및 제2 전극 패턴(103, 128a)의 측벽을 보호할 수 있는 절연 물질을 포함할 수 있다.
상기 제1 내지 제3 보호막 패턴(120b, 124b, 132a)과 상기 제4 보호막(136)의 예로는, 실리콘 산화물, 실리콘 질화물, 금속 산화물(MOx) 등을 들 수 있다. 이들은 단독으로 형성되거나 또는 적층된 형태를 가질 수도 있다. 상기 금속 산화물의 예로는 알루미늄 산화물을 들 수 있다. 상기 제1 내지 제3 보호막 패턴(120b, 124b, 132a)과 제4 보호막(136)은 동일한 물질일 수도 있고, 서로 다른 물질일 수도 있다.
상기 제1 전극 패턴들(103)과 필러 구조물들(115) 사이에는 절연막 패턴(126)이 구비될 수 있다.
본 실시예에 따른 반도체 소자는 저항 변화막 패턴이 우수한 특성을 가짐으로써 양호한 동작 특성을 가질 수 있다.
도 3 내지 도 14는 도 1에 도시된 반도체 소자의 제조 방법을 나타내는 사시도들이다.
도 3을 참조하면, 기판(100) 상에 제1 베리어 금속막(102) 및 제1 금속막(104)을 형성한다. 상기 제1 베리어 금속막(102) 및 제1 금속막(104)은 제1 전극막으로 제공된다.
상기 제1 금속막(104) 상에 제2 베리어 금속막(106), 선택 소자막(108), 제2 금속막(110), 저항 변화막(112) 및 제3 금속막(114)을 순차적으로 적층한다. 상기 제1 금속막(104) 상에 적층된 상기 막들은 후속 공정을 통해 필러 구조물로 형성된다.
도 4를 참조하면, 상기 제3 금속막(114) 상에 제1 하드 마스크막을 형성한다. 상기 제1 하드 마스크막은 절연 물질을 포함할 수 있다. 상기 제1 하드 마스크막은 복수의 막들이 적층되어 형성될 수 있다. 예를들어, 상기 제1 하드 마스크막은 실리콘 산화막, 스핀온 하드 마스크막, 실리콘 산 질화막을 적층하여 형성할 수 있다.
이 후, 사진 식각 공정을 통해 상기 제1 하드 마스크막을 패터닝하여 제1 하드 마스크 패턴(118)을 형성한다. 상기 사진 식각 공정에서, 상기 실리콘 질화막 및 스핀온 하드 마스크막은 제거될 수 있다. 따라서, 상기 제1 하드 마스크 패턴(118)은 실리콘 산화막 패턴일 수 있다. 상기 제1 하드 마스크 패턴(118)은 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
도 5를 참조하면, 상기 제1 하드 마스크 패턴(118)을 이용하여 상기 제3 금속막(114) 및 저항 변화막(112)을 식각하여 제3 예비 금속막 패턴(114a) 및 예비 저항 변화막 패턴(112a)을 형성한다. 상기 제3 예비 금속막 패턴(114a) 및 예비 저항 변화막 패턴(112a) 사이에는 제1 트렌치(119)가 형성된다. 상기 식각 공정은 이방성 식각 공정일 수 있다.
상기 식각 공정에서는 예비 저항 변화막 패턴(112a)의 아래에 위치하는 막들이 식각되지 않는다. 따라서, 상기 식각 공정을 수행하는 중에 상기 예비 저항 변화막 패턴(112a)의 측벽 부위가 노출되는 시간이 매우 감소된다.
도 6을 참조하면, 상기 제3 예비 금속막 패턴(114a), 예비 저항 변화막 패턴(112a)의 표면 및 상기 제1 트렌치(119) 저면을 따라 제1 보호막(120)을 형성한다. 상기 제1 보호막(120)은 상기 제1 트렌치(119) 내부면과 접촉하며, 상기 제1 트렌치(119)를 완전히 채우지는 않는다. 상기 제1 보호막(120)에 의해 상기 예비 저항 변화막 패턴(112a)의 측벽 부위가 외부에 노출되지 않게된다.
상기 제1 보호막(120)은 후속의 식각 공정에서 거의 식각되지 않고, 식각 부산물이 거의 발생되지 않는 물질을 사용하여 형성할 수 있다. 상기 제1 보호막(120)은 절연 물질일 수 있다. 상기 제1 보호막(120)으로 사용할 수 있는 물질의 예로는 실리콘 산화물, 실리콘 질화물, 금속 산화물(MOx) 등을 들 수 있다. 이들은 단독으로 형성되거나 또는 적층된 형태를 가질 수도 있다. 상기 금속 산화물의 예로는 알루미늄 산화물을 들 수 있다.
도 7을 참조하면, 상기 제1 트렌치(119) 저면에 형성되어 있는 제1 보호막(120)을 식각한다. 이 후, 상기 제2 금속막(110), 선택 소자막(108), 제2 베리어 금속막(106), 제1 금속막(104) 및 제1 베리어 금속막(102)을 순차적으로 식각한다.
상기 식각 공정에 의해, 제1 베리어 금속막 패턴(102a), 제1 금속막 패턴(104a), 제2 예비 베리어 금속막 패턴(106a), 예비 선택 소자 패턴(108a), 제2 예비 금속막 패턴(110a)이 형성된다. 또한, 상기 예비 저항 변화막 패턴(112a) 및 제3 예비 금속막 패턴(114a) 측벽에는 제1 예비 보호막 패턴(120a)이 형성된다.
상기 식각된 부위에는 제2 트렌치(122)가 형성된다. 상기 제1 베리어 금속막 패턴(102a) 및 금속막 패턴(104a)은 제1 전극 패턴(103)으로 제공된다. 상기 제1 전극 패턴(103)은 상기 제1 방향으로 연장되는 라인 형상을 갖는다.
상기 제2 방향의 단면도에서, 상기 제1 전극 패턴(103), 제2 예비 베리어 금속막 패턴(106a), 예비 선택 소자 패턴(108a), 제2 예비 금속막 패턴(110a)이 적층된 제1 구조물의 제1 폭은 상기 예비 저항 변화막 패턴(112a) 및 예비 제3 금속막 패턴(114a)이 적층된 제2 구조물의 제2 폭보다 더 넓다. 상기 제2 방향으로 절단한 단면도에서, 상기 제1 폭은 상기 제2 폭에 상기 제1 보호막(120a)의 증착 두께의 2배를 더한 값일 수 있다.
상기 예비 저항 변화막 패턴(112a)의 측벽에는 상기 제1 보호막(120)이 형성되어 있다. 그러므로, 상기 예비 저항 변화막 패턴(112a) 하부의 막들을 식각할 때, 상기 예비 저항 변화막 패턴(112a)의 측벽이 외부에 노출되지 않는다. 따라서, 상기 막들을 식각하는 공정에서 상기 예비 저항 변화막 패턴(112a)의 측벽에 식각 데미지가 발생되지 않는다. 그러므로, 상기 예비 저항 변화막 패턴(112a)의 전기적 특성 변화가 거의 발생되지 않는다.
상기 식각 공정을 수행하면, 상기 제1 하드 마스크 패턴(118)이 일부 제거될 수 있다. 이 후, 남아있는 제1 하드 마스크 패턴(118)을 제거한다.
도 8을 참조하면, 상기 예비 제1 보호막 패턴(120a), 제2 예비 금속막 패턴(110a), 예비 선택 소자 패턴(108a), 제2 예비 베리어 금속막 패턴(106a), 제1 금속막 패턴(104a), 제1 베리어 금속막 패턴(102a) 및 제2 트렌치(122) 저면의 기판(100)을 따라 제2 보호막(124)을 형성한다. 상기 제2 보호막(124)은 상기 각 패턴들의 측벽을 보호할 수 있다. 상기 제2 보호막(124)은 절연 물질일 수 있다. 상기 제2 보호막(124)으로 사용할 수 있는 물질의 예로는 실리콘 산화물, 실리콘 질화물, 금속 산화물(MOx) 등을 들 수 있다. 이들은 단독으로 형성되거나 또는 적층된 형태를 가질 수도 있다. 상기 금속 산화물의 예로는 알루미늄 산화물을 들 수 있다. 상기 제2 보호막(124)은 상기 예비 제1 보호막 패턴(120a)과 동일한 물질일 수도 있고 다른 물질일 수도 있다.
도 9를 참조하면, 상기 제2 트렌치(122) 내부를 채우도록 상기 제2 보호막(124) 상에 절연막을 형성한다. 상기 절연막을 평탄화하여 상기 제2 트렌치(122) 내부에 절연막 패턴(126)을 형성한다. 상기 공정에 의해, 상기 제3 예비 금속막 패턴(114a)의 상부면이 노출될 수 있다. 또한, 상기 제2 트렌치(122) 표면에는 예비 제2 보호막 패턴(124a)이 형성될 수 있다.
도 10을 참조하면, 상기 제3 예비 금속막 패턴(114a), 절연막 패턴(126). 제1 및 제2 예비 보호막 패턴(120a, 124a) 상에 제4 금속막(128)을 형성한다. 상기 제4 금속막(128)은 후속 공정을 통해 제2 전극 패턴으로 사용될 수 있다.
상기 제4 금속막(18) 상에 제2 하드 마스크 패턴(130)을 형성한다. 상기 제2 하드 마스크 패턴(130)은 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
도 11을 참조하면, 상기 제2 하드 마스크 패턴(130)을 이용하여 상기 제4 금속막(128), 제3 예비 금속막 패턴(114a) 및 예비 저항 변화막 패턴(112a)을 식각한다. 따라서, 제2 전극 패턴(128a), 제3 금속막 패턴(114b) 및 저항 변화막 패턴(120b)을 형성한다. 상기 식각된 부위에는 제3 트렌치(129)가 형성된다. 상기 제3 금속막 패턴(114b) 및 저항 변화막 패턴(120b)은 필러 형상을 가질 수 있다. 상기 식각 공정에서 상기 제1 예비 보호막 패턴(120a)도 함께 식각되어 제1 보호막 패턴(120b)이 형성된다.
도 12를 참조하면, 상기 제2 하드 마스크 패턴(130), 제2 전극 패턴(128a), 제3 금속막 패턴(114b), 저항 변화막 패턴(120b) 및 제3 트렌치(129) 저면 프로파일을 따라 제3 보호막(132)을 형성한다. 상기 제3 보호막(132)은 상기 제3 트렌치(129) 표면을 따라 형성되며 상기 제3 트렌치(129)를 완전히 채우지는 않는다. 상기 제3 보호막(132)에 의해, 상기 저항 변화막 패턴(120b)의 측벽이 외부에 노출되지 않게된다.
상기 제3 보호막(132)은 절연 물질일 수 있다. 상기 제3 보호막(132)으로 사용할 수 있는 물질의 예로는 실리콘 산화물, 실리콘 질화물, 금속 산화물(MOx) 등을 들 수 있다. 이들은 단독으로 형성되거나 또는 적층된 형태를 가질 수도 있다. 상기 금속 산화물의 예로는 알루미늄 산화물을 들 수 있다. 상기 제3 보호막(132)은 상기 제1 보호막 패턴 및 제2 예비 보호막 패턴(120b, 124a)과 동일한 물질일 수도 있고 다른 물질일 수도 있다.
도 13을 참조하면, 상기 제3 트렌치(129) 저면에 형성되어 있는 제3 보호막을 식각한다. 이 후, 상기 제2 예비 금속막 패턴(110a), 예비 선택 소자 패턴(108b), 제2 예비 베리어 금속막 패턴(106a)을 순차적으로 식각한다. 상기 식각 공정에 의해, 제2 베리어 금속막 패턴(106b), 선택 소자 패턴(108b), 제2 금속막 패턴(110b)이 형성된다. 또한, 상기 제2 전극 패턴(126a), 제3 금속막 패턴(114b) 및 저항 변화막 패턴(112b)의 측벽에는 제3 보호막 패턴(132a)이 형성된다. 따라서, 상기 제1 및 제3 보호막 패턴(120b, 132a)은 필러 형상을 갖는 상기 제3 금속막 패턴(114b) 및 저항 변화막 패턴(112b)을 둘러싸는 형상을 갖는다. 상기 식각된 부위에는 제4 트렌치(134)가 형성된다. 상기 식각 공정에서 상기 제2 예비 보호막 패턴(124a)도 함께 식각되어 제2 보호막 패턴(124b)이 형성된다.
상기 공정에 의해, 필러 구조물(115)이 형성된다. 상기 제2 방향 단면도에서, 상기 제2 베리어 금속막 패턴(106b), 선택 소자 패턴(108b), 제2 금속막 패턴(110b)을 포함하는 제1 구조물의 폭은 상기 저항 변화막 패턴(112b) 및 제3 금속막 패턴(114b)을 포함하는 제2 구조물의 폭보다 더 넓다. 상기 제2 방향 단면도에서 상기 제1 구조물의 폭은 상기 제2 구조물의 폭에 상기 제3 보호막(132)의 증착 두께의 2배를 더한 값일 수 있다. 그러므로, 상기 제1 및 제3 보호막 패턴(120b, 132a)의 표면 부위는 상기 선택 소자 패턴(108b)의 측벽 부위와 수직 방향으로 평탄한 형상을 가질 수 있다.
상기 저항 변화막 패턴(112b)의 측벽에는 상기 제3 보호막 패턴(132a)이 형성되어 있다. 그러므로, 상기 저항 변화막 패턴(112b) 하부에 형성되어 있는 막들을 식각할 때, 상기 저항 변화막 패턴(112b)의 측벽이 외부에 노출되지 않는다. 따라서, 상기 저항 변화막 패턴(112b)의 식각 데미지가 감소될 수 있다.
도 14를 참조하면, 상기 제3 보호막 패턴(132a), 제2 금속막 패턴(110b), 선택 소자 패턴(108b), 제2 베리어 금속막 패턴(106b) 및 제4 트렌치(134)의 저면을 따라 제4 보호막(136)을 형성한다.
상기 공정들을 수행함으로써, 상기 저항 변화막 패턴(112b)을 보호하면서 도 1에 도시된 반도체 소자를 제조할 수 있다.
도 15는 본 발명의 일 실시예에 따른 반도체 소자의 사시도이다. 도 16은 도 15에 도시된 반도체 소자의 단면도이다.
도 15 및 도 16을 참조하면, 반도체 소자는 제1 전극 패턴들(103), 필러 구조물들(115), 제2 전극 패턴들(108a), 제1 내지 제4 보호막 패턴(120b, 142a, 146a, 132b) 및 제5 보호막(136a)을 포함한다.
상기 제1 전극 패턴(103)은 제1 방향으로 연장되며, 제2 방향으로 제1 폭을 갖는다. 상기 제1 전극 패턴(103)은 제1 베리어 금속막 패턴(102a) 및 제1 금속막 패턴(104a)이 적층된 구조를 가질 수 있다. 상기 제1 전극 패턴(103)의 측벽에는 제3 보호막 패턴(146a)이 구비될 수 있다.
상기 필러 구조물(115)은 제2 베리어 금속막 패턴(106b), 선택 소자 패턴(108b), 제2 금속막 패턴(110b), 저항 변화막 패턴(112b) 및 제3 금속막 패턴(114b)이 적층되는 형상을 가질 수 있다.
상기 필러 구조물(115)에서 상기 제2 베리어 금속막 패턴(106b)은 상기 제2 방향으로 상기 제1 폭을 갖는다. 상기 선택 소자 패턴(108b) 및 제2 금속막 패턴(110b)은 상기 제2 방향으로 제1 폭보다 좁은 제2 폭을 갖는다. 또한, 상기 저항 변화막 패턴(112b) 및 제3 금속막 패턴(114b)은 상기 제2 방향으로 상기 제2 폭보다 좁은 제3 폭을 갖는다.
또한, 상기 필러 구조물(115)에서 상기 제2 베리어 금속막 패턴(106b), 선택 소자 패턴(108b) 및 제2 금속막 패턴(110b)은 상기 제1 방향으로 제4 폭을 갖는다. 상기 저항 변화막 패턴(112b) 및 제3 금속막 패턴(114b)은 상기 제1 방향으로 상기 제4 폭보다 좁은 제5 폭을 갖는다.
따라서, 상기 필러 구조물(115)은 하부 폭에 비해 상부 폭이 더 좁은 형상을 갖는다. 상기 필러 구조물(115)의 측벽에서 폭이 변화되는 부위는 꺽여지는 형상을 갖는다. 상기 필러 구조물(115)에서, 상기 제1 전극 패턴(103)의 양 측면으로 위로 연장되는 각 측면을 제1 및 제2 면이라고 하고, 상기 제2 전극 패턴(128a)의 양 측면 아래로 연장되는 각 측면을 제3 및 제4 면이라 한다.
상기 필러 구조물(115)의 제1 및 제2 면의 저항 변화막 패턴(112b) 및 제3 금속막 패턴(114b) 측벽에는 제1 보호막 패턴(120b)이 구비된다. 상기 필러 구조물(115)의 제3 및 제4 면의 저항 변화막 패턴(112b) 및 제3 금속막 패턴(114b) 측벽에는 제4 보호막 패턴(132b)이 구비된다. 상기 제1 및 제4 보호막 패턴(120b, 132b)은 상기 저항 변화막 패턴(112b)을 보호하는 역할을 한다. 따라서, 상기 제1 및 제4 보호막 패턴(120b, 132b)은 적어도 상기 필러 구조물(115)에 포함된 저항 변화막 패턴(112b)과 접촉하면서 상기 저항 변화막 패턴(112b)을 둘러싼다.
상기 제1 보호막 패턴(120b)의 표면과 제1 및 제2 면의 선택 소자 패턴(108b) 및 제2 금속막 패턴(110b) 측벽에는 제2 보호막 패턴(142a)이 구비된다. 상기 제4 보호막 패턴(132b)의 표면과 제3 및 제4 면의 선택 소자 패턴(108b) 및 제2 금속막 패턴(110b) 측벽에는 제5 보호막(136a)이 구비된다. 상기 제5 보호막(136a)은 상기 제2 전극 패턴(128a)의 상부면과 상기 제1 전극 패턴(103)의 노출된 상부면에도 구비될 수 있다.
상기 제2 보호막 패턴(142a) 및 제5 보호막(136a)은 상기 선택 소자 패턴(108b)의 측벽을 보호하는 역할을 한다. 따라서, 상기 제2 보호막 패턴(142a) 및 제5 보호막(136a)은 적어도 상기 필러 구조물(115)에 포함된 선택 소자 패턴(108b)을 둘러싸는 형상을 갖는다.
상기 필러 구조물(115)의 제2 보호막 패턴(142a)의 표면과 상기 제1 전극 패턴(103)의 측벽 및 기판 표면에 제3 보호막 패턴(146a)이 구비된다.
상기 제2 전극 패턴(128a)은 비트 라인으로 제공될 수 있다. 상기 제2 전극 패턴(128a)은 상기 제1 방향으로 상기 제5 폭을 가질 수 있다. 상기 제2 전극 패턴(128a)의 측벽에는 제4 보호막 패턴(132b) 및 제5 보호막(136a)이 구비될 수 있다.
설명한 것과 같이, 상기 필러 구조물(115)의 제1 및 제2 면에는 상기 제1 내지 제3 보호막 패턴(120b, 142a, 146a)이 구비된다. 상기 필러 구조물의 제3 및 제4 면에는 상기 제4 보호막 패턴(132b)과 제5 보호막(136a)이 구비된다. 따라서, 상기 필러 구조물(115)의 저항 변화막 패턴(112b) 및 선택 소자 패턴(108b)의 측벽은 상기 보호막 패턴들에 의해 보호된다. 그러므로, 상기 저항 변화막 패턴(112b) 및 선택 소자 패턴(108b) 측벽의 식각 데미지를 감소시킬 수 있다. 따라서, 상기 반도체 소자는 우수한 동작 특성을 가질 수 있다.
도 17 및 도 18은 도 15에 도시된 반도체 소자의 제조 방법을 나타내는 사시도들이다.
도 3 내지 도 6을 참조로 설명한 공정을 동일하게 수행하여, 도 6에 도시된 구조를 형성한다.
도 17을 참조하면, 상기 제1 트렌치(119) 저면에 형성되어 있는 제1 보호막(120)을 식각한다.
이 후, 상기 제2 금속막(110) 및 선택 소자막(108)을 순차적으로 식각한다. 상기 식각 공정에 의해, 예비 선택 소자 패턴(108a), 제2 예비 금속막 패턴(110a)이 형성된다. 또한, 상기 예비 저항 변화막 패턴(112a) 및 제3 예비 금속막 패턴(114a) 측벽에는 제1 예비 보호막 패턴(142)이 형성된다.
상기 식각된 부위에는 제2 트렌치(140)가 형성된다. 상기 제2 트렌치(140) 측벽에는 상기 예비 선택 소자 패턴(108a)이 노출될 수 있다. 상기 제2 트렌치(140) 저면에는 제2 베리어 금속막이 노출될 수 있다.
상기 예비 저항 변화막 패턴(112a)의 측벽에는 상기 제1 보호막(120)이 형성되어 있다. 그러므로, 상기 예비 저항 변화막 패턴(112a) 하부의 막들을 식각할 때, 상기 예비 저항 변화막 패턴(112a)의 측벽이 외부에 노출되지 않는다. 따라서, 상기 막들을 식각하는 공정에서 상기 예비 저항 변화막 패턴(112a)의 측벽에 식각 데미지가 발생되지 않는다. 그러므로, 상기 예비 저항 변화막 패턴(112a)의 전기적 특성 변화가 거의 발생되지 않는다.
이 후, 상기 제1 예비 보호막 패턴(142), 제2 예비 금속막 패턴(110a), 예비 선택 소자 패턴(108a) 및 제2 트렌치(140) 저면의 제2 베리어 금속막(106) 상에 제2 보호막(142)을 형성한다. 상기 제2 보호막(142)은 적어도 상기 예비 선택 소자 패턴(108a)의 측벽을 덮는다. 따라서, 상기 제2 보호막(142)은 후속의 식각 공정에서 상기 예비 선택 소자 패턴(108a)의 측벽을 보호할 수 있다. 상기 제2 보호막(142)은 절연 물질일 수 있다. 상기 제2 보호막(124)으로 사용할 수 있는 물질의 예로는 실리콘 산화물, 실리콘 질화물, 금속 산화물(MOx) 등을 들 수 있다. 이들은 단독으로 형성되거나 또는 적층된 형태를 가질 수도 있다. 상기 금속 산화물의 예로는 알루미늄 산화물을 들 수 있다. 상기 제2 보호막(142)은 상기 제1 보호막 패턴(120a)과 동일한 물질일 수도 있고 다른 물질일 수도 있다.
도 18을 참조하면, 상기 제2 트렌치(119) 저면에 형성되어 있는 제2 보호막(120)을 식각한다.
이 후, 상기 제2 베리어 금속막(106), 제1 금속막(104) 및 제1 베리어 금속막(102)을 순차적으로 식각한다. 상기 식각 공정에 의해, 제1 베리어 금속막 패턴(102a), 제1 금속막 패턴(104a) 및 예비 제2 베리어 금속막 패턴(106a)이 형성된다. 또한, 상기 예비 선택 소자 패턴(108a) 및 제2 예비 금속막 패턴(114a)의 측벽에는 제2 예비 보호막 패턴(142a)이 형성된다.
상기 식각된 부위에는 제3 트렌치(144)가 형성된다. 상기 제3 트렌치(140) 저면에는 기판이 노출될 수 있다.
상기 식각 공정을 수행할 때, 상기 제1 및 제2 예비 보호막 패턴(120a, 142a)에 의해 상기 예비 저항 변화막 패턴(112a) 및 예비 선택 소자 패턴(108a)의 측벽이 보호된다. 따라서, 상기 식각 공정 중에 상기 예비 저항 변화막 패턴(112a) 및 예비 선택 소자 패턴(108a)의 측벽 손상을 감소시킬 수 있다.
다음에, 상기 예비 제2 보호막 패턴(112a), 예비 제2 베리어 금속막 패턴(106a), 제1 금속막 패턴(104a), 제1 베리어 금속막 패턴(102a) 및 제3 트렌치(144) 저면의 기판에 제3 보호막(146)을 형성한다. 상기 제3 보호막(146))은 절연 물질일 수 있다. 상기 제3 보호막(146)은 상기 예비 제1 및 제2 보호막 패턴(120a, 142a)과 동일한 물질일 수도 있고 다른 물질일 수도 있다.
계속하여, 도 9 내지 도 14를 참조로 설명한 공정들을 동일하게 수행한다. 따라서, 도 15에 도시된 것과 같은 반도체 소자를 제조할 수 있다.
도 19는 본 발명의 일 실시예에 따른 반도체 소자의 사시도이다. 도 20은 도 19에 도시된 반도체 소자의 단면도이다.
도 19 및 도 20을 참조하면, 반도체 소자는 제1 전극 패턴들(103), 필러 구조물들(115), 제2 전극 패턴들(108a), 제1 및 제2 보호막 패턴(120b, 124b)과 제3 보호막(138)을 포함한다.
상기 제1 전극 패턴(103)은 제1 방향으로 연장되며, 제2 방향으로 제1 폭을 갖는다. 상기 제1 전극 패턴(103)은 제1 베리어 금속막 패턴(102a) 및 제1 금속막 패턴(104a)이 적층된 구조를 가질 수 있다. 상기 제1 전극 패턴(103)의 측벽에는 제2 보호막 패턴(124b)이 구비될 수 있다.
상기 필러 구조물(115)은 제2 베리어 금속막 패턴(106b), 선택 소자 패턴(108b), 제2 금속막 패턴(110b), 저항 변화막 패턴(112b) 및 제3 금속막 패턴(114b)이 적층되는 형상을 가질 수 있다.
상기 필러 구조물(115)에서 상기 제2 베리어 금속막 패턴(106b), 선택 소자 패턴(108b), 제2 금속막 패턴(110b)이 적층된 구조는 상기 제2 방향으로 상기 제1 폭을 갖는다. 상기 저항 변화막 패턴(112b) 및 제3 금속막 패턴(114b)은 상기 제2 방향으로 상기 제1 폭보다 좁은 제2 폭을 갖는다.
또한, 상기 필러 구조물(115)은 상기 제1 방향으로 제3 폭을 갖는다. 즉, 상기 필러 구조물에 포함된 각 패턴들은 제1 방향으로 동일한 폭을 가질 수 있다.
상기 필러 구조물(115)에서, 상기 제1 전극 패턴(113)의 양 측면으로 위로 연장되는 각 측면을 제1 및 제2 면이라고 하고, 상기 제2 전극 패턴(128a)의 양 측면 아래로 연장되는 각 측면을 제3 및 제4 면이라 한다.
상기 필러 구조물(115)의 제1 및 제2 면의 저항 변화막 패턴(112b) 및 제3 금속막 패턴(114b) 측벽에는 제1 보호막 패턴(120b)이 구비된다. 상기 필러 구조물(115)의 제3 및 제4 면의 저항 변화막 패턴(112b) 및 제3 금속막 패턴(114b) 측벽에는 제3 보호막(138)이 구비된다. 상기 제1 보호막 패턴(120b) 및 제3 보호막(138)이 상기 저항 변화막 패턴(112b)의 측벽을 보호하는 역할을 한다.
상기 제1 보호막 패턴(120b)의 표면과 제1 및 제2 면의 선택 소자 패턴(108b) 및 제2 금속막 패턴(110b) 측벽에는 제2 보호막 패턴(142a)이 구비된다. 상기 제3 보호막(138)은 상기 제2 전극 패턴(128a)의 상부면 및 상기 제1 전극 패턴(103)의 노출된 상부면에도 구비될 수 있다.
상기 제2 전극 패턴(128a)은 비트 라인으로 제공될 수 있다. 상기 제2 전극 패턴(128a)은 상기 제1 방향으로 상기 제3 폭을 가질 수 있다.
설명한 것과 같이, 상기 필러 구조물(115)의 제1 및 제2 면에는 상기 제1 및 제2 보호막 패턴(120b, 124b)이 구비된다. 상기 필러 구조물의 제3 및 제4 면에는 상기 제3 보호막(138)이 구비된다. 상기 제1 보호막 패턴(120b)에 의해 상기 필러 구조물(115)의 저항 변화막 패턴(112b)의 측벽이 보호되어, 상기 저항 변화막 패턴(112b) 측벽의 식각 데미지를 감소시킬 수 있다. 따라서, 상기 반도체 소자는 우수한 동작 특성을 가질 수 있다.
도 21은 도 19에 도시된 반도체 소자의 제조 방법을 나타내는 사시도들이다.
먼저, 도 3 내지 도 10을 참조로 설명한 공정을 동일하게 수행하여, 도 10에 도시된 구조를 형성한다.
도 21을 참조하면, 상기 제2 하드 마스크 패턴(130)을 이용하여 상기 제4 금속막(128), 제3 예비 금속막 패턴(114a), 예비 저항 변화막 패턴(112a), 제2 예비 금속막 패턴(110a), 예비 선택 소자 패턴(108a), 및 제2 예비 베리어 금속막 패턴(106b)을 식각한다. 상기 식각 공정에 의해, 제2 전극 패턴(128a), 제3 금속막 패턴(114b), 저항 변화막 패턴(112b), 제2 금속막 패턴(110b), 선택 소자 패턴(108b) 및 제2 베리어 금속막 패턴(106b)이 형성된다.
상기 식각 공정을 수행함으로써, 필러 구조물(115)이 형성된다. 상기 제2 방향 단면도에서, 상기 제2 베리어 금속막 패턴(106b), 선택 소자 패턴(108b), 제2 금속막 패턴(110b)을 포함하는 제1 구조물의 제1 폭은 상기 저항 변화막 패턴(112b) 및 제3 금속막 패턴(114b)을 포함하는 제2 구조물의 제2 폭보다 더 넓다. 상기 제2 방향 단면도에서 상기 제1 구조물의 폭은 상기 제2 구조물의 폭에 상기 제3 보호막(132)의 증착 두께의 2배를 더한 값일 수 있다.
한편, 상기 제1 방향의 단면도에서 상기 필러 구조물은 동일한 제3 폭을 갖는다.
다시, 도 19를 참조하면, 상기 제2 하드 마스크 패턴을 제거한다. 상기 제2 전극 패턴(128a), 제3 금속막 패턴(114b), 저항 변화막 패턴(112b), 제2 금속막 패턴(110b), 선택 소자 패턴(108b) 및 제2 베리어 금속막 패턴(106b) 및 제1 전극 패턴(103) 상부면을 따라 제3 보호막을 형성한다.
상기 공정들을 수행함으로써, 상기 저항 변화막 패턴을 보호하면서 도 19에 도시된 반도체 소자를 제조할 수 있다.
상기 설명한 것과 같이, 본 발명에 의하면 우수한 특성을 갖는 반도체 메모리 소자가 제공된다. 상기 반도체 소자는 다양한 전자 제품에 사용될 수 있다.
103 : 제1 전극 패턴 115 : 필러 구조물들
128a : 제2 전극 패턴들
120b, 124b, 132a : 제1 내지 제3 보호막 패턴
136 : 제4 보호막 102a : 제1 베리어 금속막 패턴
104a : 제1 금속막 패턴 108b : 선택 소자 패턴
112b : 저항 변화막 패턴 106b : 제2 베리어 금속막 패턴
110b : 제2 금속막 패턴 114b : 제3 금속막 패턴
118 : 제1 하드 마스크 패턴 119 : 제1 트렌치
120 : 제1 보호막 122 : 제2 트렌치
124 : 제2 보호막 128 : 제4 금속막
130 : 제2 하드 마스크 패턴 129 : 제3 트렌치
132 : 제3 보호막 134 : 제4 트렌치

Claims (10)

  1. 기판 상에 형성되고, 제1 방향으로 연장되는 제1 전극;
    상기 제1전극 상에 형성되고, 제1 폭을 갖는 선택 소자 패턴;
    상기 선택 소자 패턴 상에 형성되고, 상기 제1 폭보다 좁은 제2 폭을 갖는 저항 변화막 패턴;
    상기 저항 변화막 패턴 상에 형성되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 제2 전극;
    상기 저항 변화막 패턴의 서로 마주하는 한 쌍의 제1 측벽을 덮고, 상기 제2 전극 아래에 배치되는 제1 보호막 패턴;
    상기 저항 변화막 패턴의 서로 마주하는 다른 한 쌍의 제2측벽 및 상기 제2 전극의 양 측벽을 덮는 제3 보호막 패턴을 포함하고,
    상기 저항 변화막 패턴의 상기 제1 측벽은 상기 제1 전극의 양 측벽으로부터 위로 연장되는 부위의 측벽이고, 상기 저항 변화막 패턴의 상기 제2 측벽은 제2 전극의 양 측벽으로부터 아래로 연장되는 부위의 측벽인 반도체 소자.
  2. 제1항에 있어서, 상기 제1 보호막 패턴 표면과, 상기 제1 보호막 패턴의 표면으로부터 수직 연장되는 상기 선택 소자 패턴의 제1 측벽 및 상기 제1 전극의 측벽을 덮는 제2 보호막 패턴이 더 포함되는 반도체 소자.
  3. 삭제
  4. 제1항에 있어서, 상기 제3 보호막 패턴 표면과, 상기 제3 보호막 패턴 표면으로부터 수직 연장되는 선택 소자 패턴의 제2 측벽을 덮고, 상기 제1 전극 위에 배치되는 제4 보호막 패턴이 더 포함되는 반도체 소자.
  5. 제1항에 있어서, 상기 제1 보호막 패턴의 표면 부위는 상기 선택 소자 패턴의 제1측벽과 수직 방향으로 평탄하고, 상기 제3 보호막 패턴의 표면 부위는 상기 선택 소자 패턴에서 상기 제1 측벽과 다른 제2 측벽과 수직 방향으로 평탄한 형상을 갖는 반도체 소자.
  6. 제1항에 있어서, 상기 제1 및 제3 보호막 패턴은 실리콘 질화물, 실리콘 산화물 또는 금속 산화물을 포함하는 반도체 소자.
  7. 제1항에 있어서, 상기 저항 변화막 패턴의 상, 하부 및 상기 선택 소자 패턴의 상, 하부에 적어도 1층의 금속막 패턴을 더 포함하는 반도체 소자.
  8. 제1항에 있어서, 상기 제1 전극 및 제2 전극은 서로 직교하는 라인 형상을 갖고, 상기 선택 소자 패턴 및 저항 변화막 패턴의 적층 구조물은 필러 형상을 갖는 반도체 소자.
  9. 기판 상에 제1 전극막, 선택 소자막 및 저항 변화막을 순차적으로 형성하는 단계
    상기 저항 변화막의 일부를 식각하여, 제1 방향으로 연장되는 라인 형상의 예비 저항 변화막 패턴을 형성하는 단계
    상기 예비 저항 변화막 패턴의 측벽 및 상기 선택 소자막을 따라 제1 보호막을 형성하는 단계
    상기 예비 저항 변화막 패턴 사이의 제1 보호막, 선택 소자막 및 제1 전극막을 식각하여 제1 보호막 패턴, 예비 선택 소자 패턴 및 제1전극을 형성하는 단계
    상기 저항 변화막 상에 제2 전극막을 형성하는 단계
    상기 제2전극막 및 제1 예비 저항 변화막 패턴의 일부를 식각하여, 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상의 제2 전극 및 저항 변화막 패턴을 형성하는 단계
    상기 제2전극 및 저항 변화막 패턴 측벽과 상기 예비 선택 소자 패턴을 따라 제2 보호막을 형성하는 단계 및
    상기 저항 변화막 패턴 사이의 제2 보호막 및 예비 선택 소자 패턴을 식각하여 제2 보호막 패턴 및 선택 소자 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서, 상기 제1 및 제2 보호막 패턴은 실리콘 질화물, 실리콘 산화물 또는 금속 산화물을 포함하는 반도체 소자의 제조 방법.
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