KR20120110878A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은, 제1 및 제2 영역들을 포함하는 기판을 준비하는 것, 상기 제1 및 제2 영역들 내에, 제1 폭을 갖는 제1 트렌치 및 상기 제1 폭보다 넓은 제2 폭을 제2 트렌치를 각각 형성하는 것, 상기 제1 및 제2 트렌치들 내에 제1 절연막을 형성하는 것, 상기 제2 트렌치 내의 상기 제1 절연막을 제거하고, 상기 제1 트렌치 내에 상기 제1 절연막의 일부분을 잔존시켜, 상기 제1 트렌치 내에 제1 절연 패턴을 형성하는 것, 및 상기 기판 상에, 상기 제2 트렌치를 채우고, 상기 제1 절연막과 다른 물질을 포함하는 제2 절연막을 형성하는 것을 포함한다.

Description

반도체 소자 및 그 제조 방법{SMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
전자 산업이 고도 발전함에 따라, 반도체 메모리 장치의 집적도가 증가되고 있다. 반도체 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인으로 작용되고 있다. 즉, 집적도가 높아질수록 반도체 메모리 장치의 제품 가격이 감소될 수 있다. 이에 따라, 반도체 메모리 장치의 집적도 향상에 대한 요구가 심화되고 있다. 통상적으로, 반도체 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 평면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 초고가의 장비들 및/또는 반도체 제조 공정의 어려움등에 의하여 패턴의 미세화가 점점 한계에 다다르고 있다.
본 발명이 해결하고자 하는 일 기술적 과제는 고신뢰성을 갖는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 고집적화에 최적화된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 제1 및 제2 영역들을 포함하는 기판을 준비하는 것, 상기 제1 및 제2 영역들 내에, 제1 폭을 갖는 제1 트렌치 및 상기 제1 폭보다 넓은 제2 폭을 제2 트렌치를 각각 형성하는 것, 상기 제1 및 제2 트렌치들 내에 제1 절연막을 형성하는 것, 상기 제2 트렌치 내의 상기 제1 절연막을 제거하고, 상기 제1 트렌치 내에 상기 제1 절연막의 일부분을 잔존시켜, 상기 제1 트렌치 내에 제1 절연 패턴을 형성하는 것, 및 상기 기판 상에, 상기 제2 트렌치를 채우고, 상기 제1 절연막과 다른 물질을 포함하는 제2 절연막을 형성하는 것을 포함한다.
일 실시 예에 따르면, 상기 제1 절연막은 질화물로 형성되고, 상기 제2 절연막은 비질화물(non-nitride)로 형성될 수 있다.
일 실시 예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 제1 절연막을 형성하기 전, 상기 제1 및 제2 트렌치 내에, 라이너막을 형성하는 것을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 제1 영역 상의 상기 제2 절연막을 제거하고, 상기 제2 트렌치 내에 상기 제2 절연막의 일부분을 잔존시켜, 상기 제2 트렌치 내에 제2 절연 패턴을 형성하는 것을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 제1 영역 상에, 가변 저항 패턴을 형성하는 것, 및 상기 제2 절연 패턴, 및 상기 제2 트렌치 내의 상기 라이너막을 관통하는 반도체 필라를 형성하는 것을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 트렌치는 복수로 제공되고, 상기 제1 트렌치들 사이에 활성부가 정의되고, 상기 제1 절연 패턴의 상부면은 상기기 활성부의 상부면과 동일한 레벨을 가질 수 있다.
일 실시 예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 제1 절연막에 열 산화 공정을 수행하여, 상기 제1 절연막 상에 보조막을 형성하는 것을 더 포함하되, 상기 제1 절연막을 형성하는 것은, 상기 제1 트렌치 내에, 상기 제1 절연막으로 둘러싸인 보이드(void) 또는 심(seam)이 형성되는 것을 포함하고, 상기 보조막은 상기 보이드 및/또는 상기 심을 채울 수 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 반도체 소자를 제공한다. 상기 반도체 소자는, 제1 폭을 갖는 제1 트렌치 및 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트렌치들이 각각 형성된 제1 및 제2 영역들을 포함하는 기판, 상기 제1 트렌치의 측벽 및 바닥면을 덮는 제1 라이너 패턴, 상기 제1 트렌치 내의 상기 제1 라이너 패턴로 둘러싸인 내부 공간 내에, 상기 제1 라이너와 접촉하고, 실리콘 질화막으로 형성된 제1 절연 패턴, 제2 트렌치의 측벽 및 바닥면을 덮고, 상기 제1 라이너 패턴과 동일한 물질로 형성된 제2 라이너 패턴, 및 상기 제2 트렌치 내의 상기 제2 라이너 패턴으로 둘러싸인 내부 공간 내에, 상기 제2 라이너 패턴와 접촉하고, 상기 제1 절연 패턴과 다른 물질로 형성된 제2 절연 패턴을 포함한다.
일 실시 예에 따르면, 상기 제2 절연 패턴 및 상기 제2 라이너 패턴은 비질화물(non-nitride)로 형성되고, 상기 제2 절연 패턴 및 상기 제2 라이너 패턴은 상기 제2 트렌치를 완전히 채울 수 있다.
일 실시 예에 따르면, 상기 반도체 소자는 상기 제1 영역 상의 가변 저항 패턴, 및 상기 제2 영역 내의 상기 제2 절연 패턴을 관통하는 반도체 패턴, 및 상기 제2 트렌치의 바닥면 및 상기 반도체 패턴 사이의 유전 패턴을 더 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 기판의 상기 제1 및 제2 영역들 내에, 제1 폭을 갖는 제1 트렌치 및 상기 제1 폭보다 넓은 제2 폭을 제2 트렌치가 각각 형성된다. 상기 제1 트렌치 내에 질화물을 포함하는 제1 소자 분리 패턴 및 상기 제2 트렌치 내에 비질화물로 형성된 제2 소자 분리 패턴이 배치된다. 이로 인해, 상기 제1 소자 분리 패턴의 리세스가 방지되고, 상기 제2 트렌치 내에 다른 구성요소들이 용이하게 형성될 수 있어, 고신뢰성 및 고집적화에 최적화된 반도체 소자 및 그 제조 방법이 제공될 수 있다.
도 1 내지 도 5 는 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6a는 본 발명의 실시 예에 따른 반도체 소자에 포함된 제1 소자 분리 패턴의 일 실시 예을 설명하기 위한 평면도이다.
도 6b 는 본 발명의 실시 예에 따른 반도체 소자에 포함된 제1 소자 분리 패턴의 다른 실시 예를 설명하기 위한 평면도이다.
도 7 내지 도 10 은 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 11 은 본 발명의 실시 예들에 따라 형성된 소자 분리 패턴들을 포함하는 반도체 기억 소자를 설명하기 위한 도면이다.
도 12는 본 발명의 실시 예들에 따른 반도체 소자를 포함하는 제1 실시 예에 따른 반도체 기억 소자를 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예들에 따른 반도체 소자를 포함하는 제1 실시 예에 따른 반도체 기억 소자의 커패시터를 포함하는 펌프 회로를 설명하기 위한 블록도이다.
도 14 는 본 발명의 실시 예들에 따른 반도체 소자를 포함하는 제2 실시 예에 따른 반도체 기억 소자를 설명하기 위한 도면이다.
도 15 는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 16 은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어 지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법이 설명된다.
도 1 내지 도 5 는 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1 을 참조하면, 제1 영역(A) 및 제2 영역(B)을 포함하는 기판(100)이 제공된다. 일 실시 예에 따르면, 상기 제1 영역(A)은 메모리 셀이 형성되는 셀 영역이고, 상기 제2 영역(B)을 주변 회로가 형성되는 주변 영역일 수 있다. 상기 기판(100)은 반도체 물질로 형성될 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판 등일 수 있다.
상기 제1 영역(A) 및 상기 제2 영역(B) 내에, 제1 트렌치(112) 및 제2 트렌치(114)가 각각 형성될 수 있다. 상기 제1 트렌치(112)는 제1 폭을 가질 수 있다. 상기 제2 트렌치(114)는 상기 제1 폭보다 넓은 제2 폭을 가질 수 있다. 일 실시 예에 따르면, 상기 제1 및 제2 트렌치들(112, 114)의 폭들은 상기 기판(100)의 하부면이 인접할수록 감소할 수 있다. 상기 제1 트렌치(112)이 최대폭은 상기 제2 트렌치(114)의 최대폭보다 좁을 수 있다. 예를 들어, 상기 제1 트렌치(112)의 상기 최대폭은 약 40nm 이고, 상기 제2 트렌치(114)의 상기 최대폭은 약 120nm 일 수 있다. 상기 제1 트렌치(112) 최소폭은 상기 제2 트렌치(114)이 최소폭보다 좁을 수 있다. 상기 제1 트렌치(112)의 폭의 평균은 상기 제2 트렌치(114)이 폭의 평균보다 작을 수 있다.
상기 제1 및 제2 트렌치들(112, 114)은 상기 기판(100) 상에 상기 마스크 패턴(106)을 형성하고, 상기 마스크 패턴(106)을 마스크로 사용하여, 상기 기판(100)을 식각하여 형성될 수 있다.
도 2 를 참조하면, 상기 제1 및 제2 트렌치들(112, 114)이 형성된 후, 상기 기판(100) 상에 라이너막(120, liner layer)이 형성될 수 있다. 상기 라이너막(120)의 두께는 상기 제1 트렌치(112)의 상기 최소폭의 1/2보다 작을 수 있다. 상기 라이너막(120)은 상기 제1 및 제2 트렌치들(112, 114)의 측벽들 및 바닥면들을 콘포말하게 덮을 수 있다. 상기 제1 및 제2 트렌치(112, 114) 내에 상기 라이너막(120)으로 둘러싸인 내부 공간들이 정의될 수 있다. 상기 라이너막(120)은 절연막일 수 있다. 예를 들어, 상기 라이너막(120)은 실리콘 산화물을 포함할 수 있다. 상기 라이너막(120)은 증착공정으로 형성될 수 있다. 이와는 달리, 상기 라이너막(120)은 열산화 공정으로 형성될 수 있다.
상기 라이너막(120)이 형성된 후, 상기 기판(100) 상에 제1 절연막(130)이 형성될 수 있다. 상기 제1 절연막(120)의 두께는 상기 제1 트렌치(112)의 상기 최대폭의 1/2 과 같거나 또는 더 두꺼울 수 있다. 상기 제1 절연막(130)은 상기 제1 트렌치(112)를 완전히 채울 수 있다. 상기 제1 절연막(120)의 두께는 상기 제2 트렌치(114)의 상기 최소폭의 1/2 및/또는 상기 최대폭의 1/2보다 얇을 수 있다. 상기 제2 트렌치(114) 내에, 상기 제1 절연막으로 둘러싸인 비어있는 내부 공간이 정의될 수 있다.
상기 제1 절연막(130)은 상기 라이너막(120)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 라이너막(120)이 비질화물(예를 들어, 실리콘 산화막)으로 형성되는 경우, 상기 제1 절연막(130)은 질화물(예를 들어, 실리콘 질화막)으로 형성될 수 있다. 본 명세서에서, 비질화물은 질소(N)을 포함하지 않는 물질을 의미하는 것으로 해석될 수 있다.
도 3 을 참조하면, 상기 제2 트렌치(114)의 내의 상기 제1 절연막(130)이 제거되고, 상기 제1 트렌치(112) 내에 상기 제1 절연막(130)의 일부분이 잔존되어, 상기 제1 트렌치(112) 내에 제1 절연 패턴(132)이 형성될 수 있다. 일 실시 예에 따르면, 상기 제1 절연막(130)은 습식 식각 공정으로 제거될 수 있다.
상기 제1 절연 패턴(132)은 상기 제1 트렌치(112) 내에 잔존된 상기 제1 절연막(130)의 상기 일부분이다. 상기 제1 절연 패턴(132)은 상기 제1 트렌치(112) 내의 상기 라이너막(120)으로 둘러싸인 상기 비어있는 내부 공간을 완전히 채울 수 있다. 일 실시 예에 따르면, 상기 제1 절연 패턴(132)의 상부면은 상기 기판(100)의 상부면과 동일한 레벨에 위치할 수 있다. 다른 실시 예에 따르면, 상기 제1 절연 패턴(132)의 상기 상부면은 상기 기판(100)의 상기 상부면보다 높은 레벨에 위치할 수 있다.
상기 제2 트렌치(114) 내의 상기 제1 절연막(130)은 완전히 제거될 수 있다. 이에 따라, 상기 제2 트렌치(114) 내의 상기 라이너막(120)이 노출될 수 있다.
도 4 를 참조하면, 상기 제1 절연 패턴(132)이 형성된 후, 상기 기판(100) 상에 제2 절연막(140)이 형성될 수 있다. 상기 제2 절연막(140)은 상기 제1 절연막(130)과 다른 물질로 형성될 수 있다. 일 실시 예에 따르면, 상기 제1 절연막(130)은 질화물로 형성되고, 상기 제2 절연막(140)은 비질화물로 형성될 수 있다. 예를 들어, 상기 제1 절연막(130)은 실리콘 질화막으로 형성되고, 상기 제2 절연막(140)은 실리콘 산화막으로 형성될 수 있다.
상기 제2 절연막(140)의 두께는 상기 제2 트렌치(114)의 상기 최대폭의 1/2보다 클 수 있다. 상기 제2 절연막(140)은 상기 제2 트랜치(114) 내에 상기 라이너막(120)으로 둘러싸인 내부 공간을 완전히 채울 수 있다.
일 실시 예에 따르면, 상기 제2 절연막(140)은 스핀-온-글래스(SOG) 공정, 또는 FCVD(Flowable Chemical Vapor Deposition) 공정으로 형성될 수 있다.
도 5 를 참조하면, 상기 제1 및 제2 트렌치들(112, 114) 외부에 위치한 상기 제2 절연막(140)이 제거되어, 상기 제2 트렌치(114) 내에 제2 절연 패턴(144)이 형성될 수 있다. 상기 제1 및 제2 트렌치(112, 114) 외부에 위치한 상기 라이너막(120)이 제거되어, 상기 제1 트렌치(112) 내에 제1 라이너 패턴(122) 및 상기 제2 트렌치(114) 내에 제2 라이너 패턴(124)이 형성될 수 있다. 상기 마스크 패턴(106)이 제거되어, 상기 기판(100)의 상부면이 노출될 수 있다.
이로써, 상기 제1 트랜치(112) 내에 상기 제1 절연 패턴(132) 및 상기 제1 라이너 패턴(122)을 포함하는 제1 소자 분리 패턴(152)이 형성되고, 상기 제2 트랜치(114) 내에 상기 제2 절연 패턴(144) 및 상기 제2 라이너 패턴(124)을 포함하는 제2 소자 분리 패턴(154)이 형성될 수 있다.
상기 제1 소자 분리 패턴(152)은 복수로 제공될 수 있다. 서로 인접한 상기 제1 소자 분리 패턴들(152) 사이에 제1 활성부(102)가 정의될 수 있다. 상기 제1 활성부(102)는 상기 제1 소자 분리 패턴들(152)로 둘러싸인 상기 기판(100)의 일부분일 수 있다.
상기 제2 소자 분리 패턴(154)은 복수로 제공될 수 있다. 서로 인접한 상기 제2 소자 분리 패턴들(154) 사이에 제2 활성부(104)가 정의될 수 있다. 상기 제2 활성부(104)는 상기 제2 소자 분리 패턴들(154)로 둘러싸인 상기 기판(100)의 일부분일 수 있다.
본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법에 따라 형성된 반도체 소자가 도 5를 재차 참조하여 설명된다.
도 5 를 참조하면, 제1 및 제2 영역들(A, B)을 포함하는 기판(100)이 제공된다. 상기 제1 영역(A)은 메모리 셀이 형성되는 셀 영역이고, 상기 제2 영역(B)은 주변회로가 형성되는 주변 영역일 수 있다.
상기 기판(100)의 상기 제1 영역(A)은 제1 폭을 갖는 제1 트렌치(112)를 포함하고, 상기 기판(100)의 상기 제2 영역(B)은 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트렌치(114)를 포함한다.
상기 제1 트렌치(112) 내에 제1 소자 분리 패턴(152)이 배치된다. 상기 제1 소자 분리 패턴(152)은 상기 제1 트렌치(112)를 완전히 채울 수 있다. 상기 제1 소자 분리 패턴(152)은 제1 절연 패턴(132) 및 제1 라이너 패턴(122)을 포함할 수 있다. 상기 제1 라이너 패턴(122)은 상기 제1 트렌치(112)의 바다멱 및 측벽들을 덮을 수 있다. 상기 제1 라이너 패턴(122)은 상기 제1 절연 패턴(132) 및 상기 제1 트렌치(112) 사이에 배치될 수 있다. 상기 제1 라이너 패턴(122)은 상기 제1 트렌치(112)의 상기 측벽 및 바닥면과 접촉할 수 있다.
상기 제1 절연 패턴(132)은 상기 제1 라이너 패턴(122)과 접촉할 수 있다. 상기 제1 절연 패턴(132)은 상기 제1 트렌치(112) 내에 상기 제1 라이너 패턴(122)으로 둘러싸인 내부 공간을 완전히 채울 수 있다.
상기 제1 소자 분리 패턴(152)의 상기 제1 절연 패턴(132) 및 상기 제1 라이너 패턴(122)은 서로 다른 물질로 형성될 수 있다. 일 실시 예에 따르면, 상기 제1 절연 패턴(132)은 질화물로 형성되고, 상기 제1 라이너 패턴(122)은 비질화물로 형성될 수 있다. 예를 들어, 상기 제1 절연 패턴(132)은 실리콘 질화막으로 형성되고, 상기 제1 라이너 패턴(122)은 실리콘 산화막으로 형성될 수 있다.
상기 제2 트렌치(114) 내에 제2 소자 분리 패턴(154)이 배치된다. 상기 제2 소자 분리 패턴(154)은 상기 제2 트렌치(114)를 완전히 채울 수 있다. 상기 제2 소자 분리 패턴(154)은 제2 절연 패턴(144) 및 제2 라이너 패턴(124)을 포함할 수 있다. 상기 제2 라이너 패턴(124)은 상기 제2 트렌치(114)의 바다멱 및 측벽들을 덮을 수 있다. 상기 제1 라이너 패턴(124)은 상기 제2 절연 패턴(144) 및 상기 제2 트렌치(114) 사이에 배치될 수 있다. 상기 제2 라이너 패턴(124)은 상기 제2 트렌치(114)의 상기 측벽 및 바닥면과 접촉할 수 있다.
상기 제2 절연 패턴(144)은 상기 제2 라이너 패턴(124)과 접촉할 수 있다. 상기 제2 절연 패턴(144)은 상기 제2 트렌치(114) 내에 상기 제2 라이너 패턴(124)으로 둘러싸인 내부 공간을 완전히 채울 수 있다.
상기 제2 소자 분리 패턴(154)의 상기 제2 절연 패턴(144) 및 상기 제2 라이너 패턴(124)은 서로 다른 동일한 물질로 형성될 수 있다. 일 실시 예에 따르면, 상기 제2 절연 패턴(144) 및 상기 제2 라이너 패턴(124)은 비질화물로 형성될 수 있다. 예를 들어, 상기 제2 절연 패턴(144) 및 상기 제2 라이너 패턴(122)은 실리콘 산화막으로 형성될 수 있다.
본 발명의 실시 예에 따르면, 상기 제2 폭보다 좁은 제1 폭을 갖는 상기 제1 영역(A) 내의 제1 트렌치(112)는, 후속 식각 공정 및 세정 공정 등에 내성을 갖는 질화물로 형성된 제1 절연 패턴(132)으로 채워질 수 있다. 만약, 상기 제1 절연 패턴(132)이 비질화물(예를 들어, 실리콘 산화막)으로 형성되는 경우, 후속 식각 및 세정 공정 등에서, 상기 제1 절연 패턴(132)이 리세스될 수 있다. 하지만, 본 발명의 실시 예에 따르면, 질화물로 형성된 상기 제1 절연 패턴(132)을 포함하는 상기 제1 소자 분리 패턴(152)의 리세스가 방지되어, 고신뢰성을 갖는 반도체 소자가 제공될 수 있다.
또한, 본 발명의 실시 예에 따르면, 상기 제1 폭보다 넓은 상기 제2 폭을 갖는 상기 제2 영역(B) 내의 제2 트렌치(114)는 비질화물로 형성된 제2 절연 패턴(144)으로 채워질 수 있다. 만약, 상기 제2 절연 패턴(144) 또는 상기 제2 라이너 패턴(124) 중 어느 하나가 질화물로 형성되는 경우, 상기 제2 트렌치(114) 내에 다른 요소(element)를 형성하는 것이 용이하지 않을 수 있다. 예를 들어, 상기 제2 절연 패턴(144) 또는 상기 제2 라이너 패터(124)이 질화물로 형성되는 경우, 상기 제2 절연 패턴(144) 또는 상기 제2 라이너 패턴(124)을 관통하는 콘택홀을 형성하는 것이 용이하지 않을 수 있다.
하지만, 본 발명의 실시 예에 따르면, 상기 제2 절연 패턴(144) 또는 상기 제2 라이너 패턴(124)은 비질화물로 형성되어, 상기 제2 트렌치(114) 내에 다른 요소(element)들이 용이하게 형성될 수 있다.
상기 제1 영역(A)의 상기 제1 트렌치(112) 내에 형성된 상기 제1 소자 분리 패턴(152)은, 평면적 관점에서 다양한 모양으로 형성될 수 있다. 이를, 도 6a 및 도 6b 를 참조하여 설명한다.
도 6a는 본 발명의 실시 예에 따른 반도체 소자에 포함된 제1 소자 분리 패턴의 일 실시 예을 설명하기 위한 평면도이다.
도 6a 를 참조하면, 제1 방향으로 연장하는 소자 분리 패턴(152a)이 연장할 수 있다. 상기 소자 분리 패턴(152a)은 도 5를 참조하여 설명된 제1 소자 분리 패턴(152)일 수 있다. 상기 소자 분리 패턴(152a)은 복수로 제공될 수 있다. 상기 복수의 소자 분리 패턴들(152a)이 서로 이격되어, 상기 제1 방향으로 나란히 연장할 수 있다.
서로 인접한 상기 소자 분리 패턴들(152a) 사이에 활성부들(102a)이 정의될 수 있다. 상기 활성부들(102a)은 도 5 를 참조하여 설명된 제1 활성부들(102)일 수 있다. 상기 복수의 활성부들(102a)은 평면적 관점에서 서로 이격될 수 있다. 상기 복수의 활성부들(102a)은 상기 제1 방향으로 나란히 연장할 수 있다.
도 6b 는 본 발명의 실시 예에 따른 반도체 소자에 포함된 제1 소자 분리 패턴의 다른 실시 예를 설명하기 위한 평면도이다.
도 6b 를 참조하면, 소자 분리 패턴(152b)은 복수의 활성부(102b)를 정의할 수 있다. 평면적 관점에서, 상기 복수의 활성부(102b)는 서로 이격될 수 있다. 상기 복수의 활성부(102b)는 상기 소자 분리 패턴(152b)으로 둘러싸인 기판의 일부분일 수 있다. 상기 소자 분리 패턴(152b) 및 상기 활성부(102b)는 각각 도 5 를 참조하여 설명된 제1 소자 분리 패턴(152) 및 활성부(102)일 수 있다.
본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법이 설명된다.
도 7 내지 도 10 은 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 7 을 참조하면, 도 1 을 참조하여 설명된 것과 같이, 제1 폭을 갖는 제1 트렌치(112)가 형성된 제1 영역(A), 및 상기 제1 폭보다 넓은 제1 폭을 갖는 트렌치(114)가 형성된 제2 영역(B)을 포함하는 기판(100)이 제공된다. 상기 기판(100)은 도 1 을 참조하여 설명된 것과 같이, 마스크 패턴(106)을 마스크로 이용하여 상기 기판(100)을 식각하여 형성될 수 있다.
상기 제1 및 제2 트렌치(112, 114)를 갖는 상기 기판(100) 상에, 라이너막(120)이 형성될 수 있다. 상기 라이너막(120)의 두께는 상기 제1 트렌치(112)의 최소폭의 1/2보다 작을 수 있다. 상기 라이너막(120)은 상기 제1 및 제2 트렌치들(112, 114)의 측벽들 및 바닥면들을 콘포말하게 덮을 수 있다. 상기 제1 및 제2 트렌치(112, 114) 내에 상기 라이너막(120)으로 둘러싸인 내부 공간들이 정의될 수 있다. 상기 라이너막(120)은 절연막일 수 있다.
상기 라이너막(120)이 형성된 후, 상기 제1 및 제2 트렌치(112, 114)를 갖는 상기 기판(100) 상에 제1 절연막(131)이 형성될 수 있다. 상기 제1 절연막(131)의 두께는 상기 제2 트렌치(114)의 최소폭의 1/2보다 얇을 수 있다. 상기 제1 절연막(131)은 상기 제2 트렌치(114)의 측벽 및 바닥면을 콘포말하게 덮을 수 있다. 상기 제2 트렌치(114) 내에 상기 제1 절연막(131)으로 둘러싸인 비어 있는 내부 공간이 정의될 수 있다.
상기 제1 절연막(131)은 상기 제1 트렌치(112)를 채울 수 있다. 상기 제1 트렌치(112) 내에, 상기 제1 절연막(131)으로 둘러싸인 보이드 및/또는 심(seam)을 포함하는 결함(D)이 형성될 수 있다.
상기 제1 절연막(130)은 상기 라이너막(120)과 다른 물질로 형성될 수 있다.일 실시 예에 따르면, 상기 라이너막(120)이 비질화물(예를 들어, 실리콘 산화막)로 형성되는 경우, 상기 제1 절연막(130)은 질화물(예를 들어, 실리콘 질화막)으로 형성될 수 있다.
도 8을 참조하면, 상기 제1 절연막(131)에 열 산화 공정이 수행될 수 있다. 상기 열 산화 공정이 수행되어, 보조막(133)이 형성될 수 있다. 상기 제1 절연막(131)이 실리콘 질화막으로 형성되는 경우, 상기 보조막(133)은 상기 제1 절연막(131)의 표면에 인접한 상기 제1 절연막(131)의 일부분이 산화되어 형성된 실리콘 산질화막을 포함할 수 있다. 상기 보조막(133)은 상기 제1 트렌치(112) 내의 상기 결함(D)을 채울 수 있다. 이로 인해, 상기 제1 절연막(131) 및 상기 보조막(133)은 상기 제1 트렌치(112)를 보이드 및/또는 심 없이 안정적으로 채울 수 있다.
도 9 를 참조하면, 상기 제2 트렌치(114)의 내의 상기 제1 절연막(131) 및 상기 보조막(133)이 제거되고, 상기 제1 트렌치(112) 내에 상기 제1 절연막(131) 및 상기 보조막(133)의 일부분이 잔존되어, 상기 제1 트렌치(112) 내에 제1 절연 패턴(131a) 및 제1 보조 패턴(133a)이 형성될 수 있다. 일 실시 예에 따르면, 상기 제1 절연막(131) 및 상기 보조막(133)은 습식 식각 공정으로 제거될 수 있다.
상기 제1 절연 패턴(131a)은 상기 제1 트렌치(112) 내에 잔존된 상기 제1 절연막(131)의 상기 일부분이다. 상기 보조 패턴(133a)은 상기 제1 트렌치(112) 내에 잔존된 상기 보조막(133)의 일부분이다. 상기 제1 절연 패턴(131a) 및 상기 보조 패턴(133a)은 상기 제1 트렌치(112) 내의 상기 라이너막(120)으로 둘러싸인 상기 비어있는 내부 공간을 완전히 채울 수 있다.
일 실시 예에 따르면, 상기 제1 절연 패턴(132a) 및 상기 보조 패턴(133a)의 상부면들은 상기 기판(100)의 상부면과 동일한 레벨에 위치할 수 있다. 다른 실시 예에 따르면, 상기 제1 절연 패턴(131a) 및 상기 보조 패턴(133a)의 상기 상부면들은 상기 기판(100)의 상기 상부면보다 높은 레벨에 위치할 수 있다.
상기 제2 트렌치(114) 내의 상기 제1 절연막(131)은 완전히 제거될 수 있다. 이에 따라, 상기 제2 트렌치(114) 내의 상기 라이너막(120)이 노출될 수 있다.
상기 제1 절연 패턴(131a) 및 상기 보조 패턴(133a)이 형성된 후, 상기 기판(100) 상에 제2 절연막(140)이 형성될 수 있다. 상기 제2 절연막(140)은 상기 제1 절연막(131)과 다른 물질로 형성될 수 있다. 일 실시 예에 따르면, 상기 제1 절연막(131)은 질화물로 형성되고, 상기 제2 절연막(140)은 비질화물로 형성될 수 있다. 예를 들어, 상기 제1 절연막(131)은 실리콘 질화막으로 형성되고, 상기 제2 절연막(140)은 실리콘 산화막으로 형성될 수 있다.
상기 제2 절연막(140)의 두께는 상기 제2 트렌치(114)의 최대폭의 1/2보다 클 수 있다. 상기 제2 절연막(140)은 상기 제2 트랜치(114) 내에 상기 라이너막(120)으로 둘러싸인 내부 공간을 완전히 채울 수 있다.
도 10 을 참조하면, 상기 제1 및 제2 트렌치들(112, 114) 외부에 위치한 상기 제2 절연막(140)이 제거되어, 상기 제2 트렌치(114) 내에 제2 절연 패턴(1444)이 형성될 수 있다. 상기 제1 및 제2 트렌치(112, 114) 외부에 위치한 상기 라이너막(121)이 제거되어, 상기 제1 트렌치(112) 내에 제1 라이너 패턴(122) 및 상기 제2 트렌치(114) 내에 제2 라이너 패턴(124)이 형성될 수 있다. 상기 마스크 패턴(106)이 제거되어, 상기 기판(100)의 상부면이 노출될 수 있다.
이로써, 상기 제1 트랜치(112) 내에 상기 제1 절연 패턴(131a), 보조 패턴(133a), 및 상기 제1 라이너 패턴(122)을 포함하는 제1 소자 분리 패턴(153)이 형성되고, 상기 제2 트랜치(114) 내에 상기 제2 절연 패턴(144) 및 상기 제2 라이너 패턴(124)을 포함하는 제2 소자 분리 패턴(154)이 형성될 수 있다.
상기 제1 소자 분리 패턴(153)은 복수로 제공될 수 있다. 서로 인접한 상기 제1 소자 분리 패턴들(153) 사이에 제1 활성부(103)가 정의될 수 있다. 상기 제1 활성부(103)는 상기 제1 소자 분리 패턴들(153)로 둘러싸인 상기 기판(100)의 일부분일 수 있다. 도 5를 참조하여 설명된 것과 같이, 상기 제2 소자 분리 패턴(154)은 복수로 제공되고, 서로 인접한 상기 제2 소자 분리 패턴들(154) 사이에 제2 활성부(104)가 정의될 수 있다.
본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법에 따라 형성된 반도체 소자가 도 10을 재차 참조하여 설명된다.
도 10 을 참조하면, 제1 및 제2 영역들(A, B)을 포함하는 기판(100)이 제공된다. 상기 기판(100)의 상기 제1 영역(A)은 제1 폭을 갖는 제1 트렌치(112)를 포함하고, 상기 기판(100)의 상기 제2 영역(B)은 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트렌치(114)를 포함할 수 있다.
상기 제1 트렌치(112) 내에 제1 소자 분리 패턴(153)이 배치된다. 상기 제1 소자 분리 패턴(153)은 상기 제1 트렌치(112)를 완전히 채울 수 있다. 상기 제1 소자 분리 패턴(153)은 제1 절연 패턴(131a), 보조 패턴(133a), 및 제1 라이너 패턴(122)을 포함할 수 있다. 상기 제1 라이너 패턴(122)은 도 5 를 참조하여 설명된 것과 같이, 상기 제1 트렌치(112) 내에 배치될 수 있다.
상기 제1 절연 패턴(131a)은 상기 제1 라이너 패턴(122)과 접촉하고, 상기 제1 트렌치(112) 내에 상기 제1 라이너 패턴(122)으로 둘러싸인 내부 공간을 채울 수 있다.
상기 보조 패턴(133a)은 상기 제1 트렌치(112) 내에서 상기 제1 절연 패턴(131a)으로 둘러싸일 수 있다. 상기 보조 패턴(133a)은 상기 제1 절연 패턴(131a)을 사이에 두고, 상기 라이너 패턴(122)과 이격될 수 있다. 상기 보조 패턴(133a) 및 상기 제1 절연 패턴(131a)은 상기 제1 트렌치(112) 내에 상기 제1 라이너 패턴(122)으로 둘러싸인 내부 공간을 완전히 채울 수 있다.
상기 제1 소자 분리 패턴(153)의 상기 제1 절연 패턴(131a), 상기 보조 패턴(133a), 및 상기 제1 라이너 패턴(122)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 상기 제1 절연 패턴(131a)은 실리콘 질화막으로 형성되고, 상기 보조 패턴(133a)은 실리콘 산화질화막으로 형성되고, 상기 제1 라이너 패턴(122)은 실리콘 산화막으로 형성될 수 있다.
상기 제1 소자 분리 패턴(153)은 도 6a 를 참조하여 설명된 것과 같이, 복수로 제공될 수 있다. 복수의 제1 소자 분리 패턴들(153)은 서로 이격되어 제1 방향으로 나히 연장할 수 있다. 이 경우, 상기 제1 활성부(103)는 도 6a 를 참조하여 설명된 것과 같이, 복수로 제공될 수 있다. 상기 복수의 제1 활성부들(103)은 평면적 관점에서 서로 이격되어, 제1 방향으로 나란히 연장할 수 있다.
이와는 달리, 상기 제1 소자 분리 패턴(153)은 도 6b 를 참조하여 설명된 것과 같이, 평면적 관점에서 서로 이격된 복수의 활성부들(103)을 정의할 수 있다.
상기 제2 트렌치(114) 내에, 도 5 를 참조하여 설명된 것과 같이 제2 소자 분리 패턴(154)이 배치될 수 있다.
상술된 본 발명의 실시 예들에 따라 형성된 소자 분리 패턴들은 반도체 기억 소자에 포함될 수 있다. 이후, 이를 설명한다.
도 11 은 본 발명의 실시 예들에 따라 형성된 소자 분리 패턴들을 포함하는 반도체 기억 소자를 설명하기 위한 도면이다.
도 11 을 참조하면, 제1 영역(A) 및 제2 영역(B)을 포함하는 기판(SUB)이 제공된다. 상기 기판(SUB)은 도 1 을 참조하여 설명된 기판(100)일 수 있다.
상기 기판(SUB)의 상기 제1 영역(A) 내에 제1 소자 분리 패턴들(ISO1)이 배치될 수 있다. 상기 제1 소자 분리 패턴들(ISO1)은 도 5를 참조하여 설명된 제1 소자 분리 패턴들(152), 또는 도 10을 참조하여 설명된 제1 소자 분리 패턴들(153) 중 어느 하나일 수 있다.
상기 제1 소자 분리 패턴들(ISO1) 사이에 제1 활성부들(Act1)이 정의될 수 있다. 상기 제1 활성부들(Act1)은 도 5 를 참조하여 설명된 제1 활성부들(102) 또는 도 10을 참조하여 설명된 제1 활성부들(103) 중 어느 하나일 수 있다.
상기 기판(SUB)의 상기 제2 영역(B) 내에 제2 소자 분리 패턴들(ISO2)이 배치될 수 있다. 상기 제2 소자 분리 패턴들(ISO2)은 도 5 및 도 10을 참조하여 설명된 제2 소자 분리 패턴들(154)일 수 있다.
상기 제2 소자 분리 패턴들(ISO2) 사이에 제2 활성부들(Act2)이 정의될 수 있다. 상기 제2 활성부들(Act2)은 도 5 및 도 10을 참조하여 설명된 제2 활성부들(104)일 수 있다.
상기 기판(SUB)의 상기 제1 영역(A) 상에 메모리 요소(ME)가 배치될 수 있다. 상기 메모리 요소(ME)는 전하를 저장하거나, 저항을 변화시키거나, 또는 다른 방법으로 단일 또는 멀티 비트를 저장하는 매체(medium)일 수 있다.
상기 기판(SUB)의 상기 제2 영역(B) 상에 주변 회로 요소(PCE)가 배치될 수 있다. 상기 주변 회로 요소(PCE)는 상기 메모리 요소(ME)를 구동하기 위한 소자들을 포함할 수 있다.
일 실시 예에 따르면, 상기 메모리 요소(ME)는 가변 저항 패턴을 포함하고, 상기 주변 회로 요소(PCE)는 상기 가변 저항 패턴을 포함하는 메모리 셀을 구동하기 위한 펌핑 회로에 포함된 커패시터를 포함할 수 있다. 이를, 도 12 를 참조하여 설명한다.
도 12는 본 발명의 실시 예들에 따른 반도체 소자를 포함하는 제1 실시 예에 따른 반도체 기억 소자를 설명하기 위한 도면이다.
도 12를 참조하면, 도 11 을 참조하여 설명된, 제1 및 제2 소자 분리 패턴들(ISO1, ISO2), 및 제1 및 제2 활성부들(Act1, Act2)을 포함하는 기판(SUB)이 제공된다. 상기 제1 소자 분리 패턴들(ISO1) 및 상기 제1 활성부들(Act1)은 도 6a를 참조하여 설명된 것과 같이, 제1 방향으로 연장하는 라인 형태일 수 있다.
상기 기판(SUB)의 상기 제1 영역(A) 상에 가변 저항 패턴을 포함하는 메모리 요소가 배치될 수 있다. 상기 기판(SUB)의 상기 제1 영역(A)이 설명된다.
상기 각각의 상기 제1 활성부들(Act1) 내에 불순물 영역(202)이 배치될 수 있다. 상기 불순물 영역들(202)은 금속 반도체 화합물을 포함할 수 있다. 이와는 달리 상기 불순물 영역들(202)은 N 형 또는 P 형 도펀트로 도핑된 도핑 영역일 수 있다. 상기 불순물 영역들(202)은 워드 라인일 수 있다.
상기 기판(SUB) 전면 상에 제1 층간 절연막(210)이 배치될 수 있다. 상기 제1 층간 절연막(210)은 산화물, 질화물 및/또는 산화 질화물 등을 포함할 수 있다.
복수의 제1 반도체 필라들(212, semiconductor pillars)이 상기 제1 층간 절연막(210)을 관통할 수 있다. 각각의 상기 제1 반도체 필라들(212)은 상기 불순물 영역들(202)과 전기적으로 접속될 수 있다. 각각의 상기 제1 반도체 필라들(212)는 차례로 적층된 제1 도핑 부분 및 제2 도핑 부분을 포함할 수 있다. 상기 제1 및 제2 도핑 부분들은 서로 다른 도전형의 도펀트들로 도핑될 수 있다. 이에 따라, 상기 제1 및 제2 도핑 부분들은 PN 접합되어 다이오드를 구성할 수 있다.
상기 하부 전극들(222)이 상기 제1 반도체 필라들(212) 상에 배치될 수 있다. 상기 하부 전극들(222)은 상기 제1 층간 절연막(210) 내에 배치될 수 있다. 상기 하부 전극들(222)은 상기 제1 반도체 필라들(212)의 상단들에 전기적으로 접속될 수 있다. 예를 들어, 상기 하부 전극들(222)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈늄 질화물 및/또는 티타늄-알루미늄 질화물 등)을 포함할 수 있다.
도면에 도시되지 않았으나, 상기 하부 전극들(222) 및 상기 제1 반도체 필라들(212) 사이에, 상기 하부 전극들(222)과 상기 제1 반도체 필라들(212)의 오믹 접촉을 위한, 오믹 패턴들이 배치될 수 있다.
상기 하부 전극들(222) 상에, 가변 저항 패턴(232)이 배치될 수 있다. 상기 가변 저항 패턴(232)은 일 방향으로 연장하는 라인 형태일 수 있다. 이와는 달리, 상기 가변 저항 패턴(232)은 각각의 상기 하부 전극들(222) 상에 복수로 제공될 수 있다. 상기 가변 저항 패턴(232)은 상변화 물질을 포함할 수 있다. 예를 들어, 상기 가변 저항 패턴(232)에 포함된 상변화 물질은 칼코게나이드(chalcogenide) 원소인 Te 및 Se 중 선택된 적어도 하나를 포함하고, 또한, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, N 중에 적어도 하나를 포함하는 화합물로 형성할 수 있다. 예컨대, 상기 가변 저항 패턴들(164a)은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se 또는 6A족 원소-Sb-Se 등에서 적어도 하나를 포함할 수 있다.
상기 가변 저항 패턴(232) 상에, 상부 전극(242)이 배치될 수 있다. 상기 상부 전극(242)은 상기 가변 저항 패턴(232)이 연장하는 상기 일 방향으로 연장할 수 있다. 이와는 달리, 상기 상부 전극(242)은 각각의 상기 하부 전극들(222) 상에 복수로 제공될 수 있다. 예를 들어, 상기 상부 전극(242)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈늄 질화물 및/또는 티타늄-알루미늄 질화물 등)을 포함할 수 있다.
상기 상부 전극(242) 상에 비트 라인(252)이 제공될 수 있다. 상기 비트 라인(252)은 상기 가변 저항 패턴(232)이 연장하는 상기 일 방향으로 연장할 수 있다. 상기 비트 라인(252)은 텅스텐, 알루미늄 또는 구리 등을 포함할 수 있다. 도면에 도시되지 않았으나, 상기 상부 전극(242) 및 상기 비트 라인(252)은 플러그를 통해 연결될 수 있다.
상기 기판(SUB)의 상기 제2 영역(B) 상에 커패시터를 포함하는 주변 회로 요소가 배치될 수 있다. 상기 기판(SUB)의 상기 제2 영역(B)이 설명된다.
상기 제2 소자 분리 패턴들(ISO2) 및 상기 제1 층간 절연막(210)을 관통하는 콘택홀들(214) 내에 제2 반도체 필라들(224)이 배치될 수 있다. 상기 제2 소자 분리 패턴들(ISO2)이 도 5 및 도 10을 참조하여 설명된 라이너 패턴(124) 및 제2 절연 패턴(144)을 포함하는 경우, 상기 콘택홀들(214)은 상기 라이너 패턴(124) 및 상기 제2 절연 패턴(144)을 관통하여, 상기 제2 트렌치들(114)의 바닥면들을 노출할 수 있다.
만약, 상기 제2 소자 분리 패턴들(ISO2)이 질화물을 포함하는 경우, 상기 제2 소자 분리 패턴들(ISO2)을 관통하는 상기 콘택홀들(214)을 형성하는 것이 용이하지 않을 수 있다. 하지만, 본 발명의 실시 예들에 따르면, 상기 제2 소자 분리 패턴들(ISO2)은 비질화물(예를 들어, 실리콘 산화막)로 형성되어, 상기 콘택홀들(214)이 용이하게 형성될 수 있다.
상기 제2 반도체 필라들(224) 및 상기 제2 트렌치들(114)의 상기 바닥면들 사이에, 유전 패턴들(204)이 배치될 수 있다. 상기 유전 패턴들(204)은 상기 제2 트렌치(114)의 상기 바닥면들이 열 산화되어 형성된, 산화막을 포함할 수 있다.
상기 반도체 필라들(224) 상에 도전 배선들(234)이 배치될 수 있다. 상기 도전 배선들(234)은 텅스텐, 구리, 또는 알루미늄을 포함할 수 있다. 상기 도전 배선들(234)을 덮는 제2 층간 절연막(254)이 배치될 수 있다. 상기 제2 층간 절연막(254)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막을 포함할 수 있다.
각각의 상기 제2 반도체 필라들(224), 각각의 상기 유전 패턴들(204), 및 상기 기판(SUB)은 커패시터를 구성할 수 있다. 상기 커패시터는 상기 제2 영역(B)에 복수로 제공되어, 상기 가변 저항 패턴(232)을 포함하는 메모리 셀을 구동하기 위한 펌프 회로에 포함될 수 있다. 이를, 도 13을 참조하여 설명한다.
도 13은 본 발명의 실시 예들에 따른 반도체 소자를 포함하는 제1 실시 예에 따른 반도체 기억 소자의 커패시터를 포함하는 펌프 회로를 설명하기 위한 블록도이다.
도 13 을 참조하면, 본 발명의 실시 예들에 따름 반도체 기억 소자는 메모리 셀 어레이(260), 어드레스 디코더(271), 비트라인 선택회로(272), 쓰기 드라이버(273), 펌프회로(274), 및 데이터 입력버퍼(275)를 포함한다.
상기 메모리 셀 어레이(260)는 도 12를 참조하여 설명된 가변 저항 패턴(232)을 포함하는 메모리 요소들을 포함할 수 있다. 상기 가변 저항 패턴(232)을 포함하는 상기 메모리 셀들은 워드 라인(WL) 및 비트 라인(BL)에 연결될 수 있다. 상기 워드 라인(WL)은 도 12를 참조하여 설명된 불순물 영역(202)일 수 있다.
상기 어드레스 디코더(271)는 행 어드레스(Row Address)를 입력받고 복수의 워드 라인 중 하나의 워드 라인을 액세스할 수 있다. 또한, 상기 어드레스 디코더(271)는 열 어드레스(Column Address)를 입력받고 비트라인 선택신호를 상기 비트라인 선택회로(272)에 제공할 수 있다. 상기 비트라인 선택회로(272)는 비트라인 선택신호에 응답하여 데이터 라인(DL)을 선택된 비트 라인에 연결할 수 있다.
상기 쓰기 드라이버(273)는 프로그램 동작 시에 데이터 입력 버퍼(275)로부터 데이터(Data)를 입력받고, 메모리 셀에 공급할 프로그램 전류(program current), 즉 셋 전류(i_SET) 또는 리셋 전류(i_RST)를 발생할 수 있다. 또한, 상기 쓰기 드라이버(273)는 상기 펌프 회로(274)로부터 전원전압(예를 들면, 1.8V)보다 높은 고전압(VPP)을 입력받아서 동작한다.
상기 펌프회로(274)는 도 12를 참조하여 설명된 커패시터를 포함할 수 있다. 상기 펌프 회로(274)는 전원 전압보다 높은 고전(VPP)을 생성하여, 상기 쓰기 드라이버(273)에 공급함으로써, 도 12를 참조하여 설명된 가변 저항 패턴(232)의 상변화가 용이하게 발생할 수 있다. 이에 따라, 고신뢰성의 반도체 소자가 제공될 수 있다.
다른 실시 예에 따르면, 상기 메모리 요소(ME)는 커패시터를 포함하고, 상기 주변 회로 요소(PCE)는 상기 커패시터를 포함하는 메모리 셀을 구동하기 위한 주변 회로일 수 있다. 이를, 도 14 를 참조하여 설명한다.
도 14 는 본 발명의 실시 예들에 따른 반도체 소자를 포함하는 제2 실시 예에 따른 반도체 기억 소자를 설명하기 위한 도면이다.
도 14 를 참조하면, 도 11 을 참조하여 설명된, 제1 및 제2 소자 분리 패턴들(ISO1, ISO2), 및 제1 및 제2 활성부들(Act1, Act2)을 포함하는 기판(SUB)이 제공된다. 상기 제1 소자 분리 패턴들(ISO1)은 상기 제1 활성부(Act1)를 도 6b를 참조하여 설명된 활성부(102b)와 같이, 정의할 수 있다.
상기 기판(SUB)의 상기 제1 영역(A) 상에 커패시터들(Cap)를 포함하는 메모리 셀들이 배치될 수 있다. 상기 기판(SUB)의 상기 제1 영역(A)이 설명된다.
상기 제1 활성부(Act1) 상에 셀 게이트 절연 패턴들(312) 및 셀 게이트 패턴들(322)들이 적층될 수 있다. 상기 셀 게이트 절연 패턴들(312)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막을 포함할 수 있다. 상기 셀 게이트 패턴(322)은 도핑된 실리콘, 금속 실리사이드, 또는 금속을 포함할 수 있다.
각각의 상기 셀 게이트 패턴들(322)의 양측의 상기 기판(SUB) 내에, 셀 소스/드레인 영역들(302)이 배치될 수 있다. 상기 셀 소스/드레인 영역들(302)은 상기 기판(SUB)이 N 형 또는 P 형 도펀트로 도핑된 영역일 수 있다.
상기 셀 게이트 패턴들(322)의 서로 인접한 일측들의 상기 기판(SUB) 내에 형성된 셀 소스/드레인 영역(302)에 플러그(332)가 연결될 수 있다. 상기 플러그(332) 상에 비트 라인(342)이 배치될 수 있다.
상기 셀 게이트 패턴들(322)의 타측들의 상기 기판(SUB) 내에 형성된 셀 소스/드레인 영역들(302)에 커패시터들(Cap)의 일단들이 각각 연결될 수 있다. 상기 커패시터들(Cap)의 타단들에는 제1 전압(V1)이 인가될 수 있다.
상기 기판(SUB)의 상기 제2 영역(B) 상에 상기 커패시터들(Cap)을 포함하는 메모리 셀들을 구동하기 위한 주변 회로가 배치될 수 있다. 상기 기판(SUB)의 상기 제2 영역(B)이 설명된다.
상기 제2 활성부(Act2) 상에 주변 게이트 절연 패턴(314) 및 주변 게이트 패턴(324)이 배치될 수 있다. 상기 주변 게이트 절연 패턴(314)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막을 포함할 수 있다. 상기 주변 게이트 패턴(324)은 도핑된 실리콘, 금속 실리사이드, 또는 금속을 포함할 수 있다.
상기 주변 게이트 패턴(324) 양측의 상기 기판(SUB) 내에 주변 소스/드레인 영역들(304)이 형성될 수 있다. 상기 주변 소스/드레인 영역들(304)은 상기 기판(SUB)이 N 형 또는 P 형 도펀트로 도핑된 영역일 수 있다.
상술된 실시 예들에서는, 가변 저항 패턴, 또는 커패시터를 포함하는 메모리 요소들이 상기 기판(SUB)의 상기 제1 영역(A) 상에 배치되는 것으로 설명하였다. 하지만, 이에 한정되지 않고, 상기 기판(SUB)의 상기 제1 영역(A) 상에는, 다른 메모리 요소들이 배치될 수 있다.
상술된 실시 예들에 따른 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)에 구현될 수 있다. 예를 들면, 본 발명의 실시 예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시 예들에 따른 반도체 소자들이 실장된 패키지는 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자등을 더 포함할 수도 있다.
도 15 는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 15 를 참조하면, 본 발명의 실시 예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 본 발명의 실시 예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 16 은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 16 을 참조하면, 본 발명의 실시 예들에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 본 발명의 실시 예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
A, B: 제1 및 제2 영역 100: 기판
112, 114: 제1 및 제2 트렌치 120: 라이너막
130: 제1 절연막 140: 제2 절연막

Claims (10)

  1. 제1 및 제2 영역들을 포함하는 기판을 준비하는 것;
    상기 제1 및 제2 영역들 내에, 제1 폭을 갖는 제1 트렌치 및 상기 제1 폭보다 넓은 제2 폭을 제2 트렌치를 각각 형성하는 것;
    상기 제1 및 제2 트렌치들 내에 제1 절연막을 형성하는 것;
    상기 제2 트렌치 내의 상기 제1 절연막을 제거하고, 상기 제1 트렌치 내에 상기 제1 절연막의 일부분을 잔존시켜, 상기 제1 트렌치 내에 제1 절연 패턴을 형성하는 것; 및
    상기 기판 상에, 상기 제2 트렌치를 채우고, 상기 제1 절연막과 다른 물질을 포함하는 제2 절연막을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 절연막은 질화물로 형성되고, 상기 제2 절연막은 비질화물(non-nitride)로 형성되는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 절연막을 형성하기 전,
    상기 제1 및 제2 트렌치 내에, 라이너막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  4. 제3 항에 있어서,
    상기 제1 영역 상의 상기 제2 절연막을 제거하고, 상기 제2 트렌치 내에 상기 제2 절연막의 일부분을 잔존시켜, 상기 제2 트렌치 내에 제2 절연 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  5. 제4 항에 있어서,
    상기 제1 영역 상에, 가변 저항 패턴을 형성하는 것; 및
    상기 제2 절연 패턴, 및 상기 제2 트렌치 내의 상기 라이너막을 관통하는 반도체 필라를 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 트렌치는 복수로 제공되고,
    상기 제1 트렌치들 사이에 활성부가 정의되고,
    상기 제1 절연 패턴의 상부면은 상기기 활성부의 상부면과 동일한 레벨을 갖는 반도체 소자의 제조 방법.
  7. 제1 항에 있어서,
    상기 제1 절연막에 열 산화 공정을 수행하여, 상기 제1 절연막 상에 보조막을 형성하는 것을 더 포함하고,
    상기 제1 절연막을 형성하는 것은, 상기 제1 트렌치 내에, 상기 제1 절연막으로 둘러싸인 보이드(void) 또는 심(seam)이 형성되는 것을 포함하고,
    상기 보조막은 상기 보이드 및/또는 상기 심을 채우는 반도체 소자의 제조 방법.
  8. 제1 폭을 갖는 제1 트렌치 및 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트렌치들이 각각 형성된 제1 및 제2 영역들을 포함하는 기판;
    상기 제1 트렌치의 측벽 및 바닥면을 덮는 제1 라이너 패턴;
    상기 제1 트렌치 내의 상기 제1 라이너 패턴로 둘러싸인 내부 공간 내에, 상기 제1 라이너와 접촉하고, 실리콘 질화막으로 형성된 제1 절연 패턴;
    제2 트렌치의 측벽 및 바닥면을 덮고, 상기 제1 라이너 패턴과 동일한 물질로 형성된 제2 라이너 패턴; 및
    상기 제2 트렌치 내의 상기 제2 라이너 패턴으로 둘러싸인 내부 공간 내에, 상기 제2 라이너 패턴와 접촉하고, 상기 제1 절연 패턴과 다른 물질로 형성된 제2 절연 패턴을 포함하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 제2 절연 패턴 및 상기 제2 라이너 패턴은 비질화물(non-nitride)로 형성되고,
    상기 제2 절연 패턴 및 상기 제2 라이너 패턴은 상기 제2 트렌치를 완전히 채우는 반도체 소자.
  10. 제10 항에 있어서,
    상기 제1 영역 상의 가변 저항 패턴; 및
    상기 제2 영역 내의, 상기 제2 절연 패턴을 관통하는 반도체 패턴, 및 상기 제2 트렌치의 바닥면 및 상기 반도체 패턴 사이의 유전 패턴을 더 포함하는 반도체 소자.
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