KR102021978B1 - 블로킹 막을 갖는 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

제1 도전형 불순물들을 갖는 기판 상에 제2 도전형 불순물들을 갖는 하부 배선이 형성된다. 상기 하부 배선 상에 스위칭 소자가 형성된다. 상기 하부 배선 및 상기 스위칭 소자 사이에 제1 블로킹 막이 형성된다. 상기 제1 블로킹 막은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 함유한다. 상기 기판 및 상기 하부 배선 사이에 제2 블로킹 막이 형성될 수 있다.

Description

블로킹 막을 갖는 반도체 소자 및 그 형성 방법{Semiconductor device having blocking layer and method of forming the same}
본 발명은 블로킹 막을 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
피램(Phase-change Random Access Memory; PRAM)과 같은 반도체 소자에 있어서, 하부 배선의 크기를 축소하면서 전류 구동 능력을 확보하기 위한 다양한 방법들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 워드 라인 및 스위칭 소자의 전류 구동 능력을 개선하면서 고집적화에 유리한 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 워드 라인 및 스위칭 소자의 전류 구동 능력을 개선하면서 고집적화에 유리한 반도체 소자의 제조 방법들을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 제1 도전형 불순물들을 갖는 기판을 포함한다. 상기 기판 상에 제2 도전형 불순물들을 갖는 하부 배선이 형성된다. 상기 하부 배선 상에 스위칭 소자가 형성된다. 상기 하부 배선 및 상기 스위칭 소자 사이에 제1 블로킹 막이 형성된다. 상기 제1 블로킹 막은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함한다.
상기 하부 배선은 선택적 에피택셜 성장(selective epitaxial growth; SEG) 기술 또는 고상 에피택셜 성장(solid-phase epitaxial growth) 기술을 이용하여 형성된 반도체 막을 포함할 수 있다.
상기 제1 블로킹 막은 상기 하부 배선에 자기-정렬될(self-aligned) 수 있으며 상기 하부 배선과 동일한 수평 폭을 가질 수 있다.
상기 제1 블로킹 막은 선택적 에피택셜 성장 기술 또는 고상 에피택셜 성장 기술을 이용하여 형성된 반도체 막을 포함할 수 있다.
상기 스위칭 소자는 상기 제1 블로킹 막에 접촉된 제1 반도체 패턴 및 상기 제1 반도체 패턴 상의 제2 반도체 패턴을 포함할 수 있다. 상기 제1 반도체 패턴 내에서 상기 제2 도전형 불순물들의 농도는 상기 하부 배선보다 낮을 수 있다.
상기 제1 블로킹 막은 상기 제1 반도체 패턴과 동일한 수평 폭을 가질 수 있다.
상기 기판 및 상기 하부 배선 사이에 제2 블로킹 막이 형성될 수 있다. 상기 제2 블로킹 막은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 제1 도전형 불순물들을 갖는 기판을 포함한다. 상기 기판 상에 제2 도전형 불순물들을 갖는 하부 배선이 형성된다. 상기 하부 배선 상에 스위칭 소자가 형성된다. 상기 기판 및 상기 하부 배선 사이에 블로킹 막이 형성된다. 상기 블로킹 막은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함한다.
상기 블로킹 막은 상기 하부 배선과 동일한 수평 폭을 가질 수 있다.
상기 기판 내에 활성 영역을 한정하는 트렌치가 형성될 수 있다. 상기 블로킹 막 및 상기 하부 배선은 상기 활성 영역 상에 자기-정렬될(self-aligned) 수 있다.
상기 블로킹 막은, 상기 활성 영역에 접촉되고 상기 제1 도전형 불순물들을 갖는 하부 블로킹 막, 및 상기 하부 배선에 접촉되고 상기 제2 도전형 불순물들을 갖는 상부 블로킹 막을 포함할 수 있다.
상기 블로킹 막의 바닥은 상기 기판의 상단보다 낮은 레벨에 형성될 수 있다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 기판 상에 한정되고 제1 도전형 불순물들을 갖는 활성 영역을 포함한다. 상기 활성 영역 상에 자기-정렬되고(self-aligned), 상기 활성 영역보다 넓은 수평 폭을 보이며, 제2 도전형 불순물들을 갖는 하부 배선이 형성된다. 상기 하부 배선 상에 스위칭 소자가 형성된다. 상기 스위칭 소자 상에 데이터 저장 요소(data storage element)가 형성된다. 상기 데이터 저장 요소 상에 상부 배선이 형성된다. 상기 하부 배선은 선택적 에피택셜 성장(selective epitaxial growth; SEG) 기술 또는 고상 에피택셜 성장(solid-phase epitaxial growth) 기술을 이용하여 형성된 반도체 막을 포함한다.
상기 하부 배선 및 상기 스위칭 소자 사이에 제1 블로킹 막이 형성될 수 있다. 상기 제1 블로킹 막은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다.
상기 스위칭 소자는 상기 제1 블로킹 막에 접촉된 제1 반도체 패턴 및 상기 제1 반도체 패턴 상의 제2 반도체 패턴을 포함할 수 있다. 상기 제1 반도체 패턴 내에서 상기 제2 도전형 불순물들의 농도는 상기 하부 배선보다 낮을 수 있다.
상기 제1 블로킹 막은, 상기 하부 배선에 접촉되고 상기 하부 배선과 동일한 수평 폭을 갖는 하부 블로킹 막, 및 상기 제1 반도체 패턴에 접촉되고 상기 제1 반도체 패턴과 동일한 수평 폭을 갖는 상부 블로킹 막을 포함할 수 있다.
상기 활성 영역 및 상기 하부 배선 사이에 제2 블로킹 막이 형성될 수 있다. 상기 제2 블로킹 막은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다.
나아가서, 본 발명 기술적 사상의 실시 예들은, 반도체 소자의 형성 방법을 제공한다. 이 방법은 제1 도전형 불순물들을 갖는 기판 상에 제2 도전형 불순물들을 갖는 하부 배선을 형성하는 것을 포함한다. 상기 하부 배선 상에 제1 블로킹 막을 형성한다. 상기 제1 블로킹 막 상에 스위칭 소자를 형성한다. 상기 제1 블로킹 막은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함한다.
상기 하부 배선 및 상기 제1 블로킹 막은 인-시츄(in-situ) 공정을 이용하여 형성될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 워드 라인, 블로킹 막, 및 스위칭 소자를 갖는 반도체 소자가 제공될 수 있다. 상기 워드 라인은 선택적 에피택셜 성장(selective epitaxial growth; SEG) 기술 또는 고상 에피택셜 성장(solid-phase epitaxial growth) 기술을 이용하여 형성된 반도체 막일 수 있다. 상기 워드 라인은 n형 불순물들을 함유할 수 있다. 상기 워드 라인 내의 n형 불순물들이 반도체 기판 내부로 확산되는 속도는 종래에 비하여 현저히 감소될 수 있다. 상기 워드 라인의 크기를 축소하면서 전류 구동 능력을 증가시킬 수 있다. 상기 블로킹 막은 상기 워드 라인 내의 n형 불순물들이 상기 스위칭 소자로 확산되는 것을 차단하는 역할을 할 수 있다. 상기 스위칭 소자의 수직 높이를 축소하면서 전기적 특성을 종래에 비하여 현저히 개선할 수 있다. 고집적화에 유리하고 종래에 비하여 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 주요 구성을 보여주는 사시도 이다.
도 2는 도 1의 이해를 돕기 위한 분해사시도 이다.
도 3 내지 도 8은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 사시도들 이다.
도 9는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 주요 구성을 보여주는 사시도 이다.
도 10은 도 9의 이해를 돕기 위한 분해사시도 이다.
도 11 내지 도 13은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 사시도들 이다.
도 14는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 주요 구성을 보여주는 사시도 이다.
도 15는 도 14의 이해를 돕기 위한 분해사시도 이다.
도 16은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 사시도 이다.
도 17은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 레이아웃이다.
도 18 내지 도 32는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 제조방법들을 설명하기 위하여 도 17의 절단선 I-I'을 따라 취해진 단면도들이다.
도 33 내지 도 38은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도들 및 시스템 블록도들이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 주요 구성을 보여주는 사시도 이고, 도 2는 도 1의 이해를 돕기 위한 분해사시도 이다. 도 3 내지 도 8은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 사시도들 이다. 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자는 상-변화 메모리 소자일 수 있다.
도 1 및 도 2를 참조하면, 반도체 기판(11) 상에 활성 영역(12)이 한정될 수 있다. 상기 활성 영역(12) 상에 워드 라인(25) 및 제1 블로킹 막(blocking layer; 26)이 차례로 형성될 수 있다. 상기 제1 블로킹 막(26) 상에 스위칭 소자(33)가 형성될 수 있다. 상기 스위칭 소자(33)는 차례로 적층된 제1 반도체 패턴(31) 및 제2 반도체 패턴(32)을 포함할 수 있다. 상기 스위칭 소자(33) 상에 금속 실리사이드 패턴(35)이 형성될 수 있다. 상기 금속 실리사이드 패턴(35) 상에 하부 패드(39)가 형성될 수 있다. 상기 하부 패드(39)는 차례로 적층된 제1 장벽 금속 패턴(37) 및 도전성 패턴(38)을 포함할 수 있다. 상기 하부 패드(39) 상에 데이터 저장 요소(47, 63)가 형성될 수 있다. 상기 데이터 저장 요소(47, 63)는 전극 구조체(47) 및 상기 전극 구조체(47) 상의 상변화 패턴(63)을 포함할 수 있다. 상기 전극 구조체(47)는 하부 전극(43) 및 저항성 패턴(44)을 포함할 수 있다. 상기 상변화 패턴(63) 상에 상부 전극(65)이 형성될 수 있다. 상기 상부 전극(65) 상에 비트 라인(75)이 형성될 수 있다. 상기 비트 라인(75)은 제2 장벽 금속 패턴(71), 씨드 층(72) 및 비트 도전막(73)을 포함할 수 있다.
상기 반도체 기판(11)은 단 결정 실리콘 웨이퍼, 또는 에스오아이(silicon on insulator; SOI) 웨이퍼일 수 있다. 상기 반도체 기판(11)은 제1 도전형 불순물들을 포함할 수 있다. 상기 워드 라인(25)은 제2 도전형 불순물들을 포함할 수 있다. 상기 제1 도전형은 p형 또는 n형일 수 있다. 상기 제1 도전형이 p형인 경우 상기 제2 도전형은 n형일 수 있으며, 상기 제1 도전형이 n형인 경우 상기 제2 도전형은 p형일 수 있다. 이하에서는, 상기 제1 도전형이 p형이고 상기 제2 도전형이 n형인 경우를 상정하여 설명하기로 한다. 예를 들면, p형 불순물들은 보론(B)을 포함할 수 있다. n형 불순물들은 인(P), 비소(As), 또는 이들의 조합을 포함할 수 있다.
상기 활성 영역(12)은 상기 반도체 기판(11) 내에 장축의 길이가 단축의 폭보다 긴 바아(bar)-모양을 갖도록 형성될 수 있다. 상기 활성 영역(12)은 상기 반도체 기판(11) 상에 수직 돌출된 것으로 해석될 수 있다. 상기 활성 영역(12)은 상기 제1 도전형 불순물들을 포함할 수 있다. 예를 들면, 상기 활성 영역(12)은 p형 불순물들을 포함하는 단 결정 실리콘일 수 있다.
상기 워드 라인(25)은 상기 활성 영역(12)에 접촉될 수 있다. 상기 워드 라인(25)은 상기 활성 영역(12)의 상단을 따라 형성될 수 있다. 상기 워드 라인(25)은 상기 활성 영역(12) 상에 자기-정렬될(self-aligned) 수 있다. 상기 워드 라인(25)의 수평 폭은 상기 활성 영역(12)보다 넓을 수 있다. 상기 워드 라인(25)은 상기 활성 영역(12)의 상부 표면을 덮고 상기 활성 영역(12)의 측면들을 부분적으로 덮을 수 있다. 상기 워드 라인(25)의 수직 높이는 수평 폭보다 크게 형성될 수 있다. 상기 워드 라인(25)은 선택적 에피택셜 성장(selective epitaxial growth; SEG) 기술 또는 고상 에피택셜 성장 기술을 이용하여 형성된 반도체 막일 수 있다. 예를 들면, 상기 워드 라인(25)은 선택적 에피택셜 성장 기술을 이용하여 형성된 단 결정 실리콘일 수 있다. 상기 워드 라인(25)은 n형 불순물들을 포함할 수 있다. 예를 들면, 상기 워드 라인(25)은 인(P)을 포함하는 단 결정 실리콘일 수 있다.
상기 워드 라인(25)의 전류 구동 능력은 상기 제2 도전형 불순물들의 농도가 높을 수록 증가될 수 있다. 예를 들면, 상기 워드 라인(25) 내에 함유된 인(P)의 농도가 높을 수록 상기 워드 라인(25)의 전류 구동 능력은 증가될 수 있다. 상기 워드 라인(25) 내에 함유된 상기 제2 도전형 불순물들은 상기 활성 영역(12) 및 상기 반도체 기판(11) 내부로 확산될 수 있다. 본 발명자들이 확인한 바에 따르면, 상기 반도체 기판(11) 상에 선택적 에피택셜 성장 기술 또는 고상 에피택셜 성장 기술을 이용하여 형성된 단 결정 실리콘 내에 포함된 제2 도전형 불순물들이 상기 활성 영역(12) 및 상기 반도체 기판(11) 내부로 확산되는 속도는 상기 반도체 기판(11)의 일 부분에 주입된 제2 도전형 불순물들이 상기 반도체 기판(11)의 다른 부분으로 확산되는 속도에 비하여 현저히 감소되는 것으로 나타났다.
예를 들면, 상기 워드 라인(25) 내에 포함된 상기 제2 도전형 불순물들이 상기 활성 영역(12) 및 상기 반도체 기판(11) 내부로 확산되는 속도는 상기 활성 영역(12) 내에 이온주입(ion implantation) 방법을 사용하여 주입된 제2 도전형 불순물들이 상기 활성 영역(12) 및 상기 반도체 기판(11) 내부로 확산되는 속도보다 현저히 감소될 수 있다. 상기 제2 도전형 불순물들이 상기 반도체 기판(11) 내부로 확산되는 경우 누설 전류 증가의 원인을 제공할 수 있다. 본 발명의 실시 예들에 따르면, 상기 워드 라인(25) 내에 상기 제2 도전형 불순물들의 농도를 증가시킬지라도 상기 제2 도전형 불순물들이 상기 활성 영역(12) 및 상기 반도체 기판(11) 내부로 확산되는 것을 최소화할 수 있다. 상기 워드 라인(25)의 수평 폭 및 수직 높이를 축소할지라도 우수한 전류 구동 능력을 확보할 수 있으며, 상기 활성 영역(12)의 수직 높이를 축소할지라도 누설 전류의 증가를 방지할 수 있다. 상기 워드 라인(25) 및 상기 활성 영역(12)의 구성은 고집적화에 매우 유리할 수 있다.
상기 제1 블로킹 막(blocking layer; 26)은 상기 워드 라인(25)에 접촉될 수 있다. 상기 제1 블로킹 막(26)은 상기 워드 라인(25)의 상단을 따라 형성될 수 있다. 상기 제1 블로킹 막(26)은 상기 워드 라인(25) 상에 자기-정렬될(self-aligned) 수 있다. 상기 제1 블로킹 막(26)의 수평 폭은 상기 워드 라인(25)과 실질적으로 동일할 수 있다. 상기 제1 블로킹 막(26)은 상기 워드 라인(25)과 다른 원소를 포함하는 반도체 막일 수 있다. 상기 제1 블로킹 막(26)은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다. 상기 제1 블로킹 막(26)은 1E18 atoms/ ㎤ - 1E20 atoms/ ㎤ 의 탄소(C), 또는 게르마늄(Ge)을 함유하는 단 결정 실리콘일 수 있다. 상기 제1 블로킹 막(26)은 약 1E19 atoms/ ㎤ 의 탄소(C)를 함유하는 단 결정 실리콘일 수 있다. 상기 제1 블로킹 막(26)은 상기 제2 도전형 불순물들 및 탄소(C)를 함유하는 단 결정 실리콘일 수 있다.
상기 스위칭 소자(33)는 PN다이오드일 수 있다. 상기 제1 반도체 패턴(31)은 상기 제1 블로킹 막(26)의 상부 표면에 접촉될 수 있다. 상기 제1 반도체 패턴(31) 및 상기 제2 반도체 패턴(32)은 선택적 에피택셜 성장 기술 또는 고상 에피택셜 성장 기술을 이용하여 형성된 반도체 막일 수 있다. 상기 제1 반도체 패턴(31)은 상기 제2 도전형 불순물들을 포함할 수 있으며, 상기 제2 반도체 패턴(32)은 상기 제1 도전형 불순물들을 포함할 수 있다. 예를 들면, 상기 제1 반도체 패턴(31)은 n형 불순물들을 함유하는 단 결정 실리콘을 포함할 수 있다. 상기 제2 반도체 패턴(32)은 p형 불순물들을 함유하는 단 결정 실리콘을 포함할 수 있다. 상기 제1 반도체 패턴(31) 내에서 상기 제2 도전형 불순물들의 농도는 상기 워드 라인(25)보다 낮을 수 있다. 예를 들면, 상기 제1 반도체 패턴(31)은 상기 워드 라인(25)보다 낮은 농도의 n형 불순물들을 함유하는 단 결정 실리콘일 수 있다.
상기 제1 블로킹 막(26)은 상기 워드 라인(25) 내에 함유된 상기 제2 도전형 불순물들이 상기 제1 반도체 패턴(31) 내부로 확산되는 것을 방지하는 역할을 할 수 있다. 상기 제1 블로킹 막(26)의 구성에 기인하여 상기 스위칭 소자(33)의 오프 전류(Ioff)는 종래에 비하여 현저히 감소될 수 있다. 상기 제1 반도체 패턴(31)의 수직 높이를 축소할지라도 상기 스위칭 소자(33)의 전기적 특성은 종래에 비하여 현저히 개선될 수 있다. 상기 제1 블로킹 막(26) 및 상기 제1 반도체 패턴(31)의 구성은 고집적화에 매우 유리할 수 있다.
응용 실시 예에서, 상기 워드 라인(25)은 하부 배선 또는 제1 도전성 패턴으로 지칭될 수 있으며, 상기 비트 라인(75)은 상부 배선 또는 제2 도전성 패턴으로 지칭될 수 있다. 다른 실시 예에서, 상기 워드 라인(25)은 상기 활성 영역(12)에 n형 불순물 이온들을 주입하여 형성될 수 있다. 또 다른 실시 예에서, 상기 제1 반도체 패턴(31)은 생략될 수 있다. 또 다른 실시 예에서, 상기 데이터 저장 요소(47, 63)의 일부분 또는 전부는 엠티제이(magnetic tunnel junction; MTJ), 저항성 메모리 셀, 폴리머 메모리 셀, 강 유전체 메모리 셀, 또는 이들의 조합으로 대체될 수 있다.
도 3을 참조하면, 활성 영역(12) 상에 제2 블로킹 막(16)이 형성될 수 있다. 상기 제2 블로킹 막(16) 상에 상기 워드 라인(25) 및 상기 제1 블로킹 막(26)이 차례로 형성될 수 있다. 상기 제1 블로킹 막(26) 상에 제1 반도체 패턴(31) 및 제2 반도체 패턴(32)이 형성될 수 있다. 상기 제2 블로킹 막(16)은 상기 워드 라인(25) 내에 함유된 제2 도전형 불순물들이 상기 활성 영역(12) 및 상기 반도체 기판(11) 내부로 확산되는 것을 차단하는 역할을 할 수 있다. 상기 워드 라인(25) 내에 상기 제2 도전형 불순물들의 농도를 증가시킬지라도 상기 제2 도전형 불순물들이 상기 활성 영역(12) 및 상기 반도체 기판(11) 내부로 확산되는 것을 방지할 수 있다. 상기 워드 라인(25)의 수평 폭 및 수직 높이를 축소할지라도 우수한 전류 구동 능력을 확보할 수 있으며, 상기 활성 영역(12)의 수직 높이를 축소할지라도 누설 전류의 증가를 방지할 수 있다.
상기 제2 블로킹 막(16)은 상기 활성 영역(12)의 상부 표면을 따라 형성될 수 있다. 상기 제2 블로킹 막(16)은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다. 상기 제2 블로킹 막(16)은 상기 활성 영역(12)에 이온 주입 공정을 이용하여 형성될 수 있다. 예를 들면, 상기 제2 블로킹 막(16)은 상기 제1 도전형 불순물들 및 탄소(C)를 함유하는 단 결정 실리콘일 수 있다. 상기 활성 영역(12)은 상기 제2 블로킹 막(16)의 하부에 보존될 수 있다. 상기 제2 블로킹 막(16)은 상기 활성 영역(12) 상에 자기-정렬될(self-aligned) 수 있다. 상기 워드 라인(25)은 상기 제2 블로킹 막(16)에 접촉될 수 있다. 상기 제2 블로킹 막(16)은 상기 활성 영역(12) 및 상기 워드 라인(25) 사이에 개재될 수 있다. 다른 실시 예에서, 상기 제2 블로킹 막(16)은 상기 제2 도전형 불순물들 및 탄소(C)를 함유하는 단 결정 실리콘일 수 있다.
도 4를 참조하면, 워드 라인(25)의 바닥에 제3 블로킹 막(24)이 형성될 수 있다. 상기 제3 블로킹 막(24)은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다. 상기 제3 블로킹 막(24)은 선택적 에피택셜 성장 기술 또는 고상 에피택셜 성장 기술을 이용하여 형성된 반도체 막일 수 있다. 예를 들면, 상기 제3 블로킹 막(24)은 선택적 에피택셜 성장 기술을 이용하여 형성된 단 결정 실리콘일 수 있다. 상기 제3 블로킹 막(24)은 탄소(C)를 함유하는 단 결정 실리콘일 수 있다. 상기 제3 블로킹 막(24)은 제2 도전형 불순물들 및 탄소(C)를 함유하는 단 결정 실리콘일 수 있다. 상기 제3 블로킹 막(24)은 상기 워드 라인(25) 내에 함유된 제2 도전형 불순물들이 상기 활성 영역(12) 및 상기 반도체 기판(11) 내부로 확산되는 것을 차단하는 역할을 할 수 있다.
상기 제3 블로킹 막(24)은 상기 활성 영역(12)의 상단을 따라 형성될 수 있다. 상기 제3 블로킹 막(24)은 상기 활성 영역(12) 상에 자기-정렬될(self-aligned) 수 있다. 상기 제3 블로킹 막(24)은 상기 활성 영역(12)에 접촉될 수 있다. 상기 제3 블로킹 막(24) 상에 상기 워드 라인(25) 및 상기 제1 블로킹 막(26)이 차례로 형성될 수 있다. 상기 워드 라인(25)은 상기 제3 블로킹 막(24)에 접촉될 수 있다. 상기 제3 블로킹 막(24)은 상기 활성 영역(12) 및 상기 워드 라인(25) 사이에 개재될 수 있다.
도 5를 참조하면, 활성 영역(12) 상에 제2 블로킹 막(16)이 형성될 수 있으며, 워드 라인(25)의 바닥에 제3 블로킹 막(24)이 형성될 수 있다. 상기 워드 라인(25) 상에 제1 블로킹 막(26)이 형성될 수 있다. 상기 제1 블로킹 막(26) 상에 제1 반도체 패턴(31) 및 제2 반도체 패턴(32)이 형성될 수 있다. 상기 제2 블로킹 막(16) 및 상기 제3 블로킹 막(24)은 상기 워드 라인(25) 내에 함유된 제2 도전형 불순물들이 상기 활성 영역(12) 및 상기 반도체 기판(11) 내부로 확산되는 것을 차단하는 역할을 할 수 있다. 상기 제1 블로킹 막(26)은 상기 워드 라인(25) 내에 함유된 상기 제2 도전형 불순물들이 상기 제1 반도체 패턴(31) 내부로 확산되는 것을 방지하는 역할을 할 수 있다.
도 6을 참조하면, 제1 반도체 패턴(31)의 바닥에 제4 블로킹 막(28)이 형성될 수 있다. 상기 제4 블로킹 막(28)은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다. 상기 제4 블로킹 막(28)은 선택적 에피택셜 성장 기술 또는 고상 에피택셜 성장 기술을 이용하여 형성된 반도체 막일 수 있다. 상기 제4 블로킹 막(28)은 탄소(C)를 함유하는 단 결정 실리콘일 수 있다. 상기 제4 블로킹 막(28)은 제2 도전형 불순물들 및 탄소(C)를 함유하는 단 결정 실리콘일 수 있다. 상기 제4 블로킹 막(28)은 상기 워드 라인(25) 및 상기 제1 반도체 패턴(31) 사이에 개재될 수 있다. 상기 제4 블로킹 막(28)은 상기 제1 반도체 패턴(31)과 동일한 수평 폭을 보일 수 있다. 상기 제4 블로킹 막(28)은 상기 워드 라인(25)보다 좁은 수평 폭을 보일 수 있다. 상기 제4 블로킹 막(28)은 상기 워드 라인(25) 내에 함유된 상기 제2 도전형 불순물들이 상기 제1 반도체 패턴(31) 내부로 확산되는 것을 방지하는 역할을 할 수 있다.
도 7을 참조하면, 워드 라인(25) 상에 제1 블로킹 막(26)이 형성될 수 있으며, 제1 반도체 패턴(31)의 바닥에 제4 블로킹 막(28)이 형성될 수 있다. 상기 제1 블로킹 막(26) 및 상기 제4 블로킹 막(28)은 상기 워드 라인(25) 내에 함유된 상기 제2 도전형 불순물들이 상기 제1 반도체 패턴(31) 내부로 확산되는 것을 방지하는 역할을 할 수 있다.
도 8을 참조하면, 활성 영역(12) 상에 제2 블로킹 막(16)이 형성될 수 있으며, 워드 라인(25)의 바닥에 제3 블로킹 막(24)이 형성될 수 있고, 상기 워드 라인(25) 상에 제1 블로킹 막(26)이 형성될 수 있으며, 제1 반도체 패턴(31)의 바닥에 제4 블로킹 막(28)이 형성될 수 있다. 상기 제1 블로킹 막(26) 및 상기 제4 블로킹 막(28)은 상기 워드 라인(25) 내에 함유된 상기 제2 도전형 불순물들이 상기 제1 반도체 패턴(31) 내부로 확산되는 것을 방지하는 역할을 할 수 있다. 상기 제2 블로킹 막(16) 및 상기 제3 블로킹 막(24)은 상기 워드 라인(25) 내에 함유된 상기 제2 도전형 불순물들이 상기 활성 영역(12) 및 상기 반도체 기판(11) 내부로 확산되는 것을 차단하는 역할을 할 수 있다.
도 9는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 주요 구성을 보여주는 사시도 이고, 도 10은 도 9의 이해를 돕기 위한 분해사시도 이다. 도 11 내지 도 13은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 사시도들 이다.
도 9 및 도 10을 참조하면, 반도체 기판(211) 상에 워드 라인(225) 및 제1 블로킹 막(blocking layer; 226)이 차례로 형성될 수 있다. 상기 워드 라인(225)의 바닥은 상기 반도체 기판(211)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 제1 블로킹 막(226) 상에 스위칭 소자(33)가 형성될 수 있다. 상기 스위칭 소자(33)는 차례로 적층된 제1 반도체 패턴(31) 및 제2 반도체 패턴(32)을 포함할 수 있다. 상기 스위칭 소자(33) 상에 금속 실리사이드 패턴(35)이 형성될 수 있다. 상기 금속 실리사이드 패턴(35) 상에 하부 패드(39)가 형성될 수 있다. 상기 하부 패드(39)는 차례로 적층된 제1 장벽 금속 패턴(37) 및 도전성 패턴(38)을 포함할 수 있다. 상기 하부 패드(39) 상에 데이터 저장 요소(47, 63)가 형성될 수 있다. 상기 데이터 저장 요소(47, 63)는 전극 구조체(47) 및 상기 전극 구조체(47) 상의 상변화 패턴(63)을 포함할 수 있다. 상기 전극 구조체(47)는 하부 전극(43) 및 저항성 패턴(44)을 포함할 수 있다. 상기 상변화 패턴(63) 상에 상부 전극(65)이 형성될 수 있다. 상기 상부 전극(65) 상에 비트 라인(75)이 형성될 수 있다. 상기 비트 라인(75)은 제2 장벽 금속 패턴(71), 씨드 층(72) 및 비트 도전막(73)을 포함할 수 있다.
상기 워드 라인(225)은 장축의 길이가 단축의 폭보다 긴 바아(bar)-모양을 갖도록 형성될 수 있다. 상기 워드 라인(225)의 바닥은 상기 반도체 기판(211)에 접촉될 수 있다. 상기 워드 라인(225)의 측면들은 부분적으로 상기 반도체 기판(211)에 접촉될 수 있다. 상기 워드 라인(225)의 수직 높이는 수평 폭보다 크게 형성될 수 있다. 상기 워드 라인(225)은 선택적 에피택셜 성장 기술 또는 고상 에피택셜 성장 기술을 이용하여 형성된 반도체 막일 수 있다. 상기 워드 라인(225)은 제2 도전형 불순물들을 포함할 수 있다. 예를 들면, 상기 워드 라인(225)은 인(P)을 포함하는 단 결정 실리콘일 수 있다.
상기 제1 블로킹 막(blocking layer; 226)은 상기 워드 라인(225)에 접촉될 수 있다. 상기 제1 블로킹 막(226)은 상기 워드 라인(225)의 상단을 따라 형성될 수 있다. 상기 제1 블로킹 막(226)은 상기 워드 라인(225)과 다른 원소를 포함하는 반도체 막일 수 있다. 상기 제1 블로킹 막(226)은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제1 블로킹 막(226)은 탄소(C)를 함유하는 단 결정 실리콘일 수 있다. 상기 제1 블로킹 막(226)은 상기 제2 도전형 불순물들 및 탄소(C)를 함유하는 단 결정 실리콘일 수 있다. 상기 제1 반도체 패턴(31)은 상기 제1 블로킹 막(226)의 상부 표면에 접촉될 수 있다. 상기 제1 블로킹 막(226)은 상기 워드 라인(225) 내에 함유된 상기 제2 도전형 불순물들이 상기 제1 반도체 패턴(31) 내부로 확산되는 것을 방지하는 역할을 할 수 있다.
도 11을 참조하면, 워드 라인(225)의 바닥에 제3 블로킹 막(224)이 형성될 수 있다. 상기 제3 블로킹 막(224)은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다. 상기 제3 블로킹 막(224)은 선택적 에피택셜 성장 기술 또는 고상 에피택셜 성장 기술을 이용하여 형성된 반도체 막일 수 있다. 예를 들면, 상기 제3 블로킹 막(224)은 선택적 에피택셜 성장 기술을 이용하여 형성된 단 결정 실리콘일 수 있다. 상기 제3 블로킹 막(224)은 탄소(C)를 함유하는 단 결정 실리콘일 수 있다. 상기 제3 블로킹 막(224)은 제2 도전형 불순물들 및 탄소(C)를 함유하는 단 결정 실리콘일 수 있다. 상기 제3 블로킹 막(224) 상에 상기 워드 라인(225) 및 상기 제1 블로킹 막(226)이 차례로 형성될 수 있다. 상기 제3 블로킹 막(224)은 상기 반도체 기판(211) 및 상기 워드 라인(225) 사이에 개재될 수 있다. 상기 제3 블로킹 막(224)은 상기 워드 라인(225) 내에 함유된 제2 도전형 불순물들이 상기 반도체 기판(211) 내부로 확산되는 것을 차단하는 역할을 할 수 있다.
도 12를 참조하면, 워드 라인(225)의 바닥에 제3 블로킹 막(224)이 형성될 수 있다. 제1 반도체 패턴(31)의 바닥에 제4 블로킹 막(228)이 형성될 수 있다. 상기 제4 블로킹 막(228)은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다. 상기 제1 블로킹 막(도 11의 226)은 생략될 수 있다. 상기 제3 블로킹 막(224)은 상기 워드 라인(225) 내에 함유된 제2 도전형 불순물들이 상기 반도체 기판(211) 내부로 확산되는 것을 차단하는 역할을 할 수 있다. 상기 제4 블로킹 막(228)은 상기 워드 라인(225) 내에 함유된 제2 도전형 불순물들이 상기 제1 반도체 패턴(31) 내부로 확산되는 것을 차단하는 역할을 할 수 있다.
도 13을 참조하면, 워드 라인(225)의 바닥에 제3 블로킹 막(224)이 형성될 수 있다. 상기 워드 라인(225) 상에 상기 제1 블로킹 막(226)이 형성될 수 있다. 제1 반도체 패턴(31)의 바닥에 제4 블로킹 막(228)이 형성될 수 있다.
도 14는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 주요 구성을 보여주는 사시도 이고, 도 15는 도 14의 이해를 돕기 위한 분해사시도 이다. 도 16은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 사시도 이다.
도 14 및 도 15를 참조하면, 반도체 기판(311) 상에 활성 영역(312)이 한정될 수 있다. 상기 활성 영역(312) 상에 워드 라인(325) 및 제1 블로킹 막(blocking layer; 326)이 차례로 형성될 수 있다. 상기 워드 라인(325)은 상기 활성 영역(312)과 실질적으로 동일한 수평 폭을 보일 수 있다. 상기 제1 블로킹 막(326) 상에 스위칭 소자(33)가 형성될 수 있다. 상기 스위칭 소자(33)는 차례로 적층된 제1 반도체 패턴(31) 및 제2 반도체 패턴(32)을 포함할 수 있다. 상기 스위칭 소자(33) 상에 금속 실리사이드 패턴(35)이 형성될 수 있다. 상기 금속 실리사이드 패턴(35) 상에 하부 패드(39)가 형성될 수 있다. 상기 하부 패드(39)는 차례로 적층된 제1 장벽 금속 패턴(37) 및 도전성 패턴(38)을 포함할 수 있다. 상기 하부 패드(39) 상에 데이터 저장 요소(47, 63)가 형성될 수 있다. 상기 데이터 저장 요소(47, 63)는 전극 구조체(47) 및 상기 전극 구조체(47) 상의 상변화 패턴(63)을 포함할 수 있다. 상기 전극 구조체(47)는 하부 전극(43) 및 저항성 패턴(44)을 포함할 수 있다. 상기 상변화 패턴(63) 상에 상부 전극(65)이 형성될 수 있다. 상기 상부 전극(65) 상에 비트 라인(75)이 형성될 수 있다. 상기 비트 라인(75)은 제2 장벽 금속 패턴(71), 씨드 층(72) 및 비트 도전막(73)을 포함할 수 있다.
도 16을 참조하면, 활성 영역(312) 상에 제2 블로킹 막(316)이 형성될 수 있으며, 워드 라인(325)의 바닥에 제3 블로킹 막(324)이 형성될 수 있고, 상기 워드 라인(325) 상에 제1 블로킹 막(326)이 형성될 수 있으며, 제1 반도체 패턴(31)의 바닥에 제4 블로킹 막(328)이 형성될 수 있다. 상기 활성 영역(312), 상기 제2 블로킹 막(316), 상기 제3 블로킹 막(324), 상기 워드 라인(325) 및 상기 제1 블로킹 막(326)은 실질적으로 동일한 수평 폭을 보일 수 있다.
도 17은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 레이아웃이고, 도 18 내지 도 23은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 제조방법들을 설명하기 위하여 도 17의 절단선 I-I'을 따라 취해진 단면도들이다.
도 17을 참조하면, 반도체 소자의 셀 어레이 영역에 서로 평행하게 정렬된 워드 라인들(25)이 형성될 수 있다. 상기 워드 라인들(25)의 상부를 가로지르는 비트 라인들(75)이 형성될 수 있다. 상기 비트 라인들(75)은 상기 워드 라인들(25)과 직교할 수 있다. 상기 워드 라인들(25) 및 상기 비트 라인들(75)의 교차점들에 스위칭 소자들(33) 및 데이터 저장 요소들(47, 63)이 형성될 수 있다. 상기 데이터 저장 요소들(47, 63)은 전극 구조체들(47), 및 상변화 패턴들(63)을 포함할 수 있다. 상기 상변화 패턴들(63) 및 상기 비트 라인들(75) 사이에 상부 전극들(65)이 형성될 수 있다. 상기 상부 전극들(65)은 생략될 수 있다.
도 17 및 도 18을 참조하면, 반도체 기판(11) 상에 마스크 패턴(8)이 형성될 수 있다. 상기 마스크 패턴(8)을 식각마스크로 이용하여 상기 반도체 기판(11) 내에 활성 영역들(12)을 한정하는 트렌치들(8T)이 형성될 수 있다.
상기 반도체 기판(11)은 단 결정 실리콘 웨이퍼, 또는 에스오아이(silicon on insulator; SOI) 웨이퍼일 수 있다. 상기 반도체 기판(11)은 제1 도전형 불순물들을 포함할 수 있다. 예를 들면, 상기 반도체 기판(11)은 p형 불순물들을 포함하는 단 결정 실리콘 웨이퍼일 수 있다. 상기 마스크 패턴(8)은 상기 반도체 기판(11)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 마스크 패턴(8)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 폴리실리콘, 포토레지스트, 또는 이들의 조합을 포함할 수 있다. 상기 트렌치들(8T)을 형성하는 것은 사진 공정 및 이방성 식각 공정을 포함할 수 있다. 상기 활성 영역들(12)은 서로 평행할 수 있다. 상기 활성 영역들(12)의 각각은 장축의 길이가 단축의 폭보다 긴 바아(bar)-모양을 갖도록 형성될 수 있다. 상기 활성 영역들(12)은 상기 제1 도전형 불순물들을 포함할 수 있다. 예를 들면, 상기 활성 영역들(12)은 p형 불순물들을 포함하는 단 결정 실리콘일 수 있다.
도 17 및 도 19를 참조하면, 상기 트렌치들(8T) 내부를 채우는 절연 패턴들(15)이 형성될 수 있다. 상기 절연 패턴들(15)은 제1 절연 막(13) 및 제2 절연 막(14)을 포함할 수 있다. 상기 절연 패턴들(15)의 형성에는 박막 형성 공정 및 평탄화 공정이 적용될 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing;CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합을 포함할 수 있다.
상기 제1 절연 막(13) 및 상기 제2 절연 막(14)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제1 절연 막(13)은 실리콘 산화물 일 수 있으며, 상기 제2 절연 막(14)은 실리콘 질화물 일 수 있다. 상기 제1 절연 막(13)은 상기 제2 절연 막(14)의 측면들 및 바닥을 감싸도록 형성될 수 있다. 상기 제1 절연 막(13)은 상기 제2 절연 막(14) 및 상기 활성 영역들(12) 사이에 개재될 수 있다. 상기 절연 패턴들(15)의 상부 표면들은 상기 마스크 패턴(8)의 상단과 실질적으로 동일한 레벨에 형성될 수 있다. 상기 절연 패턴들(15)의 상단들은 상기 활성 영역들(12)보다 높은 레벨에 형성될 수 있다.
도 17 및 도 20a를 참조하면, 상기 마스크 패턴(8)을 제거하여 상기 활성 영역들(12)의 상단들이 노출될 수 있다. 상기 마스크 패턴(8)을 제거하는 동안 상기 제1 절연 막(13) 또한 부분적으로 제거될 수 있다. 상기 제1 절연 막(13)은 상기 활성 영역들(12) 및 상기 제2 절연 막(14) 사이에 보존될 수 있다. 상기 제1 절연 막(13)의 상단은 상기 활성 영역들(12)의 상단들보다 낮은 레벨에 보존될 수 있다. 상기 활성 영역들(12)의 측면들이 부분적으로 노출될 수 있으며, 상기 활성 영역들(12)의 상부 표면들이 노출될 수 있다. 상기 제2 절연 막(14)의 상단들은 상기 활성 영역들(12)보다 높은 레벨에 돌출될 수 있다.
도 20b를 참조하면, 상기 제1 절연 막(13)의 상단은 상기 활성 영역들(12)의 상단들과 실질적으로 동일한 레벨을 갖도록 형성될 수 있다. 상기 활성 영역들(12)의 상부 표면들이 노출될 수 있다.
도 20c를 참조하면, 상기 제1 절연 막(13)의 상단은 상기 활성 영역들(12)보다 높은 레벨을 갖도록 형성될 수 있다.
도 17 및 도 21a를 참조하면, 상기 활성 영역들(12) 상에 워드 라인들(25) 및 제1 블로킹 막들(blocking layers; 26)이 차례로 형성될 수 있다. 상기 워드 라인들(25)은 제2 도전형 불순물들을 포함할 수 있다. 상기 제1 블로킹 막들(26)은 상기 워드 라인들(25)과 다른 원소를 포함하는 반도체 막일 수 있다. 상기 제1 블로킹 막들(26)은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다.
상기 제1 도전형은 p형 또는 n형일 수 있다. 상기 제1 도전형이 p형인 경우 상기 제2 도전형은 n형일 수 있으며, 상기 제1 도전형이 n형인 경우 상기 제2 도전형은 p형일 수 있다. 이하에서는, 상기 제1 도전형이 p형이고 상기 제2 도전형이 n형인 경우를 상정하여 설명하기로 한다. 예를 들면, 상기 p형 불순물들은 보론(B)을 포함할 수 있다. 상기 n형 불순물들은 인(P), 비소(As), 또는 이들의 조합을 포함할 수 있다.
상기 워드 라인들(25)은 선택적 에피택셜 성장(selective epitaxial growth; SEG) 기술 또는 고상 에피택셜 성장(solid-phase epitaxial growth) 기술을 이용한 반도체 막일 수 있다. 예를 들면, 상기 워드 라인들(25)은 선택적 에피택셜 성장 기술을 이용하여 형성된 단 결정 실리콘일 수 있다. 상기 워드 라인들(25)은 n형 불순물들을 포함할 수 있다. 예를 들면, 상기 워드 라인들(25)은 인(P)을 포함하는 단 결정 실리콘일 수 있다. 상기 워드 라인들(25)은 상기 활성 영역들(12)에 접촉될 수 있다. 상기 워드 라인들(25)은 상기 활성 영역들(12)의 상단들을 따라 형성될 수 있다. 상기 워드 라인들(25)은 상기 활성 영역들(12) 상에 자기-정렬될(self-aligned) 수 있다. 상기 워드 라인들(25)은 상기 활성 영역들(12)보다 큰 폭을 갖도록 형성될 수 있다. 상기 워드 라인들(25)은 상기 활성 영역들(12)의 상부 표면들을 덮고 상기 활성 영역들(12)의 측면들을 부분적으로 덮을 수 있다. 상기 워드 라인들(25)의 각각은 수직 높이가 수평 폭보다 크게 형성될 수 있다.
상기 제1 블로킹 막들(26)은 상기 워드 라인들(25)과 인-시츄(in-situ) 공정을 이용하여 형성될 수 있다. 상기 제1 블로킹 막들(26)은 선택적 에피택셜 성장(selective epitaxial growth; SEG) 기술 또는 고상 에피택셜 성장(solid-phase epitaxial growth) 기술을 이용한 반도체 막일 수 있다. 예를 들면, 상기 제1 블로킹 막들(26)은 선택적 에피택셜 성장 기술을 이용하여 형성된 단 결정 실리콘일 수 있다. 상기 제1 블로킹 막들(26)은 탄소(C)를 함유하는 단 결정 실리콘일 수 있다. 상기 제1 블로킹 막들(26)은 제2 도전형 불순물들 및 탄소(C)를 함유하는 단 결정 실리콘일 수 있다. 예를 들면, 상기 제1 블로킹 막들(26)은 인(P) 및 탄소(C)를 함유하는 단 결정 실리콘일 수 있다. 상기 제1 블로킹 막들(26)은 상기 워드 라인들(25)의 상단들을 따라 형성될 수 있다. 상기 제1 블로킹 막들(26)은 상기 워드 라인들(25) 상에 자기-정렬될(self-aligned) 수 있다. 상기 제1 블로킹 막들(26)은 상기 워드 라인들(25)과 실질적으로 동일한 수평 폭을 갖도록 형성될 수 있다. 상기 제1 블로킹 막들(26)은 상기 워드 라인들(25)에 접촉될 수 있다.
도 21b를 참조하면, 상기 워드 라인들(25)을 형성하기 전에, 상기 활성 영역들(12)의 상부 표면에 제2 블로킹 막들(16)이 형성될 수 있다. 상기 제2 블로킹 막들(16)은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다. 상기 제2 블로킹 막들(16)은 상기 활성 영역들(12)에 이온 주입 공정을 이용하여 형성될 수 있다. 예를 들면, 상기 제2 블로킹 막들(16)은 제1 도전형 불순물들 및 탄소(C)를 함유하는 단 결정 실리콘일 수 있다. 상기 제2 블로킹 막들(16) 상에 상기 워드 라인들(25) 및 상기 제1 블로킹 막들(26)이 차례로 형성될 수 있다. 상기 워드 라인들(25)은 상기 제2 블로킹 막들(16)에 접촉될 수 있다. 상기 제2 블로킹 막들(16)은 상기 활성 영역들(12) 및 상기 워드 라인들(25) 사이에 개재될 수 있다. 상기 제2 블로킹 막들(16)은 상기 활성 영역들(12) 상에 자기-정렬될(self-aligned) 수 있다. 상기 제2 블로킹 막들(16)은 상기 활성 영역들(12)에 접촉될 수 있다. 상기 제2 블로킹 막들(16)은 상기 활성 영역들(12)과 동일한 수평 폭을 보일 수 있다.
도 21c를 참조하면, 상기 워드 라인들(25)을 형성하기 전에, 상기 활성 영역들(12) 상에 제3 블로킹 막들(24)이 형성될 수 있다. 상기 제3 블로킹 막들(24)은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다. 상기 제3 블로킹 막들(24)은 선택적 에피택셜 성장 기술 또는 고상 에피택셜 성장 기술을 이용한 반도체 막일 수 있다. 예를 들면, 상기 제3 블로킹 막들(24)은 선택적 에피택셜 성장 기술을 이용하여 형성된 단 결정 실리콘일 수 있다. 상기 제3 블로킹 막들(24)은 탄소(C)를 함유하는 단 결정 실리콘일 수 있다. 상기 제3 블로킹 막들(24)은 제2 도전형 불순물들 및 탄소(C)를 함유하는 단 결정 실리콘일 수 있다.
상기 제3 블로킹 막들(24)은 상기 활성 영역들(12)의 상단들을 따라 형성될 수 있다. 상기 제3 블로킹 막들(24)은 상기 활성 영역들(12) 상에 자기-정렬될(self-aligned) 수 있다. 상기 제3 블로킹 막들(24)은 상기 활성 영역들(12)에 접촉될 수 있다. 상기 제3 블로킹 막들(24) 상에 상기 워드 라인들(25) 및 상기 제1 블로킹 막들(26)이 차례로 형성될 수 있다. 상기 워드 라인들(25)은 상기 제3 블로킹 막들(24)에 접촉될 수 있다. 상기 제3 블로킹 막들(24)은 상기 활성 영역들(12) 및 상기 워드 라인들(25) 사이에 개재될 수 있다. 상기 제3 블로킹 막들(24), 상기 워드 라인들(25), 및 상기 제1 블로킹 막들(26)은 인-시츄(in-situ) 공정을 이용하여 형성될 수 있다. 상기 제3 블로킹 막들(24)은 상기 워드 라인들(25)과 동일한 수평 폭을 보일 수 있다. 상기 제3 블로킹 막들(24)은 상기 활성 영역들(12)보다 넓은 수평 폭을 보일 수 있다. 상기 제3 블로킹 막들(24)은 상기 활성 영역들(12)의 측면들을 부분적으로 덮을 수 있다.
도 21d를 참조하면, 상기 활성 영역들(12) 상에 상기 제2 블로킹 막들(16), 상기 제3 블로킹 막들(24), 상기 워드 라인들(25) 및 상기 제1 블로킹 막들(26)이 차례로 형성될 수 있다. 상기 제3 블로킹 막들(24)은 상기 제2 블로킹 막들(16)에 접촉될 수 있다.
도 17 및 도 22a를 참조하면, 상기 제1 블로킹 막들(26) 및 상기 절연 패턴들(15) 상에 층간 절연 막(29)이 형성될 수 있다. 상기 층간 절연 막(29)을 관통하여 상기 제1 블로킹 막들(26)에 접촉된 스위칭 소자들(33)이 형성될 수 있다. 상기 스위칭 소자들(33)의 각각은 차례로 적층된 제1 반도체 패턴(31) 및 제2 반도체 패턴(32)을 포함할 수 있다. 상기 스위칭 소자들(33) 상에 금속 실리사이드 패턴들(35)이 형성될 수 있다. 상기 금속 실리사이드 패턴들(35) 상에 하부 패드들(39)이 형성될 수 있다. 상기 하부 패드들(39)의 각각은 차례로 적층된 제1 장벽 금속 패턴(37) 및 도전성 패턴(38)을 포함할 수 있다.
상기 스위칭 소자(33)는 PN다이오드일 수 있다. 상기 제1 반도체 패턴(31)은 상기 제1 블로킹 막(26)의 상부 표면에 접촉될 수 있다. 상기 제1 반도체 패턴(31) 및 상기 제2 반도체 패턴(32)은 선택적 에피택셜 성장 기술 또는 고상 에피택셜 성장 기술을 이용한 반도체 막일 수 있다. 상기 제1 반도체 패턴(31)은 상기 제2 도전형 불순물들을 포함할 수 있으며, 상기 제2 반도체 패턴(32)은 상기 제1 도전형 불순물들을 포함할 수 있다. 예를 들면, 상기 제1 반도체 패턴(31)은 n형 불순물들을 함유하는 단 결정 실리콘을 포함할 수 있다. 상기 제2 반도체 패턴(32)은 p형 불순물들을 함유하는 단 결정 실리콘을 포함할 수 있다. 상기 제1 반도체 패턴(31) 내에서 상기 제2 도전형 불순물들의 농도는 상기 워드 라인(25)보다 낮을 수 있다. 예를 들면, 상기 제1 반도체 패턴(31)은 상기 워드 라인(25)보다 낮은 농도의 n형 불순물들을 함유하는 단 결정 실리콘일 수 있다. 상기 제1 반도체 패턴(31)은 상기 워드 라인(25)보다 낮은 농도의 인(P)을 함유하는 단 결정 실리콘일 수 있다.
상기 금속 실리사이드 패턴들(35)은 상기 제2 반도체 패턴들(32)에 접촉될 수 있다. 상기 제1 장벽 금속 패턴(37) 및 상기 도전성 패턴(38)은 박막 형성공정 및 평탄화 공정을 이용하여 형성될 수 있다. 상기 하부 패드들(39)의 상부 표면은 상기 층간 절연 막(29)의 상부 표면과 동일 레벨에 형성될 수 있다. 상기 제1 장벽 금속 패턴(37)은 상기 도전성 패턴(38)의 측면 및 바닥을 감쌀 수 있다. 상기 제1 장벽 금속 패턴(37)은 상기 금속 실리사이드 패턴(35)에 접촉될 수 있다.
상기 금속 실리사이드 패턴들(35)은 CoSi, NiSi, WSi, TiSi, 또는 TaSi을 포함할 수 있다. 예를 들면, 상기 금속 실리사이드 패턴들(35)은 CoSi막으로 형성될 수 있다. 상기 제1 장벽 금속 패턴(37)은 Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, WN, WSi, WSiN, 또는 이들의 조합을 포함할 수 있다. 상기 도전성 패턴(38)은 Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, W, WN, WSi, WSiN, Ni 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제1 장벽 금속 패턴(37)은 Ti/TiN 막일 수 있으며, 상기 도전성 패턴(38)은 W 막일 수 있다. 상기 층간 절연 막(29)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다.
상기 금속 실리사이드 패턴들(35) 및 상기 하부 패드들(39)은 다이오드 전극으로 지칭될 수 있다. 상기 금속 실리사이드 패턴들(35) 및 상기 하부 패드들(39)은 선택적으로 생략될 수 있다.
다른 실시 예에서, 상기 제1 반도체 패턴(31) 및 상기 제2 반도체 패턴(32)은 상기 층간 절연 막(29)보다 먼저 형성될 수 있다. 상기 제1 반도체 패턴(31) 및 상기 제2 반도체 패턴(32)은 박막 형성 공정 및 패터닝 공정을 이용하여 형성될 수 있다.
도 22b를 참조하면, 상기 제1 반도체 패턴들(31)을 형성하기 전에, 상기 제1 블로킹 막들(26) 상에 제4 블로킹 막들(28)이 형성될 수 있다. 상기 제4 블로킹 막들(28)은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다. 상기 제4 블로킹 막들(28)은 선택적 에피택셜 성장 기술 또는 고상 에피택셜 성장 기술을 이용한 반도체 막일 수 있다. 상기 제4 블로킹 막들(28)은 탄소(C)를 함유하는 단 결정 실리콘일 수 있다. 상기 제4 블로킹 막들(28)은 제2 도전형 불순물들 및 탄소(C)를 함유하는 단 결정 실리콘일 수 있다.
상기 제4 블로킹 막들(28)은 상기 제1 블로킹 막들(26)에 접촉될 수 있다. 상기 제4 블로킹 막들(28)은 상기 제1 블로킹 막들(26) 및 상기 제1 반도체 패턴들(31) 사이에 개재될 수 있다. 상기 제4 블로킹 막들(28), 상기 제1 반도체 패턴들(31) 및 상기 제2 반도체 패턴들(32)은 인-시츄(in-situ) 공정을 이용하여 형성될 수 있다. 상기 제4 블로킹 막들(28)은 상기 제1 반도체 패턴들(31)과 동일한 수평 폭을 보일 수 있다. 상기 제4 블로킹 막들(28)은 상기 제1 반도체 패턴들(31)에 접촉될 수 있다. 상기 제4 블로킹 막들(28)은 상기 워드 라인들(25)보다 좁은 수평 폭을 보일 수 있다.
도 22c를 참조하면, 상기 제4 블로킹 막들(28)은 상기 워드 라인들(25)에 접촉될 수 있다. 상기 제1 블로킹 막들(26)은 생략될 수 있다.
도 22d를 참조하면, 상기 활성 영역들(12) 상에 상기 제2 블로킹 막들(16), 상기 제3 블로킹 막들(24), 상기 워드 라인들(25), 상기 제1 블로킹 막들(26), 상기 제4 블로킹 막들(28), 상기 제1 반도체 패턴들(31), 상기 제2 반도체 패턴들(32), 상기 금속 실리사이드 패턴들(35) 및 상기 하부 패드들(39)이 형성될 수 있다.
도 1, 도 17 및 도 23을 참조하면, 상기 층간 절연 막(29) 및 상기 하부 패드들(39) 상에 상부 절연 막(53)이 형성될 수 있다. 상기 상부 절연 막(53)을 관통하여 상기 하부 패드들(39)에 접속된 데이터 저장 요소들(47, 63)이 형성될 수 있다. 상기 데이터 저장 요소들(47, 63)의 각각은 전극 구조체(47) 및 상기 전극 구조체(47) 상의 상변화 패턴(63)을 포함할 수 있다. 상기 전극 구조체(47)는 하부 전극(43) 및 저항성 패턴(44)을 포함할 수 있다. 상기 상부 절연 막(53) 상에 상기 상변화 패턴들(63)에 접촉된 상부 전극(65)이 형성될 수 있다. 상기 상부 전극(65) 상에 비트 라인(75)이 형성될 수 있다. 상기 비트 라인(75)은 제2 장벽 금속 패턴(71), 씨드 층(72) 및 비트 도전막(73)을 포함할 수 있다.
상기 상부 절연 막(53)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 상기 하부 전극(43)은 Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, W, WN, WSi, WSiN, Ni또는 이들의 조합을 포함할 수 있다. 상기 저항성 패턴(44)은 상기 하부 전극(43)과 다른 물질을 포함할 수 있다. 상기 저항성 패턴(44)은 상기 하부 전극(43)보다 비-저항이 높은 물질을 포함할 수 있다. 상기 저항성 패턴(44)은 절연 물질을 포함할 수 있다. 상기 저항성 패턴(44)은 폴리실리콘, 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다.
상기 상변화 패턴들(63)의 각각은 각각은 GeSbTe, GeTeAs, SnTeSn, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 또는 InSbTe를 포함할 수 있다. 상기 상변화 패턴들(63)의 각각은 GeSbTe막, GeTeAs막, SnTeSn막, GeTe막, SbTe막, SeTeSn막, GeTeSe막, SbSeBi막, GeBiTe막, GeTeTi막, InSe막, GaTeSe막, 및 InSbTe막으로 이루어진 일군에서 선택된 하나에 C, N, Si, 및 O 로 이루어진 일군에서 선택된 하나가 포함된 물질 막일 수 있다. 상기 상변화 패턴들(63)의 각각은 서로 다른 물질을 적층하여 형성될 수도 있다. 다른 실시 예에서, 상기 상변화 패턴들(63)의 각각은 폴리머(polymer) 플러그, 나노입자(nanoparticles) 플러그, 또는 저항 변화 플러그로 대치될 수 있다. 예를 들면, 상기 상변화 패턴들(63)의 각각은 SrTiO3막을 포함할 수 있다.
상기 상부 전극들(65)은 W, WN, WSi, WSiN, Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, Ni, 또는 이들의 조합을 포함할 수 있다. 상기 제2 장벽 금속 패턴(71)은 Ti, TiN, 또는 Ti/TiN을 포함할 수 있다. 상기 씨드 층(72)은 W, WN, WSi, WSiN, Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, Ni, Al, Cu, 또는 이들의 조합을 포함할 수 있다. 상기 비트 도전막(73)은 W, WN, WSi, WSiN, Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, Ni, Al, Cu, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 비트 도전막(73)은 전기도금 방법에 의한 Cu막을 포함할 수 있다.
도 24 내지 도 27은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 제조방법들을 설명하기 위하여 도 17의 절단선 I-I'을 따라 취해진 단면도들이다.
도 24를 참조하면, 반도체 기판(211) 상에 그루브들(215G)을 갖는 절연 패턴들(215)이 형성될 수 있다. 상기 그루브들(215G)의 바닥에 상기 반도체 기판(211)이 노출될 수 있다. 상기 그루브들(215G)의 바닥은 상기 반도체 기판(211)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 절연 패턴들(215)은 차례로 적층된 제1 절연 막(213) 및 제2 절연 막(214)을 포함할 수 있다. 상기 절연 패턴들(215)의 형성에는 박막 형성 공정 및 패터닝 공정이 적용될 수 있다. 상기 제1 절연 막(213) 및 상기 제2 절연 막(214)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다.
도 25a를 참조하면, 상기 반도체 기판(211) 상에 상기 그루브들(215G)을 채우는 워드 라인들(225) 및 제1 블로킹 막들(blocking layer; 226)이 차례로 형성될 수 있다. 상기 워드 라인들(225)의 바닥들은 상기 반도체 기판(211)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 워드 라인들(225)은 선택적 에피택셜 성장 기술 또는 고상 에피택셜 성장 기술을 이용하여 형성된 반도체 막일 수 있다. 상기 워드 라인들(225)은 제2 도전형 불순물들을 포함할 수 있다.
상기 제1 블로킹 막들(226) 및 상기 워드 라인들(225)은 인-시츄(in-situ) 공정을 이용하여 형성될 수 있다. 상기 제1 블로킹 막들(226)은 상기 워드 라인들(225)의 상단을 따라 형성될 수 있다. 상기 제1 블로킹 막들(226)은 상기 워드 라인들(225)과 다른 원소를 포함하는 반도체 막일 수 있다. 상기 제1 블로킹 막들(226)은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제1 블로킹 막들(226)은 탄소(C)를 함유하는 단 결정 실리콘일 수 있다. 상기 제1 블로킹 막들(226)은 상기 제2 도전형 불순물들 및 탄소(C)를 함유하는 단 결정 실리콘일 수 있다.
도 25b를 참조하면, 상기 워드 라인들(225)을 형성하기 전에, 상기 그루브들(215G)의 바닥에 제3 블로킹 막들(224)이 형성될 수 있다. 상기 제3 블로킹 막들(224) 상에 워드 라인들(225) 및 제1 블로킹 막들(blocking layer; 226)이 차례로 형성될 수 있다. 상기 워드 라인들(225)은 상기 제3 블로킹 막들(224)에 접촉될 수 있다. 상기 제3 블로킹 막들(224)은 상기 워드 라인들(225) 및 상기 반도체 기판(211) 사이에 개재될 수 있다. 상기 제3 블로킹 막들(224), 상기 워드 라인들(225), 및 상기 제1 블로킹 막들(226)은 인-시츄(in-situ) 공정을 이용하여 형성될 수 있다. 상기 제3 블로킹 막들(224)의 바닥들은 상기 반도체 기판(211)의 상단보다 낮은 레벨에 형성될 수 있다.
상기 제3 블로킹 막들(224)은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다. 상기 제3 블로킹 막들(224)은 선택적 에피택셜 성장 기술 또는 고상 에피택셜 성장 기술을 이용하여 형성된 반도체 막일 수 있다. 예를 들면, 상기 제3 블로킹 막들(224)은 선택적 에피택셜 성장 기술을 이용하여 형성된 단 결정 실리콘일 수 있다. 상기 제3 블로킹 막들(224)은 탄소(C)를 함유하는 단 결정 실리콘일 수 있다. 상기 제3 블로킹 막들(224)은 제2 도전형 불순물들 및 탄소(C)를 함유하는 단 결정 실리콘일 수 있다.
도 26a를 참조하면, 상기 제1 블로킹 막들(226) 및 상기 절연 패턴들(215) 상에 층간 절연 막(29)이 형성될 수 있다. 상기 층간 절연 막(29)을 관통하여 상기 제1 블로킹 막들(226)에 접촉된 스위칭 소자들(33)이 형성될 수 있다. 상기 스위칭 소자들(33)의 각각은 차례로 적층된 제1 반도체 패턴(31) 및 제2 반도체 패턴(32)을 포함할 수 있다. 상기 스위칭 소자들(33) 상에 금속 실리사이드 패턴들(35)이 형성될 수 있다. 상기 금속 실리사이드 패턴들(35) 상에 하부 패드들(39)이 형성될 수 있다. 상기 하부 패드들(39)의 각각은 차례로 적층된 제1 장벽 금속 패턴(37) 및 도전성 패턴(38)을 포함할 수 있다.
도 26b를 참조하면, 상기 워드 라인들(225)을 형성하기 전에, 상기 반도체 기판(211) 및 상기 워드 라인들(225) 사이에 제3 블로킹 막들(224)이 형성될 수 있다. 상기 제3 블로킹 막들(224) 상에 상기 워드 라인들(225) 및 상기 제1 블로킹 막들(226)이 차례로 형성될 수 있다.
도 26c를 참조하면, 상기 반도체 기판(211) 및 상기 워드 라인들(225) 사이에 제3 블로킹 막들(224)이 형성될 수 있다. 상기 제1 반도체 패턴들(31)을 형성하기 전에, 상기 워드 라인들(225) 상에 제4 블로킹 막들(28)이 형성될 수 있다. 상기 제4 블로킹 막들(228)은 상기 워드 라인들(225) 및 상기 제1 반도체 패턴들(31)에 접촉될 수 있다.
도 26d를 참조하면, 상기 반도체 기판(211) 및 상기 워드 라인들(225) 사이에 상기 제3 블로킹 막들(224)이 형성될 수 있다. 상기 워드 라인들(225) 상에 상기 제1 블로킹 막들(226)이 형성될 수 있다. 상기 제1 반도체 패턴들(31)의 바닥에 상기 제4 블로킹 막들(228)이 형성될 수 있다.
도 9 및 도 27을 참조하면, 상기 층간 절연 막(29) 및 상기 하부 패드들(39) 상에 상부 절연 막(53)이 형성될 수 있다. 상기 상부 절연 막(53)을 관통하여 상기 하부 패드들(39)에 접속된 데이터 저장 요소들(47, 63)이 형성될 수 있다. 상기 데이터 저장 요소들(47, 63)의 각각은 전극 구조체(47) 및 상기 전극 구조체(47) 상의 상변화 패턴(63)을 포함할 수 있다. 상기 전극 구조체(47)는 하부 전극(43) 및 저항성 패턴(44)을 포함할 수 있다. 상기 상부 절연 막(53) 상에 상기 상변화 패턴들(63)에 접촉된 상부 전극(65)이 형성될 수 있다. 상기 상부 전극(65) 상에 비트 라인(75)이 형성될 수 있다. 상기 비트 라인(75)은 제2 장벽 금속 패턴(71), 씨드 층(72) 및 비트 도전막(73)을 포함할 수 있다.
도 28a 내지 도 32는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 제조방법들을 설명하기 위하여 도 17의 절단선 I-I'을 따라 취해진 단면도들이다.
도 28a를 참조하면, 반도체 기판(311) 상에 하부 도전막(325L) 및 제1 블로킹 막(blocking layer; 326)이 차례로 형성될 수 있다. 상기 하부 도전막(325L)은 선택적 에피택셜 성장(selective epitaxial growth; SEG) 기술 또는 고상 에피택셜 성장(solid-phase epitaxial growth) 기술을 이용한 반도체 막일 수 있다. 상기 하부 도전막(325L)은 상기 제2 도전형 불순물들을 포함할 수 있다. 예를 들면, 상기 하부 도전막(325L)은 인(P)을 포함하는 단 결정 실리콘일 수 있다.
상기 제1 블로킹 막(326)은 상기 하부 도전막(325L)과 인-시츄(in-situ) 공정을 이용하여 형성될 수 있다. 상기 제1 블로킹 막(326)은 선택적 에피택셜 성장 기술 또는 고상 에피택셜 성장 기술을 이용한 반도체 막일 수 있다. 상기 제1 블로킹 막들(326)은 탄소(C)를 함유하는 단 결정 실리콘일 수 있다. 상기 제1 블로킹 막들(326)은 상기 제2 도전형 불순물들 및 탄소(C)를 함유하는 단 결정 실리콘일 수 있다.
도 28b를 참조하면, 상기 하부 도전막(325L)을 형성하기 전에, 상기 반도체 기판(311) 상에 제2 블로킹 막(316) 및 제3 블로킹 막(324)이 차례로 형성될 수 있다. 상기 하부 도전막(325L) 상에 상기 제1 블로킹 막(326)이 형성될 수 있다. 상기 제2 블로킹 막(316)은 상기 반도체 기판(311)에 이온 주입 공정을 이용하여 형성될 수 있다. 상기 제2 블로킹 막(316)은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제2 블로킹 막(316)은 제1 도전형 불순물들 및 탄소(C)를 함유하는 단 결정 실리콘일 수 있다.
상기 제3 블로킹 막(324), 상기 하부 도전막(325L), 및 상기 제1 블로킹 막(326)은 인-시츄(in-situ) 공정을 이용하여 형성될 수 있다. 상기 제3 블로킹 막(324)은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다. 상기 제3 블로킹 막(324)은 선택적 에피택셜 성장 기술 또는 고상 에피택셜 성장 기술을 이용한 반도체 막일 수 있다. 예를 들면, 상기 제3 블로킹 막(324)은 탄소(C)를 함유하는 단 결정 실리콘일 수 있다. 상기 제3 블로킹 막(324)은 제2 도전형 불순물들 및 탄소(C)를 함유하는 단 결정 실리콘일 수 있다. 상기 제3 블로킹 막(324)은 상기 제2 블로킹 막(316)에 접촉될 수 있다.
도 29a를 참조하면, 상기 하부 도전막(325L)을 패터닝하여 워드 라인들(325)이 형성될 수 있다. 상기 제1 블로킹 막(326)은 상기 워드 라인들(325) 상에 보존될 수 있다. 상기 워드 라인들(325) 사이에 트렌치들(308T)이 형성될 수 있다. 상기 트렌치들(308T)의 바닥들은 상기 반도체 기판(311)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 트렌치들(308T) 사이에 활성 영역들(312)이 한정될 수 있다. 상기 활성 영역들(312), 상기 워드 라인들(325), 및 상기 제1 블로킹 막(326)의 수평 폭은 실질적으로 동일할 수 있다.
도 29b를 참조하면, 상기 활성 영역들(312) 및 상기 워드 라인들(325) 사이에 상기 제2 블로킹 막(316) 및 상기 제3 블로킹 막(324)이 보존될 수 있다. 상기 활성 영역들(312), 상기 제2 블로킹 막(316), 상기 제3 블로킹 막(324), 상기 워드 라인들(325), 및 상기 제1 블로킹 막(326)의 수평 폭은 실질적으로 동일할 수 있다.
도 30a 및 도 30b를 참조하면, 상기 트렌치들(308T) 내에 절연 패턴들(315)이 형성될 수 있다. 상기 절연 패턴들(315)은 제1 절연 막(313) 및 제2 절연 막(314)을 포함할 수 있다. 상기 절연 패턴들(315)의 형성에는 박막 형성 공정 및 평탄화 공정이 적용될 수 있다.
도 31a를 참조하면, 상기 제1 블로킹 막들(326) 및 상기 절연 패턴들(315) 상에 층간 절연 막(29)이 형성될 수 있다. 상기 층간 절연 막(29)을 관통하여 상기 제1 블로킹 막들(326)에 접촉된 스위칭 소자들(33)이 형성될 수 있다. 상기 스위칭 소자들(33)의 각각은 차례로 적층된 제1 반도체 패턴(31) 및 제2 반도체 패턴(32)을 포함할 수 있다. 상기 스위칭 소자들(33) 상에 금속 실리사이드 패턴들(35)이 형성될 수 있다. 상기 금속 실리사이드 패턴들(35) 상에 하부 패드들(39)이 형성될 수 있다. 상기 하부 패드들(39)의 각각은 차례로 적층된 제1 장벽 금속 패턴(37) 및 도전성 패턴(38)을 포함할 수 있다.
도 31b를 참조하면, 상기 제1 반도체 패턴들(31)을 형성하기 전에, 상기 제1 블로킹 막들(326) 상에 제4 블로킹 막들(328)이 형성될 수 있다.
도 14 및 도 32를 참조하면, 상기 층간 절연 막(29) 및 상기 하부 패드들(39) 상에 상부 절연 막(53)이 형성될 수 있다. 상기 상부 절연 막(53)을 관통하여 상기 하부 패드들(39)에 접속된 데이터 저장 요소들(47, 63)이 형성될 수 있다. 상기 데이터 저장 요소들(47, 63)의 각각은 전극 구조체(47) 및 상기 전극 구조체(47) 상의 상변화 패턴(63)을 포함할 수 있다. 상기 전극 구조체(47)는 하부 전극(43) 및 저항성 패턴(44)을 포함할 수 있다. 상기 상부 절연 막(53) 상에 상기 상변화 패턴들(63)에 접촉된 상부 전극(65)이 형성될 수 있다. 상기 상부 전극(65) 상에 비트 라인(75)이 형성될 수 있다. 상기 비트 라인(75)은 제2 장벽 금속 패턴(71), 씨드 층(72) 및 비트 도전막(73)을 포함할 수 있다.
도 33은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도이고, 도 34는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 시스템 블록도이다. 상기 전자 장치는 솔리드 스테이트 드라이브(Solid State Drive; SSD; 1100)와 같은 데이터 저장장치일 수 있다.
도 33 및 도 34를 참조하면, 상기 솔리드 스테이트 드라이브(SSD; 1100)는 인터페이스(1113), 제어기(controller; 1115), 비-휘발성 메모리(non-volatile memory; 1118), 및 버퍼 메모리(buffer memory; 1119)를 포함할 수 있다. 상기 솔리드 스테이트 드라이브(1100)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 드라이브(1100)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열, 소음도 적으며, 소형화, 경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 드라이브(1100)는 랩톱, 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 제어기(1115)는 상기 인터페이스(1113)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(1115)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 드라이브(1100)의 데이터 저장용량은 상기 비-휘발성 메모리(1118)에 대응할 수 있다. 상기 버퍼 메모리(1119)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(1113)는 호스트(Host; 1002)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(1113)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)를 경유하여 상기 인터페이스(1113)에 접속될 수 있다. 상기 비-휘발성 메모리(1118)는 상기 인터페이스(1113)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 드라이브(1100)에 전원공급이 차단된다 할지라도, 상기 비-휘발성 메모리(1118)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(1119)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(1119)는 상기 비-휘발성 메모리(1118)에 비하여 상대적으로 빠른 동작속도를 보일 수 있다.
상기 인터페이스(1113)의 데이터 처리속도는 상기 비 휘발성 메모리(1118)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(1119)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(1113)를 통하여 수신된 데이터는, 상기 제어기(1115)를 경유하여 상기 버퍼 메모리(1119)에 임시 저장된 후, 상기 비-휘발성 메모리(1118)의 데이터 기록(write) 속도에 맞추어 상기 비-휘발성 메모리(1118)에 영구 저장될 수 있다. 또한, 상기 비-휘발성 메모리(1118)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(1119)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(1119)는 상기 솔리드 스테이트 드라이브(1100)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
상기 비-휘발성 메모리(non-volatile memory; 1118)는 도 1 내지 도 32를 참조하여 설명한 것과 유사한 구성을 보일 수 있다. 예를 들면, 상기 비-휘발성 메모리(non-volatile memory; 1118)는 상기 워드 라인(도 1의 25) 및 상기 제1 블로킹 막(26)을 포함할 수 있다. 상기 솔리드 스테이트 드라이브(1100)의 크기를 축소하면서 상기 솔리드 스테이트 드라이브(1100)의 저장 용량은 증가될 수 있으며, 상기 솔리드 스테이트 드라이브(1100)의 전기적 특성은 종래에 비하여 현저히 개선될 수 있다.
도 35 내지 도 37은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 사시도이고, 도 38은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도이다.
도 35 내지 도 37을 참조하면, 도 1 내지 도 32를 참조하여 설명된 반도체 패키지는 eMMC(embedded multi-media chip; 1200), micro SD(1300), 스마트 폰(1900), 넷북, 노트북, 또는 태블릿 PC와 같은 전자시스템들에 유용하게 적용될 수 있다. 예를 들면, 도 1 내지 도 32를 참조하여 설명한 것과 유사한 반도체 소자는 상기 스마트 폰(1900) 내의 메인보드에 탑재될 수 있다. 도 1 내지 도 32를 참조하여 설명한 것과 유사한 반도체 소자는 상기 micro SD(1300)와 같은 확장장치로 제공되어 상기 스마트 폰(1900)에 결합되어 사용될 수도 있다.
도 38을 참조하면, 도 1 내지 도 32를 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 32를 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서 유닛(2120)에 적용될 수 있다. 예를 들면, 상기 기능 유닛(2140)은 상기 워드 라인(도 1의 25) 및 상기 제1 블로킹 막(26)을 포함할 수 있다. 상기 워드 라인(도 1의 25)은 상기 바디(2110)에 전기적으로 접속될 수 있다. 상기 전자 시스템(2100)은 경박단소화에 유리하고 우수한 전기적 특성을 보일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
11, 211, 311: 기판 12, 312: 활성 영역
15, 215, 315: 절연 패턴 25, 225, 325: 워드 라인
16, 24, 26, 28, 224, 226, 228, 316, 324, 326, 328: 블로킹 막
29: 층간 절연 막 31: 제1 반도체 패턴
32: 제2 반도체 패턴 33: 스위칭 소자
35: 금속 실리사이드 패턴 37: 제1 장벽 금속 패턴
38: 도전성 패턴 39: 하부 패드
43: 하부 전극 44: 저항성 패턴
47: 전극 구조체 53: 상부 절연 막
63: 상변화 패턴 65: 상부 전극
71: 제2 장벽 금속 패턴 72: 씨드 층
73: 비트 도전막 75: 비트 라인
1002: 호스트(Host) 1100: 솔리드 스테이트 디스크(SSD)
1113: 인터페이스 1115: 제어기(controller)
1118: 비-휘발성 메모리(non-volatile memory)
1119: 버퍼 메모리(buffer memory)
1200: eMMC(embedded multi-media chip)
1300: micro SD 1900: 핸드폰
2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛

Claims (10)

  1. 제1 도전형 불순물들을 갖는 기판;
    상기 기판 상에 형성되고 제2 도전형 불순물들을 갖는 하부 배선;
    상기 하부 배선 상의 스위칭 소자;
    상기 하부 배선 및 상기 스위칭 소자 사이의 제1 블로킹 막;
    상기 기판 및 상기 하부 배선 사이의 제2 및 제3 블로킹 막들; 및
    상기 제1 블로킹 막과 상기 스위칭 소자 사이의 제4 블로킹 막을 포함하되,
    상기 제1 내지 제4 블로킹 막들의 각각은 탄소(C), 게르마늄(Ge), 또는 이들의 조합을 포함하고,
    상기 제1 블로킹 막은 상기 하부 배선과 접촉하고,
    상기 제1 블로킹 막의 폭은 상기 제4 블로킹 막의 폭보다 크며,
    상기 제2 블로킹 막은 상기 기판 내의 활성 영역과 접촉하고, 상기 제1 도전형 불순물들을 가지며,
    상기 제3 블로킹 막은 상기 제2 블로킹 막과 상기 하부 배선 사이에 배치되고, 상기 제2 도전형 불순물들을 가지며,
    상기 제3 블로킹 막의 폭은 상기 제2 블로킹 막의 폭보다 큰 반도체 소자.
  2. 제1 항에 있어서,
    상기 하부 배선은 선택적 에피택셜 성장(selective epitaxial growth; SEG) 기술 또는 고상 에피택셜 성장(solid-phase epitaxial growth) 기술을 이용하여 형성된 반도체 막을 포함하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 블로킹 막은 상기 하부 배선에 자기-정렬되고(self-aligned) 상기 하부 배선과 동일한 수평 폭을 갖는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 블로킹 막은 선택적 에피택셜 성장 기술 또는 고상 에피택셜 성장 기술을 이용하여 형성된 반도체 막을 포함하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 스위칭 소자는
    상기 제1 블로킹 막에 접촉된 제1 반도체 패턴; 및
    상기 제1 반도체 패턴 상의 제2 반도체 패턴을 포함하되,
    상기 제1 반도체 패턴 내에서 상기 제2 도전형 불순물들의 농도는 상기 하부 배선보다 낮은 반도체 소자.
  6. 제5 항에 있어서,
    상기 제1 블로킹 막은 상기 제1 반도체 패턴과 동일한 수평 폭을 갖는 반도체 소자.
  7. 제1 항에 있어서,
    상기 기판 내에 형성되고 상기 활성 영역을 한정하는 트렌치를 더 포함하되,
    상기 제2 및 제3 블로킹 막들 중 적어도 하나 및 상기 하부 배선은 상기 활성 영역 상에 자기-정렬된(self-aligned) 반도체 소자.
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서,
    상기 스위칭 소자 상의 데이터 저장 요소; 및
    상기 데이터 저장 요소 상의 상부 전극을 더 포함하는 반도체 소자.
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