KR20120005784A - 반도체 소자 - Google Patents
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Abstract
반도체소자를 제공한다. 이 반도체소자는 반도체 기판 상의 하부 활성영역을 포함한다. 상기 하부 활성영역의 상부면으로부터 돌출되며, 상기 하부 활성영역보다 작은 폭을 갖는 복수의 상부 활성영역들이 제공된다. 상기 하부 활성영역의 측벽을 둘러싸는 하부 소자분리 영역이 제공된다. 상기 하부 소자분리 영역 상에 형성되며 상기 상부 활성영역들의 측벽을 둘러싸되, 상기 하부 소자분리 영역보다 작은 폭을 갖는 상부 소자분리 영역이 제공된다. 상기 하부 활성영역 내에 형성되며 상기 상부 활성 영역 내로 연장된 제1 불순물 영역이 제공된다. 상기 상부 활성영역들 내에 형성되며 상기 제1 불순물 영역과 더불어 다이오드를 구성하는 제2 불순물 영역들이 제공된다.
Description
본 발명은 다이오드를 갖는 반도체 소자에 관한 것이다.
반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(magnetic Random Access Memory) 및 PRAM(phase-change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 다이오드를 갖는 반도체소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 고온의 에피택시얼 공정을 이용하지 않고 다이오드를 형성할 수 있는 반도체소자의 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 양태에 따르면, 반도체 소자를 제공한다. 이 반도체소자는 반도체 기판 상의 하부 활성영역을 포함한다. 상기 하부 활성영역의 상부면으로부터 돌출되며, 상기 하부 활성영역보다 작은 폭을 갖는 복수의 상부 활성영역들이 제공된다. 상기 하부 활성영역의 측벽을 둘러싸는 하부 소자분리 영역이 제공된다. 상기 하부 소자분리 영역 상에 형성되며 상기 상부 활성영역들의 측벽을 둘러싸되, 상기 하부 소자분리 영역보다 작은 폭을 갖는 상부 소자분리 영역이 제공된다. 상기 하부 활성영역 내에 형성되며 상기 상부 활성 영역 내로 연장된 제1 불순물 영역이 제공된다. 상기 상부 활성영역들 내에 형성되며 상기 제1 불순물 영역과 더불어 다이오드를 구성하는 제2 불순물 영역들이 제공된다.
몇몇 실시예들에서, 상기 제1 불순물 영역은 N형 불순물 영역이고, 상기 제2 불순물 영역들은 P형 불순물 영역일 수 있다.
다른 실시예에서, 상기 제2 불순물 영역은 하부 불순물 영역 및 상기 하부 불순물 영역보다 고농도의 상부 불순물 영역을 포함하되, 상기 하부 불순물 영역은 상기 제1 불순물 영역과 상기 상부 불순물 영역 사이에 개재될 수 있다.
또 다른 실시예에서, 상기 제1 불순물 영역은 상기 하부 소자분리 영역의 바닥면보다 높은 레벨에 위치하며 라인 형상일 수 있다.
또 다른 실시예에서, 상기 제1 불순물 영역과 상기 제2 불순물 영역 사이의 접합(junction)은 굴곡진 형상일 수 있다.
또 다른 실시예에서, 상기 제1 불순물 영역과 상기 제2 불순물 영역 사이의 접합은 수평적으로 직선 형상일 수 있다.
또 다른 실시예에서, 상기 하부 소자분리 영역은 폴리 실리콘막 및 상기 폴리 실리콘막의 측벽 및 바닥면을 감싸는 절연막을 포함할 수 있다.
또 다른 실시예에서, 상기 상부 소자분리 영역은 절연성의 상부 소자분리막 및 상기 상부 소자분리막과 상기 상부 활성영역들 사이에 개재된 절연성의 스페이서를 포함할 수 있다.
또 다른 실시예에서, 상기 하부 활성영역은 라인 형상이고, 상기 상부 활성영역들의 각각은 상기 하부 활성영역보다 작은 폭을 가지며 상기 하부 활성영역의 상부면으로부터 상부로 돌출될 수 있다.
또 다른 실시예에서, 상기 제2 불순물 영역과 전기적으로 연결된 하부 전극, 상기 하부 전극 상의 상부 전극 및 상기 상부 전극과 상기 하부 전극 사이의 정보 저장 물질 패턴을 더 포함할 수 있다.
본 발명의 다른 양태에 따르면, 다이오드를 갖는 반도체소자를 제공한다. 이 반도체소자는 반도체 기판 내에 제공되며 서로 이격된 라인 형상의 하부 활성영역들을 한정하는 하부 소자분리 영역을 포함한다. 상기 하부 활성영역들의 상부면들로부터 돌출된 복수의 상부 활성영역들을 한정하며, 상기 하부 소자분리 영역보다 큰 폭을 갖는 상부 소자분리 영역이 제공된다. 상기 하부 활성영역들 내에 형성되며 상기 상부 활성 영역들 내로 연장된 제1 불순물 영역들이 제공된다. 상기 상부 활성영역들 내에 형성되며 상기 제1 불순물 영역들과 더불어 다이오드를 구성하는 제2 불순물 영역들이 제공된다.
몇몇 실시예들에서, 상기 제1 및 제2 불순물 영역들의 접합(junction)은 상기 상부 활성영역 내에 위치할 수 있다.
다른 실시예에서, 상기 제1 불순물 영역은 N형 불순물 영역이고, 상기 제2 불순물 영역은 P형 불순물 영역일 수 있다.
또 다른 실시예에서, 상기 제2 불순물 영역들의 각각은 하부 불순물 영역 및 상기 하부 불순물 영역보다 고농도의 상부 불순물 영역을 포함하고, 상기 하부 불순물 영역은 상기 제1 불순물 영역과 상기 상부 불순물 영역 사이에 개재될 수 있다.
또 다른 실시예에서, 상기 제1 불순물 영역들은 상기 하부 소자분리 영역의 바닥면보다 높은 레벨에 위치할 수 있다.
또 다른 실시예에서, 상기 제1 및 제 2 불순물 영역들의 접합(junction)은 굴곡진 형상일 수 있다.
또 다른 실시예에서, 상기 하부 소자분리 영역은 폴리 실리콘막 및 상기 폴리 실리콘막의 측벽 및 바닥면을 감싸는 절연성의 산화막을 포함할 수 있다.
또 다른 실시예에서, 상기 상부 소자분리 영역은 절연성의 상부 소자분리막 및 상기 상부 소자분리막과 상기 상부 활성영역들 사이에 개재된 절연성의 스페이서를 포함할 수 있다.
또 다른 실시예에서, 상기 제2 불순물 영역들과 전기적으로 연결된 하부 전극들, 상기 하부 전극들 상의 상부 전극들 및 상기 하부 전극들과 상기 상부 전극들 사이의 정보 저장 물질 패턴을 더 포함할 수 있다.
본 발명의 또 다른 양태에 따르면, 정보 저장 물질 패턴을 갖는 반도체소자를 제공한다. 이 반도체소자는 P형의 반도체 기판 내에 제공되며 서로 이격된 라인 형상의 하부 활성영역들을 한정하는 하부 소자분리 영역을 포함한다. 상기 하부 활성영역들의 상부면들로부터 돌출된 복수의 상부 활성영역들을 한정하며, 상기 하부 소자분리 영역보다 큰 폭을 갖는 상부 소자분리 영역이 제공된다. 상기 하부 활성영역들 내에 형성되며 상기 상부 활성 영역들 내로 연장된 N형의 제1 불순물 영역들이 제공된다. 상기 상부 활성영역들 내에 형성되며 상기 제1 불순물 영역들과 더불어 다이오드를 구성하는 P형의 제2 불순물 영역들이 제공된다. 상기 제2 불순물 영역들과 전기적으로 연결된 하부 전극들이 제공된다. 상기 하부 전극들 상에 상부 전극들이 제공된다. 상기 하부 전극들과 상기 상부 전극들 사이에 개재된 정보 저장 물질 패턴들이 제공된다. 상기 상부 전극들과 전기적으로 연결된 도전성 패턴들이 제공된다. 상기 제2 불순물 영역들의 각각은 하부 불순물 영역 및 상기 하부 불순물 영역보다 고농도의 상부 불순물 영역을 포함한다. 상기 도전성 패턴들과 상기 제1 불순물 영역들은 서로 교차하는 방향성을 갖는 라인 형상들이다.
본 발명의 실시예들에 따르면, 고온의 에피택시얼 공정을 이용하지 않고 형성할 수 있는 다이오드 및 소자분리 영역을 제공할 수 있다. 또한, 메모리 소자의 워드라인으로 이용되는 불순물 영역의 양 옆에 위치하는 하부 소자분리 영역은 상부 소자분리 영역에 비하여 좁은 폭을 갖도록 형성할 수 있다. 따라서, 하부 소자분리 영역에 의해 한정되는 불순물 영역, 즉 워드라인을 상대적으로 큰 폭을 갖도록 형성할 수 있기 때문에, 상기 워드라인의 전기적 특성을 향상시킬 수 있다.
도 1은 다이오드를 채택하는 메모리 셀에 대한 등가 회로도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다.
도 5a 내지 도 11b는 본 발명의 일 실시예에 따른 반도체소자를 설명하기 위한 단면도들이다.
도 12a 및 도 12b는 본 발명의 다른 실시예에 따른 반도체소자를 설명하기 위한 단면도들이다.
도 13a 내지 15b는 본 발명의 또 다른 실시예에 따른 반도체소자를 설명하기 위한 단면도들이다.
도 16은 본 발명의 실시예들에 따른 반도체소자를 채택하는 전자 시스템을 나타낸 개략적인 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 소자를 채택하는 전자 회로 기판를 개략적으로 도시한 블록 다이어그램이다.
도 18은 본 발명의 실시예들에 따른 반도체 소자를 채택하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다.
도 5a 내지 도 11b는 본 발명의 일 실시예에 따른 반도체소자를 설명하기 위한 단면도들이다.
도 12a 및 도 12b는 본 발명의 다른 실시예에 따른 반도체소자를 설명하기 위한 단면도들이다.
도 13a 내지 15b는 본 발명의 또 다른 실시예에 따른 반도체소자를 설명하기 위한 단면도들이다.
도 16은 본 발명의 실시예들에 따른 반도체소자를 채택하는 전자 시스템을 나타낸 개략적인 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 소자를 채택하는 전자 회로 기판를 개략적으로 도시한 블록 다이어그램이다.
도 18은 본 발명의 실시예들에 따른 반도체 소자를 채택하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
우선, 다이오드를 채택하는 메모리 셀에 대한 등가 회로도를 나타낸 도 1을 참조하여 본 발명의 실시예들에 따른 반도체 메모리 소자를 개략적으로 설명하기로 한다.
도 1을 참조하면, 메모리 소자는 셀 어레이 영역에서 교차하는 복수의 워드라인들(WL1, WL2, … , WLm) 및 복수의 비트라인들(BL1, BL2, …, BLn)을 포함할 수 있다. 여기서, “m”및 “n”의 각각은 양의 정수일 수 있다.
상기 워드라인들(WL1, WL2, … , WLm)과 상기 비트라인들(BL1, BL2, …, BLn)의 교차점들(cross points)에 메모리 셀들(Cp)이 제공될 수 있다. 상기 메모리 셀들(Cp)의 각각은 전기적으로 연결된 정보 저장 요소(Rp) 및 다이오드(D)를 포함할 수 있다. 상기 정보 저장 요소(Rp)의 한쪽은 상기 다이오드(D)의 P형 반도체에 전기적으로 접속되고, 상기 정보 저장 요소(Rp)의 다른 쪽은 상기 비트라인들(BL1, BL2, …, BLn) 중 어느 하나에 전기적으로 접속될 수 있다. 또한, 상기 다이오드(D)의 N형 반도체는 상기 워드라인들(WL1, WL2, … , WLm) 중 어느 하나에 전기적으로 접속될 수 있다.
상기 정보 저장 요소들(Rp)의 각각은 인가되는 신호에 따라서 구별 가능한 적어도 둘 이상의 저항 상태, 예를 들어 높은 저항 상태 및 낮은 저항 상태를 나타낼 수 있는 저항 메모리 요소일 수 있다. 예를 들어, 상기 저항 메모리 요소는 페로브스카이트(perovskite) 메모리 요소, 상변화(phase-change) 메모리 요소, 자성 메모리 요소, 도전성 금속 산화물(CMO)메모리 요소, 고상 전해물(solid electrolyte) 메모리 요소, 폴리머 메모리 요소 등을 포함할 수 있다. 상기 페로브스카이트 메모리 요소는 예를 들어 거대자기저항(colossal magnetoresistive (CMR)) 물질, 고온초전도(high temperature superconducting (HTSC)) 물질 등을 포함할 수 있다. 고상 전해물 메모리 요소는 금속 이온이 고상 전해물 내에서 이동가능하며 따라서 도전성 연결통로(conductive bridging)를 형성할 수 있는 물질을 포함할 수 있다.
이하에서 일 예로써, 상변화 메모리 요소를 정보 저장 요소(Rp)로써 채택하는 보다 구체적인 실시예들에 대하여 설명하기로 한다. 따라서, 이하에서 기술되는 설명들은 앞에서 언급한 다양한 메모리 요소를 채택하는 반도체 소자에 적용될 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이고, 도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도들이고, 도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다. 도 3a 내지 도 4b에서, 도 3a 및 도 4a는 도 2의 I-I′선을 따라 취해진 영역을 나타낸 단면도들이고, 도 3b 및 도 4b는 도 2의 II-II′선을 따라 취해진 영역을 나타낸 단면도들이다.
우선, 도 2, 도 3a 및 도 3b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자를 설명하기로 한다.
도 2, 도 3a 및 도 3b를 참조하면, 반도체 기판(1)을 제공할 수 있다. 상기 반도체 기판(1)은 실리콘 기판일 수 있다.
상기 반도체 기판(1) 내에 하부 활성영역들(LA)을 한정하는 하부 소자분리 영역(15)이 제공될 수 있다. 상기 하부 소자분리 영역(15)은 하부 소자분리막(12) 및 상기 하부 소자분리막(12)의 측벽 및 바닥면을 감싸는 절연성의 산화막(9)을 포함할 수 있다. 상기 산화막(9)은 열 산화 공정에 의한 실리콘 산화막일 수 있다. 상기 하부 소자분리막(12)은 폴리 실리콘막일 수 있다. 이와는 달리, 상기 하부 소자분리막(12)은 실리콘 산화막일 수 있다.
상기 반도체 기판(1) 내에 서로 이격된 상부 활성영역들(UA)을 한정하는 상부 소자분리 영역(33)이 제공될 수 있다. 상기 하부 활성영역들(LA)의 각각은 제1 폭(L1)을 갖도록 형성되고, 상기 상부 활성영역들(UA)의 각각은 상기 제1 폭(L1) 보다 작은 제2 폭(L2)을 갖도록 형성될 수 있다. 상기 하부 활성영역들(LA)의 측벽들과 상기 상부 활성영역들(UA)의 측벽들은 수직 정렬되지 않을 수 있다.
상기 상부 소자분리 영역(33)은 상기 하부 소자분리 영역(15)의 폭(W1) 보다 큰 폭(W2)을 가질 수 있다. 상기 상부 활성영역들(UA)은 상기 하부 활성 영역들(LA)의 일부분들로부터 상부로 돌출된 형상일 수 있다.
상기 상부 소자분리 영역(33)은 절연성의 상부 소자분리막(30) 및 상기 상부 소자분리막(30)과 상기 상부 활성영역들(UA) 사이에 개재된 절연성의 스페이서들(24)을 포함할 수 있다. 상기 스페이서들(24)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 이루어질 수 있다. 상기 스페이서들(24)은 상기 하부 소자분리 영역(15)과 이격될 수 있다. 상기 상부 소자분리 영역(33)의 높이(H2)의 크기는 상기 하부 소자분리 영역(15)의 높이(H1)의 크기 보다 작을 수 있다.
상기 하부 활성영역들(LA) 내에 제공되며 상기 상부 활성영역들(UA) 내로 연장된 제1 불순물 영역들(27')이 제공될 수 있다. 상기 제1 불순물 영역들(27')은 상기 하부 소자분리 영역(15)의 바닥면보다 높은 레벨에 위치할 수 있다.
상기 제1 불순물 영역들(27')이 형성되지 않은 상기 상부 활성영역들(UA)의 나머지 영역 내에 제2 불순물 영역들(42)이 제공될 수 있다. 상기 제1 불순물 영역들(27')과 상기 제2 불순물 영역들(42)은 도 1 및 도 2에서와 같은 다이오드(D)를 구성할 수 있다. 예를 들어, 상기 제1 불순물 영역들(27')은 P형의 상기 반도체 기판(1)과 다른 도전형, 즉 N+ 형의 불순물 영역일 수 있고, 상기 제2 불순물 영역들(42)은 P형 불순물 영역일 수 있다.
상기 제1 불순물 영역들(27')과 상기 제2 불순물 영역들(42) 사이의 접합(junction)은 상기 하부 활성영역들(UA)에 비하여 폭이 좁은 상기 상부 활성 영역들(LA) 내에 위치할 수 있기 때문에, 메모리 소자에서 스위칭 소자로 이용되는 다이오드의 전기적 특성을 향상시킬 수 있다.
몇몇 실시예들에서, 상기 제2 불순물 영역들(42)의 각각은 하부 불순물 영역(36)과 상기 하부 불순물 영역(36) 보다 고농도의 상부 불순물 영역(39)을 포함할 수 있다. 상기 하부 불순물 영역(36)은 상기 상부 불순물 영역(39)과 상기 제1 불순물 영역(27') 사이에 개재될 수 있다.
상기 제1 불순물 영역들(27')과 상기 제2 불순물 영역들(42) 사이의 접합(junction)은 굴곡질 수 있다. 수직 단면도로 보았을 때, 상기 제1 불순물 영역들(27')과 상기 제2 불순물 영역들(42) 사이의 접합(junction)은 휘어진 선 모양일 수 있다. 예를 들어, 상기 제1 불순물 영역들(27')과 상기 제2 불순물 영역들(42) 사이의 접합(junction)은 가운데 부분에서 아래 방향으로 오목할 수 있다.
상기 제1 불순물 영역들(27')은 도 1 및 도 2에서의 상기 워드라인들(WL1, WL2, … , WLm)에 해당할 수 있고, 라인 형상일 수 있다. 상기 제1 불순물 영역들(27') 양 옆에 위치하는 상기 하부 소자분리 영역들(15)은 상기 상부 소자분리 영역들(33)에 비하여 좁은 폭을 갖도록 제공될 수 있다. 따라서, 상기 하부 소자분리 영역들(15)에 의해 한정되는 상기 하부 활성영역들(LA) 및 상기 제1 불순물 영역들(27')을 상대적으로 큰 폭을 갖도록 형성할 수 있기 때문에, 상기 워드라인들(WL1, WL2, … , WLm)로 이용되는 상기 제1 불순물 영역들(27')의 전기적 특성을 향상시킬 수 있다. 따라서, 소자의 전체적인 응답속도를 향상시킬 수 있다.
상기 제2 불순물 영역들(42)과 전기적으로 연결된 하부 도전성 패턴들(48)이 제공될 수 있다. 상기 하부 도전성 패턴들(48)은 상기 제2 불순물 영역들(42)과 저항성 접촉(ohmic contact)을 형성하는 CoSi, TiSi, IrSi, PtSi 또는 NiSi 등과 같은 금속-반도체 화합물 및 상기 금속-반도체 화합물 상에 형성된 텅스텐 등과 같은 금속막을 포함할 수 있다.
상기 하부 도전성 패턴들(48)과 전기적으로 연결된 하부 전극들(54)이 제공될 수 있다. 상기 하부 전극들(54)은 Ti 막, Si 막, Ta 막, Mo 막, W 막, Ru 막, Ta 막, TiW 막, TiN 막, TiON 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, TiC 막, TiCN 막, TiSi 막, TaSi 막, CoSi 막, NiSi 막, 도전성 탄소 그룹(conductive carbon group) 막, 구리 그룹(Cu group) 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
상기 하부 전극들(54) 상에 차례로 적층된 정보 저장 물질 패턴들(57, S) 및 상부 전극들(60)이 제공될 수 있다. 상기 정보 저장 물질 패턴들(57, S)은 관통하는 전류에 대한 저항 값이 상(phase)에 따라 달라지는 상변화 물질막을 포함할 수 있다. 상기 상변화 물질막은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O 및 C 중 적어도 하나를 포함하는 물질막으로 형성할 수 있다. 예를 들어, 상변화 물질막은 GST막과 같은 칼코게나이드막(chalcogenide layer)을 포함하여 상변화 메모리 셀에 이용될 수 있다. 상기 상부 전극들(60)은 Ti 막, Si 막, Ta 막, Mo 막, W 막, Ru 막, Ta 막, TiW 막, TiN 막, TiON 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, TiC 막, TiCN 막, TiSi 막, TaSi 막, CoSi 막, NiSi 막, 도전성 탄소 그룹(conductive carbon group) 막, 구리 그룹(Cu group) 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
몇몇 실시예들에서, 상기 정보 저장 물질 패턴들(57)은 서로 이격된 라인 형상들일 수 있다. 예를 들어, 상기 정보 저장 패턴들(57)은, 평면도로 보았을 때, 제1 방향성(X)의 상기 워드라인들(WL1, WL2, …, WLm)과 교차하는 제2 방향성(Y)의 라인 형상일 수 있다. 상기 정보 저장 물질 패턴들(57)은 도 2의 도면 부호 “S”에 해당할 수 있다.
다른 실시예에서, 상기 정보 저장 물질 패턴들(57)은 서로 이격된 고립형(island-type)으로 형성할 수도 있다. 상기 상부 전극들(60)과 전기적으로 연결된 도전성의 상부 플러그들(66)이 제공될 수 있다. 상기 상부 플러그들(66)과 전기적으로 연결된 도전성 패턴들(69)이 제공될 수 있다. 상기 도전성 패턴들(69)은 도 1 및 도 2의 비트라인들(BL1, BL2, …, BLn)에 해당할 수 있다.
평면도로 보았을 때, 상기 워드라인들(WL1, WL2, … , WLm; 27')과 상기 비트라인들(BL1, BL2, …, BLn; 69) 사이의 교차점들에 위치하는 상기 정보 저장 물질 패턴들(57)의 부분들은 정보 저장 요소들(Rp)로 정의할 수 있다.
앞에서 설명한 바와 같이, 상기 제1 불순물 영역들(27')의 바닥면 및 상부면은 굴곡진 형상일 수 있다. 그렇지만, 상기 제1 불순물 영역들(27')은 도 4a 및 도 4b에서와 같이 바닥면 및 상부면이 굴곡지지 않고, 수평적으로 평행한 직선으로 형성된 불순물 영역들(80)로 변형될 수도 있다.
앞에서 설명한 것과 같이, 본 실시예들에 따르면 다이오드(D)를 구성하는 제1 및 제2 불순물 영역들(27', 42), 및 상기 제1 및 제2 불순물 영역들(27', 42)을 한정하는 소자분리 영역들(15, 33)을 제공할 수 있다. 상기 다이오드(D)를 구성하는 제1 및 제2 불순물 영역들(27', 42)은 고온의 에피택시얼 공정 없이 형성할 수 있는 구조를 제공하므로, 상기 다이오드(D)를 형성하는 공정으로 인하여 기판이 열화되는 것을 방지할 수 있다. 또한, 고온 공정을 생략할 수 있으므로, 상기 다이오드(D)를 채택하는 메모리 소자를 다른 소자와 임베디드(embedded)할 수 있다. 이하에서, 상기 다이오드(D)를 구성하는 제1 및 제2 불순물 영역들(27', 42)을 고온의 에피택시얼 공정 없이 형성할 수 있는 반도체소자의 제조 방법에 대하여 설명하기로 한다.
도 5a 내지 도 11b는 본 발명의 일 실시예에 따른 반도체소자를 설명하기 위한 단면도들이고, 도 12a 및 도 12b는 본 발명의 다른 실시예에 따른 반도체소자를 설명하기 위한 단면도들이고, 도 13a 내지 15b는 본 발명의 또 다른 실시예에 따른 반도체소자를 설명하기 위한 단면도들이다.
도 3a 내지 도 15b에서, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a 및 도 15a는 도 2의 I-I′선을 따라 취해진 영역을 나타낸 단면도들이고, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b 및 도 15b는 도 2의 II-II′선을 따라 취해진 영역을 나타낸 단면도들이다.
우선, 도 2, 도 5a 내지 도 11b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다.
도 2, 도 5a 및 도 5b를 참조하면, 반도체 기판(1)을 준비할 수 있다. 상기 반도체 기판(1)은 P형의 실리콘 기판일 수 있다. 상기 반도체 기판(1) 상에 제1 마스크(3)를 형성할 수 있다. 상기 제1 마스크(3)는 하드 마스크일 수 있다. 예를 들어, 상기 제1 마스크(3)는 차례로 적층된 버퍼 산화막 및 실리콘 질화막으로 형성할 수 있다.
상기 제1 마스크(3)를 식각 마스크로 이용하여 상기 반도체 기판(1)을 식각하여 하부 트렌치 영역(6)을 형성할 수 있다. 상기 하부 트렌치 영역(6)은, 평면도로 보았을 때, 라인 형상일 수 있다.
도 2, 도 6a 및 도 6b를 참조하면, 상기 하부 트렌치 영역(6)을 채우는 하부 소자분리 영역(15)을 형성할 수 있다. 예를 들어, 상기 하부 트렌치 영역(6)의 내벽에 산화막(9)을 형성하고, 상기 산화막(9) 상에 상기 하부 트렌치 영역(6)을 채우는 하부 소자분리막(12)을 형성할 수 있다. 상기 산화막(9)은 열 산화 공정에 의한 실리콘 산화막으로 형성할 수 있다.
몇몇 실시예에서, 상기 하부 소자분리막(12)은 실리콘막으로 형성할 수 있다. 예를 들어, 상기 하부 소자분리막(12)은 CVD 공정 또는 ALD 공정을 이용한 폴리 실리콘막으로 형성할 수 있다.
다른 실시예에서, 상기 하부 소자분리막(12)은 스핀 코팅 공정, CVD 공정 또는 ALD 공정을 이용한 절연성 물질, 예를 들어 실리콘 산화물로 형성할 수 있다.
상기 제1 마스크(3)를 제거할 수 있다. 상기 제1 마스크(3)를 실리콘 질화물 등과 같은 물질로 형성하는 경우에, 상기 제1 마스크(3)는 식각 공정을 이용하여 제거할 수 있다.
도 2, 도 7a 및 도 7b를 참조하면, 상기 하부 소자분리 영역(15)을 갖는 기판 상에 제2 마스크(18)를 형성할 수 있다. 상기 제2 마스크(18)는 실리콘 질화물로 형성할 수 있다. 상기 제2 마스크(18)를 식각 마스크로 이용하여 상기 반도체 기판(1) 및 상기 하부 소자분리 영역(15)을 식각할 수 있다. 그 결과, 상부 트렌치 영역(21)을 형성할 수 있다. 상기 상부 트렌치 영역(21)의 폭(W2)은 상기 하부 트렌치 영역(6)의 폭(W1) 보다 클 수 있다.
몇몇 실시예들에서, 상기 상부 트렌치 영역(21)의 높이(H2)의 크기는 상기 하부 트렌치 영역(6)의 높이(H1)의 크기 보다 작을 수 있다. 다시 말하면, 상기 반도체 기판(1) 내에서, 상기 상부 트렌치 영역(21)의 수직 높이(H2)의 크기는 상기 상부 트렌치 영역(21) 하부에 위치하는 상기 하부 트렌치 영역(6)의 수직 높이(H1)의 크기 보다 작을 수 있다.
상기 하부 트렌치 영역들(6)에 의해 하부 활성영역들(LA)이 한정되고, 상기 상부 트렌치 영역(21)에 의해 상부 활성영역들(UA)이 한정될 수 있다.
상기 하부 활성영역들(LA)의 각각은, 평면도로 보았을 때, 라인 형상일 수 있다. 상기 상부 활성영역들(UA)은 상기 하부 활성 영역들(LA)의 일부분들로부터 상부로 돌출된 형상일 수 있다.
상기 하부 활성영역들(LA)의 각각은 제1 폭(L1)을 갖도록 형성되고, 상기 상부 활성영역들(UA)의 각각은 상기 제1 폭(L1) 보다 작은 제2 폭(L2)을 갖도록 형성될 수 있다. 상기 하부 활성영역들(LA)의 측벽들과 상기 상부 활성영역들(UA)의 측벽들은 수직 정렬되지 않을 수 있다. 따라서, 도 7b에서와 같이, 상기 상부 및 하부 활성영역들(UA, LA) 사이의 폭 차이로 인하여, 상기 하부 활성영역들(LA)의 상부 일부분들이 노출될 수 있다.
도 2, 도 8a 및 도 8b를 참조하면, 상기 상부 트렌치 영역(21)의 측벽 상에 스페이서(24)를 형성할 수 있다. 상기 스페이서(24)는 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성할 수 있다.
상기 스페이서(24)의 폭(S2)의 크기는 상기 하부 활성영역들(L1)의 측벽들과 상기 상부 활성영역들(UA)의 측벽들 사이의 거리(S1)의 크기 보다 작을 수 있다. 따라서, 상기 하부 활성영역들(LA)의 상부면 일부(E)가 노출될 수 있다.
이온 주입 공정을 진행하여, 상기 하부 활성영역들(L1) 내에 불순물을 주입하여 예비 불순물 영역들(27)을 형성할 수 있다. 보다 구체적으로, 상기 하부 활성영역들(LA)의 상부면의 노출된 영역들(E)을 통하여 불순물을 주입하여 상기 예비 불순물 영역들(27)을 형성할 수 있다. 상기 이온 주입 공정은 경사 이온 주입 기술을 이용할 수 있다. 상기 예비 불순물 영역들(27)을 형성하기 위한 이온 주입 공정 동안에, 상기 제2 마스크(18) 및 상기 스페이서(24)는 상기 상부 활성영역들(UA)을 보호하기 위한 이온 주입 마스크로서의 역할을 할 수 있다. 상기 스페이서(24)는 상기 이온 주입 공정으로 인하여 상기 상부 활성영역들(UA)의 측벽들이 손상되는 것을 방지할 수 있다. 또한, 상기 스페이서(24)는 상기 상부 활성영역들(UA) 내에 불순물들이 주입되는 것을 방지할 수 있다.
다른 실시예에서, 상기 스페이서(24)를 형성하는 것은 생략될 수 있다. 예를 들어, 상기 반도체 기판(1)에 대하여 수직인 방향으로 불순물들을 상기 하부 활성영역들(LA) 내에 주입하는 이온 주입 공정을 진행하는 경우에, 상기 스페이서(24)를 형성하는 것은 생략할 수 있다.
도 2, 도 9a 및 도 9b를 참조하면, 상기 예비 불순물 영역들(27)을 갖는 기판 상에 절연성 물질막을 형성하고, 상기 절연성 물질막을 평탄화하여 상기 상부 트렌치 영역(21)을 채우는 상부 소자분리막(30)을 형성할 수 있다. 상기 상부 소자분리막(30)은 절연성의 산화물로 형성할 수 있다. 예를 들어, 상기 상부 소자분리막(30)은 실리콘 산화막으로 형성할 수 있다. 상기 상부 소자분리막(30) 및 상기 스페이서(24)는 상부 소자분리 영역(33)을 구성할 수 있다.
이어서, 상기 제2 마스크(18)를 제거할 수 있다. 상기 제2 마스크(18)를 실리콘 질화물로 형성하는 경우에, 상기 제2 마스크(18)는 식각 공정을 이용하여 제거할 수 있다.
도 2, 도 10a 및 도 10b를 참조하면, 상기 상부 활성영역들(UA) 내에 제2 예비 불순물 영역들을 주입하고, 열처리 공정을 진행하여 상기 제2 예비 불순물 영역들 및 상기 제1 예비 불순물 영역(27)을 활성화시킬 수 있다. 그 결과, 상기 하부 활성영역들(LA) 내에 제공되며 상기 상부 활성영역들(UA) 내로 연장된 제1 불순물 영역들(27')을 형성할 수 있고, 상기 제1 불순물 영역들(27')이 형성되지 않은 상기 상부 활성영역들(UA)의 나머지 영역 내에 제2 불순물 영역들(42)을 형성할 수 있다.
상기 제1 불순물 영역들(27')과 상기 제2 불순물 영역들(42)은 도 1 및 도 2에서 같은 다이오드(D)를 구성할 수 있다. 예를 들어, 상기 제1 불순물 영역들(27')은 상기 반도체 기판(1)과 다른 도전형, 즉 N+ 형 불순물 영역들일 수 있고, 상기 제2 불순물 영역들(42)은 P형 불순물 영역들일 수 있다.
몇몇 실시예들에서, 상기 제2 불순물 영역들(42)의 각각은 P-형의 저농도 불순물 영역(36)과 P+형의 고농도 불순물 영역(39)으로 형성될 수 있다.
상기 제1 불순물 영역들(27')과 상기 제2 불순물 영역들(42) 사이의 접합(junction) 부분들은 굴곡질 수 있다. 수직 단면도로 보았을 때, 상기 제1 불순물 영역들(27')과 상기 제2 불순물 영역들(42) 사이의 접합(junction) 부분들은 휘어진 선 모양일 수 있다. 예를 들어, 상기 제1 불순물 영역들(27')과 상기 제2 불순물 영역들(42) 사이의 접합(junction) 부분들은 가운데 부분이 아래로 향하도록 오목할 수 있다.
상기 하부 소자 분리 영역들(15) 및 상기 상부 소자분리 영역들(42)은 서로 이격된 상기 제1 불순물 영역들(27')을 전기적으로 격리시키는 역할을 할 수 있다. 상기 제1 불순물 영역들(27')은 도 1 및 도 2에서의 상기 워드라인들(WL1, WL2, … , WLm)에 대응할 수 있다.
도 2, 도 11a 및 도 11b를 참조하면, 다이오드를 구성하는 상기 제1 및 제2 불순물 영역들(27', 42)을 갖는 반도체기판의 전면 상에 제1 증간절연막(45)을 형성할 수 있다. 상기 층간 절연막(45)은 실리콘 산화막을 포함할 수 있다.
상기 제1 층간 절연막(45)을 관통하며 상기 제2 불순물 영역들(42)과 전기적으로 연결된 하부 도전성 패턴들(48)을 형성할 수 있다. 상기 하부 도전성 패턴들(48)은 상기 제2 불순물 영역들(42)과 저항성 접촉(ohmic contact)을 형성하는 CoSi, TiSi, IrSi, PtSi 또는 NiSi 등과 같은 금속-반도체 화합물 및 상기 금속-반도체 화합물 상에 형성된 텅스텐 등과 같은 금속막을 포함할 수 있다.
상기 제1 층간 절연막(45) 상에 제2 층간 절연막(51)을 형성할 수 있다. 상기 제2 층간 절연막(51)은 실리콘 산화물로 형성할 수 있다. 상기 제2 층간 절연막(51)을 관통하며 상기 하부 도전성 패턴들(48)과 전기적으로 연결된 하부 전극(54)을 형성할 수 있다. 상기 하부 전극들(54)은 Ti 막, Si 막, Ta 막, Mo 막, W 막, Ru 막, Ta 막, TiW 막, TiN 막, TiON 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, TiC 막, TiCN 막, TiSi 막, TaSi 막, CoSi 막, NiSi 막, 도전성 탄소 그룹(conductive carbon group) 막, 구리 그룹(Cu group) 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
상기 하부 전극들(54)을 갖는 기판 상에 차례로 적층된 정보 저장 물질 패턴들(57, S) 및 상부 전극들(60)을 형성할 수 있다. 상기 정보 저장 물질 패턴들(57, S)은 관통하는 전류에 대한 저항 값이 상(phase)에 따라 달라지는 상변화 물질막을 포함할 수 있다. 상기 상변화 물질막은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O 및 C 중 적어도 하나를 포함하는 물질막으로 형성할 수 있다. 예를 들어, 상변화 물질막은 GST막과 같은 칼코게나이드막(chalcogenide layer)을 포함하여 상변화 메모리 셀에 이용될 수 있다. 상기 상부 전극들(60)은 Ti 막, Si 막, Ta 막, Mo 막, W 막, Ru 막, Ta 막, TiW 막, TiN 막, TiON 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, TiC 막, TiCN 막, TiSi 막, TaSi 막, CoSi 막, NiSi 막, 도전성 탄소 그룹(conductive carbon group) 막, 구리 그룹(Cu group) 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
몇몇 실시예들에서, 상기 정보 저장 물질 패턴들(57)은 서로 이격된 라인 형상들로 형성할 수 있다. 예를 들어, 상기 정보 저장 패턴들(57)은, 평면도로 보았을 때, 제1 방향성(X)의 상기 워드라인들(WL1, WL2, …, WLm)과 교차하는 제2 방향성(Y)의 라인 형상으로 형성될 수 있다. 상기 정보 저장 물질 패턴들(57)은 도 2의 도면 부호 “S”에 해당할 수 있다.
다른 실시예에서, 상기 정보 저장 물질 패턴들(57)은 서로 이격된 고립형(island-type)으로 형성할 수도 있다.
상기 정보 저장 물질 패턴들(57, S) 및 상기 상부 전극들(60)을 덮는 제3 층간 절연막(63)을 형성할 수 있다. 상기 제3 층간 절연막(63)은 실리콘 산화막으로 형성할 수 있다. 상기 제3 층간 절연막(63)을 관통하며 상기 상부 전극들(60)과 전기적으로 연결된 도전성의 상부 플러그들(66)을 형성할 수 있다.
상기 제3 층간 절연막(63) 상에 상기 상부 플러그들(66)을 덮는 비트라인들(69)을 형성할 수 있다. 상기 비트라인들(69)은 도 1 및 도 2의 비트라인들(BL1, BL2, …, BLn)에 해당할 수 있다.
평면도로 보았을 때, 상기 워드라인들(WL1, WL2, … , WLm; 27')과 상기 비트라인들(BL1, BL2, …, BLn; 69) 사이의 교차점들에 위치하는 상기 정보 저장 물질 패턴들(57)의 부분들은 정보 저장 요소들(Rp)로 정의할 수 있다.
다음으로, 도 12a 및 도 12b를 참조하여 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 2, 도 12a 및 도 12b를 참조하면, 앞의 실시예에서의 상기 제1 및 제2 불순물 영역들(27', 42)을 형성하는 방법과 다른 방법으로 제1 및 제2 불순물 영역들을 형성하는 방법을 제공할 수 있다. 좀더 구체적으로, 도 5a 및 도 5b에서 설명한 상기 하부 트렌치 영역들(6)을 형성하기 전에, 제1 및 제2 불순물 영역들(80, 89)을 형성하기 위한 이온 주입 공정을 진행할 수 있다. 따라서, 상기 제1 불순물 영역들(80)을 형성하기 위한 이온 주입 공정에서, 도 8a 및 도 8b에서의 제1 마스크(18)와 같은 이온 주입 마스크가 없으므로, 상기 제1 불순물 영역들(80)은 상기 반도체 기판(1) 내의 일정한 두께로 형성될 수 있다. 즉, 앞의 실시예에서의 상기 제1 불순물 영역들(27')과 상기 제2 불순물 영역들(42) 사이의 접합(junction)은 굴곡진 형상이지만, 도 12a 및 도 12b에 개시된 실시예에서의 상기 제1 불순물 영역들(80)과 상기 제2 불순물 영역들(89) 사이의 접합(junction)은 굴곡지지 않은 형상, 즉 수평적으로 직선인 형상일 수 있다. 상기 제2 불순물 영역들(89)의 각각은 저농도의 하부 불순물 영역(83) 및 고농도의 상부 불순물 영역(86)을 포함할 수 있다.
도 12a 및 도 12b에 개시된 실시예는 도 5a 내지 도 11b에서 설명한 실시예에 비하여 상기 제1 불순물 영역들(80)과 상기 제2 불순물 영역들(89)을 형성하는 방법에 차이가 있을 뿐, 나머지 구성요소들은 서로 동일하므로 여기서 자세한 설명은 생략하기로 한다.
다음으로, 도 13a 내지 도 15b를 참조하여 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 2, 도 13a 및 도 13b를 참조하면, 반도체 기판(100) 상에 제1 마스크(103)를 형성할 수 있다. 상기 제1 마스크(103)는 실리콘 질화물을 포함하도록 형성할 수 있다.
상기 제1 마스크(103)를 식각 마스크로 이용하여 상기 반도체 기판(100)을 식각할 수 있다. 그 결과, 상부 활성영역들(UA')을 한정하는 상부 트렌치 영역(106)을 형성할 수 있다.
상기 상부 트렌치 영역(106)의 측벽 상에 스페이서(109)를 형성할 수 있다. 상기 스페이서(109)는 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성할 수 있다.
이온 주입 공정을 진행하여, 상기 반도체 기판(100) 내에 불순물을 주입하여 제1 예비 불순물 영역들(112)을 형성할 수 있다. 상기 이온 주입 공정은 경사 이온 주입을 포함할 수 있다.
상기 제1 예비 불순물 영역들(112)을 형성하기 위한 이온 주입 공정 동안에, 상기 제1 마스크(103) 및 상기 스페이서(109)는 상기 상부 활성영역들(UA)을 보호하기 위한 이온 주입 마스크로서의 역할을 할 수 있다.
다른 실시예에서, 도 12a 및 도 12b에서 설명한 것과 같이, 상기 제1 마스크(103)를 형성하기 전에 불순물 영역들을 형성하기 위한 이온 주입 공정을 진행할 수도 있다.
도 2, 도 14a 및 도 14b를 참조하면, 상기 상부 활성영역들(UA) 사이를 가로지르는 개구부를 갖는 제2 마스크(115)를 형성할 수 있다. 상기 제2 마스크(115)는 탄소를 포함하는 SOH(spin on hardmask) 막 또는 포토 레지스트 막으로 형성할 수 있다. 또는, 상기 제2 마스크(115)는 적층 구조의 마스크로 형성할 수 있다.
상기 제2 마스크(115)를 식각 마스크로 하여 상기 상부 활성영역들(UA') 사이의 반도체 기판을 식각하여 하부 트렌치 영역(118)을 형성할 수 있다. 상기 하부 트렌치 영역(118)에 의하여 하부 활성영역들(LA')이 한정될 수 있다. 여기서, 상기 상부 및 하부 활성영역들(UA', LA')은 앞의 도 5a 내지 도 11b에서 설명한 상기 상부 및 하부 활성영역들(UA, LA)과 그 형상이 실질적으로 동일하므로, 여기서 자세한 설명은 생략하기로 한다.
도 2, 도 15a 및 도 15b를 참조하면, 상기 제2 마스크(115)를 제거할 수 있다. 열 산화 공정을 진행하여, 상기 하부 및 상부 트렌치 영역들(118, 106)의 노출된 내벽에 열 산화막(121)을 형성할 수 있다.
상기 하부 및 상부 트렌치 영역들(118, 106)을 채우는 실리콘 산화물 등과 같은 절연성 물질막(124, 130)을 형성할 수 있다. 상기 절연성 물질막(124, 130)은 스핀 코팅 방법에 의해 형성될 수 있다.
다른 실시예에서, 상기 열 산화막(121) 상에 상기 하부 트렌치 영역(118)을 채우는 하부 소자분리막(124)을 형성할 수 있다. 상기 하부 소자분리막(124)은 폴리 실리콘 등과 같이 갭필 특성이 우수한 물질로 형성할 수 있다. 예를 들어, 상기 열 산화막(121)을 갖는 기판 상에 폴리 실리콘막을 형성하고, 상기 폴리 실리콘 막이 상기 하부 트렌치 영역(118) 내에 잔존하도록 상기 폴리 실리콘 막을 부분 식각하여 하부 소자분리막(124)을 형성할 수 있다. 여기서, 상기 하부 소자분리막(124) 및 상기 열 산화막(121)은 하부 소자분리 영역(127)을 구성할 수 있다. 이어서, 상기 하부 소자분리 영역(127) 상의 상기 상부 트렌치 영역(106)의 빈 공간을 채우는 상부 소자분리막(130)을 형성할 수 있다. 상기 상부 소자분리막(130) 및 상기 스페이서(109)는 상부 소자분리 영역(133)을 구성할 수 있다.
상기 제1 마스크(103)를 제거할 수 있다.
상기 상부 활성영역들(UA') 내에 제2 예비 불순물 영역들을 주입하고, 열처리 공정을 진행하여 상기 제2 예비 불순물 영역들 및 상기 제1 예비 불순물 영역(112)을 활성화시킬 수 있다. 그 결과, 상기 하부 활성영역들(LA') 내에 제공되며 상기 상부 활성영역들(UA') 내로 연장된 제1 불순물 영역들(112')을 형성할 수 있고, 상기 제1 불순물 영역들(112')이 형성되지 않은 상기 상부 활성영역들(UA')의 나머지 영역 내에 제2 불순물 영역들(142)을 형성할 수 있다. 상기 제2 불순물 영역들(142)의 각각은 차례로 적층된 P-형의 저농도 불순물 영역(136)과 P+형의 고농도 불순물 영역(139)으로 형성될 수 있다.
상기 제1 및 제2 불순물 영역들(112', 142)은 도 10a 및 도 10b에서 설명한 상기 제1 및 제2 불순물 영역들(27', 42)에 각각 대응하므로, 도 10a 및 도 10b에서 설명한 내용으로부터 쉽게 이해될 수 있다.
도 16은 본 발명의 실시 예들에 따른 반도체소자를 채택하는 전자 시스템(electronic system)의 개략적인 블록도이다. 상기 전자 시스템은 솔리드 스테이트 디스크(Solid State Disk; SSD; 211)와 같은 데이터 저장장치일 수 있다.
도 16을 참조하면, 상기 솔리드 스테이트 디스크(SSD; 211)는 인터페이스(213), 제어기(controller; 215), 비휘발성 메모리(non-volatile memory; 218), 및 버퍼 메모리(buffer memory; 219)를 구비할 수 있다. 상기 비휘발성 메모리(non-volatile memory; 218)는 본 발명의 실시 예들에서 설명한 바와 같은 다이오드(D)를 스위칭 소자로 채택할 수 있다.
상기 비휘발성 메모리(non-volatile memory; 218)는 저항성 메모리(resistive memory)일 수 있다. 예를 들면, 상기 비휘발성 메모리(non-volatile memory; 218)는 상변화 물질 패턴, 자기터널접합(Magnetic Tunnel Junction; MTJ) 패턴, 폴리머 패턴, 및 산화(oxide) 패턴으로 이루어진 일군에서 선택된 하나와 같은 정보저장요소(data storage element)를 구비할 수 있다.
상기 솔리드 스테이트 디스크(211)는 반도체를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(211)는 하드디스크드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열·소음도 적으며, 소형화·경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(211)는 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 제어기(215)는 상기 인터페이스(213)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(215)는 메모리제어기 및 버퍼제어기를 구비할 수 있다. 상기 비휘발성 메모리(218)는 상기 제어기(215)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(211)의 데이터 저장용량은 상기 비휘발성 메모리(218)에 대응할 수 있다. 상기 버퍼 메모리(219)는 상기 제어기(215)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(213)는 호스트(Host; 202)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(213)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(218)는 상기 제어기(215)를 경유하여 상기 인터페이스(213)에 접속될 수 있다. 상기 비휘발성 메모리(218)는 상기 인터페이스(213)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 디스크(211)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(218)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(219)는 휘발성 메모리(volatile memory)를 구비할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(219)는 상기 비휘발성 메모리(218)에 비하여 상대적으로 빠른 동작속도를 보인다.
상기 인터페이스(213)의 데이터 처리속도는 상기 비휘발성 메모리(218)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(219)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(213)를 통하여 수신된 데이터는, 상기 제어기(215)를 경유하여 상기 버퍼 메모리(219)에 임시 저장된 후, 상기 비휘발성 메모리(218)의 데이터 기록(write) 속도에 맞추어 상기 비휘발성 메모리(218)에 영구 저장될 수 있다. 또한, 상기 비휘발성 메모리(218)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(219)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(219)는 상기 솔리드 스테이트 디스크(211)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
도 17은 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다. 도 17을 참조하면, 전자 회로 기판(300, electronic circuit board)이 제공될 수 있다. 상기 전자 회로 기판(300)은 회로 기판(310, circuit board) 상에 배치된 마이크로프로세서(320, microprocessor), 상기 마이크로프로세서(320)와 통신하는 주 기억 회로(330, main storage circuit) 및 부 기억 회로(340, supplementary storage circuit), 상기 마이크로프로세서(320)로 명령을 보내는 입력 신호 처리 회로(350, input signal processing circuit), 상기 마이크로프로세서(320)로부터 명령을 받는 출력 신호 처리 회로(360, output signal processing circuit) 및 다른 회로 기판들과 전기 신호를 주고 받는 통신 신호 처리 회로(370, communicating signal processing circuit)를 포함한다. 화살표들은 전기적 신호가 전달될 수 있는 경로를 의미하는 것으로 이해될 수 있다.
상기 마이크로프로세서(320)는 각종 전기 신호를 받아 처리 하고 처리 결과를 출력할 수 있으며, 상기 전자 회로 기판(310)의 다른 구성 요소들을 제어할 수 있다. 상기 마이크로프로세서(320)는 예를 들어, 중앙 처리 장치(CPU: central processing unit), 및/또는 주 제어 장치(MCU: main control unit) 등으로 이해될 수 있다. 상기 주 기억 회로(330)는 상기 마이크로프로세서(320)가 항상 또는 빈번하게 필요로 하는 데이터 또는 프로세싱 전후의 데이터를 임시로 저장할 수 있다. 상기 주 기억 회로(330)는 빠른 속의 응답이 필요하므로, 반도체 메모리로 구성될 수 있다. 보다 상세하게, 상기 주 기억 회로(330)는 캐시(cache)로 불리는 반도체 메모리일 수도 있고, SRAM(static random access memory), DRAM(dynamic random access memory), RRAM(resistive random access memory) 및 그 응용 반도체 메모리들, 예를 들어 Utilized RAM, Ferro-electric RAM, Fast cycle RAM, Phase changeable RAM(PRAM), Magnetic RAM(MRAM), 기타 다른 반도체 메모리로 구성될 수 있다. 부가하여, 상기 주 기억 회로는 휘발성/비휘발성과 관계가 없으며, 랜덤 억세스 메모리를 포함할 수 있다. 따라서, 상기 주 기억 회로(330)는 본 발명의 실시예들 중 적어도 하나의 실시예에 따른 장치 및/또는 제조 방법을 이용하여 형성된 메모리 소자를 포함할 수 있다. 상기 주 기억 회로(330)는 반도체 모듈을 적어도 하나 이상 포함할 수 있다. 상기 부 기억 회로(340)는 대용량 기억 소자이고, 플래시 또는 상변화 메모리 등과 같은 비휘발성 반도체 메모리이거나 마그네틱 필드를 이용한 하드 디스크 드라이브일 수 있다. 또는 빛을 이용한 컴팩트 디스크 드라이브일 수 있다. 상기 부 기억 회로(340)는 상기 주 기억 회로(330)에 비하여, 빠른 속도를 원하지 않는 대신, 대용량의 데이터를 저장하고자 할 경우 사용될 수 있다.
상기 부 기억 회로(340)는 랜덤/비랜덤과 관계가 없으며, 비휘발성 기억 소자를 포함할 수 있다. 상기 부 기억 회로(340)는 반도체 모듈을 적어도 하나 이상 포함할 수 있다. 상기 입력 신호 처리 회로(350)는 외부의 명령을 전기적 신호로 바꾸거나, 외부로부터 전달된 전기적 신호를 상기 마이크로프로세서(320)로 전달할 수 있다. 상기 외부로부터 전달된 명령 또는 전기적 신호는 동작 명령일 수도 있고, 처리해야 할 전기 신호일 수도 있고, 저장해야 할 데이터일 수도 있다. 상기 입력 신호 처리 회로(350)는 예를 들어 키보드, 마우스, 터치 패드, 이미지 인식장치 또는 다양한 센서들로부터 전송되어 온 신호를 처리하는 단말기 신호 처리 회로(terminal signal processing circuit), 스캐너 또는 카메라의 영상 신호 입력을 처리하는 영상 신호 처리 회로(image signal processing circuit) 또는 여러 가지 센서 또는 입력 신호 인터페이스 등일 수 있다.
상기 출력 신호 처리 회로(360)는 상기 마이크로 프로세서(320)에서 처리된 전기 신호를 외부로 전송하기 위한 구성 요소일 수 있다. 예를 들어, 출력 신호 처리 회로(360)는 그래픽 카드, 이미지 프로세서, 광학 변환기, 빔 패널 카드, 또는 다양한 기능의 인터페이스 회로 등일 수 있다. 상기 통신 회로(370)는 다른 전자 시스템 또는 다른 회로 기판과 전기적 신호를 상기 입력 신호 처리 회로(350) 또는 출력 신호 처리 회로(360)를 통하지 않고 직접적으로 주고 받기 위한 구성 요소이다. 예를 들어, 통신 회로(370)는 개인 컴퓨터 시스템의 모뎀, 랜 카드, 또는 다양한 인터페이스 회로 등일 수 있다.
도 18은 전자 시스템을 개략적으로 도시한 블록 다이어그램이다. 도 18을 참조하면, 전자 시스템(400)은, 제어부(410, control unit), 입력부(420, input unit), 출력부(430, output unit), 및 저장부(440, storage unit)를 포함하고, 통신부(450, communication unit) 및/또는 기타 동작부(460, operation unit)를 더 포함할 수 있다.
상기 제어부(410)는 상기 전자 시스템(400) 및 각 부분들을 총괄하여 제어할 수 있다. 상기 제어부(410)는 중앙 처리부 또는 중앙 제어부로 이해될 수 있으며, 상기 전자 회로 기판(300)을 포함할 수 있다. 상기 입력부(420)는 상기 제어부(410)로 전기적 명령 신호를 보낼 수 있다. 상기 입력부(420)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 상기 출력부(430)는 상기 제어부(410)로부터 전기적 명령 신호를 받아 상기 전자 시스템(400)이 처리한 결과를 출력할 수 있다. 상기 출력부(430)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다. 상기 저장부(440)는 상기 제어부(410)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 상기 저장부(440)는 상기 제어부(410)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 상기 저장부(440)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다. 상기 저장부(440)는 본 발명의 실시예들 중 적어도 하나의 실시예에 따른 장치 및/또는 제조 방법을 이용하여 형성된 반도체 메모리를 포함할 수 있다.
상기 통신부(450)는 상기 제어부(410)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 상기 통신부(450)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다. 상기 동작부(460)는 상기 제어부(410)의 명령에 따라 물리적 또는 기계적인 동작을 할 수 있다. 예를 들어, 상기 동작부(460)는 플로터, 인디케이터, 업/다운 오퍼레이터 등, 기계적인 동작을 하는 구성 요소일 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 제품일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
Claims (10)
- 반도체 기판 상의 하부 활성영역;
상기 하부 활성영역의 상부면으로부터 돌출되며, 상기 하부 활성영역보다 작은 폭을 갖는 복수의 상부 활성영역들;
상기 하부 활성영역의 측벽을 둘러싸는 하부 소자분리 영역;
상기 하부 소자분리 영역 상에 제공되며 상기 상부 활성영역들의 측벽을 둘러싸되, 상기 하부 소자분리 영역보다 작은 폭을 갖는 상부 소자분리 영역;
상기 하부 활성영역 내에 제공되며 상기 상부 활성 영역들 내로 연장된 제1 불순물 영역; 및
상기 상부 활성영역들 내에 형성되며 상기 제1 불순물 영역과 더불어 다이오드를 구성하는 제2 불순물 영역들을 포함하는 반도체소자. - 제 1 항에 있어서,
상기 제1 불순물 영역은 N형 불순물 영역이고,
상기 제2 불순물 영역은 P형 불순물 영역인 반도체소자. - 제 1 항에 있어서,
상기 제2 불순물 영역은 하부 불순물 영역 및 상기 하부 불순물 영역보다 고농도의 상부 불순물 영역을 포함하되, 상기 하부 불순물 영역은 상기 제1 불순물 영역과 상기 상부 불순물 영역 사이에 개재된 반도체소자. - 제 1 항에 있어서,
상기 하부 소자분리 영역은 폴리 실리콘막 및 상기 폴리 실리콘막의 측벽 및 바닥면을 감싸는 절연막을 포함하는 반도체소자. - 제 1 항에 있어서,
상기 상부 소자분리 영역은 절연성의 상부 소자분리막 및 상기 상부 소자분리막과 상기 상부 활성영역들 사이에 개재된 절연성의 스페이서를 포함하는 반도체소자. - 제 1 항에 있어서,
상기 하부 활성영역은 라인 형상이고,
상기 상부 활성영역들의 각각은 상기 하부 활성영역보다 작은 폭을 가지며 상기 하부 활성영역의 상부면으로부터 상부로 돌출된 반도체 소자. - 반도체 기판 내에 제공되며 서로 이격된 라인 형상의 하부 활성영역들을 한정하는 하부 소자분리 영역;
상기 하부 활성영역들의 상부면들로부터 돌출된 복수의 상부 활성영역들을 한정하며, 상기 하부 소자분리 영역보다 큰 폭을 갖는 상부 소자분리 영역;
상기 하부 활성영역들 내에 제공되며 상기 상부 활성 영역들 내로 연장된 제1 불순물 영역들; 및
상기 상부 활성영역들 내에 형성되며 상기 제1 불순물 영역들과 더불어 다이오드를 구성하는 제2 불순물 영역들을 포함하는 반도체소자. - 제 1 항에 있어서,
상기 하부 소자분리 영역은 폴리 실리콘막 및 상기 폴리 실리콘막의 측벽 및 바닥면을 감싸는 절연성의 산화막을 포함하는 반도체소자. - 제 1 항에 있어서,
상기 상부 소자분리 영역은 절연성의 상부 소자분리막 및 상기 상부 소자분리막과 상기 상부 활성영역들 사이에 개재된 절연성의 스페이서를 포함하는 반도체소자. - P형의 반도체 기판 내에 제공되며 서로 이격된 라인 형상의 하부 활성영역들을 한정하는 하부 소자분리 영역;
상기 하부 활성영역들의 상부면들로부터 돌출된 복수의 상부 활성영역들을 한정하며, 상기 하부 소자분리 영역보다 큰 폭을 갖는 상부 소자분리 영역;
상기 하부 활성영역들 내에 제공되며 상기 상부 활성 영역들 내로 연장된 N형의 제1 불순물 영역들;
상기 상부 활성영역들 내에 형성되며 상기 제1 불순물 영역들과 더불어 다이오드를 구성하는 P형의 제2 불순물 영역들;
상기 제2 불순물 영역들과 전기적으로 연결된 하부 전극들;
상기 하부 전극들 상의 상부 전극들;
상기 하부 전극들과 상기 상부 전극들 사이에 개재된 정보 저장 물질 패턴들; 및
상기 상부 전극들과 전기적으로 연결된 도전성 패턴들을 포함하되,
상기 제2 불순물 영역들의 각각은 하부 불순물 영역 및 상기 하부 불순물 영역보다 고농도의 상부 불순물 영역을 포함하고,
상기 도전성 패턴들과 상기 제1 불순물 영역들은 서로 교차하는 방향성을 갖는 라인 형상들인 반도체소자.
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Publications (1)
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