KR20160079990A - 인캡슐레이션막을 구비한 반도체 집적 회로 장치 및 그 제조방법 - Google Patents
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- 238000005538 encapsulation Methods 0.000 title claims abstract description 38
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title abstract description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 53
- 239000001301 oxygen Substances 0.000 claims abstract description 53
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 53
- 230000008859 change Effects 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 25
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 239000012782 phase change material Substances 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 229910052715 tantalum Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 238000000231 atomic layer deposition Methods 0.000 claims description 4
- 239000012528 membrane Substances 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 239000000945 filler Substances 0.000 claims description 3
- 230000007704 transition Effects 0.000 abstract 1
- 239000007787 solid Substances 0.000 description 9
- 239000000463 material Substances 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000010521 absorption reaction Methods 0.000 description 5
- 238000013500 data storage Methods 0.000 description 5
- 229910000618 GeSbTe Inorganic materials 0.000 description 4
- -1 ZrSiN Inorganic materials 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000000704 physical effect Effects 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910000763 AgInSbTe Inorganic materials 0.000 description 2
- 229910005542 GaSb Inorganic materials 0.000 description 2
- 229910005537 GaSeTe Inorganic materials 0.000 description 2
- 229910005872 GeSb Inorganic materials 0.000 description 2
- 229910005898 GeSn Inorganic materials 0.000 description 2
- 229910005900 GeTe Inorganic materials 0.000 description 2
- 229910015345 MOn Inorganic materials 0.000 description 2
- 229910019794 NbN Inorganic materials 0.000 description 2
- 229910017629 Sb2Te3 Inorganic materials 0.000 description 2
- 229910018321 SbTe Inorganic materials 0.000 description 2
- 229910018219 SeTe Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910006905 SnSb2Te4 Inorganic materials 0.000 description 2
- 229910004491 TaAlN Inorganic materials 0.000 description 2
- 229910004166 TaN Inorganic materials 0.000 description 2
- 229910003071 TaON Inorganic materials 0.000 description 2
- 229910004200 TaSiN Inorganic materials 0.000 description 2
- 229910004284 Te81Ge15Sb2S2 Inorganic materials 0.000 description 2
- 229910010037 TiAlN Inorganic materials 0.000 description 2
- 229910010060 TiBN Inorganic materials 0.000 description 2
- 229910010282 TiON Inorganic materials 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 229910008482 TiSiN Inorganic materials 0.000 description 2
- 229910008599 TiW Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910008807 WSiN Inorganic materials 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- FESBVLZDDCQLFY-UHFFFAOYSA-N sete Chemical compound [Te]=[Se] FESBVLZDDCQLFY-UHFFFAOYSA-N 0.000 description 2
- 229910052714 tellurium Inorganic materials 0.000 description 2
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8825—Selenides, e.g. GeSe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors
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- General Physics & Mathematics (AREA)
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Abstract
반도체 집적 회로 장치 및 그 제조방법에 대한 기술로, 반도체 집적 회로 장치는, 저항층, 및 저항층 측벽을 감싸도록 형성되는 인캡슐레이션막을 포함하며, 상기 인캡슐레이션막은 산소 흡수 성분을 포함한다.
Description
본 발명은 반도체 집적 회로 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 인캡슐레이션막을 구비한 저항 메모리 소자 및 그 제조방법에 관한 것이다.
모바일 및 디지털 정보 통신과 가전 산업의 급속한 발전에 따라, 기존의 전자의 전하 제어에 기반을 둔 소자 연구는 한계에 봉착할 것으로 전망된다. 이에, 기존 전자 전하 소자의 개념이 아닌 새로운 개념의 신 기능성 메모리 장치의 개발이 요구되고 있다. 특히, 주요 정보 기기의 메모리의 대용량화 요구를 충족시키기 위해, 차세대 대용량 초고속 및 초전력 메모리 장치의 개발이 필요하다.
현재, 차세대 메모리 장치로서 저항 물질을 메모리 매체로 사용하는 가변 저항 메모리 소자가 제안되고 있다. 대표적인 가변 저항 메모리 소자로는, 상변화 메모리 장치, 저항 메모리 장치, 및 자기 저항 메모리 장치가 있다.
저항 변화 메모리 장치는 스위칭 소자 및 저항 소자를 기본 구성으로 하고 있으며, 저항 소자의 상태에 따라 "0" 또는 "1"의 데이터가 저장된다.
이와 같은 저항 변화 메모리 장치 역시, 집적 밀도 개선이 최우선 과제이며, 좁은 면적에 최대의 메모리 셀을 집적시키는 것이 중요하다.
현재, 저항 소자를 구성하는 가변 저항층, 예를 들어, 상변화층은 다양한 구조를 갖도록 형성되고 있다. 이와 같은 상변화층은 패터닝 또는 매립등의 방식으로 그것의 형태가 한정될 수 있다.
상변화층의 형태를 한정하는 공정시, 산화 등의 현상이 발생될 수 있으며, 이로 인해 상변화층의 물성이 변화될 수 있다.
본 발명은 상변화층의 물성 변화를 줄일 수 있는 반도체 집적 회로 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 저항층, 및 상기 저항층 측벽을 감싸도록 형성되는 인캡슐레이션막을 포함하며, 상기 인캡슐레이션막은 산소 흡수 성분을 포함한다.
또한, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 복수의 저항 필라, 상기 복수의 저항 필라를 감싸도록 형성되며, 내부에 산소 흡수층을 포함하는 인캡슐레이션막, 및 상기 저항 필라 사이를 충진하는 갭필 절연막을 포함한다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조방법은, 베이스층 상부에 복수의 저항 필라를 형성하는 단계, 및 상기 복수의 저항 필라 표면에 산소 흡수층을 포함하는 인캡슐레이션막을 형성하는 단계를 포함한다.
본 실시예에 따르면, 상변화 물질층과 같은 저항층을 감싸는 인캡슐레이션막 내부에 산소 흡수층을 포함하도록 구성된다. 이에 따라, 갭필 절연막 형성 및 그 밖의 공정들에 의해 침투될 수 있는 산소 성분들이 상기 산소 흡수층과 결합되므로써, 상변화 물질층 내부로 산소 유입이 차단된다. 이에 따라, 저항 메모리 소자의 전기적 특성을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 5 내지 도 11은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 공정별 단면도이다.
도 12 내지 도 14는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 공정별 단면도이다.
도 15는 본 발명의 일 실시예에 따른 메모리 카드를 나타낸 개략도이다.
도 16은 본 발명의 일 실시예에 따른 전자 시스템을 나타낸 블록도이다.
도 17은 본 발명의 일 실시예에 따른 데이터 저장 장치를 나타낸 블록도이다.
도 18은 본 발명의 일 실시예에 따른 전자 장치를 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 5 내지 도 11은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 공정별 단면도이다.
도 12 내지 도 14는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 공정별 단면도이다.
도 15는 본 발명의 일 실시예에 따른 메모리 카드를 나타낸 개략도이다.
도 16은 본 발명의 일 실시예에 따른 전자 시스템을 나타낸 블록도이다.
도 17은 본 발명의 일 실시예에 따른 데이터 저장 장치를 나타낸 블록도이다.
도 18은 본 발명의 일 실시예에 따른 전자 장치를 나타낸 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1 및 도 2를 참조하면, 저항층(110) 외벽에 인캡슐레이션막(150)이 형성될 수 있다. 저항층(110)은 예를 들어, 상변화 물질층일 수 있다.
인캡슐레이션막(150)은 복수의 물질층으로 구성될 수 있으며, 특히, 적어도 한 층의 산소 흡수층(130)을 포함할 수 있다. 산소 흡수층(130)은 산소 결합력이 절연막에 비해 높은 물질로서, 예를 들어, Ti, Ta 및 Co와 같은 금속막 또는 Ge 및 Si와 같은 반도체막이 이용될 수 있다.
본 실시예에 따른 인캡슐레이션막(150)는 제 1 절연막(120), 산소 흡수층(130) 및 제 2 절연막(140)을 포함할 수 있다. 제 1 절연막(120) 및 제 2 절연막(140)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막일 수 있다. 도전 성분을 갖는 산소 흡수층(130)이 제 1 및 제 2 절연막(120,140) 사이에 개재되어 있기 때문에, 비록 산소 흡수층(130)이 도전 성분을 갖더라도, 인캡슐레이션의 역할을 수행할 수 있다.
본 실시예에 따른 인캡슐레이션막(150)은 내부에 산소(oxygen) 흡착 특성이 높은 산소 흡수층(130)을 포함하기 때문에, 이후의 갭필 산화막(도시되지 않음) 형성시 침투되는 산소를 상기 산소 흡수층(130)이 대부분 흡수한다. 이에 따라, 산소 성분이 저항층(110)쪽으로 침투되는 것이 차단되어, 저항층(110)의 물성 특성의 변화를 줄일 수 있다.
또한, 도 3에 도시된 바와 같이, 후속의 갭필 공정 등의 진행으로, 상기 산소 흡수층(130)이 침투되는 대부분의 산소를 흡수하는 경우, 상기 산소 흡수층(130a)의 물성은 산화 물질로 그 특성이 가변될 수 있다.
도 4를 참조하면, 베이스층(200) 상에 필라 구조물(210)을 형성한다. 필라 구조물(210)은 하부 전극(220), 상변화 패턴(230), 및 상부 전극(240)으로 구성될 수 있다. 베이스층(220)은 스위칭 소자를 구비하는 반도체 기판일 수 있다.
필라 구조물(210) 측벽에 산소 흡수층(270)을 포함하는 인캡슐레이션막(250)을 형성한다. 인캡슐레이션막(250)은 예를 들어, 제 1 절연막(260), 산소 흡수층(270) 및 제 2 절연막(280)으로 구성될 수 있다. 제 1 및 제 2 절연막(260,280)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막이 이용될 수 있고, 산소 흡수층(270)은 산화 반응이 용이한 금속물질 또는 반도체 물질이 이용될 수 있다.
본 실시예의 인캡슐레이션막은 하부 전극, 상변화 패턴 및 상부 전극 측벽을 감싸도록 형성됨에 따라, 갭필 공정시 상변화 물질층에 산소가 침투되는 것을 방지할 수 있다.
도 5 내지 도 11을 참조하여 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조방법을 설명하기로 한다.
도 5를 참조하면, 베이스층(200) 상부에 제 1 도전층(도시되지 않음), 저항층(도시되지 않음) 및 제 2 도전층(도시되지 않음)을 순차적으로 적층한다. 베이스층(200)은 예를 들어, 반도체 특성을 갖는 기판(도시되지 않음) 및 그 상부에 형성되는 스위칭 소자(도시되지 않음)를 포함할 수 있다. 스위칭 소자는 예를 들어, 다이오드, 2D(2-dimension) 모스 트랜지스터 및 3D 모스 트랜지스터 중 어느 하나를 포함할 수 있다.
상기 제 1 및 제 2 도전층은 예를 들어 물질은 예를 들어, W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo,Ta, TiSi, TiW, TiON, TiAlON, WON 및 TaON과 같은 금속막 또는 도핑된 폴리실리콘막 및 SiGe막과 같은 반도체막이 이용될 수 있다.
상기 저항층이 상변화 물질층인 경우, 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다. 한편, 저항층이 저항성 메모리 셀에 적용되는 메모리층인 경우, 예를 들어, NiO 또는 페로브스카이트(perovskite)를 포함할 수 있다. 페로브스카이트는 망가나이트(Pr0 .7Ca0 .3MnO3, Pr0 .5Ca0 .5MnO3, 기타 PCMO, LCMO 등), 타이터네이트(STO:Cr), 지르코네이트(SZO:Cr, Ca2Nb2O7:Cr, Ta2O5:Cr) 등의 조합물(composition)일 수 있다.
제 2 도전층, 저항층 및 제 1 도전층을 소정 부분 패터닝하여, 하부 전극(220), 저항 패턴(230) 및 상부 전극(240)으로 구성되는 필라 구조물(210)을 형성한다. 이때, 필라 구조물(210)의 하부 전극(220)은 상기 스위칭 소자와 전기적으로 연결될 수 있다.
도 6에 도시된 바와 같이, 필라 구조물(210) 및 베이스층(220) 표면에 제 1 절연막(260)을 증착한다. 제 1 절연막(260)은 예를 들어 실리콘 산화막 또는 실리콘 질화막일 수 있다.
도 7에 도시된 바와 같이, 제 1 절연막(260) 상부에 산소 흡수층(270)을 콘포말한 두께로 형성할 수 있다. 산소 흡수층(270)은 상술한 바와 같이, 산화 특성을 갖는 도전층 또는 반도체층일 수 있다.
도 8을 참조하면, 산소 흡수층(270) 상부에 제 2 절연막(280)을 형성하여, 인캡슐레이션막(250)을 형성한다. 제 2 절연막(280)은 제 1 절연막(260)과 동일한 절연막일 수도 있고, 상이한 절연막일 수도 있다. 본 실시예에서 제 2 절연막(280)은 실리콘 산화막 또는 실리콘 질화막이 이용될 수 있다. 인캡슐레이션막(250)은 상기 필라 구조물(210)을 감싸도록 형성되어, 필라 구조물(210)에 불순물 또는 산소 등이 침투되는 것을 방지할 수 있다.
도 9를 참조하면, 인캡슐레이션막(250)을 비등방성 식각하여, 인캡슐레이션막(250)을 필라 구조물(210) 측벽에 스페이서 형태로 잔류시킨다. 그후, 인캡슐레이션막(250)이 측벽에 형성된 필라 구조물(210) 사이가 절연되도록 갭필 절연막(285)을 형성한다. 갭필 절연막(285)은 필라 구조물(210) 사이가 충분히 매립되도록 형성될 수 있다. 예를 들어, 갭필 절연막(285)은 필라 구조물(210)의 높이 보다 두껍게 형성될 수 있다. 이와 같은 갭필 절연막(285)은 예를 들어 SOD (spin on dielectric)막이 이용될 수 있다.
도 10을 참조하면, 필라 구조물(210)의 상부 전극(240) 표면이 노출될 수 있도록 갭필 절연막(285)을 식각하여, 비트라인 콘택홀(H)을 형성한다.
도 11을 참조하면, 상기 비트라인 콘택홀(H)내에 불순물을 매립하여 비트 라인(290)을 형성할 수 있다.
또한, 상변화 메모리 소자는 다음과 같은 방법으로 형성될 수 있다.
먼저, 도 12를 참조하면, 베이스층(200) 상부에 제 1 도전층(도시되지 않음), 저항층(도시되지 않음), 제 2 도전층(도시되지 않음) 및 희생층(도시되지 않음)을 순차적으로 적층한다. 상기 제 1 및 제 2 도전층은 예를 들어 물질은 예를 들어, W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo,Ta, TiSi, TiW, TiON, TiAlON, WON 및 TaON과 같은 금속막 또는 도핑된 폴리실리콘막 및 SiGe막과 같은 반도체막이 이용될 수 있다.
상기 저항층이 상변화 물질층인 경우, 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다. 한편, 저항층이 저항성 메모리 셀에 적용되는 메모리층인 경우, 예를 들어, NiO 또는 페로브스카이트(perovskite)를 포함할 수 있다. 페로브스카이트는 망가나이트(Pr0 .7Ca0 .3MnO3, Pr0 .5Ca0 .5MnO3, 기타 PCMO, LCMO 등), 타이터네이트(STO:Cr), 지르코네이트(SZO:Cr, Ca2Nb2O7:Cr, Ta2O5:Cr) 등의 조합물(composition)일 수 있다.
상기 희생층은 예를 들어 일정 두께를 갖도록 형성될 수 있으며, 이후 형성될 인캡슐레이션막 구성 막들과 식각 선택비를 가질 수 있다.
다음, 희생층, 제 2 도전층, 저항층 및 제 1 도전층을 패터닝하여, 하부 전극(220), 저항 패턴(230), 상부 전극(240) 및 희생 패턴(245)으로 구성되는 필라 구조물(210a)을 형성한다. 이때, 하부 전극(220)은 베이스층(200)에 형성되는 스위칭 소자(도시되지 않음)와 전기적으로 연결될 수 있다.
도 13에 도시된 바와 같이, 필라 구조물(210a) 및 베이스층(220) 표면에 제 1 절연막(260)을 증착한다. 제 1 절연막(260)은 예를 들어 실리콘 산화막 또는 실리콘 질화막일 수 있다.
제 1 절연막(260) 상부에 산소 흡수층(270)을 콘포말한 두께로 형성할 수 있다. 산소 흡수층(270)은 상술한 바와 같이, 산화 특성을 갖는 도전층 또는 반도체층일 수 있다.
산소 흡수층(270) 상부에 제 2 절연막(280)을 형성하여, 인캡슐레이션막(250)을 형성한다. 제 2 절연막(280)은 제 1 절연막(260)과 동일한 절연막일 수도 있고, 상이한 절연막일 수도 있다. 본 실시예에서 제 2 절연막(280)은 실리콘 산화막 또는 실리콘 질화막이 이용될 수 있다. 인캡슐레이션막(250)은 상기 필라 구조물(210)을 감싸도록 형성되어, 필라 구조물(210)에 불순물 또는 산소 등이 침투되는 것을 방지할 수 있다.
또한, 제 1 절연막(260), 산소 흡수층(270) 및 제 2 절연막(280)은 인시튜 방식으로 형성될 수 있고, 저온 증착 방식, 예를 들어, 저온 ALD(atomic layer deposition) 방식으로 형성될 수 있다.
도 14를 참조하면, 인캡슐레이션막(250)을 상기 필라 구조물(210a)의 측벽에 잔류시킬 수 있도록, 상기 인캡슐레이션막(250)을 비등방성 식각한다. 그후 베이스층(200) 상부에 갭필 절연막(285)을 형성한다. 갭필 절연막(285)은 필라 구조물(210) 사이에 충분히 매립되도록 형성될 수 있다. 다음, 필라 구조물(210)의 상부 전극(240)이 노출되도록 갭필 절연막(285) 및 식각하여, 비트라인 콘택홀(H)을 형성한다. 상기 비트라인 콘택홀(H)내에 불순물을 매립하여 비트 라인(290)을 형성할 수 있다.
본 실시예에 따르면, 상변화 물질층과 같은 저항층을 감싸는 인캡슐레이션막 내부에 산소 흡수층을 포함하도록 구성된다. 이에 따라, 갭필 절연막 형성 및 그 밖의 공정들에 의해 침투될 수 있는 산소 성분들이 상기 산소 흡수층과 결합되므로써, 상변화 물질층 내부로 산소 유입이 차단된다. 이에 따라, 저항 메모리 소자의 전기적 특성을 개선할 수 있다.
도 15는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 집적 회로 장치를 갖는 메모리 카드를 나타낸 개략도이다.
도 15를 참조하면, 컨트롤러(4110), 메모리(4120) 및 인터페이스 부재(4130)를 포함하는 메모리 카드 시스템(4100)이 제공될 수 있다. 상기 컨트롤러(4110)와 상기 메모리(4120)는 명령어 및/또는 데이터를 주고받을 수 있도록 구성될 수 있다. 상기 메모리(4120)는, 예를 들어, 상기 컨트롤러(4110)에 의해 실행되는 명령어, 및/또는 사용자의 데이터를 저장하는 데 사용될 수 있다.
상기 메모리 카드 시스템(4100)은 상기 메모리(4120)에 데이터를 저장하거나, 또는 상기 메모리(4120)로부터 데이터를 외부로 출력할 수 있다. 상기 메모리(4120)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 집적 회로 장치를 포함할 수 있다.
상기 인터페이스 부재(4130)는 외부와의 데이터의 입/출력을 담당할 수 있다. 상기 메모리 카드 시스템(4100)은 멀티미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장 장치일 수 있다.
도 16은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 집적 회로 장치를 갖는 전자 장치를 설명하기 위한 블록도이다.
도 16을 참조하면, 프로세서(4210), 메모리(4220) 및 입출력 장치(I/O, 4230)를 포함하는 전자 장치(4200)가 제공될 수 있다. 상기 프로세서(4210), 메모리(4220) 및 입출력 장치(4230)는 버스(4246)를 통하여 연결될 수 있다.
상기 메모리(4220)는 상기 프로세서(4210)로부터 제어 신호를 받을 수 있다. 상기 메모리(4220)는 프로세서(4210)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 메모리(4220)는 버스(4246)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다.
상기 메모리(4220)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 집적 회로 장치를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.
상기 전자 장치(4200)는 상기 메모리(4220)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(4200)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
상기 전자 장치(4200)의 보다 구체적인 실현 및 변형된 예에 대하여 도 17 및 도 18를 참조하여 설명하기로 한다.
도 17은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 집적 회로 장치를 갖는 데이터 저장 장치를 나타낸 블록도이다.
도 17을 참조하면, 솔리드 스테이트 디스크(Solid State Disk; SSD; 4311)와 같은 데이터 저장 장치가 제공될 수 있다. 상기 솔리드 스테이트 디스크(SSD; 4311)는 인터페이스(4313), 제어기(4315), 비휘발성 메모리(4318) 및 버퍼 메모리(4319)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(4311)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(4311)는 하드 디스크 드라이브(HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(4311)는 노트북 PC, 넷북, 데스크톱 PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(4315)는 상기 인터페이스(4313)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(4315)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(4315)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(4311)의 데이터 저장용량은 상기 비휘발성 메모리(4318)에 대응할 수 있다. 상기 버퍼 메모리(4319)는 상기 제어기(4315)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(4313)는 호스트(4302)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(4313)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)를 경유하여 상기 인터페이스(4313)에 접속될 수 있다.
상기 비휘발성 메모리(4318)는 상기 인터페이스(4313)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다.
상기 비휘발성 메모리(4318)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자를 포함할 수 있다. 상기 솔리드 스테이트 디스크(4311)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(4318)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(4319)는 휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 버퍼 메모리(4319)는 상기 비휘발성 메모리(4318)에 비하여 상대적으로 빠른 동작 속도를 보인다.
상기 인터페이스(4313)의 데이터 처리속도는 상기 비휘발성 모리(4318)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(4319)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(4313)를 통하여 수신된 데이터는 상기 제어기(4315)를 경유하여 상기 버퍼 메모리(4319)에 임시 저장된 후, 상기 비휘발성 메모리(4318)의 데이터 기록 속도에 맞추어 상기 비휘발성 메모리(4318)에 영구 저장될 수 있다.
또한, 상기 비휘발성 메모리(4318)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 독출하여 상기 버퍼 메모리(4319)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(4319)는 상기 솔리드 스테이트 디스크(4311)의 유효 동작속도를 증가시키고 오류 발생률을 감소하는 역할을 할 수 있다.
도 12는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 집적 회로 장치를 갖는 전자 장치의 시스템 블록도이다.
도 12를 참조하면, 바디(4410), 마이크로 프로세서 유닛(4420), 파워 유닛(4430), 기능 유닛(4440), 및 디스플레이 컨트롤러 유닛(4450)을 포함하는 전자 시스템(4400)이 제공될 수 있다.
상기 바디(4410)는 인쇄 회로기판(PCB)으로 형성된 마더 보드일 수 있다. 상기 마이크로 프로세서 유닛(4420), 상기 파워 유닛(4430), 상기 기능 유닛(4440), 및 상기 디스플레이 컨트롤러 유닛(4450)은 상기 바디(4410)에 장착될 수 있다. 상기 바디(4410)의 내부 혹은 상기 바디(4410)의 외부에 디스플레이 유닛(4460)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(4460)은 상기 바디(4410)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(4450)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(4430)은 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(4420), 상기 기능 유닛(4440), 상기 디스플레이 컨트롤러 유닛(4450) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(4420)은 상기 파워 유닛(4430)으로부터 전압을 공급받아 상기 기능 유닛(4440)과 상기 디스플레이 유닛(4460)을 제어할 수 있다. 상기 기능 유닛(4440)은 다양한 전자 시스템(4400)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(4400)이 휴대폰인 경우 상기 기능 유닛(4440)은 다이얼링, 또는 외부 장치(4470)와의 교신으로 상기 디스플레이 유닛(4460)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서의 역할을 할 수 있다.
상기 전자 시스템(4400)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(4440)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(4440)은 유선 혹은 무선의 통신 유닛(4480)을 통해 상기 외부 장치(4470)와 신호를 주고 받을 수 있다. 상기 전자 시스템(4400)이 기능 확장을 위해 유에스비(USB) 등을 필요로 하는 경우, 상기 기능 유닛(4440)은 인터페이스 컨트롤러의 역할을 할 수 있다. 상술한 본 발명의 실시예들에 의한 반도체 소자들 중 어느 하나의 반도체 소자는 상기 마이크로 프로세서 유닛(4420) 및 상기 기능 유닛(4440) 중 적어도 어느 하나에 적용될 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110: 저항층 120,260: 제 1 절연막
130,270: 산소 흡수층 140,280: 제 2 절연막
150,250: 인캡슐레이션막 220: 하부 전극
230: 저항 패턴 240: 상부 전극
280: 갭필 절연막 290: 비트 라인
130,270: 산소 흡수층 140,280: 제 2 절연막
150,250: 인캡슐레이션막 220: 하부 전극
230: 저항 패턴 240: 상부 전극
280: 갭필 절연막 290: 비트 라인
Claims (20)
- 저항층; 및
상기 저항층 측벽을 감싸도록 형성되는 인캡슐레이션막을 포함하며,
상기 인캡슐레이션막은 산소 흡수 성분을 포함하는 반도체 집적 회로 장치. - 제 1 항에 있어서,
상기 산소 흡수 성분은 금속 성분 및 반도체 성분 중 적어도 하나를 포함하는 반도체 집적 회로 장치. - 제 1 항에 있어서,
상기 인캡슐레이션막은,
상기 저항층 표면을 덮도록 형성되는 제 1 절연막;
상기 제 1 절연막 표면에 형성되는 산소 흡수층; 및
상기 산소 흡수층 표면에 형성되는 제 2 절연막을 포함하는 반도체 집적 회로 장치. - 제 3 항에 있어서,
상기 제 1 및 제 2 절연막은 실리콘 질화막 또는 실리콘 산화막인 반도체 집적 회로 장치. - 제 3 항에 있어서,
상기 산소 흡수층은 Ti, Ta 및 Co와 같은 금속막 또는 Ge 및 Si와 같은 반도체막중 적어도 하나인 반도체 집적 회로 장치. - 제 1 항에 있어서,
상기 저항층 하부에 형성되는 하부 전극, 및
상기 저항층 상부에 형성되는 상부 전극을 더 포함하는 반도체 집적 회로 장치. - 제 6 항에 있어서,
상기 인캡슐레이션막은 상기 하부 전극 및 상기 상부 전극 측벽까지 연장되는 반도체 집적 회로 장치. - 복수의 저항 필라;
상기 복수의 저항 필라를 감싸도록 형성되며, 내부에 산소 흡수층을 포함하는 인캡슐레이션막; 및
상기 저항 필라 사이를 충진하는 갭필 절연막을 포함하는 반도체 집적 회로 장치. - 제 8 항에 있어서,
상기 저항 필라들 각각은 상변화 물질층을 포함하는 반도체 집적 회로 장치. - 제 8 항에 있어서,
상기 저항 필라들 각각은 하부 전극, 상변화 패턴, 및 상부 전극의 적층 구조물을 포함하는 반도체 집적 회로 장치. - 제 8 항에 있어서,
상기 산소 흡수층은 Ti, Ta 및 Co와 같은 금속막 또는 Ge 및 Si와 같은 반도체막중 적어도 하나인 반도체 집적 회로 장치. - 제 11 항에 있어서,
상기 산소 흡수층과 상기 저항 필라 사이에 위치되는 제 1 절연막, 및
상기 산소 흡수층과 상기 갭필 절연막 사이에 위치되는 제 2 절연막을 더 포함하는 반도체 집적 회로 장치. - 제 12 항에 있어서,
상기 제 1 및 제 2 절연막은 실리콘 산화막 또는 실리콘 질화막을 포함하는 반도체 집적 회로 장치. - 제 10 항에 있어서,
상기 갭필 절연막 상에 상기 상부 전극과 콘택되는 비트 라인을 더 포함하는 반도체 집적 회로 장치. - 베이스층 상부에 복수의 저항 필라를 형성하는 단계; 및
상기 복수의 저항 필라 표면에 산소 흡수층을 포함하는 인캡슐레이션막을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법. - 제 15 항에 있어서,
상기 인캡슐레이션막을 형성하는 단계는,
상기 저항 필라들의 표면을 덮도록 제 1 절연막을 형성하는 단계;
상기 제 1 절연막 표면에 상기 산소 흡수층을 형성하는 단계;
상기 산소 흡수층 표면에 제 2 절연막을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법. - 제 16 항에 있어서,
상기 제 1 및 제 2 절연막은 실리콘 산화막 또는 실리콘 질화막을 포함하는 반도체 집적 회로 장치의 제조방법. - 제 15 항에 있어서,
상기 산소 흡수층은 Ti, Ta 및 Co와 같은 금속막 또는 Ge 및 Si와 같은 반도체막중 적어도 하나인 반도체 집적 회로 장치의 제조방법. - 제 16 항에 있어서,
상기 제 1 절연막, 상기 산소 흡수층, 및 상기 제 2 절연막은 저온 ALD(atomic layer deposition) 방식으로 형성하는 반도체 집적 회로 장치의 제조방법. - 제 15 항에 있어서,
상기 인캡슐레이션막 상부에 갭필 절연막을 형성하는 단계;
상기 갭필 절연막 및 상기 인캡슐레이션막의 소정 부분을 식각하여 콘택홀을 형성하는 단계; 및
상기 콘택홀이 충진되도록 상기 갭필 절연막 상부에 비트 라인을 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140190936A KR20160079990A (ko) | 2014-12-26 | 2014-12-26 | 인캡슐레이션막을 구비한 반도체 집적 회로 장치 및 그 제조방법 |
| US14/688,717 US9502646B2 (en) | 2014-12-26 | 2015-04-16 | Semiconductor integrated circuit device having encapsulation film and method of fabricating the same |
| CN201510370000.5A CN105742485A (zh) | 2014-12-26 | 2015-06-29 | 具有包覆膜的半导体集成电路器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140190936A KR20160079990A (ko) | 2014-12-26 | 2014-12-26 | 인캡슐레이션막을 구비한 반도체 집적 회로 장치 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20160079990A true KR20160079990A (ko) | 2016-07-07 |
Family
ID=56165245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140190936A KR20160079990A (ko) | 2014-12-26 | 2014-12-26 | 인캡슐레이션막을 구비한 반도체 집적 회로 장치 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9502646B2 (ko) |
| KR (1) | KR20160079990A (ko) |
| CN (1) | CN105742485A (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210050026A (ko) | 2019-10-25 | 2021-05-07 | 삼성전자주식회사 | 가변 저항 메모리 소자 및 이의 제조 방법 |
| US11955152B2 (en) * | 2021-12-03 | 2024-04-09 | International Business Machines Corporation | Dielectric fill for tight pitch MRAM pillar array |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7482616B2 (en) * | 2004-05-27 | 2009-01-27 | Samsung Electronics Co., Ltd. | Semiconductor devices having phase change memory cells, electronic systems employing the same and methods of fabricating the same |
| KR100951661B1 (ko) | 2008-03-27 | 2010-04-07 | 주식회사 하이닉스반도체 | 상변화 물질을 보호하는 보호막을 구비한 상변화 메모리장치 및 그 제조방법 |
| KR20100024800A (ko) * | 2008-08-26 | 2010-03-08 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 동작 방법 |
| JP4956598B2 (ja) * | 2009-02-27 | 2012-06-20 | シャープ株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| CN101840994B (zh) * | 2009-03-16 | 2016-01-06 | 中芯国际集成电路制造(上海)有限公司 | 相变随机存取存储器及制造方法 |
| KR20130059913A (ko) | 2011-11-29 | 2013-06-07 | 에스케이하이닉스 주식회사 | 상변화 메모리 장치 및 그의 제조방법 |
| US9087975B2 (en) * | 2012-01-20 | 2015-07-21 | Agency For Science, Technology And Research | Resistive memory arrangement and a method of forming the same |
| US8878152B2 (en) * | 2012-02-29 | 2014-11-04 | Intermolecular, Inc. | Nonvolatile resistive memory element with an integrated oxygen isolation structure |
| US8860001B2 (en) * | 2012-04-09 | 2014-10-14 | Freescale Semiconductor, Inc. | ReRAM device structure |
| JP2014049745A (ja) * | 2012-08-31 | 2014-03-17 | Toshiba Corp | 半導体記憶装置、及びその製造方法 |
-
2014
- 2014-12-26 KR KR1020140190936A patent/KR20160079990A/ko not_active Application Discontinuation
-
2015
- 2015-04-16 US US14/688,717 patent/US9502646B2/en active Active
- 2015-06-29 CN CN201510370000.5A patent/CN105742485A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20160190439A1 (en) | 2016-06-30 |
| CN105742485A (zh) | 2016-07-06 |
| US9502646B2 (en) | 2016-11-22 |
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| Date | Code | Title | Description |
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