KR20210050026A - 가변 저항 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법은 기판 상에 스위칭 소자 및 가변 저항 패턴을 포함하는 메모리 셀들을 형성하는 것을 포함한다. 상기 메모리 셀들의 측벽들을 공통적으로 덮는 캐핑 구조체를 형성하고, 상기 캐핑 구조체를 덮고 상기 메모리 셀들 사이를 채우는 매립 절연막을 형성한다. 상기 캐핑 구조체를 형성하는 것은 상기 메모리 셀들의 측벽들을 덮고 실리콘 산화물을 포함하는 제 2 캐핑층을 형성하는 것 및 상기 제 2 캐핑층의 적어도 일부를 제 1 디커플드 플라즈마 공정으로 질화시켜 실리콘 산화질화물을 포함하는 제 3 캐핑층을 형성하는 것을 포함한다.
Description
본 발명은 반도체에 관한 것으로, 보다 상세하게는 가변 저항 메모리 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자들은 메모리 소자 및 논리 소자로 구분될 수 있다. 메모리 소자는 데이터를 저장하는 소자이다. 일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
본 발명이 해결하고자 하는 과제는 가변 저항 메모리 소자의 상변화 패턴들이 후속 공정에 의하여 데미지를 받는 것을 방지하면서도, 캐핑 구조체의 형성을 위한 고온 공정 시간을 줄이는 것에 있다.
본 발명의 개념에 따른 가변 저항 메모리 소자의 제조 방법은 기판 상에 스위칭 소자 및 가변 저항 패턴을 포함하는 메모리 셀들을 형성하는 것; 상기 메모리 셀들의 측벽들을 공통적으로 덮는 캐핑 구조체를 형성하는 것; 및 상기 캐핑 구조체를 덮고 상기 메모리 셀들 사이를 채우는 매립 절연막을 형성하는 것을 포함하고, 상기 캐핑 구조체를 형성하는 것은: 상기 메모리 셀들의 측벽들을 덮고 실리콘 산화물을 포함하는 제 2 캐핑층을 형성하는 것; 및 상기 제 2 캐핑층의 적어도 일부를 제 1 디커플드 플라즈마 공정으로 질화시켜 실리콘 산화질화물을 포함하는 제 3 캐핑층을 형성하는 것을 포함할 수 있다.
본 발명의 개념에 따른 가변 저항 메모리 소자의 제조 방법은 기판 상에 스위칭 소자 및 가변 저항 패턴을 포함하는 메모리 셀들을 형성하는 것; 상기 메모리 셀들의 측벽들을 공통적으로 덮는 캐핑 구조체를 형성하는 것; 및 상기 캐핑 구조체를 덮고 상기 메모리 셀들 사이를 채우는 매립 절연막을 형성하는 것을 포함하고, 상기 캐핑 구조체를 형성하는 것은: 상기 메모리 셀들의 측벽들을 덮고 실리콘 질화물을 포함하는 제 1 캐핑층을 형성하는 것; 상기 제 1 캐핑층 상에 제 2 캐핑층을 형성하는 것; 상기 제 2 캐핑층의 적어도 일부를 제 1 디커플드 플라즈마 공정으로 질화시켜 실리콘 산화질화물을 포함하는 제 3 캐핑층을 형성하는 것; 및 상기 제 1 디커플드 플라즈마 공정 후, 헬륨을 포함하는 프로세스 가스로 제 3 디커플드 플라즈마 공정을 수행하는 것을 포함할 수 있다.
본 발명의 개념에 따른 가변 저항 메모리 소자는 서로 교차하는 제 1 도전 라인들 및 제 2 도전 라인들 사이에 제공되고 각각 스위칭 소자 및 가변 저항 패턴을 포함하는 메모리 셀들; 상기 메모리 셀들의 측벽들을 공통적으로 덮는 캐핑 구조체; 및 상기 캐핑 구조체를 덮고 상기 메모리 셀들 사이를 채우는 매립 절연막을 포함하고, 상기 캐핑 구조체는: 상기 메모리 셀들의 측벽들을 덮고 실리콘 질화물을 포함하는 제 1 캐핑층; 상기 제 1 캐핑층 상에 제공되고 실리콘 산화물을 포함하는 제 2 캐핑층; 및 상기 제 2 캐핑층 상에 제공되고 실리콘 산화질화물을 포함하는 제 3 캐핑층을 포함할 수 있다.
본 발명의 개념에 따른 가변 저항 메모리 소자는 서로 교차하는 제 1 도전 라인들 및 제 2 도전 라인들 사이에 제공되고 메모리 셀들; 상기 메모리 셀들의 측벽들 상의 스페이서 구조체들; 상기 스페이서 구조체들을 공통적으로 덮는 캐핑 구조체; 및 상기 캐핑 구조체를 덮고 상기 메모리 셀들 사이를 채우는 매립 절연막을 포함하고, 상기 메모리 셀들 각각은 스위칭 소자 및 가변 저항 패턴을 포함하고, 상기 캐핑 구조체는: 상기 메모리 셀들의 측벽들을 덮고 실리콘 질화물을 포함하는 제 1 캐핑층; 상기 제 1 캐핑층 상에 제공되고 실리콘 산화물을 포함하는 제 2 캐핑층; 및 상기 제 2 캐핑층 상에 제공되고 실리콘 산화질화물을 포함하는 제 3 캐핑층을 포함할 수 있다.
본 발명의 실시예들에 따르면, 후속 공정에 의한 상변화 패턴들의 데미지를 방지하면서도, 고온 공정의 시간을 줄일 수 있는 가변 저항 메모리 소자의 제조 방법이 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 개념도이다.
도 2는 도 1의 메모리 셀 스택들을 설명하기 위한 회로도이다.
도 3은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 4는 본 발명의 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 평면도이다.
도 5 내지 도 12는 도 4의 I-I'선에 따른 단면도들이다.
도 13은 본 발명의 실시예들에 따른 캐핑 구조체의 적어도 일부가 형성되는 디커플드 플라즈마 장치의 개념도이다.
도 14는 본 발명의 실시예들에 따른 캐핑 구조체의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 15는 도 11의 N 영역의 확대도이다.
도 16 및 도 17은 도 12의 M 영역의 확대도들이다.
도 18은 본 발명의 실시예들에 따른 캐핑 구조체의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 19 및 도 20은 도 12의 M 영역의 확대도들이다.
도 21은 본 발명의 실시예들에 따른 캐핑 구조체의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 22 및 도 23은 도 12의 M 영역의 확대도들이다.
도 2는 도 1의 메모리 셀 스택들을 설명하기 위한 회로도이다.
도 3은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 4는 본 발명의 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 평면도이다.
도 5 내지 도 12는 도 4의 I-I'선에 따른 단면도들이다.
도 13은 본 발명의 실시예들에 따른 캐핑 구조체의 적어도 일부가 형성되는 디커플드 플라즈마 장치의 개념도이다.
도 14는 본 발명의 실시예들에 따른 캐핑 구조체의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 15는 도 11의 N 영역의 확대도이다.
도 16 및 도 17은 도 12의 M 영역의 확대도들이다.
도 18은 본 발명의 실시예들에 따른 캐핑 구조체의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 19 및 도 20은 도 12의 M 영역의 확대도들이다.
도 21은 본 발명의 실시예들에 따른 캐핑 구조체의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 22 및 도 23은 도 12의 M 영역의 확대도들이다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 개념도이다. 도 1을 참조하면, 본 발명의 실시예들에 따른 가변 저항 메모리 소자는 기판(100) 상에 차례로 적층된 복수의 메모리 셀 스택들(MCA)을 포함할 수 있다. 상기 메모리 셀 스택들(MCA) 각각은 2차원적으로 배열된 복수의 가변 저항 메모리 셀들을 포함할 수 있다. 본 발명의 실시예들에 따른 가변 저항 메모리 소자는 메모리 셀 스택들(MCA) 사이에 배치되고 메모리 셀들의 기입, 독출 및 소거를 위한 복수의 도전 라인들을 포함할 수 있다. 도 1에는 5개의 메모리 셀 스택들(MCA)이 도시되었으나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 2는 도 1의 메모리 셀 스택들을 설명하기 위한 회로도이다. 도 2에서는 하나의 메모리 셀 스택들(MCA1)이 도시되었다. 제 1 메모리 셀 스택(MCA1)은 제 1 도전 라인들(CL1)과 제 2 도전 라인들(CL2)의 교차점들 각각에 메모리 셀(MC)을 포함할 수 있다. 도시를 생략하였으나, 상기 제 1 메모리 셀 스택(MCA1) 상에 제 2 메모리 셀 스택이 제공될 수 있다. 상기 제 2 메모리 셀 스택은 상기 제 1 메모리 셀 스택(MCA1)과 유사하게 제 3 도전 라인들과 제 4 도전 라인들의 교차점에 제공된 메모리 셀들을 포함할 수 있다. 일 예로, 상기 제 3 도전 라인들은 상기 제 2 도전 라인들(CL2)과 수직으로 이격된 별개의 도전 라인일 수 있다. 이와는 달리, 상기 제 2 메모리 셀 스택은 상기 제 1 메모리 셀 스택(MCA1)과 상기 제 2 도전 라인들(CL2)을 공유할 수 있으며, 이 경우 상기 제 3 도전 라인들은 상기 제 2 도전 라인들(CL2)에 해당할 수 있다.
제 1 메모리 셀 스택(MCA1)을 구성하는 메모리 셀들(MC)은 기판 상에 행 및 열을 이루며 2차원적으로 어레이 형태로 배열될 수 있다. 상기 메모리 셀들(MC) 각각은 스위칭 소자 및 가변 저항 패턴을 포함할 수 있다. 상기 제 1 도전 라인들(CL1)이 상기 제 2 도전 라인들(CL2)과 기판 사이에 제공되는 경우, 각 메모리 셀(MC)에서, 상기 스위칭 소자는 상기 기판과 상기 가변 저항 패턴 사이에 제공될 수 있다. 이와는 달리, 상기 가변 저항 패턴이 상기 기판과 상기 스위칭 소자 사이에 제공될 수 있다.
상기 스위칭 소자는 상기 제 1 도전 라인들(CL1) 및 상기 제 2 도전 라인들(CL2)의 교차점들에 각각 배치되며, 인접 교차점들에 배치된 스위칭 소자들과 물리적으로 분리될 수 있다. 상기 가변 저항 패턴은 상기 제 1 도전 라인들(CL1) 및 상기 제 2 도전 라인들(CL2)의 교차점들에 각각 배치되며, 인접 교차점들에 배치된 가변 저항 패턴들과 물리적으로 분리될 수 있다. 이와는 달리, 물리적으로 연결된 하나의 가변 저항 패턴이 복수의 메모리 셀들(MC) 사이에 공유될 수 있다. 일 예로, 상기 가변 저항 패턴은 평면적 관점에서 상기 제 1 도전 라인들(CL1) 또는 상기 제 2 도전 라인들(CL2)의 연장 방향을 따라 연장되는 라인 형상을 가질 수 있다.
상기 제 1 메모리 셀 스택(MCA1)은 그 위에 배치되는 메모리 셀 스택과 상기 제 2 도전 라인들(CL2)을 공유할 수 있다. 이와는 달리 각 메모리 셀 스택(MCA)은 도전 라인들을 공유하지 않으며 각각 제 1 도전 라인들(CL1) 및 제 2 도전 라인들(CL2)을 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 공정 흐름도이다. 도 4는 본 발명의 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 평면도이다. 도 5 내지 도 12는 도 4의 I-I'선에 따른 단면도들이다.
도 3 내지 도 5를 참조하여, 기판(100) 상에 적층 구조체(ST)가 형성될 수 있다(S1). 일 예로, 상기 기판(100) 상에 제 1 도전 라인들(CL1)이 형성되고, 상기 제 1 도전 라인들(CL1) 상에 적층 구조체(ST)가 형성될 수 있다. 상기 제 1 도전 라인들(CL1)은 제 1 층간 절연막(111) 상에 제공되는 제 2 층간 절연막(112) 내에 형성될 수 있다. 일 예로, 상기 제 1 도전 라인들(CL1)은 상기 제 1 층간 절연막(111) 상에 도전층을 형성한 후 이를 패터닝하여 형성될 수 있다. 이후, 상기 제 1 도전 라인들(CL1)을 덮는 절연막을 형성한 후 평탄화 공정을 하여 상기 제 1 도전 라인들(CL1)을 노출하는 상기 제 2 층간 절연막(112)이 형성될 수 있다.
상기 제 1 도전 라인들(CL1)은 텅스텐, 구리 또는 알루미늄과 같은 도전성 물질을 포함할 수 있다. 상기 제 1 도전 라인들(CL1, CL2)은 TiN 또는 WN과 같은 도전성 금속 질화물을 더 포함할 수 있다. 상기 제 1 층간 절연막(111)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 다른 실시예에 있어서, 상기 제 1 도전 라인들(CL1)은 이후 설명될 공정에서 상기 적층 구조체(ST)와 함께 패터닝되어 형성될 수 있다.
상기 적층 구조체(ST)는 제 1 도전층(22), 스위칭층(41), 제 2 도전층(23), 제 1 금속층(31), 가변 저항층(42), 제 2 금속층(32), 및 제 3 도전층(24)을 포함할 수 있다. 일 예로, 상기 층들의 형성 공정은 화학 기상 증착, 스퍼터링 및/또는 원자층 증착 중 적어도 하나를 포함할 수 있다. 상기 제 1 내지 제 3 도전층들(22, 23, 24)은 도전성 물질을 포함할 수 있다. 일 예로, 상기 제 1 내지 제 3 도전층들(22, 23, 24)은 탄소를 포함하는 탄소 전극층일 수 있다. 상기 제 1 내지 제 3 도전층들(22, 23, 24)은 금속 및/또는 금속 질화물을 포함할 수 있다.
상기 스위칭층(41) 및 상기 가변 저항층(42) 중 하나는 패터닝에 의하여 이하 설명될 스위칭 소자들이 되는 층일 수 있고, 다른 하나는 패터닝에 의하여 이하 설명될 가변 저항 패턴들이 되는 층일 수 있다. 이하 상기 스위칭층(41)은 스위칭층으로, 상기 가변 저항층(42)은 가변 저항층으로 설명되나, 이와는 달리, 상기 스위칭층(41)은 가변 저항층이고, 상기 가변 저항층(42)이 스위칭층일 수 있다.
상기 가변 저항층(42)은 정보저장을 가능하게 하는 물성을 갖는 물질들 중의 적어도 하나로 형성될 수 있다. 본 발명의 실시예들에 따른 가변 저항 메모리 소자가 상변화 메모리 소자(Phase change memory device)인 경우, 상기 가변 저항층(42)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 일 예로, 상기 가변 저항층(42)의 결정질-비정질간의 상전이 온도는 약 250℃ 내지 약 350℃일 수 있다. 상기 가변 저항층(42)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 일 예로, 상기 가변 저항층(42)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 가변 저항층(42)은 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복적층된 초격자 구조를 가질 수 있다. 일 예로, 상기 가변 저항층(42)은 GeTe층과 SbTe층이 반복 적층된 구조를 가질 수 있다.
다른 실시예에 있어서, 상기 가변 저항층(42)은 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 가변 저항층(42)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다. 상기 가변 저항층(42)이 전이금속 산화물들을 포함하는 경우, 상기 가변 저항층(42)의 유전 상수는 실리콘 산화막의 유전 상수보다 클 수 있다.
상기 스위칭층(41)은 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch)층일 수 있다. 상기 스위칭층(41)은 상기 가변 저항층(42)보다 높은 결정질-비정질간의 상전이 온도를 가질 수 있다. 일 예로, 상기 스위칭층(41)의 상전이 온도는 약 350℃내지 약450℃일 수 있다. 상기 스위칭층(41)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 상기 스위칭층(41)은 상기 화합물에 추가하여 열적 안정화 원소를 더 포함할 수 있다. 상기 열적 안정화 원소는 C, N, 및 O 중 적어도 하나일 수 있다. 일 예로, 상기 스위칭층(41)은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsSeGeC, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, AsTeGeSiSeNS, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중 적어도 하나를 포함할 수 있다.
상기 제 1 및 제 2 금속층들(31, 32)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다.
상기 제 3 도전층(24) 상에 마스크층(51)이 제공될 수 있다. 상기 마스크층(51)은 실리콘 질화막, 실리콘 탄화막 및/또는 실리콘 산화질화막을 포함할 수 있다.
도 3을 참조하여, 적층 구조체(ST)를 패터닝하여 메모리 셀들(MC) 및 스페이서 구조체들(SS)을 형성할 수 있다(S2). 이하, 메모리 셀들(MC) 및 스페이서 구조체들(SS)의 형성 공정이 상세히 설명된다.
도 4 및 도 6을 참조하여, 상기 마스크층(51)을 패터닝하여 마스크 패턴들(52)을 형성한 후, 상기 마스크 패턴들(52)을 식각 마스크로 상기 제 3 도전층(24), 상기 제 2 금속층(32), 및 상기 가변 저항층(42)이 차례로 패터닝될 수 있다. 그 결과 상기 제 1 금속층(31) 상에 차례로 배치되는 가변 저항 패턴들(PC2), 제 2 금속 패턴들(MB2), 및 제 3 전극들(EL3)이 형성될 수 있다. 일 예로, 상기 마스크 패턴들(52)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격될 수 있다. 이와는 달리 상기 마스크 패턴들(52)은 제 1 방향(D1)으로 연장된 라인 형상이며 제 2 방향(D2)으로 서로 이격될 수 있다.
상기 가변 저항 패턴들(PC2), 상기 제 2 금속 패턴들(MB2), 및 상기 제 3 전극들(EL3)의 형성 공정은 직진성이 강한 이방성 식각 공정을 통하여 수행될 수 있다 일 예로, 상기 식각 공정은 이온 빔 식각(Ion Beam Etch) 및/또는 반응성 이온 식각(Reactive Ion Etch)을 포함할 수 있다.
상기 가변 저항 패턴들(PC2)의 측벽들이 식각되어 리세스 영역들(SW)이 형성될 수 있다. 상기 리세스 영역들(SW)은 상기 가변 저항 패턴들(PC2)에 식각 선택성을 갖는 세정액으로 습식 세정 공정을 수행하여 형성될 수 있다. 이와는 달리, 상기 리세스 영역들(SW)의 형성은 생략될 수 있다.
도 4 및 도 7을 참조하여, 도 6을 참조하여 설명된 패터닝 결과물을 덮는 제 1 스페이서층(SL1)이 형성될 수 있다. 상기 제 1 스페이서층(SL1)은 상기 가변 저항 패턴들(PC2), 상기 제 2 금속 패턴들(MB2), 및 상기 제 3 전극들(EL3)의 측벽들을 덮을 수 있다. 또한, 상기 제 1 스페이서층(SL1)은 상기 제 1 금속층(31)의 상면을 콘포멀하게 덮을 수 있다. 일 예로, 상기 제 1 스페이서층(SL1)은 실리콘 산화물을 포함할 수 있다. 상기 제 1 스페이서층(SL1)은 원자층 증착 및/또는 화학 기상 증착으로 형성될 수 있다.
도 4 및 도 8을 참조하여, 상기 제 1 스페이서층(SL1)의 식각 공정이 수행되어 제 1 스페이서들(SP1)이 형성될 수 있다. 일 예로, 상기 식각 공정은 이온 빔 식각(Ion Beam Etch) 및/또는 반응성 이온 식각(Reactive Ion Etch)을 포함할 수 있다. 상기 제 1 스페이서들(SP1)의 형성 동안, 상기 제 1 금속층(31)이 패터닝되어 각 가변 저항 패턴들(PC2) 아래에서 서로 분리된 제 1 금속 패턴들(MB1)이 형성될 수 있다. 상기 제 1 스페이서들(SP1)은 상기 마스크 패턴들(52)의 상면들을 노출할 수 있다.
도 4 및 도 9를 참조하여, 상기 제 1 스페이서들(SP1)을 덮는 제 2 스페이서층(SL2)이 형성될 수 있다. 상기 제 2 스페이서층(SL2)은 상기 제 1 금속 패턴들(MB1)의 노출된 측벽을 덮을 수 있다. 상기 제 2 스페이서층(SL2)은 상기 제 2 도전층(23)의 상면을 콘포멀하게 덮을 수 있다. 상기 제 2 스페이서층(SL2)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 제 2 스페이서층(SL2)은 원자층 증착 및/또는 화학 기상 증착으로 형성될 수 있다.
도 4 및 도 10을 참조하여, 상기 제 2 스페이서층(SL2)의 식각 공정이 수행되어 제 2 스페이서들(SP2)이 형성될 수 있다. 상기 제 2 스페이서들(SP2)의 하면은 상기 제 2 도전층(23)의 상면과 접할 수 있다. 이에 따라, 상기 제 1 스페이서(SP1) 및 상기 제 2 스페이서(SP2)를 포함하는 스페이서 구조체들(SS)이 형성될 수 있다.
상기 마스크 패턴들(52)을 식각 마스크로, 상기 제 2 도전층(23), 상기 스위칭층(41), 및 상기 제 1 도전층(22)을 차례대로 식각하여 제 2 전극들(EL2), 스위칭 소자들(PC1), 제 1 전극들(EL1)이 형성될 수 있다. 상기 식각 공정은 상기 제 2 스페이서들(SP2)의 형성 공정과 동시에 진행될 수 있다. 일 예로, 상기 식각 공정은 이온 빔 식각(Ion Beam Etch) 및/또는 반응성 이온 식각(Reactive Ion Etch)을 포함할 수 있다. 상기 식각 공정 동안, 상기 제 2 층간 절연막(112)의 상부에 리세스 부분들(RS)이 형성될 수 있다. 상기 리세스 부분들(RS)의 하면들은 상기 제 1 전극들(EL1)의 하면들보다 낮을 수 있다. 상기 식각 공정에 의하여 각각 제 1 전극(EL1), 스위칭 소자(PC1), 제 2 전극(EL2), 제 1 금속 패턴(MB1), 가변 저항 패턴(PC2), 제 2 금속 패턴(MB2) 및 제 3 전극(EL3)을 포함하는 메모리 셀들(MC)이 형성될 수 있다.
상기 메모리 셀들(MC)은 상기 스위칭 소자(PC1)가 상기 기판(100)에 인접하고 상기 가변 저항 패턴(PC2)이 상기 스위칭 소자(PC1) 위에 배치되는 것으로 설명되었으나, 이와는 달리 상기 스위칭 소자(PC1)와 상기 가변 저항 패턴(PC2)의 위치는 서로 뒤바뀔 수 있다. 즉, 상기 가변 저항 패턴(PC2)이 상기 기판(100)에 인접하고 상기 스위칭 소자(PC1)가 상기 가변 저항 패턴(PC2) 위에 배치될 수 있다.
도 3, 도 4 및 도 11을 참조하여, 상기 메모리 셀들(MC)의 측벽들을 덮는 캐핑 구조체(CP)가 형성될 수 있다(S3). 상기 캐핑 구조체(CP)는 상기 메모리 셀들(MC)의 측벽들을 공통적으로 덮을 수 있다. 일 예로, 상기 캐핑 구조체(CP)는 상기 스페이서 구조체들(SS)을 공통적으로 덮을 수 있다. 상기 캐핑 구조체(CP)는 상기 제 2 층간 절연막(112)의 상부의 상기 리세스 부분들(RS)을 덮을 수 있다. 상기 캐핑 구조체(CP)의 형성 공정은 이하 도 13 내지 도 22를 참조하여 보다 상세하게 설명된다.
도 3, 도 4 및 도 12를 참조하여, 상기 메모리 셀들(MC) 사이를 채우는 매립 절연막(113)이 형성될 수 있다(S4). 일 예로, 상기 매립 절연막(113)은 유동성 화학 기상 증착(Flowable Chemical Vapor Deposition : FCVD)으로 수행될 수 있다. 상기 매립 절연막(113)은 저유전막을 포함할 수 있다. 일 예로, 상기 매립 절연막(113)은 실리콘 산화탄화물, 실리콘 산화탄화질화물, 및 실리콘 탄화질화물 중 적어도 하나를 포함할 수 있다. 이후, 평탄화 공정이 수행되어 상기 마스크 패턴들(52)이 제거되고 상기 제 3 전극들(EL3)이 노출될 수 있다.
상술한 바와 같이 상기 마스크 패턴들(52)은 제 1 방향(D1)으로 연장된 라인 형상이며 제 2 방향(D2)으로 서로 이격되는 경우, 추가적인 패터닝 공정이 수행될 수 있다. 즉, 상기 메모리 셀들(MC)의 제 1 방향(D1)으로의 분리를 위한 추가적 패터닝 공정이 수행될 수 있다. 상기 추가적 패터닝 공정은 도 5 내지 도 12를 참조하여 설명된 공정들과 실질적으로 동일할 수 있다. 이와는 달리, 상기 마스크 패턴들(52)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격되는 경우 추가적 패터닝 공정이 수행되지 않을 수 있다.
상기 제 3 전극들(EL3) 상에 제 2 도전 라인들(CL2)이 형성될 수 있다. 상기 제 2 도전 라인들(CL2) 각각은 제 2 방향(D2)으로 연장되며 복수의 제 3 전극들(EL3)과 연결될 수 있다. 상기 제 2 도전 라인들(CL2)을 형성하는 것은 상기 제 3 전극들(EL3) 상에 도전층을 형성한 후, 이를 패터닝하는 것을 포함할 수 있다. 이 후, 상기 제 2 도전 라인들(CL2) 사이를 채우는 층간 절연막이 형성될 수 있다.
도 13은 본 발명의 실시예들에 따른 상기 캐핑 구조체(CP)의 적어도 일부가 형성되는 디커플드(decoupled) 플라즈마 장치(300)의 개념도이다.
상기 디커플드 플라즈마 장치(300)는 전도성 바디(330) 및 유전체 천장(dielectric ceiling)(320)을 포함하는 프로세스 챔버(310)를 포함할 수 있다. 상기 전도성 바디(330)는 접지(334)에 연결될 수 있다. 적어도 하나의 유도성 코일 안테나(312)가 상기 유전체 천장(320) 상에 배치될 수 있다. 일 예로, 상기 유도성 코일 안테나(312)는 외측 코일(312A)와 내측 코일(312B)을 포함할 수 있다. 상기 유도성 코일 안테나(312)는 제 2 정합 네트워크(319)를 통해 RF 전원(318)에 연결될 수 있다. 일 예로, 상기 RF 전원(318)은 2MHz 내지 13.56MHz 범위의 튜닝 가능한 주파수를 사용하여 연속적인 또는 펄스화된 플라즈마를 생성할 수 있다. 상기 RF 전원(318) 및 상기 제 2 정합 네트워크(319)는 제어기(340)에 연결될 수 있다.
상기 프로세스 챔버(310) 내에 웨이퍼(W)의 지지를 위한 기판 지지체(316)가 제공될 수 있다. 상기 기판 지지체(316)는 제 1 정합 네트워크(324)를 통해 바이어싱 전원(322)에 연결될 수 있다. 상기 바이어싱 전원(322)은 상기 제어기(340)에 연결될 수 있다. 일 예로, 상기 바이어싱 전원(322)은 13.56MHz의 주파수를 사용하여 연속적인 또는 펄스화된 전력을 생성할 수 있다. 다른 실시예에서, 상기 바이어싱 전원(322)은 DC 또는 펄스화된 DC 소스일 수 있다.
상기 기판 지지체(316)는 척킹 디바이스(317)를 포함할 수 있다. 상기 척킹 디바이스(317) 아래에 저항성 가열기(321)이 제공될 수 있다. 열 전달 가스 소스(348)가 상기 척킹 디바이스(317)에 연결될 수 있다. 상기 열전달 가스 소스(348)는 상기 기판 지지체(316)와 상기 웨이퍼(W) 사이의 열전달을 용이하게 할 수 있다.
상기 기판 지지체(316) 상에 이온-라디칼 쉴드(327)가 제공될 수 있다. 상기 이온-라디칼 쉴드(327)는 복수의 어퍼쳐들(329)을 포함할 수 있다. 상기 이온-라디칼 쉴드(327)는 상기 어퍼쳐들(329)의 크기 및 분포에 의하여 상기 웨이퍼(W)에 전달되는 이온 밀도를 제어할 수 있다. 일 예로, 상기 이온-라디칼 쉴드(327)는 석영(quartz)을 포함할 수 있다. 상기 이온-라디칼 쉴드(327)는 레그들(325)에 의하여 지지될 수 있다.
상기 프로세스 챔버(310) 내에 프로세스 가스들을 공급하기 위한 가스 패널(338)이 제공될 수 있다. 상기 가스 패널(338)은 상기 유전체 천장(320)에 배치되는 진입 포트(326)를 통하여 프로세스 가스들을 상기 프로세스 챔버(310) 내에 공급할 수 있다. 상기 가스 패널(338)은 상기 제어기(340)에 연결될 수 있다. 상기 프로세스 챔버(310)의 내부 압력을 조절하기 위한 스로틀 밸브(362) 및 진공 펌프(366)가 제공될 수 있다.
도 14는 본 발명의 실시예들에 따른 상기 캐핑 구조체(CP)의 제조 방법을 설명하기 위한 공정 흐름도이다. 도 15는 도 11의 N 영역의 확대도이고 도 16 및 도 17은 도 12의 M 영역의 확대도들이다.
도 14 및 도 15를 참조하여, 메모리 셀들(MC)의 측벽을 덮는 제 1 캐핑층(C1)이 형성될 수 있다(S31). 도 15에는 스위칭 소자(PC1) 만이 도시되었으나, 상기 제 1 캐핑층(C1)은 상기 메모리 셀들(MC) 각각의 전체 측벽들을 덮을 수 있다. 상기 제 1 캐핑층(C1)은 실리콘 질화물을 포함할 수 있다. 상기 제 1 캐핑층(C1)은 원자층 증착 공정으로 형성될 수 있다. 일 예로, 상기 제 1 캐핑층(C1)은 약 230℃ 내지 약 350℃ 에서 수행될 수 있다. 상기 제 1 캐핑층(C1)의 증착 공정은 약 10분 내지 20분 동안 수행될 수 있다.
상기 제 1 캐핑층(C1) 상에 제 2 캐핑층(C2)이 형성될 수 있다. 상기 제 2 캐핑층(C2)은 실리콘 산화물을 포함할 수 있다. 상기 제 2 캐핑층(C2)은 원자층 증착 공정으로 형성될 수 있다. 상기 제 2 캐핑층(C2)의 두께(t2)는 상기 제 1 캐핑층(C1)의 두께(t1) 보다 두꺼울 수 있다. 일 예로, 상기 제 1 캐핑층(C1)의 두께는 약 5Å 내지 약 20Å일 수 있다. 상기 제 2 캐핑층(C2)의 두께는 약 20Å 내지 약 80Å일 수 있다.
도 13 내지 도 16을 참조하여, 제 1 디커플드 플라즈마 공정으로 제 2 캐핑층(C2)의 일부로부터 제 3 캐핑층(C3)이 형성될 수 있다(S33). 상기 제 1 디커플드 플라즈마 공정은 도 13을 참조하여 설명된 디커플드(decoupled) 플라즈마 장치(300)에서 수행될 수 있다.
상기 제 1 디커플드 플라즈마 공정은 디커플드 플라즈마 질화(Decoupled Plasma Nitridation) 공정일 수 있다. 상기 제 1 디커플드 플라즈마 공정에 의하여 상기 제 2 캐핑층(C2)의 일부가 제 3 캐핑층(C3)으로 변환될 수 있다. 일 예로, 도 15의 상기 제 2 캐핑층(C2)의 두께(t2)의 적어도 50%가 상기 제 3 캐핑층(C3)으로 변환될 수 있다.
상기 제 3 캐핑층(C3)은 실리콘 산화질화물을 포함할 수 있다. 상기 제 3 캐핑층(C3)의 질소 원자의 비율은 화학양론비율보다 낮을 수 있다. 상기 제 3 캐핑층(C3)의 질소 원자 비율은 산소 원자 비율보다 낮을 수 있다. 일 예로, 상기 제 3 캐핑층(C3)의 산소 원자:질소 원자 비율은 1:0.5 내지 0.8일 수 있다.
상기 제 3 캐핑층(C3) 내의 산소와 질소의 비율은 일정할 수 있다. 이와는 달리 상기 제 1 캐핑층(C1)에 가까운 부분은 먼 부분보다 질소 농도가 낮을 수 있다. 이 경우, 상기 캐핑층(C1)의 질소 농도는 상기 제 1 캐핑층(C1)에서 멀어질 수록 연속적으로 증가할 수 있다.
상기 제 1 디커플드 플라즈마 공정 후의 제 2 캐핑층(C2')의 두께(t2')와 상기 제 3 캐핑층(C3)의 두께(t3)의 합은 상기 제 1 디커플드 플라즈마 공정 전의 제 2 캐핑층(C2)의 두께(t2)와 실질적으로 동일할 수 있다. 상기 제 3 캐핑층(C3)의 두께(t3)는 상기 제 1 디커플드 플라즈마 공정 후의 제 2 캐핑층(C2')의 두께(t2') 보다 클 수 있다. 상기 제 1 디커플드 플라즈마 공정 후의 제 2 캐핑층(C2')의 두께(t2')는 약 15Å 내지 약 30Å일 수 있다. 상기 제 3 캐핑층(C3)의 두께(t3)는 약 20Å 내지 약 45Å일 수 있다.
상기 제 1 디커플드 플라즈마 공정은 도 13의 프로세스 챔버(310) 내에서 수행될 수 있다. 상기 제 1 디커플드 플라즈마 공정은 상기 가스 패널(338)을 통하여 프로세스 가스들을 공급하는 것을 포함할 수 있다. 상기 프로세스 가스들은 NH3 및/또는 N2와 불활성 가스를 포함할 수 있다. 일 예로, 상기 불활성 가스는 아르곤 또는 헬륨을 포함할 수 있다. 일 예로, NH3의 유량은 0 내지 300sccm 이고, N2의 유량은 0 내지 1000sccm 일 수 있다. 상기 헬륨의 유량은 0 내지 1000sccm일 수 있고, 상기 아르곤의 유량은 100 내지 2000sccm일 수 있다.
상기 제 1 디커플드 플라즈마 공정은 상기 제 1 캐핑층(C1) 및 상기 제 2 캐핑층(C2)의 형성 공정보다 상대적으로 낮은 압력 하에서 수행될 수 있다. 일 예로, 상기 제 1 디커플드 플라즈마 공정은 1 내지 50mtorr 에서 수행될 수 있다. 상기 제 1 디커플드 플라즈마 공정의 압력은 상기 스로틀 밸브(362) 및 상기 진공 펌프(366)에 의하여 조절될 수 있다. 상기 제 1 디커플드 플라즈마 공정은 약 25℃ 내지 약 300℃에서 수행될 수 있다. 상기 제 1 디커플드 플라즈마 공정은 상기 제 1 캐핑층(C1)의 형성 공정 보다 짧은 공정 시간 동안 진행될 수 있다. 일 예로, 상기 제 1 디커플드 플라즈마 공정은 30초 내지 5분 동안 수행될 수 있다. 상기 제 1 디커플드 플라즈마 공정의 상기 바이어싱 전원(322)의 파워는 100W 내지 300W일 수 있다. 상기 제 1 디커플드 플라즈마 공정은 20 내지 80%의 듀티 사이클로 수행될 수 있다.
상기 제 1 디커플드 플라즈마 공정 후, 이하 설명될 제 3 디커플드 플라즈마 공정을 수행하여 상기 제 1 캐핑층(C1), 상기 제 2 캐핑층(C2') 및 상기 제 3 캐핑층(C3)을 포함하는 상기 캐핑 구조체(CP)의 형성이 완료될 수 있다. 이후, 도 3 및 도 12를 참조하여 설명된 매립 절연막(113)의 형성 공정이 수행되어 도 16과 같이 상기 매립 절연막(113)이 상기 제 3 캐핑층(C3)과 접할 수 있다. 이와는 달리, 상기 제 1 디커플드 플라즈마 공정 후, 상기 제 3 디커플드 플라즈마 공정의 수행 전, 제 2 디커플드 플라즈마 공정이 수행될 수 있다. 이후, 상기 제 2 디커플드 플라즈마 공정 및 상기 제 3 디커플드 플라즈마 공정이 보다 상세히 설명된다.
도 13, 도 14 및 도 17을 참조하여, 제 2 디커플드 플라즈마 공정으로 제 3 캐핑층(C3)의 일부로부터 제 4 캐핑층(C4)이 형성될 수 있다(S34). 상기 제 2 디커플드 플라즈마 공정은 인-시츄(in-situ)로 수행될 수 있다. 일 예로, 상기 제 2 디커플드 플라즈마 공정은 도 13을 참조하여 설명된 디커플드(decoupled) 플라즈마 장치(300)에서 수행될 수 있다. 상기 제 4 캐핑층(C4)은 실리콘 산화물을 포함할 수 있다.
상기 제 2 디커플드 플라즈마 공정은 디커플드 플라즈마 산화(Decoupled Plasma Oxidation) 공정일 수 있다. 상기 제 2 디커플드 플라즈마 공정에 의하여 상기 제 3 캐핑층(C3)의 일부가 제 4 캐핑층(C4)으로 변환될 수 있다. 일 예로, 상기 제 3 캐핑층(C3)의 두께(t3)의 약10% 내지 약50%가 상기 제 4 캐핑층(C4)으로 변환될 수 있다.
상기 제 2 디커플드 플라즈마 공정 후의 제 3 캐핑층(C3')의 두께(t3')와 상기 제 4 캐핑층(C4)의 두께(t4)의 합은 상기 제 2 디커플드 플라즈마 공정 전의 제 3 캐핑층(C3)의 두께(t3)와 실질적으로 동일할 수 있다. 상기 제 4 캐핑층(C4)의 두께(t4)는 상기 제 2 디커플드 플라즈마 공정 후의 제 3 캐핑층(C3')의 두께(t3') 보다 작을 수 있다. 상기 제 2 디커플드 플라즈마 공정 후의 제 3 캐핑층(C3')의 두께(t3')는 약 15Å 내지 약 40Å일 수 있다. 상기 제 4 캐핑층(C4)의 두께(t4)는 약 10Å 내지 약 25Å일 수 있다.
상기 제 2 디커플드 플라즈마 공정은 도 13의 프로세스 챔버(310) 내에서 수행될 수 있다. 상기 제 2 디커플드 플라즈마 공정은 상기 가스 패널(338)을 통하여 프로세스 가스들을 공급하는 것을 포함할 수 있다. 상기 프로세스 가스들은 O2 와 불활성 가스를 포함할 수 있다. 일 예로, 상기 불활성 가스는 아르곤 또는 헬륨을 포함할 수 있다. 일 예로, O2의 유량은 0 내지 1000sccm 일 수 있다. 상기 헬륨의 유량은 0 내지 1000sccm일 수 있고, 상기 아르곤의 유량은 100 내지 2000sccm일 수 있다.
상기 제 2 디커플드 플라즈마 공정의 온도, 압력 및 공정 시간 등 다른 공정 조건들은 상술한 상기 제 1 디커플드 플라즈마 공정 조건의 범위와 동일할 수 있다.
제 3 디커플드 플라즈마 공정으로 캐핑층들의 수소를 제거할 수 있다(S35). 상기 제 3 디커플드 플라즈마 공정은 플라즈마 열처리일 수 있다. 일 예로, 상기 제 3 디커플드 플라즈마 공정은 상기 제 2 디커플드 플라즈마 공정 후에 수행되어, 상기 제 1 캐핑층(C1), 상기 제 2 캐핑층(C2'), 상기 제 3 캐핑층(C3') 및 상기 제 4 캐핑층(C4) 내의 수소 원자 또는 수소 이온을 제거할 수 있다. 상기 제 3 디커플드 플라즈마 공정은 인-시츄(in-situ)로 수행될 수 있다. 일 예로, 상기 제 3 디커플드 플라즈마 공정은 도 13을 참조하여 설명된 디커플드(decoupled) 플라즈마 장치(300)에서 수행될 수 있다.
상기 제 3 디커플드 플라즈마 공정은 상기 가스 패널(338)을 통하여 프로세스 가스를 공급하는 것을 포함할 수 있다. 상기 프로세스 가스는 반응성 가스 없이 불활성 가스만을 포함할 수 있다. 일 예로, 상기 제 3 디커플드 플라즈마 공정의 프로세스 가스는 헬륨(He)만을 포함할 수 있다. 상기 제 3 디커플드 플라즈마 공정의 온도, 압력 및 공정 시간 등 다른 공정 조건들은 상술한 상기 제 1 디커플드 플라즈마 공정 조건의 범위와 동일할 수 있다.
상기 제 3 디커플드 플라즈마 공정에 의하여 상기 제 1 캐핑층(C1), 상기 제 2 캐핑층(C2'), 상기 제 3 캐핑층(C3') 및 상기 제 4 캐핑층(C4)을 포함하는 캐핑 구조체(CP)의 형성이 완료될 수 있다. 일 예로, 상기 제 1 캐핑층(C1)은 실리콘 질화막이고, 상기 제 2 캐핑층(C2')은 실리콘 산화막이고, 상기 제 3 캐핑층(C3')은 실리콘 산화질화막이고, 상기 제 4 캐핑층(C4)은 실리콘 산화막일 수 있다. 이후, 도 3 및 도 12를 참조하여 설명된 매립 절연막(113)의 형성 공정이 수행될 수 있다.
상기 스위칭 소자(PC1) 및/또는 상기 가변 저항 패턴(PC2) 은 이를 구성하는 원소들의 비율이 달라지는 경우 그 전기적 특성이 열화되거나 메모리 셀들의 산포가 증가될 수 있다. 이와 같은 메모리 셀들의 열화 또는 산포 증가는 후속 공정의 부산물(by-product)에 기인할 수 있다.
일 예로, 상기 매립 절연막(113)의 형성을 위한 공정 시 사용되는 산소 소스로부터 유래된 산소 이온 또는 산소 원자는 상기 스위칭 소자(PC1) 또는 상기 가변 저항 패턴(PC2)의 측벽들로 이동되어, 상기 스위칭 소자(PC1) 또는 상기 가변 저항 패턴(PC2)을 구성하는 물질, 일 예로 게르마늄(Ge)을 산화시킬 수 있다. 이와 같은 상기 스위칭 소자(PC1) 또는 상기 가변 저항 패턴(PC2)의 데미지는 공정 온도 또는 공정 시간이 증가될 수록 가속될 수 있다.
본 발명의 실시예들에 따른 상기 캐핑 구조체(CP)의 형성은 상대적으로 증착 속도가 느리고 고온에서 수행되는 상기 제 1 캐핑층(C1)의 형성을 최소화하되, 상기 제 2 캐핑층(C2)의 적어도 일부를 빠른 속도로 질화시켜 상기 제 3 캐핑층(C3)을 형성함으로써 고온 공정 시간을 줄이면서도 상기 스위칭 소자(PC1) 또는 상기 가변 저항 패턴(PC2)의 데미지를 방지할 수 있다. 본 발명의 실시예들에 따른 상기 캐핑 구조체(CP)는 상기 제 3 디커플드 플라즈마 공정에 의하여 수소 원자들 또는 이온들이 제거할 수 있다. 이에 의하여, 수소 원자들 또는 이온들에 의한 상기 캐핑 구조체(CP) 내의 불필요한 결합들이 제거되고 실리콘과 질소의 결합 및/또는 실리콘과 산소의 결합 비율을 증가시켜 상기 캐핑 구조체(CP)의 막질의 특성을 개선함으로써, 상기 스위칭 소자(PC1) 또는 상기 가변 저항 패턴(PC2)의 데미지를 보다 효율적으로 방지할 수 있다.
도 18은 본 발명의 실시예들에 따른 상기 캐핑 구조체(CP)의 제조 방법을 설명하기 위한 공정 흐름도이다. 도 19 및 도 20은 도 12의 M 영역의 확대도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
본 실시예에 있어서, 제 1 캐핑층(C1)의 형성은 생략될 수 있으며, 메모리 셀들(MC)의 측벽들을 덮는 제 2 캐핑층(C2)이 형성될 수 있다(S32'). 즉, 상기 제 2 캐핑층(C2)은 상기 메모리 셀들(MC)의 측벽들과 접할 수 있다. 이후 도 14를 참조하여 설명된 공정들(S33, S34, S35)이 수행되어 도 20에 도시된 것과 같은 캐핑 구조체(CP)의 형성이 완료될 수 있다. 이후, 도 3 및 도 12를 참조하여 설명된 매립 절연막(113)의 형성 공정이 수행될 수 있다.
도 20을 참조하면, 상기 캐핑 구조체(CP)는 제 2 캐핑층(C2'), 제 3 캐핑층(C3') 및 제 4 캐핑층(C4)을 포함할 수 있다. 상기 제 2 캐핑층(C2')은 상기 스위칭 소자(PC1)의 측벽과 접할 수 있다. 상기 제 4 캐핑층(C4)은 상기 매립 절연막(113)과 접할 수 있다. 상기 제 3 캐핑층(C3')의 두께(t3')는 상기 제 2 캐핑층(C2')의 두께(t2') 보다 두꺼울 수 있다.
이와는 달리, 상기 제 2 디커플드 플라즈마 공정(S34)은 생략될 수 있다. 도 19를 참조하면, 상기 제 2 디커플드 플라즈마 공정은 생략되고 상기 제 3 캐핑층(C3) 상에 상기 제 3 디커플드 플라즈마 공정이 수행된 후, 상기 매립 절연막(113)이 형성될 수 있다.
도 21은 본 발명의 실시예들에 따른 상기 캐핑 구조체(CP)의 제조 방법을 설명하기 위한 공정 흐름도이다. 도 22 및 도 23은 도 12의 M 영역의 확대도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 21 내지 도 23을 참조하여, 상기 메모리 셀들(MC)의 측벽들 상에 차례로 상기 제 1 캐핑층(C1) 및 상기 제 2 캐핑층(C2)을 형성한 후, 제 1 디커플드 플라즈마 공정으로 상기 제 2 캐핑층(C2)의 전부를 제 3 캐핑층(C3)으로 변환할 수 있다(S33'). 상기 제 1 디커플드 플라즈마 공정 후에는 제 2 캐핑층(C2)이 잔류하지 않으며, 상기 제 1 캐핑층(C1)이 상기 제 3 캐핑층(C3)과 접할 수 있다. 상기 제 3 캐핑층(C3)의 두께(t3)는 상기 제 1 캐핑층(C1)의 두께(t1) 보다 두꺼울 수 있다. 이하 제 2 디커플드 플라즈마 공정이 수행되어 상기 제 3 캐핑층(C3)의 일부로부터 제 4 캐핑층(C4)이 형성될 수 있다(S34). 상기 제 2 디커플드 플라즈마 공정 후의 제 3 캐핑층(C3')의 두께(t3')는 상기 제 1 캐핑층(C1)의 두께(t1) 보다 두꺼울 수 있다. 이후, 제 3 디커플드 플라즈마 공정(S35)이 수행되고 도 3 및 도 12를 참조하여 설명된 매립 절연막(113)의 형성 공정이 수행될 수 있다.
도 23을 참조하면, 상기 캐핑 구조체(CP)는 제 1 캐핑층(C1), 제 3 캐핑층(C3') 및 제 4 캐핑층(C4)을 포함할 수 있다. 상기 제 1 캐핑층(C1)은 상기 스위칭 소자(PC1)의 측벽과 접할 수 있다. 상기 제 4 캐핑층(C4)은 상기 매립 절연막(113)과 접할 수 있다.
이와는 달리, 상기 제 2 디커플드 플라즈마 공정(S34)은 생략될 수 있다. 도 22를 참조하면, 상기 제 2 디커플드 플라즈마 공정은 생략되고 상기 제 3 캐핑층(C3) 상에 상기 제 3 디커플드 플라즈마 공정이 수행된 후, 상기 매립 절연막(113)이 형성될 수 있다.
본 발명의 실시예들에 따르면, 후속 공정에 의한 상변화 패턴들의 데미지를 방지하면서도, 고온 공정의 시간을 줄일 수 있는 가변 저항 메모리 소자의 제조 방법이 제공될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.
Claims (20)
- 기판 상에 스위칭 소자 및 가변 저항 패턴을 포함하는 메모리 셀들을 형성하는 것;
상기 메모리 셀들의 측벽들을 공통적으로 덮는 캐핑 구조체를 형성하는 것; 및
상기 캐핑 구조체를 덮고 상기 메모리 셀들 사이를 채우는 매립 절연막을 형성하는 것을 포함하고,
상기 캐핑 구조체를 형성하는 것은:
상기 메모리 셀들의 측벽들을 덮고 실리콘 산화물을 포함하는 제 2 캐핑층을 형성하는 것; 및
상기 제 2 캐핑층의 적어도 일부를 제 1 디커플드 플라즈마 공정으로 질화시켜 실리콘 산화질화물을 포함하는 제 3 캐핑층을 형성하는 것을 포함하는 가변 저항 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 디커플드 플라즈마 공정에 의하여 상기 제 2 캐핑층 두께의 적어도 50%가 상기 제 3 캐핑층으로 변환되는 가변 저항 메모리 소자의 제조 방법. - 제 2 항에 있어서,
상기 제 1 디커플드 플라즈마 공정 후 잔류되는 상기 제 2 캐핑층의 두께는 15Å 내지 35Å이고,
상기 제 1 디커플드 플라즈마 공정에 의하여 형성되는 상기 제 3 캐핑층의 두께는 20Å 내지 45Å인 가변 저항 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 디커플드 플라즈마 공정에 의하여 상기 제 2 캐핑층의 전부가 상기 제 3 캐핑층으로 변환되는 가변 저항 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 2 캐핑층을 형성하기 전, 상기 메모리 셀들의 측벽을 덮는 제 1 캐핑층을 형성하는 것을 더 포함하고,
상기 제 1 캐핑층은 실리콘 질화물을 포함하는 가변 저항 메모리 소자의 제조 방법. - 제 5 항에 있어서,
상기 제 1 캐핑층의 두께는 상기 제 1 디커플드 플라즈마 공정 이전의 상기 제 2 캐핑층의 두께보다 얇은 가변 저항 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 디커플드 플라즈마 공정은 NH3 및/또는 N2를 프로세스 가스로 하여 수행되는 가변 저항 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 3 캐핑층의 적어도 일부를 제 2 디커플드 플라즈마 공정으로 산화시켜 실리콘 산화물을 포함하는 제 4 캐핑층을 형성하는 것을 더 포함하는 가변 저항 메모리 소자의 제조 방법. - 제 8 항에 있어서,
상기 제 2 디커플드 플라즈마 공정은 O2를 프로세스 가스로 하여 수행되는 가변 저항 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 디커플드 플라즈마 공정 후, 헬륨을 포함하는 프로세스 가스로 제 3 디커플드 플라즈마 공정을 수행하는 것을 더 포함하고,
상기 제 3 디커플드 플라즈마 공정은 산소 소스 또는 질소 소스를 포함하지 않는 가변 저항 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 매립 절연막은 실리콘 산화탄화물을 포함하고,
상기 매립 절연막은 유동성 화학 기상 증착으로 형성되는 가변 저항 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 디커플드 플라즈마 공정은 50℃ 내지 300℃ 에서 수행되는 가변 저항 메모리 소자의 제조 방법. - 기판 상에 스위칭 소자 및 가변 저항 패턴을 포함하는 메모리 셀들을 형성하는 것;
상기 메모리 셀들의 측벽들을 공통적으로 덮는 캐핑 구조체를 형성하는 것; 및
상기 캐핑 구조체를 덮고 상기 메모리 셀들 사이를 채우는 매립 절연막을 형성하는 것을 포함하고,
상기 캐핑 구조체를 형성하는 것은:
상기 메모리 셀들의 측벽들을 덮고 실리콘 질화물을 포함하는 제 1 캐핑층을 형성하는 것;
상기 제 1 캐핑층 상에 제 2 캐핑층을 형성하는 것;
상기 제 2 캐핑층의 적어도 일부를 제 1 디커플드 플라즈마 공정으로 질화시켜 실리콘 산화질화물을 포함하는 제 3 캐핑층을 형성하는 것; 및
상기 제 1 디커플드 플라즈마 공정 후, 헬륨을 포함하는 프로세스 가스로 제 3 디커플드 플라즈마 공정을 수행하는 것을 포함하는 가변 저항 메모리 소자의 제조 방법. - 제 13 항에 있어서,
상기 제 1 디커플드 플라즈마 공정은 NH3 및/또는 N2를 프로세스 가스로 하여 수행되고,
상기 제 3 디커플드 플라즈마 공정은 산소 소스 또는 질소 소스를 포함하지 않는 가변 저항 메모리 소자의 제조 방법. - 제 13 항에 있어서,
상기 제 1 디커플드 플라즈마 공정에 의하여 상기 제 2 캐핑층 두께의 적어도 50%가 상기 제 3 캐핑층으로 변환되는 가변 저항 메모리 소자의 제조 방법. - 제 13 항에 있어서,
상기 제 1 캐핑층의 두께는 상기 제 1 디커플드 플라즈마 공정 이전의 상기 제 2 캐핑층의 두께보다 얇은 가변 저항 메모리 소자의 제조 방법. - 제 13 항에 있어서,
상기 제 3 캐핑층의 적어도 일부를 제 2 디커플드 플라즈마 공정으로 산화시켜 실리콘 산화물을 포함하는 제 4 캐핑층을 형성하는 것을 더 포함하는 가변 저항 메모리 소자의 제조 방법. - 제 17 항에 있어서,
상기 제 1 내지 제 3 디커플드 플라즈마 공정은 동일 공정 챔버에서 수행되는 가변 저항 메모리 소자의 제조 방법. - 제 13 항에 있어서,
상기 제 1 디커플드 플라즈마 공정은 30초 내지 5분 동안 수행되는 가변 저항 메모리 소자의 제조 방법. - 제 13 항에 있어서,
상기 제 1 디커플드 플라즈마 공정은 3mTorr 내지 50mTorr에서 수행되는 가변 저항 메모리 소자의 제조 방법.
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