KR101685021B1 - 자기 정렬된 플러그를 갖는 반도체 소자 형성 방법 - Google Patents

자기 정렬된 플러그를 갖는 반도체 소자 형성 방법 Download PDF

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Abstract

반도체 소자의 제조 방법을 제공한다. 기판에 도전성 패턴을 형성한다. 상기 도전성 패턴을 노출하는 콘택 홀을 가진 절연 층을 형성한다. 상기 콘택 홀의 측벽 및 상기 도전성 패턴 상에 하부 전극을 형성한다. 상기 하부 전극 상에 저항성 패턴을 형성한다. 상기 저항성 패턴 및 상기 하부 전극은 상기 절연 층의 상부 표면보다 낮다. 상기 하부 전극 및 상기 저항성 패턴 상에 데이터 저장 플러그를 형성한다. 상기 데이터 저장 플러그는 상기 하부 전극의 측벽에 정렬된 제1 측벽 및 상기 저항성 패턴의 측벽에 정렬된 제2 측벽을 갖는다. 상기 데이터 저장 플러그 상에 비트 라인을 형성한다.

Description

자기 정렬된 플러그를 갖는 반도체 소자 형성 방법{Method of forming semiconductor device having self-aligned plug}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 하부 전극 상에 자기 정렬된 데이터 저장 플러그를 갖는 저항성 메모리 소자의 형성 방법 및 관련된 소자에 관한 것이다.
피램(Phase-change Random Access Memory; PRAM)과 같은 비휘발성 메모리(Non-volatile memory)의 고집적화에 있어서, 단위 셀의 크기를 축소하면서 전기적 특성을 개선하기 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하려는 과제는 하부 전극 및 데이터 저장 플러그 사이의 정렬불량을 방지하고 하부 전극 및 상기 데이터 저장 플러그의 크기를 조절할 수 있는 반도체 소자의 형성 방법을 제공하는 데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명의 실시 예들은, 반도체 소자의 제조 방법을 제공한다. 이 방법은 기판에 도전성 패턴을 형성하는 것을 포함한다. 상기 도전성 패턴을 노출하는 콘택 홀을 가진 절연 층을 형성한다. 상기 콘택 홀의 측벽 및 상기 도전성 패턴 상에 하부 전극을 형성한다. 상기 하부 전극 상에 저항성 패턴을 형성한다. 상기 저항성 패턴 및 상기 하부 전극은 상기 절연 층의 상부 표면보다 낮다. 상기 하부 전극 및 상기 저항성 패턴 상에 데이터 저장 플러그를 형성한다. 상기 데이터 저장 플러그는 상기 하부 전극의 측벽에 정렬된 제1 측벽 및 상기 저항성 패턴의 측벽에 정렬된 제2 측벽을 갖는다. 상기 데이터 저장 플러그 상에 비트 라인을 형성한다.
몇몇 실시 예에 있어서, 상기 하부 전극은 L자 모양의 종단면을 갖도록 상부(upper part)와 하부(lower part)를 포함할 수 있다. 상기 하부 전극의 상부(upper part)는 수직 길이가 수평 길이보다 길 수 있다. 상기 하부 전극의 하부(lower part)는 수평 길이가 수직 길이보다 길 수 있다. 상기 저항성 패턴은 상기 하부 전극의 상부의 측벽 및 상기 하부 전극의 하부 상에 형성할 수 있다.
다른 실시 예에 있어서, 상기 하부 전극은 상기 도전성 패턴의 상부 표면을 모두 덮을 수 있다.
또 다른 실시 예에 있어서, 상기 저항성 패턴은 상기 절연 층에 대하여 식각 선택비를 갖는 물질 막으로 형성할 수 있다. 상기 저항성 패턴은 상기 하부 전극보다 높은 전기 저항을 가질 수 있다.
또 다른 실시 예에 있어서, 상기 하부 전극 및 상기 저항성 패턴은 하부 전극 구조체를 구성할 수 있다. 상기 제1 측벽 및 상기 제2 측벽 사이의 거리는 상기 하부 전극 구조체의 상부 표면과 동일할 수 있다.
또 다른 실시 예에 있어서, 상기 데이터 저장 플러그의 상부 표면은 상기 절연 층의 상부 표면과 동일한 높이를 가질 수 있다.
또 다른 실시 예에 있어서, 상기 데이터 저장 플러그는 상변화 플러그, 폴리머(polymer) 플러그, 나노입자(nanoparticles) 플러그, 및 저항 변화 플러그로 이루어진 일군에서 선택된 하나일수 있다.
또한, 본 발명의 실시 예들은, 반도체 소자의 다른 제조 방법을 제공한다. 이 방법은 기판에 그루브를 갖는 제1 절연 패턴을 형성하는 것을 포함한다. 상기 그루브의 측벽에 하부 전극을 형성한다. 상기 하부 전극 상에 저항성 패턴을 형성한다. 상기 그루브를 채우는 제2 절연 패턴을 형성한다. 상기 저항성 패턴을 제거하여 상기 하부 전극의 측벽을 노출하는 개구부를 형성한다. 상기 노출된 하부 전극을 제거하여 상기 제1 절연 패턴 및 상기 제2 절연 패턴 사이에 확장된 개구부를 형성한다. 상기 확장된 개구부에 데이터 저장 플러그를 형성한다.
다른 실시 예에 있어서, 상기 하부 전극은 상기 저항성 패턴 및 상기 제1 절연 패턴 사이에 제1 폭을 갖도록 형성할 수 있다. 상기 저항성 패턴은 상기 하부 전극 및 상기 제2 절연 패턴 사이에 제2 폭을 갖도록 형성할 수 있다. 상기 제2 폭은 상기 제1 폭보다 클 수 있다. 상기 개구부의 깊이는 상기 제1 폭의 2배 이상일 수 있다.
또 다른 실시 예에 있어서, 상기 하부 전극 및 상기 저항성 패턴을 형성하는 것은 상기 그루브의 측벽 및 바닥을 덮고 상기 제1 절연 패턴을 덮는 하부 전극 막을 형성하는 것을 포함할 수 있다. 상기 하부 전극 막을 덮는 저항성 물질 막을 형성할 수 있다. 상기 저항성 물질 막을 식각하여 상기 제1 절연 패턴의 상부 및 상기 그루브의 바닥에 상기 하부 전극 막을 노출할 수 있다. 상기 노출된 하부 전극 막을 제거할 수 있다.
또 다른 실시 예에 있어서, 상기 저항성 패턴은 상기 제1 절연 패턴 및 상기 제2 절연 패턴 에 대하여 식각 선택비를 갖는 물질 막으로 형성할 수 있다. 상기 저항성 패턴은 Si막, SiO막, SiN막, SiON막, 탄소(C)막, SiC막, CN막, HfO막, 및 TiO막으로 이루어진 일군에서 선택된 하나일수 있다.
또 다른 실시 예에 있어서, 상기 데이터 저장 플러그의 상부 표면은 상기 제1 절연 패턴 및 상기 제2 절연 패턴의 상부 표면들과 동일한 높이를 가질 수 있다.
나아가서, 본 발명의 실시 예들은, 반도체 소자의 또 다른 제조 방법을 제공한다. 이 방법은 기판에 콘택 홀을 갖는 제1 절연 패턴을 형성하는 것을 포함한다. 상기 콘택 홀의 측벽에 하부 전극을 형성한다. 상기 하부 전극 상에 상기 콘택 홀을 채우는 저항성 패턴을 형성한다. 상기 하부 전극, 상기 저항성 패턴 및 상기 제1 절연 패턴을 패터닝하여 제1 그루브를 형성한다. 상기 제1 그루브를 채우는 제2 절연 패턴을 형성한다. 상기 제2 절연 패턴은 상기 하부 전극, 상기 저항성 패턴 및 상기 제1 절연 패턴을 가로지른다. 상기 저항성 패턴을 제거하여 상기 하부전극의 측벽을 노출하는 개구부를 형성한다. 상기 노출된 하부전극을 제거하여 상기 제1 절연 패턴 및 상기 제2 절연 패턴 사이에 확장된 개구부를 형성한다. 상기 확장된 개구부에 데이터 저장 플러그를 형성한다.
다른 실시 예에 있어서, 상기 데이터 저장 플러그는 상기 제2 절연 패턴의 하부 표면보다 높은 레벨에 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 하부 전극을 형성하기 전에, 상기 콘택 홀 내에 다이오드를 형성할 수 있다. 상기 하부 전극은 상기 다이오드에 접속될 수 있다.
또 다른 실시 예에 있어서, 상기 하부 전극, 상기 저항성 패턴, 상기 제1 절연 패턴 및 상기 제2 절연 패턴을 패터닝하여 제2 그루브를 형성할 수 있다. 상기 제2 그루브를 채우는 제3 절연 패턴을 형성할 수 있다. 상기 제3 절연 패턴은 상기 하부 전극, 상기 저항성 패턴, 상기 제1 절연 패턴 및 상기 제2 절연 패턴을 가로지를 수 있다. 상기 데이터 저장 플러그는 상기 제3 절연 패턴의 하부 표면보다 높은 레벨에 형성할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상에 의하면, 하부 전극 구조체에 자기정렬(self-aligned)된 데이터 저장 플러그가 제공될 수 있다. 반도체 기판에 상기 하부 전극 구조체 및 상기 데이터 저장 플러그를 여러 개 형성할 수 있다. 상기 하부 전극 구조체 및 상기 데이터 저장 플러그 사이의 접촉면은 상기 반도체 기판 전면에 걸쳐서 매우 균일한 모양을 보일 수 있다. 결과적으로, 우수한 전기적 특성을 갖는 메모리 소자를 구현할 수 있다.
도 1은 본 발명의 기술적 사상의 제1 실시 예에 따른 반도체 소자의 주요 구성을 보여주는 사시도이다.
도 2는 제1 실시 예에 따른 반도체 소자를 설명하기 위한 레이아웃이다.
도 3은 도 2의 절단선 I-I'에 따라 취해진 단면도이다.
도 4는 도 2의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 5-9, 13, 14, 및 16은 본 발명의 기술적 사상의 제2 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위하여 도 2의 절단선 I-I'에 따라 취해진 단면도들이다.
도 10-12, 및 15는 제2 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위하여 도 2의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 17-21은 본 발명의 기술적 사상의 제3 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위하여 도 2의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 22는 본 발명의 기술적 사상의 제4 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 레이아웃이다.
도 23, 24, 28, 및 30은 제4 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위하여 도 22의 절단선 Ⅲ-Ⅲ'에 따라 취해진 단면도들이다.
도 25는 제4 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위하여 중간공정의 진행상태를 보여주는 레이아웃이다.
도 26, 29, 및 31은 제4 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위하여 도 22의 절단선 Ⅳ-Ⅳ'에 따라 취해진 단면도들이다.
도 27은 제4 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위하여 도 22의 절단선Ⅴ-Ⅴ'에 따라 취해진 단면도이다.
도 32는 본 발명의 기술적 사상의 제5 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 33은 본 발명의 기술적 사상의 제6 실시 예에 따른 전자 장치의 시스템 블록도이다.
도 34는 본 발명의 기술적 사상의 제7 실시 예에 따른 전자 장치의 시스템 블록도이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제 1, 제 2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
[ 실시예 1]
도 1은 본 발명의 기술적 사상의 제1 실시 예에 따른 반도체 소자의 주요 구성을 보여주는 사시도이다. 제1 실시 예에 따른 반도체 소자는 저항성 메모리일 수 있고, 예를 들어 상변화 메모리(Phase-change Random Access Memory; PRAM)일 수 있다. 도 2는 제 1 실시 예에 따른 반도체 소자를 설명하기 위한 레이아웃이고, 도 3은 도 2의 절단선 I-I'에 따라 취해진 단면도이며, 도 4는 도 2의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 1을 참조하면, 상기 반도체 소자는 직렬 접속된 워드 라인(WL; 35), 다이오드(43), 금속 실리사이드 패턴(45), 다이오드 전극(46), 하부 전극 구조체(bottom electrode structure; 54R), 데이터 저장 플러그(61), 상부 전극(63), 및 비트 라인(BL; 67)을 포함할 수 있다. 상기 다이오드(43)는 차례로 적층된 제1 반도체 패턴(41) 및 제2 반도체 패턴(42)을 구비할 수 있다. 상기 하부 전극 구조체(54R)는 하부 전극(bottom electrode; 51R) 및 저항성 패턴(resistive pattern; 53R)을 구비할 수 있다. 상기 데이터 저장 플러그(61)는 상기 하부 전극 구조체(54R) 상에 자기정렬(self-aligned)될 수 있다.
상기 데이터 저장 플러그(61)는 상변화 플러그(phase-change plug), 폴리머(polymer) 플러그, 나노입자(nanoparticles) 플러그, 및 저항변화 플러그로 이루어진 일군에서 선택된 하나일 수 있다. 예를 들면, 상기 저항변화 플러그는 SrTiO3막을 구비할 수 있다. 또한, 상기 데이터 저장 플러그(61)가 상변화 플러그인 경우, 상기 상변화 플러그는 GeSbTe막, GeTeAs막, SnTeSn막, GeTe막, SbTe막, SeTeSn막, GeTeSe막, SbSeBi막, GeBiTe막, GeTeTi막, InSe막, GaTeSe막, 및 InSbTe막으로 이루어진 일군에서 선택된 하나를 포함할 수 있다. 더 나아가서, 상기 상변화 플러그는 GeSbTe막, GeTeAs막, SnTeSn막, GeTe막, SbTe막, SeTeSn막, GeTeSe막, SbSeBi막, GeBiTe막, GeTeTi막, InSe막, GaTeSe막, 및 InSbTe막으로 이루어진 일군에서 선택된 하나에 C, N, Si, O, 및 N으로 이루어진 일군에서 선택된 하나가 포함된 물질 막일 수 있다.
상기 다이오드(43)는 스위칭 소자의 역할을 수행할 수 있다. 다른 실시 예에서, 상기 스위칭 소자는 트랜지스터일 수도 있다.
도 2를 참조하면, 상기 반도체 소자의 셀 어레이 영역에 서로 평행하게 2차원 정렬된 워드 라인들(WL; 35)을 제공할 수 있다. 상기 워드 라인들(WL; 35)을 가로지르는 비트 라인들(BL; 67)을 배열할 수 있다. 상기 비트 라인들(BL; 67)은 서로 평행하게 2차원 정렬할 수 있다. 상기 워드 라인들(WL; 35) 및 상기 비트 라인들(BL; 67)의 교차점들에 다이오드들(43), 하부 전극들(51R), 및 데이터 저장 플러그들(61)을 배치할 수 있다.
도 3 및 도 4를 참조하면, 반도체 기판(31)의 소정 영역에 활성 영역(32)을 한정하는 소자분리 막(33)을 제공할 수 있다. 상기 활성 영역(32) 내에 상기 워드 라인(WL; 35)을 배치할 수 있다. 상기 워드 라인(WL; 35) 및 상기 소자분리 막(33) 상에 차례로 적층된 식각 저지 막(37) 및 하부 절연 막(39)을 제공할 수 있다. 상기 하부 절연 막(39) 및 상기 식각 저지 막(37)을 관통하여 상기 워드 라인(WL; 35)을 노출하는 다이오드 홀(39H)을 배치할 수 있다. 상기 다이오드 홀(39H)의 측벽들에 콘택 스페이서(39S)를 배치할 수 있다. 상기 다이오드 홀(39H) 내부에 제1 반도체 패턴(41), 제2 반도체 패턴(42), 금속 실리사이드 패턴(45) 및 다이오드 전극(46)을 배치할 수 있다. 상기 제1 반도체 패턴(41) 및 상기 제2 반도체 패턴(42)은 다이오드(43)를 구성할 수 있다. 상기 다이오드 전극(46) 및 상기 하부 절연 막(39)의 상부 표면들은 동일한 레벨에 위치할 수 있다. 상기 다이오드 홀(39H)은 상기 워드 라인(WL; 35) 상에 소정간격으로 여러 개 배열할 수 있다. 몇몇 실시 예에서, 상기 다이오드 전극(46)은 도전성 패턴 또는 랜딩 패드(landing pad)로 지칭할 수 있다.
상기 하부 절연 막(39) 및 상기 다이오드 전극(46) 상에 제1 절연 패턴(49), 제2 절연 패턴(55), 제3 절연 패턴(57), 하부 전극 구조체(54R), 및 데이터 저장 플러그(61)를 제공할 수 있다. 상기 제1 절연 패턴(49)은 차례로 적층된 제1 질화 막(47) 및 제1 산화 막(48)을 포함할 수 있다. 상기 제1 절연 패턴(49), 상기 제2 절연 패턴(55) 및 상기 제3 절연 패턴(57)은 절연 층(49, 55, 57)을 구성할 수 있다. 상기 절연 층(49, 55, 57) 내에 상기 다이오드 전극(46)을 노출하는 콘택 홀(49H)을 배치할 수 있다. 상기 콘택 홀(49H) 내에 상기 하부 전극 구조체(54R)를 배치할 수 있다. 상기 하부 전극 구조체(54R)의 상부 표면은 상기 절연 층(49, 55, 57)의 상부 표면보다 낮은 레벨에 위치할 수 있다. 상기 하부 전극 구조체(54R) 상에 상기 데이터 저장 플러그(61)를 배치할 수 있다. 상기 데이터 저장 플러그(61)의 상부 표면은 상기 절연 층(49, 55, 57)의 상부 표면과 동일한 높이를 가질 수 있다.
상기 하부 전극 구조체(54R)는 서로 마주보는 하부 전극(51R) 및 저항성 패턴(53R)을 포함할 수 있다. 상기 하부 전극(51R)은 상기 콘택 홀(49H)의 측벽 및 상기 다이오드 전극(46)에 접촉할 수 있다. 상기 하부 전극(51R)은 L자 모양의 종단면을 갖도록 상부(upper part; 51U)와 하부(lower part; 51B)를 포함할 수 있다. 상기 상부(upper part; 51U)는 수직 길이가 수평 길이보다 길 수 있다. 상기 하부(lower part; 51B)는 수평 길이가 수직 길이보다 길 수 있다. 상기 저항성 패턴(53R)은 상기 상부(51U)의 측벽 및 상기 하부(51B) 상에 배치할 수 있다. 상기 저항성 패턴(53R)은, 상기 하부 전극(51R)보다 높은 전기 저항을 갖고, 상기 절연 층(49, 55, 57)에 대하여 식각 선택비를 갖는 물질 막일 수 있다.
상기 데이터 저장 플러그(61)는 상기 하부 전극(51R)의 측벽에 정렬된 제1 측벽(61E) 및 상기 저항성 패턴(53R)의 측벽에 정렬된 제2 측벽(61R)을 구비할 수 있다. 상기 제1 측벽(61E) 및 상기 제2 측벽(61R) 사이의 거리는 상기 하부 전극 구조체(54R)의 상부 표면과 같을 수 있다. 상기 데이터 저장 플러그(61)는 상기 하부 전극 구조체(54R)에 자기정렬(self-aligned)될 수 있다.
상기 절연 층(49, 55, 57) 상에 상부 절연 막(65), 상부 전극(63), 및 비트 라인(BL; 67)을 배치할 수 있다.
[ 실시예 2]
도 5 내지 도 16을 참조하여 본 발명의 기술적 사상의 제2 실시 예에 따른 반도체 소자의 형성방법을 설명하기로 한다. 제2 실시 예는 도 2 내지 도 4와 유사한 구성을 포함할 수 있다.
도 2 및 도 5를 참조하면, 반도체 기판(31)의 소정영역에 활성 영역들(32)을 한정하는 소자분리 막(33)을 형성할 수 있다. 상기 활성영역들(32) 내에 워드 라인들(WL; 35)을 형성할 수 있다. 상기 워드 라인들(WL; 35)상에 식각 저지 막(37) 및 하부 절연 막(39)을 차례로 형성할 수 있다. 상기 하부 절연 막(39) 및 상기 식각 저지 막(37)을 관통하여 상기 워드 라인들(WL; 35)을 노출하는 다이오드 홀들(39H)을 형성할 수 있다.상기 다이오드 홀들(39H)의 측벽들에 콘택 스페이서들(39S)을 형성할 수 있다. 상기 다이오드 홀들(39H)의 각각 내부에 제1 반도체 패턴(41) 및 제2 반도체 패턴(42)을 차례로 형성할 수 있다. 상기 제1 반도체 패턴(41) 및 상기 제2 반도체 패턴(42)은 다이오드(43)를 구성할 수 있다. 상기 다이오드(43) 상에 금속 실리사이드 패턴(45) 및 다이오드 전극(46)을 차례로 적층 할 수 있다. 계속하여, 상기 반도체 기판(31) 상에 그루브(groove; 49G)를 갖는 제1 절연 패턴(49)을 형성할 수 있다.
상기 반도체 기판(31)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼일 수 있다. 이하에서는, 상기 반도체 기판(31)이 p형 불순물이온들을 함유하는 실리콘 웨이퍼인 경우를 상정하여 설명하기로 한다. 상기 소자분리 막(33)은 에스티아이(shallow trench isolation; STI)기술을 이용하여 형성할 수 있다. 상기 소자분리 막(33)은 실리콘 산화 막, 실리콘 질화 막, 또는 실리콘 산 질화 막을 포함할 수 있다. 상기 워드 라인들(WL; 35)은 상기 활성 영역들(32)에 n형 불순물 이온들을 주입하여 형성할 수 있다.
몇몇 다른 실시 예에서, 상기 워드 라인들(WL; 35)은 상기 반도체 기판(31) 상에 형성된 도전성 패턴일 수도 있으나 간략한 설명을 위하여 생략하기로 한다.
상기 식각 저지 막(37)은 상기 워드 라인들(WL; 35) 및 상기 소자분리 막(33)을 덮을 수 있다. 상기 하부 절연 막(39)은 상기 식각 저지 막(37)을 덮을 수 있다. 상기 하부 절연 막(39)은 실리콘 산화 막, 실리콘 질화 막, 또는 실리콘 산 질화 막을 포함할 수 있다. 상기 식각 저지 막(37)은 상기 하부 절연 막(39)에 대하여 식각 선택비를 갖는 물질 막으로 형성할 수 있다. 예를 들면, 상기 하부 절연 막(39)이 실리콘 산화 막일 경우, 상기 식각 저지 막(37)은 실리콘 질화 막으로 형성할 수 있다. 상기 하부 절연 막(39) 및 상기 식각 저지 막(37)을 패터닝하여 상기 다이오드 홀들(39H)을 형성할 수 있다. 상기 다이오드 홀들(39H)의 각각은 원형, 사각형, 또는 모서리가 둥근 사각형과 같이 다양한 모양을 갖도록 형성할 수 있다. 상기 콘택 스페이서들(39S)은 실리콘 산화 막, 실리콘 질화 막, 또는 실리콘 산 질화 막을 포함할 수 있다.
상기 제1 반도체 패턴(41)은 상기 제2 반도체 패턴(42) 및 상기 워드 라인(WL; 35) 사이에 형성할 수 있다. 상기 제1 반도체 패턴(41)은 n형 불순물이온들을 함유하는 실리콘 막으로 형성할 수 있다. 상기 제2 반도체 패턴(42)은 p형 불순물이온들을 함유하는 실리콘 막으로 형성할 수 있다. 몇몇 다른 실시 예에서, 상기 제1 반도체 패턴(41) 및 상기 제2 반도체 패턴(42)은 적층 순서를 바꾸어 형성할 수도 있다. 상기 금속 실리사이드 패턴(45)은 CoSi막, NiSi막, WSi막, TiSi막, 또는 TaSi막을 포함할 수 있다. 예를 들면, 상기 금속 실리사이드 패턴(45)은 CoSi막으로 형성할 수 있다. 상기 다이오드 전극(46)은 W막, WN막, WSi막, Ti막, TiN막, TiAlN막, TiCN막, TiSiN막, TiON막, Ta막, TaN막, TaAlN막, TaCN막, TaSiN막, C막, CN막, CoSi막, 및 이들의 조합들로 이루어진 일군에서 선택된 하나와 같은 도전성 패턴을 포함할 수 있다. 예를 들면, 상기 다이오드 전극(46)은 W막으로 형성할 수 있다. 상기 하부 절연 막(39) 및 상기 다이오드 전극(46)의 상부 표면들은 실질적으로 동일 평면 상에 노출할 수 있다. 그 결과, 상기 다이오드 홀들(39H)의 각각은 상기 다이오드(43), 상기 금속 실리사이드 패턴(45), 및 상기 다이오드 전극(46)으로 채울 수 있다. 또한, 상기 반도체 기판(31) 상에 행 방향 및 열 방향으로 2차원 정렬된 다수의 상기 다이오드 전극들(46)을 제공할 수 있다.
다른 실시 예에서, 상기 다이오드 전극(46)은 랜딩패드(landing pad)로 지칭할 수 있다.
상기 제1 절연 패턴(49)은 실리콘 산화 막, 실리콘 질화 막, 또는 실리콘 산 질화 막을 포함할 수 있다. 본 발명의 제2 실시 예에서, 상기 제1 절연 패턴(49)은 제1 질화 막(47) 및 제1 산화 막(48)을 차례로 적층하여 형성한 경우를 상정하여 설명하기로 한다. 상기 제1 질화 막(47)은 실리콘 질화 막일 수 있으며, 상기 제1 산화 막(48)은 실리콘 산화 막일 수 있다. 상기 제1 질화 막(47)은 상기 제1 산화 막(48)보다 두껍게 형성할 수 있다. 상기 제1 절연 패턴(49)은, 상기 반도체 기판(31)의 전면을 덮는 상기 제1 질화 막(47) 및 상기 제1 산화 막(48)을 형성하고, 상기 제1 산화 막(48) 및 상기 제1 질화 막(47)을 연속적으로 패터닝하여 형성할 수 있다. 상기 제1 산화 막(48)은 하드 마스크 패턴의 역할을 할 수 있다.
상기 그루브(49G)는 상기 워드 라인들(WL; 35) 사이를 노출하도록 형성할 수 있다.상기 그루브(49G)의 바닥에 상기 다이오드 전극(46)의 상부 표면이 부분적으로 노출될 수 있다. 즉, 상기 제1 절연 패턴(49)은 상기 다이오드 전극(46)의 상부 표면을 부분적으로 덮을 수 있다. 이 경우에, 상기 제1 절연 패턴(49)의 측벽들은 상기 다이오드 전극(46)의 상부 표면을 가로지르도록 형성할 수 있다.
도 2 및 도 6을 참조하면, 상기 제1 절연 패턴(49)의 표면을 컨포말(conformal)하게 덮는 하부 전극 막(51L)을 형성할 수 있다. 상기 하부 전극 막(51L)의 표면을 컨포말(conformal)하게 덮는 저항성 물질 막(53L)을 형성할 수 있다. 상기 하부 전극 막(51L) 및 상기 저항성 물질 막(53L)은 상기 그루브(49G)의 측벽을 덮을 수 있다. 상기 하부 전극 막(51L)은 TiN막, TiAlN막, TiCN막, TiSiN막, TiON막, TaN막, TaAlN막, TaCN막, TaSiN막, C막, CN막, CoSi막, WN막, WSi막, 및 이들의 조합들으로 이루어진 일군에서 선택된 하나를 포함할 수 있다. 상기 저항성 물질 막(53L)은 상기 제1 절연 패턴(49)에 대하여 식각 선택비를 갖고 상기 하부 전극 막(51L)보다 높은 전기저항을 갖는 물질 막으로 형성할 수 있다. 상기 저항성 물질 막(53L)은 Si막, SiO막, SiN막, SiON막, 탄소(C)막, SiC막, CN막, HfO막, 및 TiO막으로 이루어진 일군에서 선택된 하나를 포함할 수 있다. 예를 들면, 상기 저항성 물질 막(53L)은 폴리실리콘 막으로 형성할 수 있다.
도 2 및 도 7을 참조하면, 상기 저항성 물질 막(53L)을 부분적으로 제거하여 상기 제1 절연 패턴(49)의 측벽을 덮는 상기 예비 저항성 패턴(53)을 형성할 수 있다. 상기 저항성 물질 막(53L)을 부분적으로 제거하는 것은 이방성 식각 공정이 적용될 수 있다. 이 경우에, 상기 예비 저항성 패턴(53)은 저항성 스페이서(resistive spacer)로 지칭할 수 있다. 그 결과, 상기 제1 절연 패턴(49) 상에 상기 하부 전극 막(51L)이 노출될 수 있다. 또한, 상기 그루브(49G)의 바닥에도 상기 하부 전극 막(51L)이 노출될 수 있다.
도 2 및 도 8을 참조하면, 상기 하부 전극 막(51L)의 노출된 부분을 제거하여 상기 제1 절연 패턴(49)의 측벽을 덮는 예비 하부 전극(51)을 형성할 수 있다. 상기 하부 전극 막(51L)의 노출된 부분을 제거하는 것은 습식 세정 공정 또는 건식 식각 공정이 적용될 수 있다. 상기 예비 하부 전극(51)은 상기 제1 절연 패턴(49) 및 상기 예비 저항성 패턴(53) 사이에 개재될 수 있다. 상기 예비 하부 전극(51) 및 상기 예비 저항성 패턴(53)은 예비 하부전극 구조체(54)를 구성할 수 있다.
상기 예비 하부 전극(51) 및 상기 예비 저항성 패턴(53)은 서로 마주볼 수 있다. 상기 예비 하부 전극(51)은 종단면도 상에서 볼 때 " L " 모양일 수 있다. 상기 예비 하부 전극(51)은 상기 다이오드 전극(46)에 접촉될 수 있다. 상기 제1 절연 패턴(49)의 상부 표면은 노출될 수 있다. 상기 그루브(49G)의 바닥에 상기 하부 절연 막(39)이 노출될 수 있다. 상기 예비 하부 전극(51)은 상기 예비 저항성 패턴(53) 및 상기 제1 절연 패턴(49) 사이에 제1 폭(W1)을 갖도록 형성할 수 있다. 상기 예비 저항성 패턴(53)은 제2 폭(W2)을 갖도록 형성할 수 있다. 상기 예비 하부 전극 구조체(54)는 제3 폭(W3)일 수 있다. 상기 예비 하부 전극 구조체(54)의 상기 제3 폭(W3)은 상기 하부 전극 막(51L) 및 상기 저항성 물질 막(53L)의 두께를 조절하여 제어할 수 있다. 예를 들면, 상기 저항성 물질 막(53L)은 상기 하부 전극 막(51L)보다 두껍게 형성할 수 있다. 상기 하부 전극 막(51L)은 1nm - 10nm 두께를 갖도록 형성할 수 있다. 상기 저항성 물질 막(53L)은 5nm - 50nm 두께를 갖도록 형성할 수 있다.
몇몇 다른 실시 예에서, 상기 예비 저항성 패턴(53)은 생략될 수 있다.
또 다른 실시 예에서, 상기 저항성 물질 막(53L)을 부분적으로 제거하고 상기 하부 전극 막(51L)의 노출된 부분을 제거하는 것은 연속적으로 수행되는 이방성식각 공정을 이용할 수도 있다.
도 2, 도 9 및 도 10을 참조하면, 상기 그루브(49G)를 채우는 제2 절연 패턴(55)을 형성할 수 있다. 상기 제2 절연 패턴(55)은 상기 예비 저항성 패턴(53)에 대하여 식각 선택비를 갖는 물질 막으로 형성할 수 있다. 상기 제2 절연 패턴(55)은 실리콘 산화 막, 실리콘 질화 막, 또는 실리콘 산 질화 막을 포함할 수 있다. 상기 제2 절연 패턴(55)은 절연 막 형성 공정 및 평탄화 공정을 이용하여 형성할 수 있다.
도 10에 도시된 바와 같이, 상기 다이오드(43) 및 상기 다이오드 전극(46)은 상기 워드 라인(WL; 35)을 따라 소정간격으로 여러 개 배열할 수 있다. 이에 따라, 상기 예비 하부 전극(51)은 2개 이상의 상기 다이오드 전극들(46)과 접촉할 수 있다.
도 2 및 도 11을 참조하면, 상기 제1 절연 패턴(49), 상기 제2 절연 패턴(55), 상기 예비 저항성 패턴(53) 및 상기 예비 하부 전극(51)을 패터닝하여 제2 그루브(57G)를 형성할 수 있다. 그 결과, 상기 예비 하부 전극(51)은 다수의 패터닝된 예비 하부 전극들(51P)로 분할될 수 있다.
도 2 및 도 12를 참조하면, 상기 제2 그루브(57G)를 채우는 제3 절연 패턴(57)을 형성할 수 있다. 상기 제3 절연 패턴(57)은 상기 예비 저항성 패턴(53)에 대하여 식각 선택비를 갖는 물질 막으로 형성할 수 있다. 상기 제3 절연 패턴(57)은 실리콘 산화 막, 실리콘 질화 막, 또는 실리콘 산 질화 막을 포함할 수 있다. 예를 들면, 상기 제3 절연 패턴(57)은 실리콘 질화 막으로 형성할 수 있다. 상기 제3 절연 패턴(57)은 절연 막 형성 공정 및 평탄화 공정을 이용하여 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP) 방법 및/또는 에치 백(etch back) 방법을 포함할 수 있다.
상기 제3 절연 패턴(57)은 상기 워드 라인(WL; 35)을 가로지르는 바아(bar) 모양일 수 있다. 이 경우에, 상기 예비 하부 전극 구조체(54)는 여러 개로 분할될 수 있다. 상기 예비 하부 전극 구조체(54)는 상기 제1 절연 패턴(49), 상기 제2 절연 패턴(55) 및 상기 제3 절연 패턴(57) 사이에 노출될 수 있다.
상기 패터닝된 예비 하부 전극들(51P)의 각각은 상기 다이오드 전극(46) 상에 정렬할 수 있다. 상기 패터닝된 예비 하부 전극들(51P)의 각각은 다양한 폭을 갖도록 형성할 수 있으나, 상기 패터닝된 예비 하부 전극들(51P)의 각각은 상기 다이오드 전극(46)과 비슷한 폭을 갖는 경우를 상정하여 설명하기로 한다.
도 2 및 도 13을 참조하면, 상기 예비 저항성 패턴(53)을 부분적으로 제거하여 상기 제2 절연 패턴(55) 및 상기 패터닝된 예비 하부 전극(51P) 사이에 예비 슬릿(preliminary slit; 53S)을 형성할 수 있다. 상기 예비 슬릿(53S)의 하부에 저항성 패턴(53R)이 잔존할 수 있다. 몇몇 실시 예에서, 상기 예비 슬릿(53S)은 개구부로 지칭할 수 있다.
상기 예비 저항성 패턴(53)을 부분적으로 제거하는 것은 에치 백(etch back) 공정을 포함할 수 있다. 예를 들면, 상기 예비 저항성 패턴(53)이 폴리실리콘 막일 경우, 건식 식각(dry etch) 공정을 사용하여 상기 예비 저항성 패턴(53)을 부분적으로 제거할 수 있다. 상기 예비 슬릿(53S)의 내부에 상기 패터닝된 예비 하부 전극(51P)의 측벽이 노출될 수 있다. 상기 예비 슬릿(53S)의 바닥은 상기 제1 산화 막(48)보다 낮은 레벨에 형성할 수 있다.
상기 예비 슬릿(53S)은 상기 제2 절연 패턴(55) 및 상기 패터닝된 예비 하부 전극(51P) 사이에 상기 제 2 폭(W2)을 구비할 수 있다. 상기 예비 슬릿(53S)의 제1 깊이(D1)는 상기 패터닝된 예비 하부 전극(51P)의 상기 제1 폭(W1)보다 2배 이상 클 수 있다. 상기 패터닝된 예비 하부 전극(51P)의 측벽은 상기 예비 슬릿(53S)에 의하여 상기 제1 깊이(D1)만큼 노출될 수 있다.
도 2, 도 14 및 도 15를 참조하면, 상기 패터닝된 예비 하부 전극(51P)을 부분적으로 제거하여 상기 제1 절연 패턴(49) 및 상기 제2 절연 패턴(55) 사이에 슬릿(slit; 54S)을 형성할 수 있다. 상기 슬릿(54S)의 하부에 하부 전극(51R)이 잔존할 수 있다. 상기 하부 전극(51R) 및 상기 저항성 패턴(53R)은 하부 전극 구조체(54R)를 구성할 수 있다. 상기 슬릿(54S)은 상기 하부 전극 구조체(54R)에 자기정렬(self-aligned)될 수 있다. 몇몇 실시 예에서, 상기 슬릿(54S)은 확장된 개구부로 지칭할 수 있다.
다른 실시 예에서, 상기 예비 저항성 패턴(53)을 부분적으로 제거하는 것과 상기 패터닝된 예비 하부 전극(51P)을 부분적으로 제거하는 것은 번갈아 가며 반복적으로 여러 번 수행할 수도 있다.
상기 패터닝된 예비 하부 전극(51P)을 부분적으로 제거하는 것은 습식 식각 공정과 같은 등방성 식각 공정을 포함할 수 있다. 상술한 바와 같이, 상기 예비 슬릿(53S)의 상기 제1 깊이(D1)는 상기 패터닝된 예비 하부 전극(51P)의 상기 제1 폭(W1)보다 2배 이상 클 수 있다. 상기 등방성 식각 공정이 수행되는 동안, 상기 패터닝된 예비 하부 전극(51P)의 노출된 부분은 상기 예비 슬릿(53S)을 통하여 식각용액 및/또는 식각가스에 균일하게 접촉할 수 있다. 이에 따라, 상기 하부 전극(51R)의 상부 표면(51S)은 매우 균일한 표면 레벨을 보일 수 있다. 상기 반도체 기판(31)에는 행 방향 및 열 방향으로 2차원 배열된 다수의 상기 하부 전극들(51R)이 제공될 수 있다. 이 경우에, 상기 하부 전극들(51R)의 상기 상부 표면들(51S)은 상기 반도체 기판(31)의 전면에 걸쳐서 매우 일정한 모양을 보일 수 있다.
몇몇 다른 실시 예들에서, 상기 하부 전극(51R)의 상기 상부 표면(51S)은 상기 저항성 패턴(53R)보다 높은 레벨을 갖도록 돌출될 수 있다. 또 다른 실시 예들에서, 상기 하부 전극(51R)의 상기 상부 표면(51S)은 상기 저항성 패턴(53R)의 상부 표면보다 낮은 레벨을 갖도록 형성할 수도 있다. 더 나아가서, 상기 상부 표면(51S)은 상기 제1 절연 패턴(49)을 향하여 상향 경사진 프로파일을 보일 수 있다. 즉, 상기 상부 표면(51S)의 상기 제1 절연 패턴(49)에 인접한 영역은 상기 상부 표면(51S)의 상기 저항성 패턴(53R)에 인접한 영역보다 높은 레벨에 위치할 수 있다. 예를 들면, 상기 상부 표면(51S)의 상기 제1 절연 패턴(49)에 인접한 영역은 상기 저항성 패턴(53R)보다 높은 레벨에 위치할 수 있으며, 상기 상부 표면(51S)의 상기 저항성 패턴(53R)에 인접한 영역은 상기 저항성 패턴(53R)의 상부 표면보다 낮은 레벨에 위치할 수 있다.
도 2 및 도 16을 참조하면, 상기 슬릿(54S)을 채우는 데이터 저장 플러그(61)를 형성할 수 있다. 상기 데이터 저장 플러그(61)는 상기 하부 전극 구조체(54R)에 자기정렬(self-aligned)될 수 있다. 상기 데이터 저장 플러그(61)는 상기 하부 전극(51R)에 접촉할 수 있다. 상술한 바와 같이, 상기 하부 전극(51R)은 매우 균일한 표면 레벨을 갖는 상기 상부 표면(51S)을 구비할 수 있다. 이에 따라, 상기 데이터 저장 플러그(61) 및 상기 하부 전극(51R) 사이의 접촉 면적은 상대적으로 감소할 수 있다. 또한, 상기 반도체 기판(31)의 전면에 걸쳐서, 상기 데이터 저장 플러그(61) 및 상기 하부 전극(51R) 사이의 접촉 면적은 매우 균일한 분포를 보일 수 있다. 상기 데이터 저장 플러그(61)를 형성하는 것은 데이터 저장 물질 막 형성 공정 및 평탄화 공정을 포함할 수 있다. 상기 평탄화 공정은 화학기계적연마(chemical mechanical polishing; CMP) 방법 및/또는 에치백(etch back) 방법을 포함할 수 있다.
상기 데이터 저장 플러그(61)는 상기 제1 절연 패턴(49) 및 상기 제2 절연 패턴(55) 사이에 상기 제3 폭(W3)을 구비할 수 있다. 상기 데이터 저장 플러그(61)는 상기 제1 깊이(D1)를 구비할 수 있다. 상기 제1 깊이(D1)는 20nm - 100nm 일 수 있다. 예를 들면, 상기 하부 전극(51R)의 상기 제1 폭(W1)은 4nm 일 수 있으며, 상기 저항성 패턴(53R)의 상기 제2 폭(W2)은 15nm 일 수 있다.
도 2, 도 3 및 도 4를 다시 참조하면, 상기 데이터 저장 플러그(61) 상에 상부 전극(63)을 형성할 수 있다. 상기 상부 전극(63)을 덮는 상부 절연 막(65)을 형성할 수 있다. 상기 상부 절연 막(65) 내에 비트 라인들(BL; 67)을 형성할 수 있다. 상기 비트 라인들(BL; 67)의 각각은 상기 상부 전극(63)을 통하여 상기 데이터 저장 플러그(61)에 전기적으로 접속될 수 있다. 몇몇 실시 예에서, 상기 상부 전극(63)이 생략될 경우, 상기 비트 라인들(BL; 67)은 상기 데이터 저장 플러그(61)에 직접(directly) 접속될 수 있다.
상기 상부 전극(63)은 W막, WN막, WSi막, Ti막, TiN막, TiAlN막, TiCN막, TiSiN막, TiON막, Ta막, TaN막, TaAlN막, TaCN막, TaSiN막, C막, CN막, CoSi막, 및 이들의 조합들로 이루어진 일군에서 선택된 하나를 포함할 수 있다. 상기 상부 절연 막(65)은 실리콘 산화 막, 실리콘 질화 막, 또는 실리콘 산질화 막을 포함할 수 있다. 상기 비트 라인들(BL; 67)은 W막, WN막, WSi막, Ti막, TiN막, TiAlN막, TiCN막, TiSiN막, TiON막, Ta막, TaN막, TaAlN막, TaCN막, TaSiN막, C막, CN막, CoSi막, Al막, Cu막, 및 이들의 조합들로 이루어진 일군에서 선택된 하나를 포함할 수 있다.
[ 실시예 3]
도 17-21은 제3 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위하여 도 2의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 17을 참조하면, 제3 실시 예에 따른 반도체 소자의 형성방법은 반도체 기판(31)에 활성 영역들(32), 소자분리 막(33), 워드 라인들(WL; 35), 식각 저지 막(37), 하부 절연 막(39), 다이오드 홀들(39H), 콘택 스페이서들(39S), 제1 반도체 패턴(41), 제2 반도체 패턴(42), 다이오드(43), 금속 실리사이드 패턴(45), 다이오드 전극(46), 제1 질화 막(47), 제1 산화 막(48), 제1 절연 패턴(49), 그루브(groove; 49G), 예비 하부 전극(51), 예비 저항성 패턴(53), 예비 하부 전극 구조체(54), 및 제2 절연 패턴(55)을 형성하는 것을 포함할 수 있다. 이하에서는 제2 실시 예와의 차이점만 간략하게 설명하기로 한다.
상기 예비 하부 전극(51)을 부분적으로 제거하여 슬릿(54S)을 형성할 수 있다. 상기 슬릿(54S)의 하부에 하부 전극(51R)이 잔존할 수 있다. 상기 예비 하부 전극(51)을 부분적으로 제거하는 것은 도 13 및 도 14를 참조하여 설명한 것과 유사한 방법을 사용할 수 있다. 즉, 상기 예비 저항성 패턴(53)을 부분적으로 제거하여 저항성 패턴(도시하지 않음) 및 예비 슬릿(도시하지 않음)을 형성한 후, 상기 예비 하부 전극(51)을 부분적으로 제거하는 방법이 채택될 수 있다.
도 15 및 도 18을 참조하면, 상기 슬릿(54S)을 채우는 데이터 저장 물질 막을 형성하고, 상기 데이터 저장 물질 막을 패터닝하여 다수의 데이터 저장 플러그들(61)을 형성할 수 있다. 계속하여, 상기 하부 전극(51R) 또한 패터닝하여 여러 개로 분할할 수 있다. 그 결과, 상기 하부 전극(51R)은 상기 다이오드 전극(46) 상에 정렬될 수 있다. 상기 하부 전극(51R)을 패터닝하는 동안, 상기 예비 저항성 패턴(도시하지 않음) 또한 패터닝하여 여러 개로 분할할 수 있다. 상기 데이터 저장 플러그(61)는 상기 하부 전극(51R) 상에 자기정렬(self-aligned)될 수 있다. 상기 데이터 저장 플러그들(61) 및 상기 하부 전극들(51R) 사이에 제3 절연 패턴(57)을 형성할 수 있다. 상기 데이터 저장 플러그들(61) 및 상기 하부 전극들(51R)은 상기 다이오드 전극(46)보다 좁은 폭을 갖도록 형성할 수 있다.
도 19에 도시된 바와 같이, 상기 데이터 저장 플러그(61) 및 상기 하부 전극(51R)은 상기 다이오드 전극(46)보다 넓은 폭을 갖도록 형성할 수도 있다.
도 20을 참조하면, 반도체 소자의 형성방법은 반도체 기판(31)에 활성 영역들(32), 소자분리 막(33), 워드 라인들(WL; 35), 식각 저지 막(37), 하부 절연 막(39), 다이오드 홀들(39H), 콘택 스페이서들(39S), 제1 반도체 패턴(41), 제2 반도체 패턴(42), 다이오드(43), 금속 실리사이드 패턴(45), 다이오드 전극(46), 제1 질화 막(47), 제1 산화 막(48), 제1 절연 패턴(49), 그루브(groove; 49G), 제2 절연 패턴(55), 제3 절연 패턴(57), 하부 전극(51R), 저항성 패턴(53R), 하부 전극 구조체(54R), 및 슬릿(54S)을 형성하는 것을 포함할 수 있다. 이하에서는 제2 실시 예와의 차이점만 간략하게 설명하기로 한다.
상기 슬릿(54S)을 채우는 데이터 저장 플러그(61) 및 상기 데이터 저장 플러그(61) 상에 연장된 데이터 저장 패턴(61L)을 형성할 수 있다. 상기 데이터 저장 패턴(61L) 상에 상부 전극(63)을 형성할 수 있다. 예를 들면, 상기 데이터 저장 플러그(61), 상기 데이터 저장 패턴(61L) 및 상기 상부 전극(63)은, 상기 슬릿(54S)을 채우고 상기 반도체 기판(31)을 덮는 데이터 저장 물질 막을 형성하고, 상기 데이터 저장 물질 막을 덮는 상부 전극 막을 형성하고, 상기 상부 전극 막 및 상기 데이터 저장 물질 막을 연속적으로 패터닝하여 형성할 수 있다.
계속하여, 상부 절연 막(65) 및 비트 라인(BL; 67)을 형성할 수 있다. 상기 데이터 저장 패턴(61L)은 상기 비트 라인(BL; 67)과 평행한 구성을 보일 수 있다.
도 21에 도시된 바와 같이, , 상기 상부 전극(63)은 생략할 수 있다. 이 경우에, 상기 비트 라인(BL; 67)은 상기 데이터 저장 패턴(61L)에 접촉할 수 있다.
[ 실시예 4]
도 22-31을 참조하여 제4 실시 예에 따른 반도체 소자의 형성방법을 설명하기로 한다.
도 22를 참조하면, 반도체 소자의 셀 어레이 영역에 서로 평행하게 2차원 정렬된 워드 라인들(WL; 135)을 배열할 수 있다. 상기 워드 라인들(WL; 135)을 가로지르는 비트 라인들(BL; 167)을 배치할 수 있다. 상기 워드 라인들(WL; 135) 및 상기 비트 라인들(BL; 167)의 교차점들에 다이오드들(143), 하부 전극들(151R), 및 데이터 저장 플러그들(161)을 배치할 수 있다.
도 22 및 도 23을 참조하면, 반도체 기판(131)의 소정 영역에 활성 영역들(132)을 한정하는 소자분리 막(133)을 형성할 수 있다. 상기 활성 영역들(132) 내에 상기 워드 라인들(WL; 135)을 형성할 수 있다. 상기 워드 라인들(WL; 135)을 갖는 상기 반도체 기판(131) 상에 식각 저지 막(137) 및 하부 절연 막(139)을 차례로 형성할 수 있다. 상기 하부 절연 막(139) 및 상기 식각 저지 막(137)을 관통하여 상기 워드 라인들(WL; 135)을 노출하는 콘택 홀들(139H)을 형성할 수 있다. 상기 콘택 홀들(139H)의 측벽들에 콘택 스페이서들(139S)을 형성할 수 있다. 상기 콘택 홀들(139H)의 각각에 제1 반도체 패턴(141) 및 제2 반도체 패턴(142)을 차례로 적층 할 수 있다. 상기 제1 반도체 패턴(141) 및 상기 제2 반도체 패턴(142)은 상기 다이오드(143)를 구성할 수 있다. 상기 다이오드(143) 상에 금속 실리사이드 패턴(145) 및 다이오드 전극(146)을 차례로 형성할 수 있다. 이하에서는, 제2 실시 예와의 차이점만 간략하게 설명하기로 한다.
상기 다이오드 전극(146)은 상기 하부 절연 막(139)의 상부 표면보다 낮은 레벨에 형성할 수 있다. 상기 다이오드 전극(146) 상의 상기 콘택 홀(139H) 내에 예비 하부 전극(151) 및 예비 저항성 패턴(153)을 형성할 수 있다. 상기 예비 하부 전극(151) 및 상기 예비 저항성 패턴(153)은 예비 하부 전극 구조체(154)를 구성할 수 있다.
구체적으로, 상기 예비 하부 전극(151) 및 상기 예비 저항성 패턴(153)은, 상기 콘택 홀(139H)의 측벽들 및 바닥을 덮고 상기 하부 절연 막(139)의 상부 표면을 덮는 하부 전극 막을 형성하고, 상기 하부 전극 막 상에 상기 콘택 홀(139H)을 채우는 저항성 물질 막을 형성하고, 상기 하부 절연 막(139)이 노출될 때까지 상기 저항성 물질 막 및 상기 하부 전극 막을 평탄화하여 형성할 수 있다. 상기 평탄화에는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법 및/또는 에치 백(etch back) 방법을 사용할 수 있다.
상기 예비 저항성 패턴(153)은 상기 예비 하부 전극(151)보다 높은 전기 저항을 갖는 물질 막으로 형성할 수 있다. 또한, 상기 예비 저항성 패턴(153)은 상기 하부 절연 막(139)에 대하여 식각 선택비를 갖는 물질 막으로 형성할 수 있다. 상기 예비 저항성 패턴(153)은 Si막, SiO막, SiN막, SiON막, 탄소(C)막, SiC막, CN막, HfO막, 및 TiO막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 예를 들면, 상기 예비 저항성 패턴(153)은 폴리실리콘 막으로 형성할 수 있다.
도 22, 도 24 및 도 25를 참조하면, 상기 하부 절연 막(139)은 제1 절연 패턴으로 지칭할 수 있다. 상기 예비 하부 전극(151), 상기 예비 저항성 패턴(153) 및 상기 하부 절연 막(139)을 패터닝하여 제1 그루브(156G)를 형성하고, 상기 제1 그루브(156G)를 채우는 제2 절연 패턴(156)을 형성할 수 있다. 상기 제2 절연 패턴(156)은 상기 예비 하부 전극(151) 및 상기 예비 저항성 패턴(153)의 일부분을 가로지를 수 있다. 상기 제2 절연 패턴(156)은 상기 예비 저항성 패턴(153)에 대하여 식각 선택비를 갖는 물질 막으로 형성할 수 있다. 도 22 에 도시된 바와 같이, 상기 제2 절연 패턴(156)은 상기 워드 라인들(WL; 135)에 평행한 구성을 보일 수 있다.
도 22, 도 25, 도 26 및 도 27을 참조하면, 상기 예비 하부 전극(151), 상기 예비 저항성 패턴(153), 상기 하부 절연 막(139) 및 상기 제2 절연 패턴(156)을 패터닝하여 제2 그루브(157G)를 형성하고, 상기 제2 그루브(157G)를 채우는 제3 절연 패턴(157)을 형성할 수 있다. 상기 제3 절연 패턴(157)은 상기 워드 라인들(WL; 135)을 가로지르는 구성을 보일 수 있다. 그 결과, 상기 예비 하부 전극(151) 및 상기 예비 저항성 패턴(153)은 패터닝되어 상기 하부 절연 막(139), 상기 제2 절연 패턴(156) 및 상기 제3 절연 패턴(157) 사이에 패터닝된 예비 하부 전극(151P) 및 패터닝된 예비 저항성 패턴(153P)이 형성될 수 있다. 상기 제3 절연 패턴(157)은 상기 예비 저항성 패턴(153)에 대하여 식각 선택비를 갖는 물질 막으로 형성할 수 있다.
도 22, 도 25, 도 28 및 도 29를 참조하면, 상기 패터닝된 예비 하부 전극(151P) 및 상기 패터닝된 예비 저항성 패턴(153P)을 부분적으로 제거하여 슬릿(slit; 154S)을 형성할 수 있다. 상기 슬릿(154S)의 하부에 하부 전극(151R) 및 저항성 패턴(153R)이 잔존할 수 있다. 상기 하부 전극(151R) 및 상기 저항성 패턴(153R)은 하부 전극 구조체(154R)를 구성할 수 있다. 상기 슬릿(154S)은, 도 13 및 도 14를 참조하여 설명한 것과 유사한 방법으로, 상기 패터닝된 예비 저항성 패턴(153P)을 부분적으로 제거하여 예비 슬릿(preliminary slit)을 형성한 후, 상기 패터닝된 예비 하부 전극(151P)을 부분적으로 제거하여 형성할 수 있다.
도 22, 도 25, 도 30 및 도 31을 참조하면, 상기 슬릿(154S)을 채우는 데이터 저장 플러그(161)를 형성할 수 있다. 상기 데이터 저장 플러그(161)는 상기 하부 전극 구조체(154R)에 자기정렬(self-aligned)될 수 있다. 상기 데이터 저장 플러그(161)는 상기 하부 전극(151R)에 접촉할 수 있다.상기 데이터 저장 플러그(161) 상에 상부 전극(163)을 형성할 수 있다. 상기 상부 전극(163)을 덮는 상부 절연 막(165)을 형성할 수 있다. 상기 상부 절연 막(165) 내에 비트 라인들(BL; 167)을 형성할 수 있다.상기 데이터 저장 플러그(161)는 상기 제2 절연 패턴(156) 및 상기 제3 절연 패턴(157)의 하부 표면들보다 높은 레벨에 형성할 수 있다. 상기 데이터 저장 플러그(161)의 상부 표면은 상기 하부 절연 막(139), 상기 제2 절연 패턴(156) 및 상기 제3 절연 패턴(157)의 상부 표면들과 동일한 높이를 갖도록 형성할 수 있다.
[ 실시예 5]
도 32는 제5 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 32를 참조하면, 반도체 기판(231)의 소정 영역에 활성 영역(232)을 한정하는 소자분리 막(233)을 형성할 수 있다. 상기 활성 영역(232)을 가로지르는 워드 라인(235; WL)을 형성할 수 있다. 상기 워드 라인(235; WL) 양측에 인접한 상기 활성 영역(232)에 소스/드레인 영역들(236)을 형성할 수 있다. 상기 워드 라인(235; WL)을 덮는 하부 절연 막(239)을 형성할 수 있다. 상기 하부 절연 막(239) 내에 소스 플러그(241) 및 소스 라인(242)을 형성할 수 있다. 상기 소스 플러그(241)는 상기 소스/드레인 영역들(236) 중 선택된 하나와 상기 소스 라인(242)에 접속할 수 있다. 상기 하부 절연 막(239) 내에 드레인 플러그(244) 및 랜딩 패드(246)를 형성할 수 있다. 상기 드레인 플러그(244)는 상기 소스/드레인 영역들(236) 중 선택된 다른 하나와 상기 랜딩 패드(246)에 접속할 수 있다. 상기 랜딩 패드(246)는 W막, WN막, WSi막, Ti막, TiN막, TiAlN막, TiCN막, TiSiN막, TiON막, Ta막, TaN막, TaAlN막, TaCN막, TaSiN막, C막, CN막, CoSi막, 및 이들의 조합 막으로 이루어진 일군에서 선택된 하나와 같은 도전성 패턴으로 형성할 수 있다.
상기 하부 절연 막(239) 및 상기 랜딩 패드(246)의 상부 표면은 동일 평면 상에 노출할 수 있다. 상기 활성 영역(232), 상기 소스/드레인 영역들(236) 및 상기 워드 라인(235; WL)은 트랜지스터를 구성할 수 있다. 상기 트랜지스터는 스위칭 소자의 역할을 할 수 있다.
상기 하부 절연 막(239) 및 상기 랜딩 패드(246) 상에, 도 2 내지 도 16을 참조하여 설명한 것과 유사한 방법으로, 제1 질화 막(247), 제1 산화 막(248), 제1 절연 패턴(249), 제2 절연 패턴(255), 제3 절연 패턴(도시하지 않음), 하부 전극(251R), 저항성 패턴(253R), 하부 전극 구조체(254R), 데이터 저장 플러그(261), 상부 전극(263), 상부 절연 막(도시하지 않음), 및 비트 라인(BL; 267)을 형성할 수 있다. 상기 하부 전극(251R)은 상기 랜딩 패드(246)에 접촉할 수 있다.
[ 실시예 6]
도 33은 제6 실시 예에 따른 전자 시스템(electronic system)의 개략적인 블록도이다. 상기 전자 시스템은 솔리드 스테이트 디스크(Solid State Disk; SSD; 11)와 같은 데이터 저장장치일 수 있다.
도 33을 참조하면, 상기 솔리드 스테이트 디스크(SSD; 11)는 인터페이스(13), 제어기(controller; 15), 비휘발성 메모리(non-volatile memory; 18), 및 버퍼 메모리(buffer memory; 19)를 구비할 수 있다. 상기 비휘발성 메모리(non-volatile memory; 18)는 도 1 내지 도 32를 참조하여 설명한 것과 유사한 반도체 소자를 구비할 수 있다. 예를 들면, 상기 비휘발성 메모리(non-volatile memory; 18)는 상기 데이터 저장 플러그(도 1의 61), 상기 하부 전극 구조체(도 1의 54R) 및 상기 다이오드(도 1의 43)를 구비할 수 있다. 이 경우에, 상기 데이터 저장 플러그는 상기 하부 전극 구조체(도 1의 54R)에 자기정렬(self-aligned)될 수 있다.
상기 솔리드 스테이트 디스크(11)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(11)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열·소음도 적으며, 소형화·경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(11)는 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 제어기(15)는 상기 인터페이스(13)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(15)는 메모리 제어기 및 버퍼 제어기를 구비할 수 있다. 상기 비휘발성 메모리(18)는 상기 제어기(15)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(11)의 데이터 저장용량은 상기 비휘발성 메모리(18)에 대응할 수 있다. 상기 버퍼 메모리(19)는 상기 제어기(15)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(13)는 호스트(Host; 2)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(13)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(18)는 상기 제어기(15)를 경유하여 상기 인터페이스(13)에 접속될 수 있다. 상기 비휘발성 메모리(18)는 상기 인터페이스(13)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 디스크(11)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(18)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(19)는 휘발성 메모리(volatile memory)를 구비할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(19)는 상기 비휘발성 메모리(18)에 비하여 상대적으로 빠른 동작속도를 보인다.
상기 인터페이스(13)의 데이터 처리속도는 상기 비휘발성 메모리(18)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(19)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(13)를 통하여 수신된 데이터는, 상기 제어기(15)를 경유하여 상기 버퍼 메모리(19)에 임시 저장된 후, 상기 비휘발성 메모리(18)의 데이터 기록(write) 속도에 맞추어 상기 비휘발성 메모리(18)에 영구 저장될 수 있다. 또한, 상기 비휘발성 메모리(18)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(19)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(19)는 상기 솔리드 스테이트 디스크(11)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
[ 실시예 7]
도 34는 제7 실시 예에 따른 전자 장치의 시스템 블록도이다.
도 34를 참조하면, 도 1 내지 도 32를 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 구비할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착할 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)을 배치할 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
몇몇 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
도 1 내지 도 32를 참조하여 설명한 것과 유사한 반도체 소자는 상기 마이크로 프로세서 유닛(2120) 및 상기 기능 유닛(2140) 중 적어도 어느 하나에 적용할 수 있다. 예를 들면, 상기 마이크로 프로세서 유닛(2120) 또는 상기 기능 유닛(2140)은 상기 데이터 저장 플러그(도 1의 61), 상기 하부 전극 구조체(도 1의 54R) 및 상기 다이오드(도 1의 43)를 구비할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
2: 호스트(Host) 11: 솔리드 스테이트 디스크(SSD)
13: 인터페이스 15: 제어기(controller)
18: 비휘발성 메모리(non-volatile memory)
19: 버퍼 메모리(buffer memory)
31, 131, 231: 반도체 기판 32, 132, 232: 활성 영역
33, 133, 233: 소자분리 막 35, 135, 235: 워드 라인(WL)
37, 137: 식각 저지 막 39, 139, 239: 하부 절연 막
39H: 다이오드 홀
139H: 콘택 홀 39S, 139S: 콘택 스페이서
41, 141: 제1 반도체 패턴 42, 142: 제2 반도체 패턴
43, 143: 다이오드 45, 145: 금속 실리사이드 패턴
46, 146: 다이오드 전극 47, 247: 제1 질화 막
48, 248: 제1 산화 막 49, 249: 제1 절연 패턴
49G: 그루브(groove)
51, 151: 예비 하부 전극 51L: 하부 전극 막
51S: 하부 전극의 상부 표면
51P, 151P: 패터닝된 예비 하부 전극
51R, 151R, 251R: 하부 전극
53, 153: 예비 저항성 패턴 53L: 저항성 물질 막
53R, 153R, 253R: 저항성 패턴
53S: 예비 슬릿(preliminary slit)
54S, 154S: 슬릿(slit)
54, 154: 예비 하부 전극 구조체
54R, 154R, 254R: 하부 전극 구조체
55, 156, 255: 제2 절연 패턴 57, 157: 제3 절연 패턴
61, 161, 261: 데이터 저장 플러그
61L: 데이터 저장 패턴 63, 163, 263: 상부 전극
65, 165: 상부 절연 막 67, 167, 267: 비트 라인(BL)
153P: 패터닝된 예비 저항성 패턴
236: 소스/드레인 영역 241: 소스 플러그
242: 소스 라인 244: 드레인 플러그
246: 랜딩 패드
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛

Claims (10)

  1. 기판에 도전성 패턴을 형성하고,
    상기 도전성 패턴을 노출하는 콘택 홀을 가진 절연 층을 형성하고,
    상기 콘택 홀의 측벽 및 상기 도전성 패턴 상에 하부 전극을 형성하고,
    상기 하부 전극 상에 저항성 패턴을 형성하되, 상기 저항성 패턴 및 상기 하부 전극은 상기 절연 층의 상부 표면보다 낮고,
    상기 하부 전극 및 상기 저항성 패턴 상에 데이터 저장 플러그를 형성하되, 상기 데이터 저장 플러그는 상기 하부 전극의 측벽에 정렬된 제1 측벽 및 상기 저항성 패턴의 측벽에 정렬된 제2 측벽을 갖고,
    상기 데이터 저장 플러그 상에 비트 라인을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 하부 전극은 L자 모양의 종단면을 갖도록 상부(upper part)와 하부(lower part)를 포함하는 반도체 소자의 제조 방법.
  3. 제2 항에 있어서,
    상기 하부 전극의 상부(upper part)는 수직 길이가 수평 길이보다 길고, 상기 하부 전극의 하부(lower part)는 수평 길이가 수직 길이보다 긴 반도체 소자의 제조 방법.
  4. 제2 항에 있어서,
    상기 저항성 패턴은 상기 하부 전극의 상부의 측벽 및 상기 하부 전극의 하부 상에 형성하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 하부 전극은 상기 도전성 패턴의 상부 표면을 모두 덮는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 저항성 패턴은 상기 절연 층에 대하여 식각 선택비를 갖는 물질 막으로 형성하되, 상기 저항성 패턴은 상기 하부 전극보다 높은 전기 저항을 갖는 반도체 소자의 제조 방법.
  7. 제1 항에 있어서,
    상기 하부 전극 및 상기 저항성 패턴은 하부 전극 구조체를 구성하되, 상기 제1 측벽 및 상기 제2 측벽 사이의 거리는 상기 하부 전극 구조체의 상부 표면과 동일한 반도체 소자의 제조 방법.
  8. 제1 항에 있어서,
    상기 데이터 저장 플러그의 상부 표면은 상기 절연 층의 상부 표면과 동일한 높이를 갖는 반도체 소자의 제조 방법.
  9. 기판에 그루브를 갖는 제1 절연 패턴을 형성하고,
    상기 그루브의 측벽에 하부 전극을 형성하고,
    상기 하부 전극 상에 저항성 패턴을 형성하고,
    상기 그루브를 채우는 제2 절연 패턴을 형성하고,
    상기 저항성 패턴을 제거하여 상기 하부 전극의 측벽을 노출하는 개구부를 형성하고,
    상기 노출된 하부 전극을 제거하여 상기 제1 절연 패턴 및 상기 제2 절연 패턴 사이에 확장된 개구부를 형성하고,
    상기 확장된 개구부에 데이터 저장 플러그를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 기판에 콘택 홀을 갖는 제1 절연 패턴을 형성하고,
    상기 콘택 홀의 측벽에 하부 전극을 형성하고,
    상기 하부 전극 상에 상기 콘택 홀을 채우는 저항성 패턴을 형성하고,
    상기 하부 전극, 상기 저항성 패턴 및 상기 제1 절연 패턴을 패터닝하여 제1 그루브를 형성하고,
    상기 제1 그루브를 채우는 제2 절연 패턴을 형성하되, 상기 제2 절연 패턴은 상기 하부 전극, 상기 저항성 패턴 및 상기 제1 절연 패턴을 가로지르고,
    상기 저항성 패턴을 제거하여 상기 하부전극의 측벽을 노출하는 개구부를 형성하고,
    상기 노출된 하부전극을 제거하여 상기 제1 절연 패턴 및 상기 제2 절연 패턴 사이에 확장된 개구부를 형성하고,
    상기 확장된 개구부에 데이터 저장 플러그를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
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