KR20180111268A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는 제1 방향으로 연장되는 제1 워드 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 상기 제1 워드 라인과 이격되는 제1 비트 라인, 상기 제1 워드 라인과 상기 제1 비트 라인 사이를 채우는 몰드막 및 상기 몰드막 내에 형성되고, 상기 제1 워드 라인과 상기 제1 비트 라인 사이에 상기 제3 방향으로 형성되는 제1 메모리 셀로 상기 제1 메모리 셀은, 상기 제1 워드 라인 상의 제1 하부 전극, 상기 제1 하부 전극 상의 제1 상변화막, 상기 제1 상변화막 상의 제1 중간 전극, 상기 제1 중간 전극 상의 제1 OTS(Ovonic Threshold Switch), 및 상기 제1 OTS 및 상기 제1 비트 라인 사이에 개재되는 제1 상부 전극을 포함하는 제1 메모리 셀을 포함하되, 상기 제1 하부 전극의 비저항(resistivity)은 1 mΩ·cm 내지 30 mΩ·cm 이다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이며, 구체적으로 상변화 물질을 포함하는 매모리 셀을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 전원의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 비휘발성 메모리 장치로 적층 게이트 구조(stacked gate structure)를 갖는 플래쉬 메모리 장치가 주로 채택되고 있다. 그러나 최근에 플래쉬 메모리 장치를 대신하여 새로운 비휘발성 메모리 장치로 저항체를 이용한 비휘발성 메모리 장치가 제안되고 있다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치로, 상변화 메모리 장치(PRAM: Phase change Random Access Memory) 쓰기 전류의 인가로 인해 가열된 후 냉각되면서 결정 상태 또는 비정질 상태로 변화하는 상변화 물질을 포함한다.
상변화 메모리 장치의 구동에 있어서, 상변화 물질을 비정질 상태로 만드는 쓰기 전류의 크기는 많은 소모 전력을 요구한다. 이에 따라, 적은 쓰기 전류의 크기를 가지면서 효과적으로 상변화 물질을 비정질 상태로 만들 수 있는 상변화 메모리 장치의 구조가 요구된다.
본 발명이 해결하고자 하는 기술적 과제는, 쓰기 전류의 크기를 효과적으로 제어할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 쓰기 전류의 크기를 효과적으로 제어할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 방향으로 연장되는 제1 워드 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 상기 제1 워드 라인과 이격되는 제1 비트 라인, 상기 제1 워드 라인과 상기 제1 비트 라인 사이를 채우는 몰드막 및 상기 몰드막 내에 형성되고, 상기 제1 워드 라인과 상기 제1 비트 라인 사이에 상기 제3 방향으로 형성되는 제1 메모리 셀로 상기 제1 메모리 셀은, 상기 제1 워드 라인 상의 제1 하부 전극, 상기 제1 하부 전극 상의 제1 상변화막, 상기 제1 상변화막 상의 제1 중간 전극, 상기 제1 중간 전극 상의 제1 OTS(Ovonic Threshold Switch), 및 상기 제1 OTS 및 상기 제1 비트 라인 사이에 개재되는 제1 상부 전극을 포함하는 제1 메모리 셀을 포함하되, 상기 제1 하부 전극의 비저항(resistivity)은 1 mΩ·cm 내지 30 mΩ·cm 이다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 제1 방향으로 연장되는 제1 워드 라인, 상기 제1 방향으로 연장되고, 상기 제1 워드 라인 상에 상기 제1 워드 라인과 나란하게 형성되는 제2 워드 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 및 제2 워드 라인 사이에 형성되는 제1 비트 라인, 상기 제1 워드 라인과 상기 제1 비트 라인 사이에 수직 방향으로 형성되는 제1 메모리 셀로서, 상기 제1 메모리 셀은 상기 제1 워드 라인 상에 형성되는 제1 하부 전극으로, 상기 제1 하부 전극의 비저항은 1mΩ·cm 내지 30 mΩ·cm 인 제1 하부 전극, 상기 제1 하부 전극 상에 형성되는 제1 상변화막, 상기 제1 상변화막 상에 형성되는 제1 OTS, 및 상기 제1 OTS와 상기 제1 비트 라인 사이에 형성되는 제1 상부 전극을 포함하는 제1 메모리 셀, 및 상기 제2 워드 라인과 상기 제1 비트 라인 사이에 수직 방향으로 형성되는 제2 메모리 셀로서, 상기 제2 메모리 셀은 상기 제1 비트 라인 상에 형성되는 제2 하부 전극으로, 상기 제2 하부 전극의 비저항은 1 mΩ·cm 내지 30 mΩ·cm 인 제2 하부 전극, 상기 제2 하부 전극 상에 형성되는 제2 상변화막, 상기 제2 상변화막 상에 형성되는 제2 OTS, 및 상기 제2 OTS와 상기 제2 워드 라인 사이에 형성되는 제2 상부 전극을 포함하는 제2 메모리 셀을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1 방향으로 연장되는 제1 워드 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 상기 제1 워드 라인과 이격되는 제1 비트 라인, 상기 제1 비트 라인과 동일 레벨로 형성되고, 상기 제1 비트 라인과 상기 제1 방향으로 이격되는 제2 비트 라인, 상기 제1 워드 라인과 상기 제1 비트 라인 사이에 상기 제3 방향으로 형성되는 제1 메모리 셀로, 상기 제1 메모리 셀은, 상기 제1 워드 라인 상의 제1 하부 전극으로, 상기 제1 하부 전극은 Si 조성이 5 내지 55 at.% 로 포함된 TiSiN을 포함하는 제1 하부 전극, 상기 제1 하부 전극 상의 제1 상변화막, 상기 제1 상변화막 상의 제1 중간 전극, 상기 제1 중간 전극 상의 제1 OTS, 및 상기 제1 OTS 및 상기 제1 비트 라인 사이에 개재되는 제1 상부 전극을 포함하는 제1 메모리 셀, 상기 제1 워드 라인과 상기 제2 비트 라인 사이에 상기 제3 방향으로 형성되는 제2 메모리 셀로, 상기 제2 메모리 셀은, 상기 제1 워드 라인 상의 제2 하부 전극으로, 상기 제2 하부 전극은 Si 조성이 5 내지 55 at.% 로 포함된 TiSiN을 포함하는 제2 하부 전극, 상기 제2 하부 전극 상의 제2 상변화막, 상기 제2 상변화막 상의 제2 중간 전극, 상기 제2 중간 전극 상의 제2 OTS, 및 상기 제2 OTS 및 상기 제2 비트 라인 사이에 개재되는 제2 상부 전극을 포함하는 제2 메모리 셀을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A-A'로 자른 단면도이다.
도 3은 도 1의 B-B'로 자른 단면도이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치의 동작 특성을 설명하기 위한 그래프이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치의 특성을 설명하기 위한 그래프이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위하여 A-A'로 자른 단면도이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위하여 B-B'로 자른 단면도이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 9는 도 8의 A-A'를 자른 단면도이다.
도 10은 도 9의 B-B'를 자른 단면도이다.
도 11 내지 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 19 내지 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서 도 1 내지 도 3을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 2는 도 1의 A - A'로 자른 단면도이다. 도 3은 도 1의 B - B'로 자른 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제4 워드 라인(WL1~WL4), 제1 내지 제4 비트 라인(BL1~BL4), 제1 내지 제16 메모리 셀(MC1~MC16) 및 제1 내지 제3 몰드막(10~30) 등을 포함한다.
이 때, 각각의 구성요소의 개수는 설명의 편의상 나타낸 예시에 불과하므로, 상기 개수에 제한되는 것은 아니다.
제1 내지 제4 워드 라인(WL1~WL4)은 제1 방향(D1)으로 나란히 연장될 수 있다. 제1 내지 제4 워드 라인(WL1~WL4)은 제2 방향(D2)으로 서로 이격될 수 있다. 제1 내지 제4 워드 라인(WL1~WL4)은 같은 높이 레벨에서 나란하게 형성될 수 있다. 구체적으로, 제1 워드 라인(WL1)과 제3 워드 라인(WL3) 사이에 제2 워드 라인(WL2)이 위치하고, 제2 워드 라인(WL2)과 제4 워드 라인(WL4) 사이에 제3 워드 라인(WL3)이 위치할 수 있다.
제1 내지 제4 워드 라인(WL1~WL4)은 도전체를 포함할 수 있다. 예를 들어, 제1 내지 제4 워드 라인(WL1~WL4)은 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
제2 방향으로 서로 이격된 제1 내지 제4 워드 라인(WL1~WL4) 사이를 채우도록, 하부 몰드막(15)이 형성될 수 있다. 하부 몰드막(15)은 제1 내지 제4 워드 라인(WL1~WL4) 주위를 둘러쌀 수 있다. 하부 몰드막(15)의 상면의 레벨은 제1 내지 제4 워드 라인(WL1~WL4)의 상면 레벨과 동일하도록 형성될 수 있다.
하부 몰드막(15)은 예를 들어, 절연막을 포함할 수 있으며, 더욱 구체적으로 SiN, SiO2, Si 중 적어도 하나의 물질을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
제1 내지 제4 비트 라인(BL1~BL4)은 제1 내지 제4 워드 라인(WL1~WL4) 상에 형성될 수 있다. 제1 내지 제4 비트 라인(BL1~BL4)은 제1 방향(X)으로 나란하게 연장될 수 있다.
제1 내지 제4 비트 라인(BL1~BL4)은 제2 방향(D2)으로 연장될 수 있다. 제1 내지 제4 비트 라인(BL1~BL4)은 제1 방향(D1)으로 서로 이격될 수 있다. 이에 따라, 제1 내지 제4 워드 라인(WL1~WL4)과 제1 내지 제4 비트 라인(BL1~BL4)은 평면도에서 메쉬(mesh) 구조를 형성할 수 있다.
구체적으로, 제1 비트 라인(BL1)과 제3 비트 라인(BL3) 사이에 제2 비트 라인(BL2)이 위치하고, 제2 비트 라인(BL2)과 제4 비트 라인(BL4) 사이에 제3 비트 라인(BL3)이 위치할 수 있다. 제1 내지 제4 비트 라인(BL1~BL4)은 제1 내지 제4 워드 라인(WL1~WL4)과 서로 직교하는 위치에 형성될 수 있다.
다만, 이와는 반대로 제1 내지 제4 비트 라인(BL1~BL4)은 제1 내지 제4 워드 라인(WL1~WL4)과 예각을 이루며 형성될 수도 있다.
제1 내지 제4 비트 라인(BL1~BL4)은 도전체를 포함할 수 있다. 예를 들어, 제1 내지 제4 비트 라인(BL1~BL4)은 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
제1 방향으로 서로 이격된 제1 내지 제4 비트 라인(BL1~BL4) 사이를 채우도록, 상부 몰드막(30)이 형성될 수 있다. 상부 몰드막(30)은 제1 내지 제4 비트 라인(BL1~BL4) 주위를 둘러쌀 수 있다. 상부 몰드막(30)의 상면의 레벨은 제1 내지 제4 워드 라인(WL1~WL4)의 상면 레벨과 동일하도록 형성될 수 있다.
제1 내지 제16 메모리 셀(MC1~MC16)은 각각 제1 내지 제4 워드 라인(WL1~WL4) 중 어느 하나와 접하고, 제1 내지 제4 비트 라인(BL1~BL4) 중 어느 하나와 접할 수 있다.
구체적으로, 제1 메모리 셀(MC1)의 하면은 제1 워드 라인(WL1)과 접하고, 제1 메모리 셀(MC1)의 상면은 제1 비트 라인(BL1)과 접할 수 있다.
마찬가지로, 제2 메모리 셀(MC2)의 하면은 제1 워드 라인(WL1)과 접하고, 제2 메모리 셀(MC2)의 상면은 제2 비트 라인(BL2)과 접할 수 있다. 제3 메모리 셀(MC3)의 하면은 제1 워드 라인(WL1)과 접하고, 제3 메모리 셀(MC3)의 상면은 제3 비트 라인(BL3)과 접할 수 있다. 제4 메모리 셀(MC4)의 하면은 제1 워드 라인(WL1)과 접하고, 제4 메모리 셀(MC4)의 상면은 제4 비트 라인(BL4)과 접할 수 있다.
또한, 도 3에 도시된 것과 같이, 제5 메모리 셀(MC5)의 하면은 제2 워드 라인(WL2)과 접하고, 제5 메모리 셀(MC5)의 상면은 제1 비트 라인(BL1)과 접할 수 있다. 제9 메모리 셀(MC9)의 하면은 제3 워드 라인(WL3)과 접하고, 제9 메모리 셀(MC9)의 상면은 제1 비트 라인(BL1)과 접할 수 있다. 제13 메모리 셀(MC13)의 하면은 제4 워드 라인(WL4)과 접하고, 제13 메모리 셀(MC13)의 상면은 제1 비트 라인(BL1)과 접할 수 있다.
도 2 및 도 3에 도시되지 않은 나머지 메모리 셀들의 경우에도, 그 하면이 제1 내지 제4 워드 라인(WL1~WL4) 중 하나와 접하고, 그 상면이 제1 내지 제4 비트 라인(BL1~BL4) 중 하나와 접할 수 있다.
도 1에 도시된 것과 같이, 제1 내지 제16 메모리 셀(MC1~MC16)은, 제1 내지 제4 워드 라인(WL1~WL4)과 제1 내지 제4 비트 라인(BL1~BL4)이 교차하는 지점에 각각 형성될 수 있다. 이와 같이 제1 내지 제4 워드 라인(WL1~WL4)과 제1 내지 제4 비트 라인(BL1~BL4)이 교차하는 지점에 각각 형성된 메모리 셀 구조를 크로스 포인트(crosspoint) 구조라 한다.
제1 내지 제4 메모리 셀(MC1~MC4)은 제1 내지 제4 비트 라인(BL1~BL4)으로부터 제3 방향(D3)을 향하여 제1 워드 라인(WL1)으로 각각 연장될 수 있다. 제5 내지 제8 메모리 셀(MC5~MC8)은 제1 내지 제4 비트 라인(BL1~BL4)으로부터 제3 방향(D3)을 향하여 제2 워드 라인(WL2)으로 각각 연장될 수 있다. 제9 내지 제12 메모리 셀(MC9~MC12)은 제1 내지 제4 비트 라인(BL1~BL4)으로부터 제3 방향(D3)을 향하여 제3 워드 라인(WL3)으로 각각 연장될 수 있다. 제13 내지 제16 메모리 셀(MC13~MC16)은 제1 내지 제4 비트 라인(BL1~BL4)으로부터 제3 방향(D3)을 향하여 제4 워드 라인(WL4)으로 각각 연장될 수 있다.
제1 메모리 셀(MC1)은 제1 하부 전극(110), 제1 상변화막(120), 제1 중간 전극(130), 제1 OTS(140) 및 제1 상부 전극(150)을 포함할 수 있다.
제1 하부 전극(110)은 제1 워드 라인(WL1)의 상면 상에 형성될 수 있다. 제1 하부 전극(110)은 제1 워드 라인(WL1)이 상면과 직접 접할 수 있다. 제1 하부 전극(110)은 제1 메모리 셀(MC1)의 가장 하부에 위치하고, 제1 하부 전극(110)의 하면이 곧 제1 메모리 셀(MC1)의 하면일 수 있다.
제1 하부 전극(110)은 도전체를 포함할 수 있다. 예를 들어, 제1 하부 전극(110)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN 및 TaSiN 중 적어도 하나를 포함할 수 있다.
제1 하부 전극(110)은 제1 상변화막(120)에 열을 가하는 히터 역할을 할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 하부 전극(110)은 소정의 비저항(resistivity)을 갖는 물질을 포함할 수 있다. 구체적으로, 제1 하부 전극(110)은 5~55(mΩ·cm)의 비저항을 갖는 물질을 포함할 수 있다. 이와 관련하여, 도 4를 참고하여 본 발명의 몇몇 실시예에 따른 반도체 장치에 포함된 제1 하부 전극(110)의 특성에 관하여 설명한다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치의 동작 특성을 설명하기 위한 그래프이다.
도 4를 참고하면, 그래프의 가로축은 제1 하부 전극(110)을 이루는 물질의 비저항을 나타낸 것이고, 그래프의 세로축은 제1 하부 전극(110)을 통하여 흐르는 쓰기 전류(Ireset)의 값을 나타낸 것이다. 도 4에 도시된 것과 같이, 제1 하부 전극(110)을 이루는 물질의 비저항의 값과, 제1 하부 전극(110)을 통하여 흐르는 쓰기 전류의 값 사이에는 음의 상관 관계가 존재한다.
본 발명의 몇몇 실시예에서, 제1 상변화막(120)을 정질 상태에서 비정질 상태로 상변화시키기 위한 쓰기 전류(Ireset)의 값은 55㎂~95㎂일 수 있다. 상술한 크기의 쓰기 전류가 흐를 때, 즉 쓰기 동작에서 제1 메모리 셀(MC1)에 의하여 소모되는 전류는 약 82.5㎼ 내지 152㎼일 수 있다.
여기서, 제1 메모리 셀(MC1)의 쓰기 동작 시 제1 하부 전극(110)에 흐르는 전류의 값이 55㎂보다 작은 경우, 제1 하부 전극(110)과 제1 상변화막(120) 사이의 계면에서 발생하는 줄 열(Joule Heat)이 작아 제1 상변화막(120)의 상변화가 적절히 이루어지지 않을 수 있다. 또한, 제1 메모리 셀(MC1)의 쓰기 동작 시 제1 하부 전극(110)에 흐르는 전류의 값이 95㎂보다 큰 경우, 본 발명의 실시예에 따른 반도체 장치의 소모 전력이 과도할 수 있다.
따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 하부 전극(110)은 1~30mΩ·cm 범위 내의 비저항을 가질 수 있다. 제1 하부 전극(110)이 상기 범위 내의 비저항을 갖는 경우, 제1 하부 전극(110)을 통하여 흐르는 쓰기 전류가 55㎂~95㎂ 범위의 크기를 가질 수 있고, 제1 메모리 셀(MC1)이 목표 범위의 전력량 내에서 쓰기 동작을 수행할 수 있다.
구체적으로, 제1 하부 전극(110)이 1 mΩ·cm의 비저항을 가지는 경우에 제1 메모리 셀(MC1)의 쓰기 동작 시 제1 하부 전극(110)에 흐르는 쓰기 전류의 값은 약 95㎂일 수 있다. 한편, 제1 하부 전극(110)이 30 mΩ·cm의 비저항을 가지는 경우에 제1 메모리 셀(MC1)의 쓰기 동작 시 제1 하부 전극(110)에 흐르는 쓰기 전류의 값은 약 95㎂일 수 있다.
상술한 것과 같이, 제1 하부 전극(110)은 도전체를 포함할 수 있다. 구체적으로, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 하부 전극(110)은 TiSiN을 포함할 수 있다. 제1 하부 전극(110)이 TiSiN을 포함하는 경우 제1 하부 전극(110)의 비저항은 TiSiN 내의 Si원자의 농도에 따라 달라질 수 있다. 이하에서 도 5를 참고하여 본 발명의 몇몇 실시예에 따른 반도체 장치에 포함된 제1 하부 전극(110)의 특성에 관하여 설명한다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치의 동작 특성을 설명하기 위한 그래프이다.
도 5를 참고하면, 그래프의 가로축은 제1 하부 전극(110)이 TiSiN을 포함할 때 Si의 원자 농도이고, 그래프의 세로축은 제1 하부 전극(110)의 비저항이다. 그래프에서 도시된 것과 같이, 제1 하부 전극(110)에 포함된 Si의 원자 농도와 제1 하부 전극(110)의 비저항 사이에는 양의 상관 관계가 존재한다.
도 5에 도시된 제1 하부 전극의 Si 농도와 비저항의 값을 표로 나타내면 다음의 [표 1]과 같다.
Si 조성(at%) 15 20 23 25
비저항(mΩ·cm) 1.93 4.29 7.74 8.64
즉, 제1 하부 전극(110)이 전극 물질로 TiSiN을 포함할 때, 1~30mΩ·cm의 비저항을 갖기 위한 Si의 조성 비율은 5~55at.%일 수 있다.
다시 도 1 내지 도 3을 참고하면, 제1 하부 전극(110) 상에, 제1 상변화막(120)이 형성될 수 있다. 제1 상변화막(120)은 제1 하부 전극(110)의 상면 상에 형성될 수 있다. 제1 상변화막(120)은 제1 하부 전극(110)의 상면과 직접 접할 수 있다.
제1 상변화막(120)은 예를 들어, 2개의 원소를 화합한 GaSb, InSb, InSe. SbTe, GeTe, 3개의 원소를 화합한 GeTeAs, GeSbTe, GeBiTe, GaSeTe, SeTeSn, GeTeTi, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 포함할 수 있다.
또한, 제1 상변화막(120)의 반도체 특성을 향상시키기 위하여 상기 물질들에 질소(N), 실리콘(Si), 탄소(C) 또는 산소(O)가 도핑될 수 있다. 예를 들어, 질소(N), 실리콘(Si), 탄소(C) 또는 산소(O)가 도핑된 GeSbTe가 제1 상변화막(120)에 포함될 수 있다.
제1 상변화막(120)은 제1 하부 전극(110) 및 제1 중간 전극(130)이 발생시키는 열에 의해서 결정질, 비정질 또는 멜팅(melting) 상태로 존재할 수 있고, 이러한 상태에 따라서 정보를 저장할 수 있다.
제1 중간 전극(130)은 제1 상변화막(120) 상에 형성될 수 있다. 제1 중간 전극(130)은 제1 상변화막(120)의 상면 상에 형성될 수 있다. 제1 중간 전극(130)은 제1 상변화막(120)의 상면과 직접 접할 수 있다.
제1 중간 전극(130)은 도전체를 포함할 수 있다. 예를 들어, 제1 중간 전극(130)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN 및 TaSiN 중 적어도 하나를 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 제1 중간 전극(130)은 제1 하부 전극(110)과 서로 다른 조성을 가질 수 있다. 구체적으로, 제1 중간 전극(130)은, 제1 하부 전극(110)보다 더 낮은 비저항을 가지는 물질을 포함할 수 있다.
제1 중간 전극(130)은, 하면이 제1 상변화막(120)과 접할 수 있다. 한편, 제1 중간 전극(130)은, 상면이 제1 OTS(140)과 접할 수 있다. 이 때, 제1 중간 전극(130)으로부터 과도한 열이 발생하여 제1 OTS(140)에 전달된다면, 제1 OTS(140)의 스위칭 성능을 저하시키고, 본 발명의 몇몇 실시예에 따른 반도체 장치의 동작 성능에 악영향을 미칠 수 있다.
따라서, 제1 중간 전극(130)은, 제1 하부 전극(110) 보다 낮은 비저항을 갖는 물질을 포함하여, 제1 메모리 셀(MC1)의 쓰기 동작 시 제1 중간 전극(130)으로부터 발생하는 열이 제1 OTS(140)에 전달되도록 하지 않을 수 있다. 구체적으로, 제1 중간 전극(130)은 1mΩ·cm 이하의 비저항을 갖는 물질을 포함할 수 있다.
한편, 제1 중간 전극(130)이 전극 물질로 TiSiN을 포함하는 경우, 이에 포함된 Si 농도의 양은 5at.% 이하일 수 있다.
제1 몰드막(10)은 제1 워드 라인(WL1) 및 하부 몰드막(15) 상에 형성될 수 있다. 제1 몰드막(10)은 제1 하부 전극(110), 제1 상변화막(120) 및 제1 중간 전극(130)의 주위를 둘러싸도록 형성될 수 있다. 제1 몰드막(10)의 상면의 레벨은, 제1 중간 전극(130)의 상면의 레벨과 동일할 수 있다.
제1 몰드막(10)은 절연막을 포함할 수 있으며, 더욱 구체적으로, 제1 몰드막(10)은 SiN, SiO2, Si 중 적어도 하나의 물질을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
제1 중간 전극(130) 상에, 제1 OTS(140)이 형성될 수 있다. 제1 OTS(140)는 제1 중간 전극(130)과 제1 상부 전극(150) 사이에 형성될 수 있다. 제1 OTS(140)의 하면은 제1 중간 전극(130)과 직접 접하고, 제1 OTS(140)의 상면은 제1 상부 전극(150)과 직접 접할 수 있다.
제1 OTS(140)는 칼코겐화합물(chalcogenide)을 포함할 수 있다. 제1 OTS(140)는 상술한 제1 상변화막(120)의 상태를 비정질(on)/결정질(off) 중 어느 하나로 바꿀 수 있다. 제1 OTS(140)는 제1 상변화막(120)에 적용되는 전압에 따라서 제1 상변화막(120)의 상태를 변화하게 할 수 있다. 따라서, 제1 OTS(140)는 제1 메모리 셀(MC1)의 스위치 역할을 할 수 있다.
구체적으로, 제1 OTS(140)는 제1 OTS(140)를 통과하는 전류가 문턱 전류를 넘는지 여부, 혹은 제1 OTS(140)에 걸리는 전압이 문턱 전압을 넘는지 여부에 따라 제1 상변화막(120)의 상태를 스위칭할 수 있다.
제1 상부 전극(150)은 제1 OTS(140) 상에 형성될 수 있다. 제1 상부 전극(150)은, 제1 비트 라인(BL1)과 제1 OTS(140) 사이에 형성될 수 있다. 따라서 제1 상부 전극(150)의 하면은 제1 OTS(140)의 상면과 직접 접하고, 제1 상부 전극(150)의 상면은 제1 비트 라인(BL1)의 상면과 직접 접할 수 있다.
제1 상부 전극(150)은 도전체를 포함할 수 있다. 예를 들어, 제1 상부 전극(150)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN 및 TaSiN 중 적어도 하나를 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 제1 상부 전극(150)은 제1 하부 전극(110)과 서로 다른 조성을 가질 수 있다. 구체적으로, 제1 상부 전극(150)은, 제1 하부 전극(110)보다 더 낮은 비저항을 가지는 물질을 포함할 수 있다.
제1 상부 전극(150)은, 하면이 제1 OTS(140)과 접할 수 있다. 이 때, 제1 중간 전극(130)과 마찬가지로 제1 상부 전극(150)으로부터 과도한 열이 발생하여 제1 OTS(140)에 전달된다면, 제1 OTS(140)의 스위칭 성능에 악화시키고, 본 발명의 몇몇 실시예에 따른 반도체 장치의 동작 성능을 저하시킬 수 있다.
따라서, 제1 상부 전극(150)은, 제1 하부 전극(110) 보다 낮은 비저항을 갖는 물질을 포함하여, 제1 메모리 셀(MC1)의 쓰기 동작 시 제1 상부 전극(150)으로부터 발생하는 열이 제1 OTS(140)에 전달되도록 하지 않을 수 있다. 구체적으로, 제1 상부 전극(150)은 1mΩ·cm 이하의 비저항을 갖는 물질을 포함할 수 있다.
한편, 제1 상부 전극(150)이 전극 물질로 TiSiN을 포함하는 경우, 이에 포함된 Si 농도의 양은 5at.% 이하일 수 있다.
제2 몰드막(20)은 제1 몰드막(15) 상에 형성될 수 있다. 제2 몰드막(20)은 제1 OTS(140) 및 제1 상부 전극(150) 의 주위를 둘러싸도록 형성될 수 있다. 제1 몰드막(10)의 상면의 레벨은, 제1 상부 전극(150)의 상면의 레벨과 동일할 수 있다.
제2 몰드막(20)은 절연막을 포함할 수 있으며, 더욱 구체적으로, 제2 몰드막(20)은 SiN, SiO2, Si 중 적어도 하나의 물질을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
제2 메모리 셀(MC2)은 제1 메모리 셀(MC1)과 이격되어 형성될 수 있다. 구체적으로, 제2 메모리 셀(MC2)은 제1 메모리 셀(MC1)로부터 제1 방향(D1)으로 이격되어 형성될 수 있다.
제2 메모리 셀(MC2)은 제1 워드 라인(WL1)과 제2 비트 라인(BL2) 사이에 순차적으로 적층된 제2 하부 전극(210), 제2 상변화막(220), 제2 중간 전극(230), 제2 OTS(240) 및 제2 상부 전극(250)을 포함할 수 있다.
제2 하부 전극(210)은 제1 하부 전극(110)과 실질적으로 동일하게 형성될 수 있다. 추후 설명하겠지만, 제2 하부 전극(210)과 제1 하부 전극(110)은 일체로(integrally) 형성될 수 있다. 따라서 제2 하부 전극(210)은 제1 하부 전극(110)과 같이 1~30mΩ·cm 범위의 비저항을 갖는 물질을 포함할 수 있다.
도 2에 도시된 것과 같이, 제1 하부 전극(110)과 제2 하부 전극(210)은 제1 연결 전극(51)을 통해 서로 연결될 수 있다. 제1 연결 전극(51)은 제1 하부 전극(110) 및 제2 하부 전극(210)과 실질적으로 동일한 물질을 포함할 수 있다. 제1 연결 전극(51)은 제1 하부 전극(110) 및 제2 하부 전극(210)과 일체로 형성될 수 있다.
다만, 도 2에 도시된 것과는 달리, 본 발명의 몇몇 실시예에서 제1 연결 전극(51)이 제거될 수도 있다.
제1 하부 전극(110), 제2 하부 전극(210) 및 제1 연결 전극(51)의 프로파일을 따라, 제1 스페이서(160)가 형성될 수 있다. 제1 스페이서(160)는 제1 하부 전극, 제2 하부 전극(210) 및 제1 연결 전극(51)으로 형성된 구조체와, 제1 몰드막(10) 사이에 개재되어 형성될 수 있다. 제1 스페이서(160)는 절연막을 포함할 수 있으며, 예를 들어 SiO2를 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 제1 연결 전극(51)이 형성되지 않는 경우에, 제1 스페이서(160)는 제1 하부 전극(110)과 제1 몰드막(10) 사이에 개재되고, 제2 하부 전극(210)과 제1 몰드막(10) 사이에 개재될 수 있다.
제2 메모리 셀(MC2)이 포함하는 제2 상변화막(220), 제2 중간 전극(230), 제2 OTS(240) 및 제2 상부 전극(250)은, 각각 제1 메모리 셀(MC1)이 포함하는 제1 상변화막(120), 제1 중간 전극(130), 제1 OTS(140) 및 제1 상부 전극(150)과 실질적으로 동일하게 형성될 수 있다.
제3 메모리 셀(MC3)은 제2 메모리 셀(MC2)과 이격되어 형성될 수 있다. 구체적으로, 제3 메모리 셀(MC3)은 제2 메모리 셀(MC3)로부터 제1 방향(D1)으로 이격되어 형성되고, 제2 메모리 셀(MC2)과 제4 메모리 셀(MC4) 사이에 형성될 수 있다.
제3 메모리 셀(MC3)은 제1 워드 라인(WL1)과 제3 비트 라인(BL3) 사이에 순차적으로 적층된 제3 하부 전극(310), 제3 상변화막(320), 제3 중간 전극(330), 제3 OTS(340) 및 제3 상부 전극(350)을 포함할 수 있다.
제3 메모리 셀(MC3)이 포함하는 제3 하부 전극(310), 제3 상변화막(320), 제3 중간 전극(330), 제3 OTS(340) 및 제3 상부 전극(350)은, 각각 제1 메모리 셀(MC1)이 포함하는 제1 하부 전극(110), 제1 상변화막(120), 제1 중간 전극(130), 제1 OTS(140) 및 제1 상부 전극(150)과 실질적으로 동일하게 형성될 수 있다.
제3 메모리 셀(MC3)은 제1 워드 라인(WL1)과 제3 비트 라인(BL3) 사이에 순차적으로 적층된 제3 하부 전극(310), 제3 상변화막(320), 제3 중간 전극(330), 제3 OTS(340) 및 제3 상부 전극(350)을 포함할 수 있다.
제4 메모리 셀(MC4)은 제3 메모리 셀(MC3)과 이격되어 형성될 수 있다. 구체적으로, 제4 메모리 셀(MC4)은 제3 메모리 셀(MC3)로부터 제1 방향(D1)으로 이격되어 형성될 수 있다.
제4 메모리 셀(MC4)이 포함하는 제4 하부 전극(410), 제4 상변화막(420), 제4 중간 전극(430), 제4 OTS(440) 및 제4 상부 전극(450)은, 각각 제1 메모리 셀(MC1)이 포함하는 제1 하부 전극(110), 제1 상변화막(120), 제1 중간 전극(130), 제1 OTS(140) 및 제1 상부 전극(150)과 실질적으로 동일하게 형성될 수 있다.
도 3에 도시된 제5 메모리 셀(MC5), 제9 메모리 셀(MC9) 및 제13 메모리 셀(MC13)은 제1 메모리 셀(MC1)로부터 제2 방향(D2)으로 나란하게 서로 이격되어 형성될 수 있다. 제5 메모리 셀(MC5)은 제5 하부 전극(510), 제5 상변화막(520), 제5 중간 전극(530), 제5 OTS(540) 및 제5 상부 전극(550)을 포함하고, 제9 메모리 셀(MC9)은 제9 하부 전극(610), 제9 상변화막(620), 제9 중간 전극(630), 제9 OTS(640) 및 제9 상부 전극(650)을 포함하고, 제13 메모리 셀(MC13)은 제13 하부 전극(710), 제13 상변화막(720), 제13 중간 전극(730), 제13 OTS(740) 및 제13 상부 전극(750)을 포함할 수 있다.
제5 메모리 셀(MC5), 제9 메모리 셀(MC9) 및 제13 메모리 셀(MC13)이 포함하는 각각의 구성 요소들은, 이에 대응하는 제1 메모리 셀(MC1)이 포함하는 제1 하부 전극(110), 제1 상변화막(120), 제1 중간 전극(130), 제1 OTS(140) 및 제1 상부 전극(150)과 실질적으로 동일하게 형성될 수 있다.
그 밖에, 도시되지는 않았지만 제6 내지 제8 메모리 셀(MC6~LC8), 제10 내지 제12 메모리 셀(MC10~MC12) 및 제14 내지 제16 메모리 셀(MC14~MC16)도 각각 제1 메모리 셀(MC1)과 동일한 구조를 가질 수 있다.
이하에서 도 6 내지 도 7을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위하여 A-A'로 자른 단면도이고, 도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위하여 B-B'로 자른 단면도이다. 앞서 설명한 실시예와 중복되는 부분은 제외하고 차이점을 위주로 설명한다.
도 6 및 도 7을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 하부 전극(110a), 제1 상변화막(120a) 및 제1 중간 전극(130a)의 형태가 앞서 설명한 실시예에서의 그것과 다를 수 있다. 즉, 제1 하부 전극(110a), 제1 상변화막(120a) 및 제1 중간 전극(130a)은, 각각 제1 OTS(140) 및 제1 상부 전극(150)과 동일한 제1 방향(D1)의 폭을 가질 수 있다.
이는, 제1 하부 전극(110a)의 형성 시, 트렌치를 형성하고, 상기 트렌치 내부에 도전성 물질을 채워 형성되는 제1 하부 전극(도 2의 110)과는 다르게 형성될 수 있기 때문에다. 구체적으로, 제1 하부 전극(110a)은, 다수의 물질막이 적층된 구조에서, 트렌치(T)를 형성하여 생성될 수 있다. 따라서, 제1 하부 전극(110a), 제1 상변화막(120a) 및 제1 중간 전극(130a)은, 각각 제1 OTS(140) 및 제1 상부 전극(150)과 동일한 제1 방향(D1)의 폭을 가질 수 있다.
마찬가지로, 따라서, 제1 하부 전극(110a), 제1 상변화막(120a) 및 제1 중간 전극(130a)은, 각각 제1 OTS(140) 및 제1 상부 전극(150)과 동일한 제2 방향(D2)의 폭을 가질 수 있다.
제1 하부 전극(110a)은, 앞서 설명한 실시예에서의 하부 전극(110a)의 형태와는 다르지만, 동일한 조성 물질을 포함할 수 있다. 구체적으로, 제1 하부 전극(110a)은 1~30mΩ·cm 범위 내의 비저항을 가질 수 있으며, 제1 하부 전극(110a)이 TiSiN을 포함하는 경우 Si의 농도는 5~55at.%일 수 있다.
마찬가지로, 제2 내지 제4 메모리 셀(MC2~MC4)에 포함된 하부 전극들 또한 1~30mΩ·cm 범위 내의 비저항을 가질 수 있으며, TiSiN이 각각의 하부 전극에 포함되는 경우 Si의 농도는 5~55at.%일 수 있다.
또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는, 스페이서(도 2의 160, 260)를 포함하지 않을 수 있다. 이 경우 제1 상변화막(120a)의 하면 전부와, 제1 하부 전극(110a)의 상면 전부는 직접 접할 수 있다.
이하에서, 도 8 내지 도 10을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 9는 도 8의 A - A'로 자른 단면도이다. 도 10은 도 8의 B - B'로 자른 단면도이다.
도 8 내지 도 10을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 두 개의 메모리 셀이 제3 방향(D3)으로 중첩되어 형성된 2-스택(stack) 구조를 가질 수 있다.
즉, 예를 들어, 제1 메모리 셀(MC1) 상에 제21 메모리 셀(MC21)이 형성되고, 제2 메모리 셀(MC2) 상에 제22 메모리 셀(MC22)이 형성되고, 제3 메모리 셀(MC3) 상에 제23 메모리 셀(MC23)이 형성되고, 제4 메모리 셀(MC4) 상에 제24 메모리 셀(MC24)이 형성될 수 있다.
그 밖에, 제25 메모리 셀 내지 제36 메모리 셀(MC25~MC36)은, 제5 내지 제16 메모리 셀(MC16) 상에 각각 형성될 수 있다.
한편, 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 내지 제4 워드 라인(WL1~WL4)과 제3 방향(D3)으로 오버랩되는 제11 내지 제14 워드 라인(WL11~WL14)을 포함할 수 있다.
제11 내지 제14 워드 라인(WL11~WL14)은 제1 방향(D1)으로 나란히 연장될 수 있다. 제11 내지 제14 워드 라인(WL11~WL14)은 제2 방향(D2)으로 서로 이격될 수 있다. 제11 내지 제14 워드 라인(WL11~WL14)은 동일한 높이 레벨에서 나란하게 형성될 수 있다.
구체적으로, 제11 워드 라인(WL11)과 제13 워드 라인(WL13) 사이에 제12 워드 라인(WL12)이 위치하고, 제2 워드 라인(WL12)과 제14 워드 라인(WL14) 사이에 제13 워드 라인(WL13)이 위치할 수 있다.
제11 내지 제14 워드 라인(WL11~WL14)은 제1 내지 제4 워드 라인(WL1~WL4)보다 높은 레벨에 형성될 수 있다. 즉, 제1 내지 제4 워드 라인(WL1~WL4)과 제11 내지 제14 워드 라인(WL11~WL14)은 제3 방향(D3)으로 서로 이격될 수 있다.
도 8에 도시된 것과 같이, 제1 내지 제4 워드 라인(WL1~WL4)과 제11 내지 제14 워드 라인(WL11~WL14)은 제3 방향(D3)으로 완전히 포개어질 수 있다.
제11 내지 제14 워드 라인(WL11~WL14)은 도전체를 포함할 수 있다. 제11 내지 제14 워드 라인(WL11~WL14)은 예를 들어 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
제1 내지 제4 비트 라인(BL1~BL4)은 제1 내지 제4 워드 라인(WL1~WL4)과 제11 내지 제14 워드 라인(WL11~WL14) 사이에 형성될 수 있다. 제1 내지 제4 비트 라인(BL1~BL4)은, 제1 내지 제4 워드 라인(WL1~WL4) 및 제11 내지 제14 워드 라인(WL11~WL14)과 평면도에서 메쉬 구조를 형성할 수 있다.
제21 메모리 셀(MC21)은 제11 워드 라인(WL11)과 제1 비트 라인(BL1) 사이에 형성될 수 있다. 제21 메모리 셀(MC21)은 제11 하부 전극(1110), 제11 상변화막(1120), 제11 중간 전극(1130), 제11 OTS(1140) 및 제11 상부 전극(1150)을 포함할 수 있다.
제21 메모리 셀(MC21)은 제1 메모리 셀(MC1)과 동일한 구조일 수 있다. 즉, 제21 메모리 셀(MC21)에 포함된 제11 하부 전극(1110), 제11 상변화막(1120), 제11 중간 전극(1130), 제11 OTS(1140) 및 제11 상부 전극(1150)은, 각각 제1 하부 전극(110), 제1 상변화막(120), 제1 중간 전극(130), 제1 OTS(140) 및 제1 상부 전극(150)에 대응될 수 있다.
이러한 특징은 제22 메모리 셀(MC22) 내지 제36 메모리 셀(MC36)에 포함된 각각의 구성 요소에도 적용될 수 있다. 따라서 제22 메모리 셀(MC220 내지 제36 메모리 셀(MC36)에 포함된 구성 요소는, 제1 메모리 셀(MC1)이 포함하는 제1 하부 전극(110), 제1 상변화막(120), 제1 중간 전극(130), 제1 OTS(140) 및 제1 상부 전극(150)에 대응될 수 있다.
제21 내지 제36 메모리 셀(MC22~MC36)은 각각 제3 몰드막(40)과 제4 몰드막(50)으로 둘러싸일 수 있다. 제3 몰드막(40)과 제4 몰드막(50)은, 각각 제1 몰드막(10) 및 제2 몰드막(20)에 대응되는 구조를 가질 수 있다. 따라서 제3 몰드막(40)과 제4 몰드막(50)은 절연 물질을 포함할 수 있다.
또한, 제11 내지 제14 워드 라인(WL11~WL14) 사이에도, 또 다른 상부 몰드막(60)이 형성되어 제11 내지 제14 워드 라인(WL11~WL14)의 주위를 감쌀 수 있다.
제21 메모리 셀(MC21)에 포함된 제11 하부 전극(1110)의 경우에, 앞서 설명한 실시예에 따른 반도체 장치에 포함된 하부 전극들(예를 들어, 110)과 유사한 조성을 가질 수 있다. 따라서 1~30mΩ·cm 범위 내의 비저항을 가질 수 있으며, 제1 하부 전극(110a)이 TiSiN을 포함하는 경우 Si의 농도는 5~55at.%일 수 있다.
이하에서, 도 2, 도 11 내지 도 18을 참조하여, 도 1 내지 도 3에서 설명한 반도체 장치의 제조 방법을 설명한다.
도 11 내지 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저 도 11을 참조하면, 제1 워드 라인(WL1) 상에, 제1 몰드막 패턴(10p)을 형성한다. 제1 몰드막 패턴(10p)을 형성하는 것은, 제1 워드 라인(WL1) 상에 몰드막을 형성하고, 제1 마스크 패턴(MP1)을 마스크로써 이용하여 상기 몰드막 내에 제1 및 제2 트렌치(11, 12)을 형성하는 것을 포함할 수 있다.
제1 몰드막 패턴(10p)는 예를 들어, SiN, SiO2 및 Si 중 어느 하나를 포함할 수 있다. 제1 몰드막 패턴(10p)은 제1 마스크 패턴(MP1)과 식각 선택비가 다른 물질을 포함할 수 있다.
제1 트렌치(11) 및 제2 트렌치(12)는, 제2 방향(D2)으로 연장되어 형성될 수 있으며, 도 2의 제1 내지 제4 비트 라인(BL1~BL4)과 동일한 방향으로 연장되어 형성될 수 있다.
도 11에 도시되지는 않았지만, 제1 워드 라인(WL1)과 제2 방향(D2)으로 서로 이격되는 제2 내지 제4 워드 라인(WL2~WL4)이 함께 생성될 수 있다.
도 12를 참조하면, 제1 마스크 패턴(MP1)을 제거하고, 하부 전극막(110F) 및 스페이서막(160F)을 형성하고, 스페이서막(160F) 상에 희생막(25)을 형성한다.
하부 전극막(110F)은 예를 들어, W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN 및 TaSiN 중 적어도 하나를 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
하부 전극막(110F)은, 제1 트렌치(11) 및 제2 트렌치(12)의 내측벽 상에 컨포말하게(conformally) 형성될 수 있다.
스페이서막(160F)은 예를 들어, SiO2를 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니며, 본 발명의 몇몇 실시예에서, 스페이서막(160F)은 몰드막 패턴(10p) 또는 희생막(25)과 서로 다른 물질을 포함할 수도 있다.
희생막(25)은 예를 들어, SiN, SiO2 및 Si 중 어느 하나를 포함할 수 있으며, 하부 전극막(110F) 및 스페이서막(160F)에 의해 적어도 일부가 채워진 제1 트렌치(11) 및 제2 트렌치(12)를 완전히 채울 수 있다. 본 발명의 몇몇 실시예에서, 희생막(25)의 상면의 레벨은 제1 몰드막 패턴(10p)의 상면의 레벨보다 더 높이 위치할 수도 있다.
도 13을 참조하면, 희생막(25), 하부 전극막(110F) 및 스페이서막(160F)을 일부 제거하여 마스크 패턴(10p)을 노출시킨다. 참조하면, 희생막(25), 하부 전극막(110F) 및 스페이서막(160F)을 일부 제거하는 것은 평탄화 공정에 의할 수 있다. 여기서 상기 평탄화 공정은 예를 들어 화학적 기계적 평탄화(chemical mechanical polish, CMP)일 수 있으나, 이에 제한되는 것은 아니다.
상기 평탄화에 의하여, 제1 몰드막 패턴(10p)이 노출되고, 제1 프리 하부 전극(2110), 제2 프리 하부 전극(2210), 제3 프리 하부 전극(2310) 및 제4 프리 하부 전극(2410)이 형성될 수 있다. 제1 내지 제4 프리 하부 전극(2110~2410)의 상면은 제1 몰드막 패턴(10p)에 의하여 노출될 수 있다. 스페이서막(160F)의 상면 또한 제1 몰드막 패턴(10p)에 의하여 노출될 수 있다.
이어서, 도 14를 참조하면, 노출된 제1 내지 제4 프리 하부 전극(2110~2410)을 일부 제거하여, 제1 내지 제4 하부 전극(110~410)을 형성한다. 또한, 노출된 스페이서막(160F)을 일부 제거하여 제1 스페이서(160) 및 제2 스페이서(360)을 형성한다.
도시되지는 않았지만, 제1 스페이서(160) 및 제2 스페이서(360)을 형성하기 위하여, 제1 방향(D1)로 연장되는 트렌치를 형성할 수 있다. 즉, 도 3에 도시된 것과 같이, 제1 스페이서(160)은 제2 방향(D2)으로 이격된 패턴(161, 162)로 이루어질 수 있다. 따라서 제2 방향(D2)으로 이격된 제1 스페이서 및 제2 스페이서(360)을 형성하기 위하여, 제1 방향(D1)으로 연장되는 트렌치를 복수 개 형성할 수 있다.
제1 스페이서(160) 또는 제1 하부 전극(110)을 형성하는 것은 습식 식각 공정에 의한 것일 수 있다. 즉, 제1 프리 하부 전극(2110)에 대하여 식각 선택비를 갖는 식각액을 이용하여 제1 프리 하부 전극(2110)을 식각하여, 제1 하부 전극(110)을 형성할 수 있다. 또한, 스페이서막(160F)에 대하여 식각 선택비를 갖는 식각액을 이용하여 스페이서막(160F)을 식각하여 제1 스페이서(160)를 형성할 수 있다.
스페이서들(160, 360)과 제1 내지 제4 하부 전극(110~410)의 형성 결과 제1 몰드막 패턴(10p) 사이에 트렌치들(t1~t4)이 형성될 수 있다.
이어서 도 15를 참조하면, 제1 내지 제4 트렌치(t1~t4) 내에 제1 내지 제4 상변화막(120~420) 및 제1 내지 제4 중간 전극(130~430)을 순차적으로 적층한다.
본 발명의 몇몇 실시예에서, 제1 내지 제4 상변화막(120~420)은 2개의 원소를 화합한 GaSb, InSb, InSe. SbTe, GeTe, 3개의 원소를 화합한 GeTeAs, GeSbTe, GeBiTe, GaSeTe, SeTeSn, GeTeTi, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 포함할 수 있다. 또한, 제1 내지 제4 상변화막(120~420)의 반도체 특성을 향상시키기 위하여 상기 물질들에 질소(N), 실리콘(Si), 탄소(C) 또는 산소(O)가 도핑될 수 있다. 예를 들어, 질소(N), 실리콘(Si), 탄소(C) 또는 산소(O)가 도핑된 GeSbTe가 제1 내지 제4 상변화막(120~420)에 포함될 수 있다.
본 발명의 몇몇 실시예에서, 제1 내지 제4 중간 전극(130~430)은 예를 들어, W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN 및 TaSiN 중 적어도 하나를 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 제1 내지 제4 상변화막(120~420) 또는 제1 내지 제4 중간 전극(130~430)을 형성하기 위해 제1 내지 제4 트렌치(t1~t4)의 내벽에 시드막을 형성하고, 상기 시드막 상에 도금하여 상변화막 또는 중간 전극을 형성할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
제1 내지 제4 상변화막(120~420) 및 제1 내지 제4 중간 전극(130~430)을 적층한 후, 평탄화를 통하여 제1 몰드막 패턴(10p)을 제거하고, 제1 몰드막(10)을 형성할 수 있다.
도 16을 참조하면, 제1 중간 전극(130) 상에, 제1 OTS(140) 및 제1 상부 전극(150)을 차례로 적층하여 형성할 수 있다. 마찬가지로, 제2 내지 제4 중간 전극(230~430) 상에, 제2 내지 제4 OTS(240~440) 및 제2 내지 제4 상부 전극(250~450)을 차례로 적층하여 형성할 수 있다.
제1 내지 제4 OTS(140~440)와, 제1 내지 제4 상부 전극(150~450)을 형성하는 것은, 도시되지 않은 OTS막 및 상부 전극막을 차례로 형성하고, 제2 마스크 패턴(MP2)을 마스크로 상기 OTS막 및 상부 전극막을 식각하는 것을 포함할 수 있다.
제1 내지 제4 OTS(140~440)은 각각 칼코겐화합물(chalcogenide)을 포함할 수 있으며, 제1 내지 제4 상부 전극(150~450)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN 및 TaSiN 중 적어도 하나를 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
이어서 도 17을 참조하면, 제2 마스크 패턴(MP2)을 제거하고, 제1 몰드막(10) 상에 제2 몰드막(20)을 형성하고, 제2 몰드막(20) 상에 비트 라인막(BLF)을 형성한다. 제2 몰드막(20)은 예를 들어 SiN, SiO2 및 Si와 같은 절연 물질을 포함할 수 있다.
도 2 및 도 18을 참조하면, 제3 마스크 패턴(MP3)을 식각 마스크로 이용하여 비트 라인막(BLF)를 식각함으로써 제2 방향(D2)으로 연장된 제1 내지 제4 비트 라인(BL1~BL4)을 형성한다. 이어서, 제1 내지 제4 비트 라인(BL1~BL4) 사이를 절연시키도록, 상부 몰드막(30)을 형성한다.
제1 내지 제4 비트 라인(BL1~BL4)는 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 도전성 금속을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
상부 몰드막(30)은 예를 들어 SiN, SiO2 및 Si와 같은 절연 물질을 포함할 수 있다.
이하에서, 도 1, 도 6, 도 7 및 도 19 내지 도 23을 참조하여, 도 6 내지 도 7에서 설명한 반도체 장치의 제조 방법을 설명한다. 여기서 도 19 내지 도 21은 도 1의 B-B'를 따라 절단한 단면도이고, 도 22 내지 도 23은 도 1의 A-A'를 따라 절단한 단면도이다.
도 19 내지 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저 도 19를 참조하면, 워드 라인막(WLF) 상에 하부 전극막(110F), 상변화막(120F), 중간 전극막(130F), OTS막(140F) 및 상부 전극막(150F)을 차례로 적층하여 형성한다. 여기서 워드 라인막(WLF), 하부 전극막(110F), 상변화막(120F), 중간 전극막(130F), OTS막(140F) 및 상부 전극막(150F)은, 각각 제1 워드 라인(WL1), 제1 하부 전극(110), 제1 상변화막(120), 제1 중간 전극(130), 제1 OTS(140) 및 제1 상부 전극(150)과 대응하고, 서로 간에 동일한 물질을 포함하도록 형성될 수 있다.
도 20을 참조하면, 제1 방향(D1)으로 연장되는 제11 마스크막 패턴(MP11)을 식각 마스크로 이용하여, 워드 라인막(WLF), 하부 전극막(110F), 상변화막(120F), 중간 전극막(130F), OTS막(140F) 및 상부 전극막(150F)을 식각한다. 상기 식각의 결과, 제1 방향(D1)으로 각각 연장되는 제1 내지 제4 워드 라인(WL1~WL4), 제1 하부 전극 패턴(110p), 제1 상변화막 패턴(120p), 제1 중간 전극 패턴(130p), 제1 OTS 패턴(140p), 제1 상부 전극(150p)이 형성될 수 있다.
이어서 도 21를 참조하면, 제1 몰드막 패턴(10p)을 형성하여 제1 내지 제4 워드 라인 (WL1~WL4), 제1 하부 전극 패턴(110p), 제1 상변화막 패턴(120p), 제1 중간 전극 패턴(130p), 제1 OTS 패턴(140p) 및 제1 상부 전극 패턴(150p) 사이를 채우고, 평탄화 공정을 통해 상부 전극막(150p)의 상면을 노출시킨다. 상기 평탄화 공정을 통해 제1 몰드막 패턴(10p)의 일부와, 제1 마스크막 패턴(MP11)이 제거될 수 있다.
도 22 및 도 23을 참조하면, 제1 몰드막 패턴(10p) 및 제1 내지 제4 상부 전극 패턴(150p) 상에 비트 라인막(BLF)를 형성하고, 비트 라인막(BLF) 상에 제2 방향으로 연장되는 제12 마스크막 패턴(MP12)을 형성하고, 제12 마스크막 패턴(MP12)을 식각 마스크로 하여 제1 하부 전극 패턴(110p), 제1 상변화막 패턴(120p), 제1 중간 전극 패턴(130p), 제1 OTS 패턴(140p) 및 제1 상부 전극 패턴(150p)을 식각한다. 상기 식각의 결과 제1 내지 제4 메모리 셀(MC1~MC4)이 형성된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
WL1~WL4: 워드 라인 BL1~BL4: 비트 라인
110, 210, 310, 410: 하부 전극 120, 220, 320, 420: 상변화막
130, 230, 330, 430: 중간 전극 140, 240, 340, 440: OTS
150, 250, 350, 450: 상부 전극

Claims (20)

  1. 제1 방향으로 연장되는 제1 워드 라인;
    상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 상기 제1 워드 라인과 이격되는 제1 비트 라인;
    상기 제1 워드 라인과 상기 제1 비트 라인 사이를 채우는 몰드막; 및
    상기 몰드막 내에 형성되고, 상기 제1 워드 라인과 상기 제1 비트 라인 사이에 상기 제3 방향으로 형성되는 제1 메모리 셀로
    상기 제1 메모리 셀은,
    상기 제1 워드 라인 상의 제1 하부 전극,
    상기 제1 하부 전극 상의 제1 상변화막,
    상기 제1 상변화막 상의 제1 중간 전극,
    상기 제1 중간 전극 상의 제1 OTS(Ovonic Threshold Switch), 및
    상기 제1 OTS 및 상기 제1 비트 라인 사이에 개재되는 제1 상부 전극을 포함하는 제1 메모리 셀을 포함하되,
    상기 제1 하부 전극의 비저항(resistivity)은 1 mΩ·cm 내지 30 mΩ·cm 인 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 하부 전극은 TiSiN을 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 하부 전극은 Si 조성이 5 내지 55 at.% 로 포함된 TiSiN을 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 중간 전극의 비저항은, 상기 제1 하부 전극의 비저항보다 낮은 반도체 장치.
  5. 제 4항에 있어서,
    상기 제1 중간 전극의 비저항은 1 mΩ·cm 이하인 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 비트 라인과 상기 제1 방향으로 이격되어 상기 제2 방향으로 연장되는 제2 비트 라인,
    상기 제1 워드 라인과 상기 제2 비트 라인 사이에, 상기 제3 방향으로 연장되어 형성된 제2 메모리 셀을 더 포함하되,
    상기 제2 메모리 셀은 상기 제1 워드 라인으로부터 순차적으로 적층된 제2 하부 전극, 제2 상변화층, 제2 OTS 및 제2 상부 전극을 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제2 하부 전극의 비저항은 1 mΩ·cm 내지 30 mΩ·cm 인 반도체 장치.
  8. 제 6항에 있어서,
    상기 제1 하부 전극과 상기 제2 하부 전극을 연결하고,
    상기 제1 워드 라인의 상면과 접하는 연결 전극을 더 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1 하부 전극, 상기 제2 하부 전극 및 상기 연결 전극과 상기 몰드막 사이에 개재되는 스페이서를 더 포함하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 제1 비트 라인 상에, 상기 제1 워드 라인과 나란하게 연장되는 제2 워드 라인, 및
    상기 제2 워드 라인과 상기 제1 비트 라인 사이에 개재되고, 상기 제3 방향으로 연장되는 제3 메모리 셀을 더 포함하되,
    상기 제3 메모리 셀은, 상기 제1 비트 라인과 상기 제2 워드 라인 사이에 순차적으로 적층되는
    제3 상부 전극, 제3 OTS, 제3 중간 전극, 제3 상변화막 및 제3 하부 전극을 포함하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 제3 하부 전극의 비저항은 1 mΩ·cm 내지 30 mΩ·cm 인 반도체 장치.
  12. 제 1항에 있어서,
    상기 제1 상변화막의 상기 제1 방향의 폭은, 상기 제1 OTS의 상기 제1 방향의 폭보다 작은 반도체 장치.
  13. 제 1항에 있어서,
    상기 하부 전극의 상기 제1 방향의 폭은, 상기 제1 OTS의 상기 제1 방향의 폭과 동일한 반도체 장치.
  14. 제1 방향으로 연장되는 제1 워드 라인;
    상기 제1 방향으로 연장되고, 상기 제1 워드 라인 상에 상기 제1 워드 라인과 나란하게 형성되는 제2 워드 라인;
    상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 및 제2 워드 라인 사이에 형성되는 제1 비트 라인;
    상기 제1 워드 라인과 상기 제1 비트 라인 사이에 수직 방향으로 형성되는 제1 메모리 셀로서, 상기 제1 메모리 셀은 상기 제1 워드 라인 상에 형성되는 제1 하부 전극으로, 상기 제1 하부 전극의 비저항은 1mΩ·cm 내지 30 mΩ·cm 인 제1 하부 전극, 상기 제1 하부 전극 상에 형성되는 제1 상변화막, 상기 제1 상변화막 상에 형성되는 제1 OTS, 및 상기 제1 OTS와 상기 제1 비트 라인 사이에 형성되는 제1 상부 전극을 포함하는 제1 메모리 셀; 및
    상기 제2 워드 라인과 상기 제1 비트 라인 사이에 수직 방향으로 형성되는 제2 메모리 셀로서, 상기 제2 메모리 셀은 상기 제1 비트 라인 상에 형성되는 제2 하부 전극으로, 상기 제2 하부 전극의 비저항은 1 mΩ·cm 내지 30 mΩ·cm 인 제2 하부 전극, 상기 제2 하부 전극 상에 형성되는 제2 상변화막, 상기 제2 상변화막 상에 형성되는 제2 OTS, 및 상기 제2 OTS와 상기 제2 워드 라인 사이에 형성되는 제2 상부 전극을 포함하는 제2 메모리 셀을 포함하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 제1 메모리 셀과 상기 제2 메모리 셀은 상기 수직 방향으로 오버랩되는 반도체 장치.
  16. 제 14항에 있어서,
    상기 제1 하부 전극 및 상기 제2 하부 전극은 각각 Si 조성이 5 내지 55 at.% 로 포함된 TiSiN을 포함하는 반도체 장치.
  17. 제1 방향으로 연장되는 제1 워드 라인;
    상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 상기 제1 워드 라인과 이격되는 제1 비트 라인;
    상기 제1 비트 라인과 동일 레벨로 형성되고, 상기 제1 비트 라인과 상기 제1 방향으로 이격되는 제2 비트 라인;
    상기 제1 워드 라인과 상기 제1 비트 라인 사이에 상기 제3 방향으로 형성되는 제1 메모리 셀로, 상기 제1 메모리 셀은, 상기 제1 워드 라인 상의 제1 하부 전극으로, 상기 제1 하부 전극은 Si 조성이 5 내지 55 at.% 로 포함된 TiSiN을 포함하는 제1 하부 전극, 상기 제1 하부 전극 상의 제1 상변화막, 상기 제1 상변화막 상의 제1 중간 전극, 상기 제1 중간 전극 상의 제1 OTS, 및 상기 제1 OTS 및 상기 제1 비트 라인 사이에 개재되는 제1 상부 전극을 포함하는 제1 메모리 셀;
    상기 제1 워드 라인과 상기 제2 비트 라인 사이에 상기 제3 방향으로 형성되는 제2 메모리 셀로, 상기 제2 메모리 셀은, 상기 제1 워드 라인 상의 제2 하부 전극으로, 상기 제2 하부 전극은 Si 조성이 5 내지 55 at.% 로 포함된 TiSiN을 포함하는 제2 하부 전극, 상기 제2 하부 전극 상의 제2 상변화막, 상기 제2 상변화막 상의 제2 중간 전극, 상기 제2 중간 전극 상의 제2 OTS, 및 상기 제2 OTS 및 상기 제2 비트 라인 사이에 개재되는 제2 상부 전극을 포함하는 제2 메모리 셀을 포함하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 제1 하부 전극과 상기 제2 하부 전극을 연결하고,
    상기 제1 워드 라인의 상면과 접하는 연결 전극을 더 포함하는 반도체 장치.
  19. 제 18항에 있어서,
    상기 제1 워드 라인과, 상기 제1 및 제2 비트 라인 사이를 채우는 몰드막, 및
    상기 제1 하부 전극, 상기 제2 하부 전극 및 상기 연결 전극과 상기 몰드막 사이에 개재되는 스페이서를 더 포함하는 반도체 장치.
  20. 제 17항에 있어서,
    상기 제1 중간 전극은, Si 조성이 5 at.% 이하로 포함된 TiSiN을 포함하는 반도체 장치.
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