KR101468595B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 비휘발성 메모리 소자는 기판, 및 상기 기판 상의 복수의 반도체 기둥을 포함한다. 복수의 제어 게이트 전극들은 상기 복수의 반도체 기둥들을 둘러싸도록 상기 기판 상에 적층되고 판 형상을 갖는다. 복수의 더미 전극들은 상기 복수의 제어 게이트 전극들에 인접하면서 분리되게 상기 기판 상에 적층된다. 복수의 비어 플러그들은 상기 복수의 제어 게이트 전극들에 결합된다. 복수의 워드 라인들은 상기 복수의 비어 플러그들 상에 제공된다. 상기 복수의 비어 플러그들은 상기 복수의 제어 게이트 전극들 가운데 대응하는 하나의 제어 게이트 전극 및 상기 복수의 더미 전극들의 일부들을 관통한다.

Description

비휘발성 메모리 소자 및 그 제조 방법{Non-volatile memory device and method of fabricating the same}
본 발명은 반도체 소자에 관한 것으로서, 특히 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 집적도를 높일 필요가 있다. 이러한 점에서, 다층 구조의 비휘발성 메모리 소자는 메모리 셀들을 수직으로 적층할 수 있어서 종래의 단층 구조보다 고집적화 될 수 있다.
하지만, 다층 구조의 비휘발성 메모리 소자에서 콘택 구조를 배치하기가 쉽지 않고 복잡한 콘택 구조로 인해서 그 집적도가 제한되고 제조 방법이 복잡해진다. 나아가, 다층 구조에서 채널층의 품질을 높이기가 쉽지 않다.
이에 따라, 본 발명이 이루고자 하는 기술적 과제는 콘택 구조를 단순화하여 집적도를 높이고, 채널층의 품질을 높인 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 데 있다.
전술한 본 발명의 기술적 과제는 예시적으로 제공되었으며, 본 발명의 기술적 과제는 전술한 예에 제한되는 것은 아니다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 비휘발성 메모리 소자는 기판, 및 상기 기판 상의 복수의 반도체 기둥을 포함한다. 복수의 제어 게이트 전극들은 상기 복수의 반도체 기둥들을 둘러싸도록 상기 기판 상에 적층되고 판 형상을 갖는다. 복수의 더미 전극들은 상기 복수의 제어 게이트 전극들에 인접하면서 분리되게 상기 기판 상에 적층된다. 복수의 비어 플러그들은 상기 복수의 제어 게이트 전극들에 결합된다. 복수의 워드 라인들은 상기 복수의 비어 플러그들 상에 제공된다. 상기 복수의 비어 플러그들은 상기 복수의 제어 게이트 전극들 가운데 대응하는 하나의 제어 게이트 전극 및 상기 복수의 더미 전극들의 일부들을 관통한다.
상기 비휘발성 메모리 소자의 일 예에 있어서, 각 제어 게이트 전극은 상기 복수의 비어 플러그들 중 상기 제어 게이트 전극에 연결된 비어 플러그와 접촉된 돌출부를 포함하고, 각 더미 전극의 일부분은 상기 돌출부에 인접하면서 분리되게 배치될 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 있어서, 상기 복수의 제어 게이트 전극들의 돌출부들은 서로 중첩되지 않도록 적층될 수 있다. 상기 복수의 제어 게이트 전극들의 돌출부들은 상기 복수의 제어 게이트 전극들의 대향되는 양측에 교 대로 적층되거나 또는 상기 복수의 제어 게이트 전극들의 돌출부들은 상기 복수의 제어 게이트 전극들의 일측에 서로 중첩되지 않도록 계단식으로 적층될 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 있어서, 복수의 전하 저장층들이 상기 복수의 반도체 기둥들의 측벽들 및 상기 복수의 제어 게이트 전극들 사이에 더 제공될 수 있다.
상기 비휘발성 메모리 소자의 또 다른 예에 있어서, 복수의 터널링 절연층들이 상기 복수의 반도체 기둥들의 측벽들 및 상기 복수의 전하 저장층들 사이에 더 제공될 수 있고, 복수의 블로킹 절연층들이 상기 복수의 전하 저장층들 및 상기 복수의 제어 게이트 전극들 사이에 더 제공될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 비휘발성 메모리 소자가 제공된다. 비휘발성 메모리 소자는 기판 및 상기 기판 상에 행과 열로 배치된 복수의 반도체 기둥들을 포함한다. 복수의 제어 게이트 전극들은 상기 복수의 반도체 기둥들을 둘러싸도록 상기 기판 상에 적층되고 판 형상을 갖는다. 복수의 비어 플러그들은 상기 복수의 제어 게이트 전극들에 결합된다. 복수의 워드 라인들은 상기 복수의 비어 플러그들 상에 제공된다. 복수의 비트 라인들은 상기 복수의 반도체 기둥들 가운데 같은 열에 배치된 반도체 기둥들을 연결하도록 상기 복수의 제어 게이트 전극들 상에 배치된다. 복수의 상부 선택 게이트 전극들은 상기 복수의 제어 게이트 전극들 및 상기 복수의 비트 라인들 사이에, 상기 복수의 반도체 기둥들 가운데 같은 행에 배치된 반도체 기둥들을 둘러싸도록 상기 복수의 제어 게이트 전극들 상에 배치된다. 복수의 하부 선택 게이트 전극들은 상기 복수의 반 도체 기둥들 가운데 같은 열에 배열된 반도체 기둥들 옆 및 상기 복수의 제어 게이트 전극들 아래의 상기 기판 상에 상기 복수의 비트 라인들과 같은 방향으로 신장된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 판 형상을 갖는 복수의 제어 게이트 전극들 및 상기 복수의 제어 게이트 전극들에 인접하면서 분리된 복수의 더미 전극들을 기판 상에 적층한다. 상기 복수의 제어 게이트 전극들을 관통하는 복수의 반도체 기둥들을 형성한다. 각각이 상기 복수의 제어 게이트 전극들 가운데 대응하는 하나의 제어 게이트 전극 및 상기 복수의 더미 전극들의 일부를 관통하도록, 상기 복수의 제어 게이트 전극들에 결합된 복수의 비어 플러그들을 형성한다. 상기 복수의 비어 플러그들 상에 복수의 워드 라인들을 형성한다.
상기 비휘발성 메모리 소자의 제조 방법의 일 예에 의하면, 상기 복수의 반도체 기둥들을 형성하는 단계는, 상기 복수의 제어 게이트 전극들을 관통하는 복수의 비정질 반도체층을 형성하는 단계; 및 엑시머 레이저 어닐링을 이용하여 상기 복수의 비정질 반도체층을 재결정화하는 단계를 포함할 수 있다. 상기 재결정화 후, 상기 복수의 반도체 기둥들은 상기 기판으로부터 상향 신장된 주상정 조직을 가질 수 있다.
상기 비휘발성 메모리 소자의 제조 방법의 다른 예에 의하면, 상기 복수의 제어 게이트 전극들 사이 및 상기 복수의 더미 전극들 사이에 복수의 층간 절연층들을 형성하고, 상기 복수의 층간 절연층들을 평탄화할 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자에 따르면, 낸드 스트링들이 기판 상에 실질적으로 수직으로 배열될 수 있다. 그 결과 비휘발성 메모리 소자의 집적도가 높아질 수 있다. 또한, 비어 플러그들 및 워드 라인들의 배치를 단순화함으로써, 비휘발성 메모리 소자의 집적도를 더 높이고, 그 신뢰성을 높일 수 있다.
또한, 본 발명의 실시예들에 따른 비휘발성 소자에 따르면, 전류 흐름 방향으로 신장하는 주상정 조직을 갖는 반도체 기둥을 통해서, 전하의 이동도를 높일 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자의 제조 방법에 따르면, 제어 게이트 전극들에 각각 연결되도록 비어 플러그들을 동시에 형성할 수 있다. 따라서, 제어 게이트 전극들의 적층 수가 증가하더라고, 비어 플러그들을 형성하기 위한 공정 수가 증가하지 않는다. 따라서 각 층마다 비어 플러그를 따로 형성하는 경우에 비해서, 제조 공정을 크게 단순화할 수 있고, 제조비용을 크게 줄일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완 전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서, 용어들은 해당 기술분야에서 통상적으로 알려진 의미를 가질 수 있다. 예를 들어, 적어도 하나는 하나 또는 그 이상의 개수를 의미하며, 하나 또는 복수와도 동일한 의미로 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다. 도 2는 도 1의 비휘발성 메모리 소자의 II-II'선에서 절취한 단면도이고, 도 3은 도 1의 비휘발성 메모리 소자의 III-III'선에서 절취한 단면도이고, 도 4는 도 1의 비휘발성 메모리 소자의 IV-IV'선에서 절취한 단면도이다.
도 1 내지 도 4를 참조하면, 이 실시예에 따른 비휘발성 메모리 소자는 기판(105)을 포함할 수 있다. 예를 들어, 기판(105)은 반도체 물질, 예컨대 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(105)은 드레인 영역들(110)을 포함할 수 있다. 각 드레인 영역(110)은 기판(105)과 다이오드 접합(diode junction)을 형성할 수 있다. 예를 들어, 기판(105)이 제 1 도전형의 불순물들로 도핑된 경우, 드레인 영역들(110)은 제 1 도전형과 반대인 제 2 도전형의 불순물들로 도핑될 수 있다.
복수의 반도체 기둥들(150)은 기판(105) 상에 제공될 수 있다. 반도체 기둥들(150)은 기판(105)으로부터 상향 신장될 수 있고, 예컨대 기판(105)에 수직하게 신장될 수 있다. 반도체 기둥들(150)의 하단은 드레인 영역들(110)과 접속될 수 있다. 반도체 기둥들(150)은 다양하게 배열될 수 있으며, 예컨대 복수의 행들과 복수 의 열들, 즉 매트릭스 구조로 배열될 수 있다. 반도체 기둥들(150)의 수는 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있고, 이 실시예의 범위를 제한하지 않는다.
반도체 기둥들(150)은 다양한 결정 구조를 가질 수 있다. 예를 들어, 반도체 기둥들(150)은 후술하는 바와 같이 기판(105)으로부터 상향 신장하는 주상정 구조(columnar structure)를 가질 수 있다. 다른 예로, 반도체 기둥들(150)은 단결정 구조 또는 임의 방향의 다결정 구조를 가질 수도 있다. 반도체 기둥들(150)은 다양한 형상을 가질 수 있다. 예를 들어, 반도체 기둥들(150)은 원기둥 형상 또는 다각 기둥 형상을 가질 수 있다.
복수의 제어 게이트 전극들(120)은 기판(105) 상에 이격 적층될 수 있다. 제어 게이트 전극들(120)은 반도체 기둥들(150)을 둘러쌀 수 있다. 예를 들어, 각층의 제어 게이트 전극(120)은 판 형상을 갖고 반도체 기둥들(150)의 측벽을 둘러쌀 수 있다. 제어 게이트 전극들(120)의 수는 예시적으로 8개로 도시되었지만, 이 실시예가 이에 제한되는 것은 아니다.
도 3 및 도 4에 도시된 바와 같이, 제어 게이트 전극들(120)은 돌출부들(122)을 포함할 수 있다. 예를 들어, 돌출부들(122)은 제어 게이트 전극들(120) 내에서 기판(105)과 평행한 방향으로 튀어 나온 부분들을 지칭할 수 있다. 돌출부들(122)은 제어 게이트 전극들(120)의 다른 부분과 일체형으로 제공될 수 있다.
돌출부들(122)은 적어도 일부분이 서로 중첩되지 않도록 적층될 수 있다. 예를 들어, 이 실시예에서 돌출부들(122)은 실질적으로 전체가 서로 중첩되지 않도록 적층된다. 예를 들어, 돌출부들(122)은 기판(105)으로부터 위로 적층되어 감에 따라서 오프셋(offset) 배치될 수 있고, 따라서 계단 형상으로 배치될 수 있다. 한편, 돌출부들(122)은 기판으로부터 위로 적층되어 감에 따라서 제어 게이트 전극들(120)의 대향된 양 측면들에 교대로 제공될 수 있다.
복수의 더미 전극들(125)은 제어 게이트 전극들(120)에 인접하면서 분리되게 기판(105) 상에 적층될 수 있다. 더미 전극들(125)은 제어 게이트 전극들(120)로부터 분리되어 있다는 점에서 제어 게이트 전극들(120)의 신호 전달에 이용되지 않는다. 예를 들어, 더미 전극들(125)은 제어 게이트 전극들(120)과 동일 평면 상에 제공될 수 있으며, 나아가 돌출부들(122)에 인접하게 배치될 수 있다. 각 돌출부(122)의 수직 상하에는 더미 전극들(125)이 적층될 수 있다. 돌출부들(122) 및 더미 전극들(125)은 반도체 기둥들(150)의 최외측에 배치될 수 있다.
복수의 비어 플러그들(170)은 돌출부들(122)을 통해서 제어 게이트 전극들(120)에 전기적으로 연결될 수 있다. 예를 들어, 비어 플러그들(170)은 돌출부들(122) 및 더미 전극들(125)의 적층 구조를 관통하도록 배치될 수 있다. 각 비어 플러그(170)는 대응하는 각 돌출부(122)에 접촉될 수 있다. 더미 전극들(170)은 회로 신호, 예컨대 제어 게이트 전극들(120) 및 반도체 기둥들(150)로부터 분리되어 있기 때문에, 비어 플러그들(170)과 더미 전극들(125)의 접촉은 신호 전달에 영향을 주지 않는다.
복수의 워드 라인들(180)은 비어 플러그들(170) 상에 배치되고, 비어 플러그들(170)과 연결될 수 있다. 따라서 워드 라인들(180)은 최상부의 제어 게이트 전 극(120) 양 측면들에 배치될 수 있다. 워드 라인들(180)은 비어 플러그들(170)을 통해서 돌출부들(122)에 연결되고 그 결과 제어 게이트 전극들(120)에 연결될 수 있다. 비어 플러그들(170) 및 워드 라인들(180)의 수는 제어 게이트 전극들(120)의 수와 동일할 수 있다.
이 실시예에서, 비어 플러그들(170)은 실질적으로 동일한 형상을 가질 수 있고, 동일한 높이를 가질 수 있다. 이에 따라서 비어 플러그들(170)은 일렬로 배치될 수 있고, 적은 면적을 차지하도록 배치될 수 있다. 따라서 이 실시예에서, 비어 플러그들(170) 및 워드 라인들(180)의 배치가 단순화될 수 있다.
도 2에 도시된 바와 같이, 복수의 스토리지 매체들(145)은 제어 게이트 전극들(120) 및 반도체 기둥들(150) 사이에 제공될 수 있다. 예를 들어, 스토리지 매체들(145)은 반도체 기둥들(150)의 측벽을 둘러싸도록 제공될 수 있다. 스토리지 매체들(145)은 터널링 절연층들(140), 전하 저장층들(135) 및 블로킹 절연층들(130)을 포함할 수 있다. 예를 들어, 전하 저장층들(135)은 반도체 기둥들(150) 및 제어 게이트 전극들(120) 사이에 제공되고, 터널링 절연층들(140)은 반도체 기둥들(150) 및 전하 저장층들(135) 사이에 제공되고, 블로킹 절연층들(130)은 전하 저장층들(135) 및 제어 게이트 전극들(120) 사이에 제공될 수 있다.
전하 저장층들(135)은 전하 저장 능력을 갖는 물질로 형성될 수 있다. 예를 들어, 전하 저장층들(135) 전하 트랩 물질, 예컨대 실리콘 질화층, 양자 도트(quantum dots) 또는 나노크리스탈(nanocrystals)을 포함할 수 있다. 양자 도트 또는 나노크리스탈은 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 이러한 전하 저장층들(135)은 전하를 국부적인 영역에 저장할 수 있고, 따라서 멀티-비트 동작에 이용될 수 있다.
터널링 절연층들(140) 및 블로킹 절연층들(130)은 적절한 절연 물질에서 선택될 수 있고, 예컨대 산화물, 질화물, 고유전율 물질 또는 이들 가운데 둘 이상의 적층 구조를 포함할 수 있다. 이 실시예에서, 고유전율 물질은 산화물 및 질화물보다 높은 유전 상수를 갖는 유전 물질을 지칭할 수 있다.
복수의 비트 라인들(190)은 기판(105) 반대편의 반도체 기둥들(150)에 연결될 수 있다. 예를 들어, 비트 라인들(190)은 같은 열에 배열된 반도체 기둥들(150)을 연결하도록 열 방향으로 신장될 수 있다. 따라서 비트 라인들(190)의 수는 반도체 기둥들(150)의 열수와 동일할 수 있다.
복수의 상부 선택 게이트 전극들(160)은 비트 라인들(190) 및 제어 게이트 전극들(120) 사이에 제공될 수 있다. 예를 들어, 상부 선택 게이트 전극들(160)은 같은 행에 배치된 반도체 기둥들(150)을 둘러싸도록 행 방향으로 신장될 수 있다. 따라서 상부 선택 게이트 전극들(160)의 수는 반도체 기둥들(150)의 행수와 동일할 수 있다. 상부 선택 게이트 전극들(160)과 반도체 기둥들(150) 사이의 스토리지 매체들(145)은 게이트 절연층의 역할을 할 수 있고, 도 2와는 달리 하나의 절연층으로 대체될 수도 있다.
상부 선택 라인들(165)은 상부 선택 게이트 전극들(160)에 연결될 수 있다. 상부 선택 라인들(165)과 비트 라인들(190)은 서로 교차 배열될 수 있고, 예컨대 서로 직교할 수 있다.
복수의 하부 선택 게이트 전극들(115)은 기판(105) 및 제어 게이트 전극들(120) 사이에 제공될 수 있다. 예를 들어, 하부 선택 게이트 전극들(115)은 반도체 기둥들(150) 옆에 비트 라인들(190) 방향으로 신장하도록 기판(105) 상에 제공될 수 있다. 드레인 영역들(110)은 하부 선택 게이트 전극들(115)의 측벽과 결합될 수 있다. 복수의 소오스 영역들(107)은 하부 선택 게이트 전극들(115)을 사이에 두고 드레인 영역들(110) 반대편에 제공될 수 있다.
이 실시예에서, 제어 게이트 전극들(120) 및 반도체 기둥들(150)의 결합 구조는 메모리 셀들(MC)을 구성할 수 있다. 상부 선택 게이트 전극들(160) 및 반도체 기둥들(150)의 결합 구조는 상부 선택 트랜지스터들(TUS)을 구성할 수 있다. 하부 선택 게이트 전극들(115 및 기판(105)의 결합 구조는 하부 선택 트랜지스터들(TLS)을 구성할 수 있다. 비트 라인들(190)로부터 상부 선택 트랜지스터들(TUS), 메모리 셀들(MC) 및 하부 선택 트랜지스터들(TLS)을 거쳐서 소오스 영역들(107)로 이어지는 구조는 복수의 낸드 스트링들을 구성할 수 있다.
이 실시예에서, 하부 선택 트랜지스터들(TLS)은 평면형 채널 구조로 제공되고, 메모리 셀들(MC) 및 상부 선택 트랜지스터들(TUS)은 실질적으로 수직 채널 구조로 제공될 수 있다. 따라서 낸드 스트링들은 기판(105) 상에 실질적으로 수직으로 배열될 수 있고, 그 결과 비휘발성 메모리 소자의 집적도가 높아질 수 있다. 또한, 비어 플러그들(170) 및 워드 라인들(180)의 배치를 단순화함으로써, 비휘발성 메모 리 소자의 집적도를 더 높이고, 그 신뢰성을 높일 수 있다.
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 단면도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 1 내지 도 4의 비휘발성 메모리 소자의 변형된 형태로 제공될 수 있고, 특히 도 5는 도 3 또는 도 4의 변형된 예로 제공될 수 있다. 두 실시예들에서 중복된 설명은 생략된다.
도 5를 참조하면, 돌출부들(122)은 제어 게이트 전극들(120)의 일측면에만 제공될 수 있다. 돌출부들(122)은 기판(105)으로부터 위로 멀어짐에 따라서 순차로 오프셋 배치될 수 있고, 따라서 계단 구조를 가질 수 있다. 더미 전극들(125)은 돌출부들(122)에 인접하게 배치될 수 있다.
비어 플러그들(170)은 돌출부들(122) 및 더미 전극들(125)을 관통하도록 배치될 수 있다. 워드 라인들(180)은 비어 플러그들(170) 상에 배치될 수 있다. 워드 라인들(180)은 비어 플러그들(170)을 통해서 돌출부들(122)에 연결되고 그 결과 제어 게이트 전극들(120)에 연결될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자의 단면도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 1 내지 도 4의 비휘발성 메모리 소자의 변형된 형태로 제공될 수 있고, 특히 도 6은 도 2의 변형된 예로 제공될 수 있다. 두 실시예들에서 중복된 설명은 생략된다.
도 6을 참조하면, 하부 선택 게이트 전극들(115a)은 반도체 기둥들(150)을 둘러싸도록 배치될 수 있다. 예를 들어, 하부 선택 게이트 전극들(115a)은 제어 게이트 전극들(120)을 가운데 두고 실질적으로 상부 선택 게이트 전극들(160)과 대칭적인 구조를 가질 수 있다. 따라서 이 실시예에서 하부 선택 트랜지스터(TLS)는 수직 채널 구조를 가질 수 있다.
도 7 내지 도 17은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 도면들이다.
도 7을 참조하면, 기판(105) 상에 하부 선택 게이트 전극들(110)을 형성할 수 있다. 이어서, 하부 선택 게이트 전극들(110)의 양측 기판(105)에 불순물들을 주입하여 소오스 영역들(107) 및 드레인 영역들(110)을 형성할 수 있다. 이어서, 하부 선택 게이트 전극들(110)을 덮도록 기판(105) 상에 제 1 층간 절연층(117)을 형성할 수 있다.
이어서, 제 1 층간 절연층(117) 상에 제어 게이트 전극(120) 및 더미 전극(125)을 형성할 수 있다. 제어 게이트 전극(120)은 일측에 돌출부(122)를 가질 수 있다. 예를 들어, 제 1 층간 절연층(117) 상에 도전층(미도시)을 형성한 후, 이를 패터닝하여 제어 게이트 전극(120) 및 더미 전극(125)을 동시에 형성할 수 있다. 따라서 더미 전극(125)은 하나의 판 형상의 도전층의 단부에서 돌출부(122)를 제외한 실질적인 나머지 부분이 될 수 있다. 예를 들어, 도전층은 도핑된 폴리실리콘 또는 금속, 예컨대 TiN, TaN, Al, W, Cu 등이 될 수 있다.
도 8 내지 도 10을 참조하여, 제어 게이트 전극(120) 및 더미 전극(125) 상에 제 2 층간 절연층(129)을 형성할 수 있다. 도 8에 도시된 바와 같이, 제어 게이트 전극(120) 및 더미 전극(125)을 덮도록 제 1 절연층(127)을 형성할 수 있다. 예를 들어, 제 1 절연층(127)은 스핀-온-글래스(spin-on-glass) 절연층 또는 TEOS 절연층일 수 있지만, 이 실시예가 이에 제한되지는 않는다. 이어서, 도 9에 도시된 바와 같이, 제 1 절연층(127)을 평탄화할 수 있다. 예를 들어, 평탄화는 에치백(etch back)을 이용할 수 있다. 다른 예로, 평탄화는 화학적기계적연마(chemical mechanical polishing; CMP)를 이용할 수도 있다. 이어서, 도 10에 도시된 바와 같이, 제 1 절연층(127) 상에 제 2 절연층(128)을 형성하여 제 2 층간 절연층(129)을 형성할 수 있다.
도 11 및 도 12를 참조하면, 기판(105) 상에 제어 게이트 전극들(120) 및 더미 전극들(125)을 반복하여 더 적층할 수 있다. 도 7에서 설명한 바와 같이, 제어 게이트 전극들(120) 및 더미 전극들(125)은 하나의 도전층을 패터닝하여 동일 평면상에 형성할 수 있다. 따라서 돌출부(122) 및 더미 전극(125)의 위치에 차이가 있을 뿐, 각 층의 제어 게이트 전극(120) 및 더미 전극(125)의 결합 구조의 최외곽선은 실질적으로 유사할 수 있다.
한편, 제어 게이트 전극들(120)의 사이 및 더미 전극들(125)의 사이에는 도 8 내지 도 10에서 설명한 바와 같이, 제 2 층간 절연층들(129)을 형성할 수 있다.
도 13 및 도 14를 참조하면, 제어 게이트 전극들(120)을 관통하도록 기판(105) 상에 복수의 스토리지 매체들(145)을 형성할 수 있다. 예를 들어, 제어 게 이트 전극들(120)을 관통하도록 관통 홀들(146)을 형성한 후, 이 관통 홀들(146)의 측벽들 내에 스토리지 매체들(145)을 형성할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 관통 홀들(146) 내에 블로킹 절연층(140)을 형성하고, 블로킹 절연층(130) 상에 전하 저장층(135)을 형성하고, 이어서 전하 저장층(135) 상에 터널링 절연층(140)을 형성할 수 있다. 이어서, 관통 홀들(146) 하단의 드레인 영역(110)을 노출하도록, 블로킹 절연층(140), 전하 저장층(135) 및 터널링 절연층(140)의 일부를 식각하여 스토리지 매체들(145)을 형성될 수 있다.
이어서, 제어 게이트 전극들(120)을 관통하도록 기판(105) 상에 복수의 반도체 기둥들(150)을 형성할 수 있다. 예를 들어, 스토리지 매체들(145)을 덮고 관통 홀들(146)을 채우도록 기판(105) 상에 반도체 기둥들(150)을 형성할 수 있다. 반도체 기둥들(150)은 드레인 영역들(110)에 연결될 수 있다.
예를 들어, 도 14에 도시된 바와 같이, 관통 홀들(146)을 채우고 제어 게이트 전극들(120)의 최상부를 덮도록 비정질 반도체층(147)을 형성할 수 있다. 이어서, 엑시머 레이저 어닐링(excimer laser annealing; ELA)을 이용하여 비정질 반도체층(147)을 재결정화시킬 수 있다. ELA 공정 단계에서, 레이저 빔은 비정질 반도체층(147)의 표면 약 20 nm 이내에서 대부분 흡수될 수 있다. 이에 따라, 레이저 빔은 제어 게이트 전극들(120) 위를 덮는 비정질 반도체층(147)의 캡핑 부분(147b)에서 대부분 흡수될 수 있다. 비정질 반도체층(147)의 캡핑 부분(147b)에서 발생된 열은 관통 홀들(146) 내부의 비정질 반도체층(147)의 기둥 부분(147a)을 타고 하부로 대부분 전달되고, 제 2 층간 절연층(도 10의 129) 때문에 제어 게이트 전극 들(120)을 통해서는 실질적으로 전달되지 않을 수 있다.
이에 따라, 비정질 반도체층(147)이 거의 용융 상태에서 재결정화되어 반도체 기둥들(150)을 형성할 수 있다. 이 경우, 드레인 영역(110)과 인접한 기둥 부분(147a)의 바닥 부분으로부터 재결정 핵이 생성되어 위로 성장해가기 때문에, 반도체 기둥들(150)은 실질적으로 주상정 조직(columnar structure)을 가질 수 있고, 나아가 거의 단결정 조직을 가질 수 있다. 이에 따라, 반도체 기둥들(150)은 통상적인 다결정 조직에 비해서 높은 결정 품질을 가질 수 있다. 이어서, 비정질 반도체층(147)의 캡핑 부분(147b)에 대응하는 반도체 기둥들(150)의 캡핑 부분은 제거될 수 있다.
도 15를 참조하면, 반도체 기둥들(150)의 일부들을 둘러싸도록 복수의 상부 선택 게이트 전극들(160)을 형성할 수 있다. 예를 들어, 각 상부 선택 게이트 전극(160)은 각 행에 배치된 반도체 기둥들(150) 외측의 스토리지 매체들(145)의 측벽들을 둘러싸도록 행 방향으로 신장될 수 있다.
도 16을 참조하면, 제어 게이트 전극들(120)에 연결되도록 워드 라인들(180)을 형성할 수 있다. 예를 들어, 돌출부들(122) 및 더미 전극들(125)의 적층 구조를 관통하도록 비어 플러그들(170)을 형성한 후, 비어 플러그들(170) 상에 워드 라인들(180)을 형성할 수 있다. 비어 플러그들(170)은 돌출부들(122) 및 더미 전극들(125)의 적층 구조를 관통하는 비어 홀들(미도시)을 형성한 후 이 비어 홀들 내에 도전 물질을 채움으로써 형성할 수 있다.
비어 플러그들(170) 및 워드 라인들(180)은 돌출부들(122)과 1:1로 대응하도 록 배열될 수 있다. 이 실시예에서, 비어 플러그들(170) 및 워드 라인들(180)은 제어 게이트 전극들(120)의 대향 양측에 동수로 배열될 수 있다. 다른 실시예에서, 도 5에 도시된 바와 같이, 비어 플러그들(170) 및 워드 라인들(180)은 제어 게이트 전극들(120)의 일측에 모두 배열될 수도 있다.
이 실시예에 따르면, 제어 게이트 전극들(120)에 각각 연결되도록 비어 플러그들(170)을 동시에 형성할 수 있다. 따라서 제어 게이트 전극들(120)의 적층 수가 증가하더라고, 비어 플러그들(170)을 형성하기 위한 공정 수가 증가하지 않는다. 따라서 각 층마다 비어 플러그를 따로 형성하는 경우에 비해서, 제조 공정을 크게 단순화할 수 있고, 제조비용을 크게 줄일 수 있다.
도 17을 참조하면, 상부 선택 게이트 전극들(160) 상에 상부 선택 라인들(165)을 형성할 수 있다. 상부 선택 라인들(165)은 콘택 플러그들(미도시)을 통해서 상부 선택 게이트 전극들(160)에 연결될 수 있다. 다른 예로, 상부 선택 게이트 전극들(160)과 상부 선택 라인들(165)은 실질적으로 구분도지 않고 일체형으로 제공될 수도 있다.
반도체 기둥들(150) 상에 비트 라인들(190)을 형성할 수 있다. 예를 들어, 반도체 기둥들(150) 상에 도전층을 형성한 후, 이를 패터닝하여 비트 라인들(190)을 형성할 수 있다.
한편, 다른 실시예에서, 비트 라인들(190) 상에 도 7 내지 도 16의 단계들을 역순으로 반복하여 비트 라인들(190)을 공유하는 적층 구조를 더 형성할 수도 있다.
도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 소자들에서 반도체 기둥의 조직을 보여주는 단면도이다.
도 18을 참조하면, 반도체 기둥(150a)은 단결정 기판(105a) 상에 제어 게이트 전극(120a)을 관통하여 신장하는 비정질 실리콘을 증착한 후 ELA을 이용하여 재결정화하여 형성하였다. 반도체 기둥(150a)은 조대한 입자들(grain)을 갖는 주상정 조직을 갖고, 이러한 주상 입자들은 실질적으로 반도체 기둥(150a)의 신장 방향을 따라서 신장된다. 반도체 기둥(150a) 가운데 제어 게이트 전극(120a)에 둘러싸인 채널 부분은 실질적으로 단결정 구조를 갖는다. 따라서 반도체 기둥(150a)은 통상적인 다결정 구조에 비해서 트랩 사이트들을 줄일 수 있고, 나아가 단결정에 유사한 품질을 가질 수 있다.
도 19는 반도체 기둥의 조직에 따른 전압-전류 특성을 보여주는 그래프이다.
도 19를 참조하면, 채널층의 입계(grain boundary)가 전류 흐름에 수평한 트랜지스터의 전류가 채널층의 입계가 전류 흐름에 수직인 트랜지스터에 비해서 전류보다 큰 것을 알 수 있다. 따라서 도 18의 반도체 기둥(150a)은 전류의 흐름에 수형한 주상정 조직을 갖기 때문에 전류 크기, 즉 전하의 이동도(mobility) 면에서 유리하다는 것을 알 수 있다.
도 20은 본 발명의 일 실시예에 따른 메모리 카드(500)를 보여주는 개략도이다.
도 20을 참조하면, 제어기(510)와 메모리(520)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(510)의 명령에 따라서, 메모리(520)와 제어기(510)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(500)는 메모리(520)에 데이터를 저장하거나 또는 메모리(520)로부터 데이터를 외부로 출력할 수 있다. 메모리(520)는 도 1 내지 도 6에서 설명한 비휘발성 메모리 소자들의 어느 하나와 같은 구조를 가질 수 있다.
이러한 메모리 카드(500)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(500)는 멀티미디어 카드(multi media card; MAC) 또는 보안 디지털(secure digital card; SD) 카드를 포함할 수 있다.
도 21은 본 발명의 일 실시예에 따른 전자 시스템(600)을 보여주는 개략도이다.
도 21을 참조하면, 프로세서(610), 입/출력 장치(630) 및 메모리(620)는 버스(bus, 640)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(610)는 프로그램을 실행하고, 시스템(600)을 제어하는 역할을 할 수 있다. 입/출력 장치(630)는 시스템(600)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(600)은 입/출력 장치(630)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
메모리(620)는 프로세서(610)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리(620)는 도 1 내지 도 6에서 설명한 비휘발성 메모리 소자들의 어느 하나와 동일한 구조를 가질 수 있다.
예를 들어, 이러한 시스템(600)은 메모리(620)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MB3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 2는 도 1의 비휘발성 메모리 소자의 II-II'선에서 절취한 단면도이고;
도 3은 도 1의 비휘발성 메모리 소자의 III-III'선에서 절취한 단면도이고;
도 4는 도 1의 비휘발성 메모리 소자의 IV-IV'선에서 절취한 단면도이고;
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 단면도이고;
도 6은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자의 단면도이고;
도 7 내지 도 17은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 도면들이고;
도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 소자들에서 반도체 기둥의 조직을 보여주는 단면도이고;
도 19는 반도체 기둥의 조직에 따른 전압-전류 특성을 보여주는 그래프이고;
도 20은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이고; 그리고
도 21은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 개략도이다.

Claims (20)

  1. 기판;
    상기 기판 상의 복수의 반도체 기둥들;
    상기 복수의 반도체 기둥들을 둘러싸도록 상기 기판 상에 적층되고 판 형상을 갖는 복수의 제어 게이트 전극들;
    상기 복수의 제어 게이트 전극들에 인접하면서 분리되게 상기 기판 상에 적층된 복수의 더미 전극들;
    상기 복수의 제어 게이트 전극들에 결합된 복수의 비어 플러그들; 및
    상기 복수의 비어 플러그들 상의 복수의 워드 라인들을 포함하고,
    상기 복수의 비어 플러그들은 상기 복수의 제어 게이트 전극들 가운데 대응하는 하나의 제어 게이트 전극 및 상기 복수의 더미 전극들의 일부들을 관통하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 복수의 더미 전극들은 상기 복수의 반도체 기둥들의 최외측에 상기 복수의 제어 게이트 전극들과 동일 평면상에 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1 항에 있어서, 각 제어 게이트 전극은 상기 복수의 비어 플러그들 중 상기 제어 게이트 전극에 연결된 비어 플러그와 접촉된 돌출부를 포함하고, 각 더미 전극의 일부분은 상기 돌출부에 인접하면서 분리되게 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 3 항에 있어서, 상기 복수의 제어 게이트 전극들의 돌출부들은 서로 중첩되지 않도록 적층된 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 3 항에 있어서, 상기 복수의 제어 게이트 전극들의 돌출부들은 상기 복수의 제어 게이트 전극들의 대향되는 양측에 교대로 적층된 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 3 항에 있어서, 상기 복수의 제어 게이트 전극들의 돌출부들은 상기 복수의 제어 게이트 전극들의 일측에 서로 중첩되지 않도록 계단식으로 적층된 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 1 항에 있어서, 상기 복수의 비어 플러그들 및 상기 복수의 워드 라인들은 상기 복수의 제어 게이트 전극들의 대향되는 양측에 분리되어 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 1 항에 있어서, 상기 복수의 반도체 기둥들은 행렬로 배열되고, 상기 복수의 반도체 기둥들 가운데 같은 열에 배치된 반도체 기둥들을 연결하도록 상기 복 수의 제어 게이트 전극들 상에 배치된 복수의 비트 라인들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 8 항에 있어서, 상기 복수의 제어 게이트 전극들 및 상기 복수의 비트 라인들 사이에, 상기 복수의 반도체 기둥들 가운데 같은 행에 배치된 반도체 기둥들을 둘러싸도록 상기 복수의 제어 게이트 전극들 상에 배치된 복수의 상부 선택 게이트 전극들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 8 항에 있어서, 상기 복수의 반도체 기둥들 가운데 같은 열에 배열된 반도체 기둥들 옆 및 상기 복수의 제어 게이트 전극들 아래의 상기 기판 상의 복수의 하부 선택 게이트 전극들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제 8 항에 있어서, 상기 복수의 반도체 기둥들 가운데 같은 열에 배열된 반도체 기둥들의 측벽들을 둘러싸도록 상기 기판 및 상기 복수의 제어 게이트 전극들 사이에 배치된 하부 선택 게이트 전극들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제 1 항 내지 제 11 항의 어느 한 항에 있어서, 상기 복수의 반도체 기둥들의 측벽들 및 상기 복수의 제어 게이트 전극들 사이의 복수의 전하 저장층들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 제 12 항에 있어서, 상기 복수의 반도체 기둥들의 측벽들 및 상기 복수의 전하 저장층들 사이의 복수의 터널링 절연층들; 및
    상기 복수의 전하 저장층들 및 상기 복수의 제어 게이트 전극들 사이의 복수의 블로킹 절연층들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 기판;
    상기 기판 상에 행과 열로 배치된 복수의 반도체 기둥들;
    상기 복수의 반도체 기둥들을 둘러싸도록 상기 기판 상에 적층되고 판 형상을 갖는 복수의 제어 게이트 전극들;
    상기 복수의 제어 게이트 전극들에 결합된 복수의 비어 플러그들;
    상기 복수의 비어 플러그들 상의 복수의 워드 라인들;
    상기 복수의 반도체 기둥들 가운데 같은 열에 배치된 반도체 기둥들을 연결하도록 상기 복수의 제어 게이트 전극들 상에 배치된 복수의 비트 라인들;
    상기 복수의 제어 게이트 전극들 및 상기 복수의 비트 라인들 사이에, 상기 복수의 반도체 기둥들 가운데 같은 행에 배치된 반도체 기둥들을 둘러싸도록 상기 복수의 제어 게이트 전극들 상에 배치된 복수의 상부 선택 게이트 전극들; 및
    상기 복수의 반도체 기둥들 가운데 같은 열에 배열된 반도체 기둥들 옆 및 상기 복수의 제어 게이트 전극들 아래의 상기 기판 상에 상기 복수의 비트 라인들 과 같은 방향으로 신장하는 복수의 하부 선택 게이트 전극들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  15. 판 형상을 갖는 복수의 제어 게이트 전극들 및 상기 복수의 제어 게이트 전극들에 인접하면서 분리된 복수의 더미 전극들을 기판 상에 적층하는 단계;
    상기 복수의 제어 게이트 전극들을 관통하는 복수의 반도체 기둥들을 형성하는 단계;
    각각이 상기 복수의 제어 게이트 전극들 가운데 대응하는 하나의 제어 게이트 전극 및 상기 복수의 더미 전극들의 일부를 관통하도록, 상기 복수의 제어 게이트 전극들에 결합된 복수의 비어 플러그들을 형성하는 단계; 및
    상기 복수의 비어 플러그들 상에 복수의 워드 라인들을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  16. 제 15 항에 있어서, 상기 복수의 반도체 기둥들을 형성하는 단계는,
    상기 복수의 제어 게이트 전극들을 관통하는 복수의 비정질 반도체층을 형성하는 단계; 및
    엑시머 레이저 어닐링을 이용하여 상기 복수의 비정질 반도체층을 재결정화하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  17. 제 16 항에 있어서, 상기 재결정화 후, 상기 복수의 반도체 기둥들은 상기 기판으로부터 상향 신장된 주상정 조직을 갖는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  18. 제 15 항에 있어서, 상기 복수의 제어 게이트 전극들 사이 및 상기 복수의 더미 전극들 사이에 복수의 층간 절연층들을 형성하는 단계; 및
    상기 복수의 층간 절연층들을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  19. 제 18 항에 있어서, 상기 평탄화는 에치백을 이용한 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  20. 제 15 항에 있어서, 상기 복수의 제어 게이트 전극들을 적층하기 전에, 상기 복수의 반도체 기둥들 옆의 상기 기판 상에 평면형 하부 선택 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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