KR20050003326A

KR20050003326A - 3차원 집적회로 구조 및 제작 방법

Info

Publication number: KR20050003326A
Application number: KR1020030047515A
Authority: KR
Inventors: 이상윤
Original assignee: 이상윤
Priority date: 2003-06-24
Filing date: 2003-07-12
Publication date: 2005-01-10
Also published as: CN1809914B; JP5294517B2; JP2012064950A; CN1809914A; KR100904771B1; JP2012253358A

Abstract

본 발명은 복수의 디바이스를 갖는 단결정 반도체층과, 상기 단결정 반도체층의 위와 아래에 접한 단수 혹은 복수의 절연층과, 상기의 절연층 내에 배선과 연결선을 가지며, 상기 배선과 연결선은 상기 복수의 디바이스를 직간접적으로 연결하는 것을 특징으로 하는 3차원 IC 구조이다. 상기의 단수 혹은 복수의 단결정 반도체층은 접합에 의해서 형성되는 SOI(Semiconductor-0n-Insulator)층이다. 상기 디바이스들은 격리구조에 의하여 분리되며, 각각의 디바이스는 격리구조에 메워진 절연체와 상기 디바이스의 위와 아래에 접합된 절연층으로 인하여 절연체층에 떠 있는 것과 같은 구조가 된다. 상기 디바이스들의 연결에는 상기 절연층내의 배선과 연결선들이 사용되며, 전부 혹은 일부의 디바이스들은 물리적으로 또는 전기적으로 공유되는 기판을 갖지 않으며, 기판정렬구조 혹은 칩정렬구조를 갖지 않는 것을 특징으로 한다.

Description

3차원 집적회로 구조 및 제작 방법 {3-Dimensional Integrated Circuit Structure and Method of Making the Same}

본 발명은3차원 반도체 집적회로(Integrated Circuit, IC)의 구조와 제작방법 및 상기 3차원 IC를 구성하는 반도체 디바이스의 구조와 제작방법에 관한 것이다.

선행기술에 있어서 3차원 IC를 구현하는 방법은 도1에 나와 있듯이 "하이브리드 IC 기술”을 이용한 방법을 들 수 있다. "하이브리드 IC 기술”은 이미 제작된 베이스 반도체기판(201)과 절연층(202)으로 구성된 하나의 IC위에, 다른 제2의반도체기판(203)과 절연층(204)을 가진 이미 제작된 다른 IC를 접합하여 수직으로 쌓아 올리고, 이들 각 IC들을 서로 연결하기 위하여 USP5,751,049에서처럼 반도체 기판(242)을 관통하는 크고 깊은 연결선(255)이나 혹은 USP6,355,501에서처럼 요철모양의 구조(미도시)를 이용하여 미리 제작된 IC 기판(혹은 개별적인 IC 칩)을 접합하는 기술 등을 이용하고 있다.

하나의 접합된 IC 내에 있는 디바이스들 간의 연결은 일반적으로 접합된 IC의 바로 위에 있는 하나 이상의 절연층 내의 연결선에 의해서만 이루어지며, 접합된 IC밑에 있는 절연층은 그 아래에 있는 다른 IC 내의 디바이스 연결에만 주로 쓰인다. 또한 접합된 IC 내의 디바이스는 아래에 전극을 갖지 않고 항상 위로부터 형성된 콘택트에 의해서 전극이 연결된다.

상기 선행기술은 기판을 접합하는데 있어서 접합하는 기판과 접합되는 기판에 모두 기판정렬구조(혹은 칩정렬구조)를 가져야한다. 상기 기판정렬구조는 사진공정에 쓰이는 사진정렬 패턴과는 다르다. 따라서 3차원 IC를 구현하는 선행기술인 "하이브리드 IC 기술”은 MCP(Multi-Chip Package)의 다른 형태이다. 선행기술인 "하이브리드 IC 기술”을 이용한 3차원 IC의 주된 목적은 패키지간을 연결하는 배선의 길이를 줄여서 고속동작이 가능하게 하는 것이다.

상기 선행기술에 따른 3차원 IC의 특징은 다음과 같다. 하이브리드 IC에 있어서 각 층을 구성하는 IC가 따로 제작되고 이렇게 따로 제작된 IC가 접합되어 3차원 IC가 구현된다. 각 층을 구성하는 IC는 각각 물리적으로 IC를 구성하는 디바이스(212)들을 지지하는 기판(242)을 갖는다. 또한 일반적으로 각 층을 구성하는 IC에 있어서, IC를 구성하는 디바이스들이 웰(243)이나 기판(241, 242)같이 전기적으로 공유하는 기재를 갖는다. (선행기술에 있어서 SOI로 구성된 IC는 전기적으로 공유되는 기판을 갖지는 않지만, 각각의 디바이스를 물리적으로 지지하는 기판을 갖는다.) 또한 선행기술은 하나의 층에서 IC를 구성하는 디바이스들간의 연결이, IC 위에 층간 절연층을 쌓고 배선과 연결선을 연결하는 방법에 의해 이루어지는 것이 일반적이다.

또다른 선행기술이 있다. 이는 레이저를 이용하여 절연층 위의 다결정이나 비결정반도체를 녹여 단결정으로 만들고, 만들어진 단결정 반도체를 이용하여 디바이스를 만든다. 혹은 단결정 반도체기판 위에 절연층을 덮고 절연층으로부터 부분적으로 노출된 단결정 영역에서 절연층 위로 단결정 에피층을 성장(Epitaxy)시키는 방법이다.

그러나, 레이저는 반도체를 녹일 수 있을 정도의 고온이어야 하고 에피 성장 또한 일반적으로 1000℃이상의 고온이 필요하기 때문에, 무엇보다도 형성된 단결정반도체 내에 결함이 많아지게 되어 널리 쓰이지 않고 있다. 또한, 이러한 선행기술은 알루미늄 배선의 형성후에 진행되는 저온공정에 적합하지 않으며, 따로 제작되어 접합되는 하이브리드 IC와 마찬가지로 3차원으로 제작되는 디바이스를 형성하는 공정을 단순화하지 못한다.

본 발명은 상술한 문제점을 해결하기 위한 것으로서, 복수의 디바이스를 갖는 단결정 반도체층과, 상기 단결정 반도체층의 위와 아래에 접한 단수 혹은 복수의 절연층과, 상기의 절연층내에 배선과 연결선을 가지며 상기 배선과 연결선은 상기 복수의 디바이스를 직접 혹은 간접적으로 연결하는 것을 특징으로 하는 3차원 IC 구조 및 그 제조방법을 제공하는 것을 목적으로 한다.

본 발명의 다른 목적은, 상기 3차원 IC를 응용하여 다양한 수직 구조를 갖는 반도체 디바이스들을 제공하는 것이다.

도1은 종래의 3차원 집적회로의 구조도.

도2는 베이스 반도체기판을 갖는 본 발명에 따른 3차원 집적회로의 구조도.

도3은 베이스 기판을 갖지 않는 본 발명에 따른 3차원 집적회로의 구조도.

도4a-4d는 본 발명에 따른 SOI층을 이용한 3차원 IC의 제작과정 설명도.

도5a는 SOI층이 하부전극과 직접 접하지 않은 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도5b는 연속적으로 복수의 SOI층들을 접합한 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도6a-6b는 수평 동작하는 디바이스를 SOI층으로 제작한 경우의 본 발명에 따른 3차원 집적회로의 제작과정 설명 및 구조도.

도7a-7c는 수직 동작하는 디바이스를 SOI층으로 제작한 경우에 있어서, 하부전극을 형성하는 경우의 본 발명에 따른 3차원 집적회로의 제작과정 설명 및 구조도.

도8a는 SOI층으로 제작된 수직 동작하는 디바이스에서 평탄화된 중간전극을 형성하는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도8b는 SOI층으로 제작된 수직 동작하는 디바이스에서 스페이서 형태로 된 중간전극을 형성하는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도8c는 SOI층으로 제작된 수직 동작하는 디바이스에서 스페이서 형태로 된 중간전극을 더미 수직 디바이스를 이용하여 확장한 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도8d는 SOI층으로 제작된 수직 동작하는 디바이스에서 중간전극이 수직디바이스의 위로 확장된 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도9a는 SOI층으로 제작된 수직 동작하는 디바이스에서 상부전극에 콘택트영역 형성을 위한 평탄화된 식각정지층을 갖는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도9b는 SOI층으로 제작된 수직 동작하는 디바이스에서 상부전극에 콘택트영역 형성을 위한 스페이서로된 식각정지층을 갖는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도10a는 SOI층으로 제작된 수직 동작하는 디바이스가 p-n 접합 다이오드인 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도10b는 SOI층으로 제작된 수직 동작하는 디바이스가 상부전극에서 쇼트키접합을 갖는 쇼트키 다이오드인 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도10c는 SOI층으로 제작된 수직 동작하는 디바이스가 중간전극에서 쇼트키접합을 갖는 쇼트키 다이오드인 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도11a는 SOI층으로 제작된 수직 동작하는 디바이스가 공핍영역을 이용한 커패시터인 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도11b는 SOI층으로 제작된 수직 동작하는 디바이스가 절연체를 이용한 커패시터인 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도12는 SOI층으로 제작된 수직 동작하는 디바이스가 바이폴라 트랜지스터인 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도13a는 SOI층으로 제작된 수직 동작하는 디바이스가 8개의 게이트를 갖는 멀티비트 MOSFET인 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도13b는 SOI층으로 제작된 수직 동작하는 디바이스가 4개의 다른 크기로 된 게이트를 갖는 멀티비트 MOSFET인 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도14는 SOI층으로 제작된 수직 동작하는 디바이스가 인버터인 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도15a-15b는 도14의 인버터로 SRAM 셀을 구성하는 경우의 본 발명에 따른 3차원 집적회로의 배선도.

도16a는 SOI층으로 제작된, 수직 동작하며 게이트를 갖는 싸이리스터를 이용한 SRAM 셀을 구성하는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도16b는 수직 동작하며 게이트를 갖는 싸이리스터와 MOSFET를 하나의SOI층안에 형성하여 SRAM 셀을 구성하는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도17a는 수직 동작하는 MOSFET과 공핍영역을 이용한 커패시터가 하나의 SOI층 안에서 직렬연결되어 DRAM 셀을 구성하는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도17b는 수직 동작하는 MOSFET과 절연층을 이용한 커패시터가 하나의 SOI층 안에서 직렬연결되어 DRAM 셀을 구성하는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도18a는 SOI층으로 제작된 수직 동작하는 MOSFET이 플로팅게이트와 콘트롤게이트를 갖는 비휘발성 메모리를 구성하는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도18b는 SOI층으로 제작된 수직 동작하는 MOSFET이 채널영역의 일부를 덮는 플로팅게이트와 채널영역의 나머지 부분과 플로팅게이트를 덮는 콘트롤게이트를 갖는 비휘발성 메모리를 구성하는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도18c는 SOI층으로 제작된 수직 동작하는 MOSFET이 플로팅게이트, 콘트롤게이트, 그리고 이레이즈게이트를 갖는 비휘발성 메모리를 구성하는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도18d는 SOI층으로 제작된 수직 동작하는 MOSFET이 산화막+질화막+산화막으로 구성된 게이트를 갖는 비휘발성 메모리를 구성하는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도18e는 SOI층으로 제작된 수직 동작하는 MOSFET이 플로팅게이트와 콘트롤게이트를 갖는 비휘발성 메모리를 구성하는 경우에 있어서 벌크에 전극이 연결된 구조를 갖는 본 발명에 따른 3차원 집적회로의 구조도.

도18f는 도18a와 같은 구조에 있어서 서로 다른 8개의 게이트로 구성된 구조를 갖는 비휘발성 메모리를 구성하는 경우의 본 발명에 따른 3차원 집적회로의 배치도.

도19a,b는 하나의 SOI층이 블록으로 나누어져 각기 다른 형태의 디바이스를 형성하는 경우의 본 발명에 따른 3차원 집적회로의 배치도.

도20a는 강유전체로 구성된 커패시터와 SOI층으로 제작된 수직 동작하는 디바이스가 직렬 연결된 구조를 갖는 비휘발성 메모리를 구성하는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도20b는 도20a와 같은 비휘발성 메모리를 구성하는 경우의 본 발명에 따른 3차원 집적회로의 회로도.

도20c는 도20a와 같은 비휘발성 메모리 구조 2개를 이용하여 하나의 메모리 셀을 구성하는 경우의 본 발명에 따른 3차원 집적회로의 회로도.

도21a는 강유전체로 구성된 커패시터와 SOI층으로 제작된 수직 동작하는 디바이스가 병렬 연결된 구조를 갖는 비휘발성 메모리를 구성하는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도21b는 도21a와 같은 비휘발성 메모리를 구성하는 경우의 본 발명에 따른 3차원 집적회로의 회로도.

도22a는 SOI층으로 제작된 수직 동작하는 MOSFET이 게이트절연층과 게이트 사이에 강유전체를 갖는, 비휘발성 메모리를 구성하는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도22b는 SOI층으로 제작된 수직 동작하는 MOSFET이 플로팅게이트와 콘트롤게이트, 그리고 그 사이에 강유전체를 갖는 비휘발성 메모리를 구성하는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도23a는 자성박막층과 SOI층으로 제작된 수직 동작하는 디바이스가 직렬 연결된 비휘발성 메모리에서 자성박막층이 밑에 형성된 구조를 갖는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도23b는 자성박막층과 SOI층으로 제작된 수직 동작하는 디바이스가 직렬 연결된 비휘발성 메모리에서 자성박막층이 위에 형성된 구조를 갖는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도24는 가역상변환박막과 SOI층으로 제작된 수직 동작하는 디바이스가 직렬 연결된 구조를 갖는 비휘발성 메모리를 구성하는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도25는 fuse(혹은 antifuse)와 SOI층으로 제작된 수직 동작하는 디바이스가 직렬 연결된 구조를 갖는 비휘발성 메모리를 구성하는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도26은 SOI층으로 제작된 수직 동작하는 MOSFET에 있어서 보디로 연결된 전극을 가지지 않는 휘발성 메모리를 구성하는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도27a는 SOI층으로 제작된 수직 동작하는 2개의 디바이스가 직렬 연결되어, 하나의 비휘발성 메모리 셀을 구성하는 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도27b는 도27a와 같은 비휘발성 메모리 셀을 구성하는 경우의 본 발명에 따른 3차원 집적회로의 회로도.

도28은 SOI층으로 제작된 수직 동작하는 MOSFET이 Trench MOSFET을 대체하는 고압 디바이스로 사용될 경우의 본 발명에 따른 3차원 집적회로의 구조도.

도29는 SOI층으로 제작된 수직 동작하는 MOSFET이 DMOS를 대체하는 고압 디바이스로 사용될 경우의 본 발명에 따른 3차원 집적회로의 구조도.

<도면부호의 설명>

FLD IC층(101, 102, 104, 105), 복수의 층간 절연층(151, 152, 153, 154, 202, 204), 베이스 반도체기판(103, 241), 수평형태의 디바이스(113, 114, , 211), 연결선(131, 231), 배선(132, 232), 층간 절연층(133, 133c, 189, 233), 절연층(절연체)(138, 133a), SOI 단결정 반도체층(SOI층 혹은 단결정 반도체층)(124, 128), 수직형태의 디바이스(111, 112. 114), 선행기술에서의 수직형태의 디바이스(212), 패드(125, 145, 146, 225), 하부전극(121), 상부전극(122), 중간전극(123), 웰(142, 243), 기판(143, 242), 격리구조(135), 층간절연층의 경계(134, 234), 반도체기판(201, 203), 깊은 반도체기판 연결선(255), 중간접합층(120), 금속접합면(121), 분리층(191), SOI 단결정 반도체기판(혹은 SOI 기판)(190), 베이스 기판(180), 식각 마스크(171, 173), MESFET 게이트전극(172), 식각선(149), 하부전극형성 식각마스크(182), 게이트절연층(183), 상부전극 연결 콘택트(122a), 중간전극 연결 콘택트(123a), 식각정지층(184), 커패시터전극(123b, 123c), 하부전극 연결 콘택트(121a), 바이폴라 에미터(124a), 바이폴라 베이스(124b), 바이폴라 콜렉터(124c, 124d), 인버터 입력콘택트(123f), 인버터 출력 중간전극(123g), 인버터 출력콘택트(123h), 인버터에서 p-MOSFET 게이트 중간전극(124d), 인버터에서 n-MOSFET 게이트 중간전극(123e), SRAM 패스 트랜지스터(161a, 161b), 싸이리스터를 이용한 SRAM셀을 구성하는 콘트롤 트렌지스터(161c), 싸이리스터 게이트 중간전극(123j), 싸이리스터를 이용한 SRAM의 패스게이트(123i), DRAM의 플로팅쏘스(124e), 플로팅쏘스에 접하는 p영역(124f), 플로팅 쏘스와 연결되는 중간전극(123n), 플로팅 전극(123k), 플로팅게이트 절연층(183b), 콘트롤게이트 절연층(183c), 커패시터의 절연층(183d), 이레이즈게이트(323), 전하저장영역(30), 벌크연결 콘택트(122c), 다른 디바이스 형태를 갖는FLD IC층의 영역(413a, 413b, 413c, 413d), 하나의 칩(411), 다른 형태의 FLD 디바이스 영역간의 거리(412), 수직형태의 디바이스의 하부(124z), 벌크가 FLD의 위로부터 노출되는 경계선(756)

본 발명에 따라 3차원 IC를 구성하는 대표적인 예가 도2에 나와있다. 본 발명은 패키지(Package) 기술이 아닌 디바이스 집적(Integration) 기술에 관한 것이다. 선행특허인 USP5,751,049, USP5,563,084, 혹은 USP5,751,049 등에 나와있는 선행기술에 있어서 3차원 IC의 형성은 독립적으로 동작이 가능한 IC들을 따로 제작하여 접합하는 패키지 기술이지만, 본 발명에 따른 3차원 IC는 독립적으로 동작이 가능한 IC가 아닌, 접합SOI 기술에 의하여 전달되며, 접합 이전에는 복수의 디바이스가 형성되어 있지 않은 단결정 반도체층(124)를 포함하는 얇은 막을 사용하여 순차적으로 디바이스를 형성해 나가는 디바이스 집적기술에 관한 것이다. 상기 단결정 반도체층은 SOI기술로 만들어지므로 간단히 SOI층이라고도 부른다.

여기에서의 "반도체를 포함하는 얇은막"의 의미는, p형이나 n형, 혹은 i(intrinsic)형 등의 불순물로 구분되는 반도체막이나 또는 절연층이나 금속층 등의 물질적으로 구별되는 막을 갖는 단결정으로 구성된 반도체를 포함하는 얇은 막을 의미한다. 또한 "복수의 디바이스가 형성되어 있지 않은 반도체막"의 의미는, SOI 기판에 의해 전달되는 단결정 반도체막에 복수의 디바이스 형성에 쓰이는 격리구조나 금속배선의 패턴(Pattern)과 연결선(Interconnection)을 갖지 않고 개별 디바이스별로 독립된 불순물(Impurity) 영역을 갖지 않음을 의미한다.

본 발명은 도2에 나와 있듯이 각각의 디바이스(111, 112, 113)들이 격리구조(135)에 의하여 절연층(133)으로 구성되는 3차원 공간안에서 독립적으로 떠있는 것과 같은 형태를 갖는다. 이러한 떠있는 형태의 디바이스(Floating Device, FLD)를 본 발명에서는 FLD(111, 112, 113)라 부르기로 한다. 따라서 본 발명은 하나의 접합된 IC층에 존재하는 각각의 디바이스들이 웰(142, Well)이나 기판(143, Substrate)처럼, 같은 형태의 디바이스들이 공존하며 전기적으로 공유되는 영역(일반적으로 쓰이는 수평형태의 MOSFET에서 벌크(Bulk)로 불리는 영역)을 갖지않고 선행기술에 쓰이는 SOI IC의 기판과 같이 하나의 IC층내의 모든 디바이스들을 바닥절연층(BOX)을 사이에 두고 물리적으로 지탱하는 기판은 존재하지 않는다. 본 발명에서는 FLD(111, 112, 113)를 구성하는 하나의 IC층을 FLD IC층(101, 102)이라 칭하기로 한다.하나의FLD IC층의 위와 아래에 있는 층간절연층에는 배선(132, Interconnection line)과 연결선(131, Via 혹은 Contact)들이 있다. 이러한 배선(132)과 연결선(131)은 하나의 FLD IC층내의 FLD들을 직접 혹은 간접적으로 연결하며, 하나의FLD IC층의 위와 아래에 있는 다른 FLD IC층의 디바이스나 베이스(Base) 기판(103)의 디바이스(114)들과도 연결된다.

본 발명에서는 도2에서와 같이 3차원 IC에 있어서 가장 밑에 있으며 FLD IC의 하부 절연층(151)과 접한 기판을 베이스(Base)기판(103)이라 칭하고, 베이스기판(103)위에 있는 첫번째 FLD IC층을 제1 FLD IC층(101)이라하며, 순차적으로 다음층에 있는것을 제2 FLD IC층(102)이라 칭할 것이다.

반복하자면, 도2는 복수의 FLD IC층(101, 102)과 하나의 베이스 반도체기판(103)으로 구성되어 있다. 점선(134)으로 표시된 것은 복수의 절연층(층간 절연층) 사이의 경계를 나타낸다. 베이스 반도체기판(103) 위의 제1 층간 절연층(151)은 배선과 연결선을 포함하고 있으며, 이들 배선과 연결선을 제1 FLD IC층(101)과 공유하고 있다. 또한 어떤 연결선은 바로 제2 FLD IC층(102)과 바로 연결된다. 또한 제2 층간 절연층(152) 내의 배선과 연결선은 제1 FLD IC층(101)과 제2 FLD IC층(102)이 공유한다. 이러한 IC층간의 절연층 및 배선, 연결선의 공유가 본 발명의 특징이 된다.

본 발명에 있어서 전극의 형성은, 도2에서와 같이 각각의 FLD(111, 112, 113)들의 상부(122)와 하부(121)에 전극이 바로 연결될 수 있다. 반면에, 선행기술인 3차원 IC에 있어서는 단결정 반도체로 이루어진 개별디바이스의 바로 아래에는 전극을 형성할 수 없었다. 또한 본 발명에 있어서, 하나의 FLD는 수직으로 구분된 단수 혹은 복수의 중간전극(Intermediate, 123)을 형성할 수 있다. 이러한 중간전극(123)은 하나의 FLD IC층의 상부와 하부에 있는 연결선이나 배선들에 선택적으로 연결될 수 있다.

도2에서 베이스 반도체기판(103)에 로직(Logic) IC를 형성하고 제 1 FLD IC층(101)에 메모리(Memory) 디바이스를 형성하며, 제 2 FLD IC층(102)에 영상 센서와 같은 디바이스를 제작한다면, 하나의 반도체기판위에 여러 다른 종류의 디바이스를 구성하기 위하여 어렵고 값비싼 SoC 구조와 반도체 공정을 통하지 않고도, 본발명으로 각각 최적화된 다른 종류의 디바이스를 하나의 IC로 묶을 수(Integration) 있다.

도3은 본 발명에 있어서 베이스 기판을 갖지 않고 FLD IC층 만으로 구성된 3차원 IC의 구조를 나타낸다. 우선, 베이스 기판 위에 절연층(153)을 구성하고 상기 절연층(153) 위에 SOI층(124)을 형성하고, 상기 SOI층(124)을 이용하여 디바이스(114)를 제작하고, 제작된 상기 단결정 반도체 디바이스(114) 위에 또다른 제2의 절연층(154)과 배선(132) 그리고 연결선(131)을 형성한 후에, 베이스기판을 상기 절연층(153)으로부터 분리하면 도3과 같은 구조가 된다. 여기에서의 베이스 기판(미도시)은 플라스틱, 세라믹, 금속, 유리, 혹은 반도체와 같은 물질이 될 수있으며, 균일하고 평편한 기판 형태로 되어있다. 상기 베이스 기판은 고온 열처리를 제외한 반도체 공정에서 일반적으로 사용되는 250℃-650℃ 정도의 온도에 견딜 수 있어야 한다.

또한 본 발명에 따른 도3은 제1절연층(153)의 하부와 제2절연층(154)의 상부에 패키지와 전기적으로 연결되는 패드를 가질 수 있다. 아래에 형성된 패드(146)는 와이어(wire)를 사용하지않고 쏠더(Solder)만으로 패키지와 바로 연결이 가능하며, 위에 형성된 패드(145)는 와이어로 패키지와 연결될 수 있다. 이렇게 형성된 패드는 칩의 면적을 줄이며 패키지의 집적도를 높일 수 있다.

이상의 설명에서, 본 발명이 선행기술과 구별되는 특징은 다음과 같다. 첫번째로 선행기술은 각각의 접합된 IC에 있는 서로 다른 디바이스들을 물리적으로 지지하기 위한 기판을 가지며, 바닥층에 있는 베이스 기판을 포함한 복수의 기판으로구성되어 있다. 하지만 본 발명은 3차원으로 연결되어 있는 각각의 FLD들을 지지하기 위한 물리적인 기판이 요구되지 않는다. 또한, 본 발명은 바닥층에 베이스 기판이 없이 연결선과 배선을 갖는 층간 절연층과 함께 하는 FLD만을 이용한 구조를 가질 수 있다.

두번째로 선행기술은 일반적으로 각각의 접합된 IC에 있는 디바이스들이 서로 "전기적으로 공유하는 불순물 영역"을 갖는다. 하지만 본 발명은 전부 혹은 일부의 FLD가 "전기적으로 공유하는 불순물 영역"을 갖지 않으며, 절연물질로 전부 혹은 부분적으로 채워진 격리구조에 의하여다른 디바이스와 전기적으로 독립된 형태를 갖는다. 이러한 전기적으로 독립된 구조에 의해 본 발명은 선행기술에 존재하는 기생 디바이스를 갖지 않는다.

세번째로는 선행기술은 기본적으로 패키지 기술이므로 수직으로 연결된 각각의 IC를 연결하기 위하여 입력, 출력, 동작전압, 혹은 그라운드 등의 IC 동작에 필요한 제한된 수의 기본적인 연결선만을 갖는다. 하지만 본 발명은 각각의 FLD가 개별적인 연결선을 가질 수 있으며 모든 FLD가 직접 혹은 간접적으로 FLD의 아래에 있는 연결선과 연결된다.

네번째로 선행기술은 각각의 IC 접합시에 정교한 기판정렬이 필요하며, 접합하는 IC(혹은 칩)와 접합되는 IC(혹은 칩)가 모두 기판정렬을 위한 구조를 가져야 한다. 여기에서 "기판정렬을 위한 구조"에는 기판 정렬마크와 요철모양의 정렬구조 등이 있다. 하지만 본 발명에서는 "기판정렬을 위한 구조"없이 단순히 기판에 있는 노치(notch)의 정렬 정도만으로 FLD가 구성되는 층을 형성할 수 있다. 왜냐하면 본발명에서는 SOI 기판상에 형성되는 단결정 반도체층에는 복수의 디바이스를 구성하는 격리구조나 배선의 연결같은 수평방향으로 구분되는 구조없이 수직방향으로 구분되는 단지 몇가지 층으로만 이루어져있기 때문이다.

다섯번째로 선행기술에서는 각 층에 있는 IC 안에 있는 디바이스들을 연결하는 배선과 연결선들이 디바이스 위쪽으로만 형성될 수 있지만, 본 발명에서는 FLD의 위와 아래 양쪽으로 모두 연결이 가능하다.

여섯번째는 선행기술은 일반적으로 수평으로 동작하는 MOSFET을 가지며 수직으로 동작하는 MOSFET의 경우에는 콘택트와의 배선연결이 어렵고 기존의 수평으로 동작하는 MOSFET과의 공존이 어렵다. 하지만 본 발명에서는 반도체에 쓰이는 MOSFET을 포함한 대부분의 디바이스를 수직방향으로 동작하는 구조로 만들수 있으며, 선행기술인 수직 디바이스와 비교하여 콘택트와의 배선연결이 용이하며 낮은 접촉저항을 가질 수 있다.

일곱번째로 선행기술은 로직을 형성하기 위하여 하나하나의 단위 형태의 디바이스들을 배선으로 연결하여 로직을 구성하지만, 본 발명은 배선없이 단위 디바이스를 하나의 반도체층 안에서 수직방향으로 직렬연결된 다중접합을 이용한, 즉 복합디바이스 형태의 로직을 FLD형태로 만들 수 있다. 왜냐하면 본 발명은 기본적으로 SOI형태를 가지므로 웰의 형성이 필요없기 때문이다. 본 발명에 특징적으로 쓰일 수 있는 여러 다른 형태의 FLD는 나중에 자세히 설명된다.

여덟번째로 본 발명에서는 FLD의 위와 아래, 그리고 중간 등의 모든 영역에 금속과 직접 접한 금속전극을 가질 수 있다. 여기에서의 금속전극의 면적은 격리식각으로 형성되는 FLD를 구성하는 단결정 반도체의 위와 아래의 면적과 같은 크기로 형성될수 있으므로 디바이스의 동작에서 전압강하를 최소화할 수 있다. 하지만 선행기술은 일반적으로 콘택트가 형성되는 영역만 금속과 접하므로 본 발명에 비하여 높은 접촉저항을 갖는다.

도4a~d는 도3에 나와있는 3차원 IC 구조의 제작방법을 설명하고 있다. 도4a에서, 기판(180) 위에 사진공정에 사용되는 정렬마크(미도시)를 설치한 후에 단수 혹은 복수의 층간절연층(133)으로 이루어진 절연층(153)과 도체로 이루어진 배선(132)과 연결선(131)을 형성한다. 여기에서 절연층(153)을 구성하는 각각의 층간절연층(133)들은 점선으로 된 경계선(134)으로 구분되어 있다. 여기에서의 베이스기판(180)은 반도체공정에서 쓰일 수 있는 250℃-650℃ 정도의 온도에 견딜 수 있어야 한다. 도체는 낮은 저항을 갖는 전류/전압 전달물질이며, 알루미늄이나 구리와 같은 금속이나 내열성금속(Refractory Metal), 실리사이드, 혹은 고농도로 도핑되어 낮은 저항을 갖는 비결정 혹은 다결정 반도체 물질이 될 수 있다. FLD와 직접 혹은 간접적으로 연결되는 연결선(131)이 절연층(153) 위에 형성된 후에 FLD의 하부전극(121)으로 사용되는 금속층을 도포(Deposition)하고 필요에 따라 중간접합층(120)을 형성하는 또다른 금속을 가질 수도 있다. 중간접합층(120)으로 사용되는 금속은 절연층(153) 위에 놓인 금속배선(132)보다 낮은 온도에서 녹으며, SOI기판(190)과의 접합시에 접합면에서 "표면 미세불균일 (Surface Microroughness)"로 인하여 형성될지도 모르는 공간(void)의 형성을 방지하기 위하여, 표면 평탄화 과정에서 낮은 온도에서의 흘러내림(Reflow)이 좋아야한다. 만약절연층(153) 내의 배선(132)이 알루미늄으로 구성되어 있으면, 중간접합층(120)을 형성하는 금속은 알루미늄의 녹는 온도인 660℃ 보다 낮은 250℃-650℃의 범위에서 녹는 금속이어야 한다. 250℃-650℃에서 녹는, 중간접합층이 될 수 있는 금속들의 종류와 녹는점은 다음과 같다. 알루미늄합금(Al Alloy, 204℃-674℃), 아연(Zn, 420℃), 아연합금(Zn Alloy, 377℃-484℃), 납(Pb, 328℃), 탈륨(Tl, 304℃), 텔루륨(Te, 445℃), 쏠더(Solder, 268℃-579℃), 주석합금(Tin Alloy, 223℃-422℃) 등.

도4b는 SOI기판(190)을 나타낸다. FLD를 형성하기 위하여 불순물층이 얇은 단결정 반도체층(124) 안에 형성되는데, 여기에서의 불순물층은 단결정 반도체층(124)에 이온주입을 하거나 단결정 반도체층(124)을 형성하기 위한 에피층(Epitaxial Layer) 성장과정중에 불순물을 넣어 형성시킬 수 있다. 단결정 반도체층(124) 위에 금속층(121)이 형성되며 이 금속층 위에 중간접합층(120)으로 사용되는 금속층이 형성된다. 여기에서 SOI기판(190)은 단결정 반도체기판으로, FLD를 구성하는 단결정 반도체층(124)의 형성을 위한 기재 역할을 한다. SOI 기판은 실리콘(Si), 게르마늄(Ge) 등의 단일물질 반도체나 혹은 SiGe, GaAs, GaP, GaN, InP등의 다양한 화합물 반도체가 될 수 있다. 또는 이 SOI 기판은 단일물질이나 화합물 반도체가 같이 접합된 단결정 반도체가 될 수도 있다. SOI 기판도 기판접합 이전에 표면 미세불균일을 없애기 위하여 낮은 온도에서 중간접합층(120)의 흘러내림(Reflow)이 우수한 것이 좋다.

여기에서 SOI 기판(190)은 원하는 두께 만큼의 깊이에 SmartCutTM(USP5,882,987)이나 ELTRANTM 기술 (USP5,371,037)을 이용한 다공층 (porous layer)이나 SiGenTM기술을 이용한 변형층(Strained layer) 등의 형태를 가진 분리층(191)을 가질 수 있다. 분리층(191)은 반도체 결정구조에 있어서 결함이 많은 영역이며 절연층과의 접합 이후에 FLD가 형성되는 단결정 반도체층(124)을 제외한 SOI 기판(190)을 분리하는 경계선이 된다.

도4c는 도4a의 절연층(153)과 도4b의 SOI 기판(190)을 접합한 후의 도면이다. 도4b에서 보았던 SOI 기판(190)이 뒤집어진 상태로 도4a의 절연층(153) 위에 접합되었음을 볼 수 있다. 접합시에도 접합면 사이의 공간(Void)을 없에고 접합 강도를 증가시키기 위해서 압력을 주어 밀착하면서 열처리를 할 수 있다. 이렇게, 낮은 온도에서 녹는 금속을 중간접합층으로 사용한 접합 이외에도, SOI기판의 접합에는 중간접합층(Intermediate-Layer Bond)으로 금(Au)을 사용한 유텍틱(eutectic) 접합이나 부드러운 금속박막(soft metal thin film)을 이용한 열압착(thermocompress) 접합이 사용될 수 있다. 또는 절연막을 가진 기판표면 끼리의 접합이 될 수도 있다. 중간접합층(120)을 포함한 접합에 사용된 금속층(121)들은 FLD의 하부전극으로 사용될 수 있다.

도4d에서는 절연층(153)에 FLD가 형성되는 SOI층(124) 만을 남기고 SOI기판(190)은 분리되며, 전부 혹은 일부의 FLD사이에 격리 구조(135)가 설치된다. SOI기판의 분리는 분리층(도4c의 191)을 경계선으로 사용하며, 고속 워터젯(Water Jet)이 SOI기판(190)의 분리에 쓰일 수 있다. 분리층(191)을 이용하지 않고 BESOI (Bond and Etch-back SOI) 방법(USP5,013,681)으로 FLD가 형성되는SOI층(124)만 남기고 나머지 SOI기판(190)을 갈거나(polishing) 식각(etching)하여 제거할 수 있다. 또는 매개 역할을 하는 기판(Handling Substrate, 매개기판)을 사용하여, SOI기판을 매개기판과 접하고, SOI기판으로부터 SOI층을 분리하여 매개기판으로 전달한 후에, 다시 매개기판으로부터 SOI층을 절연층으로 전달할 수 있다. 여기에서의 매개기판은 베이스기판과 같은 종류의 기판이 될 수 있다. 또는 매개기판은 진공(Vacuum)을 이용하여 단결정 반도체층을 일시적으로 진공흡착하여 SOI기판으로부터 전달받고, 절연층으로 전달시에는 진공흡착을 제거하여 쉽고 자연스러운 전달이 가능하게 할 수도 있다. SOI기판과의 진공흡착면에는 단결정 반도체 표면을 보호하기 위하여 두꺼운 절연층을 갖는 것이 좋다. 여기에서의 매개기판의 역할은 SOI기판을 절연층에 직접 접하고, SOI층만을 남기고 나머지 SOI기판이 절연층으로부터 분리될 때에, 절연층에 발생할 수 있는 손상(Damage)을 최소화하기 위함이다. 또는 USP6355501에서와 같이 폴리마이드(Polymide)를 사용하여 SOI기판을 매개기판과 접할 수 있다. SOI기판의 분리후에는 CMP(Chemical-Mechanical Polishing)를 사용하여 전달된 단결정 반도체 표면의 불균일을 줄일 수 있다.

단결정 반도체층(SOI 층)이 형성된 후에는 개별적인 FLD를 형성하기 위한 격리구조(135)를 설치한다. 격리구조(135)의 설치에는 SOI 층을 식각하는 트렌치(Trench) 기술이 쓰인다. 또한 이때에 칩 절단(Die Saw)을 용이하게 하기 위하여 반도체칩 사이에 존재하는 절단선(Scribeline) 위의 SOI층도 트렌치로 식각한다. 격리구조(135)의 형성시에 FLD 하부전극(121)은 자동적으로 형성된다. 하부전극(121)의 형성 방법은 도7a-7c에서 설명이 된다. 격리구조(135) 형성시에 FLD 아래에 있는 연결선(131)과 격리구조(135)의 정렬은, SOI기판에 의해 FLD를 형성하는 단결정 반도체층이 전달된 후에 베이스기판(180) 위의 사진정렬마크가 형성된 부분을 덮은 SOI층을 식각하여 베이스기판(180) 위의 사진정렬마크를 노출시키고, 노출된 사진정렬마크를 이용하여 정렬한다. 전류가 수직방향으로 흐르는 수직형태의 FLD의 경우에는 격리구조 안에 중간전극을 가질 수 있다. 상부전극과 전극을 배선과 연결시키는 콘택트, 그리고 FLD의 위에 형성되는 배선과 연결선은 일반적으로 쓰이는 반도체 공정에 따른다. 이러한 방법으로 FLD를 여러 층으로 쌓아 올라 가면서 IC의 집적도를 높일 수 있다. 따라서, 본 발명은 단결정 반도체층을 가진 SOI기판과 이미 배선과 연결선이 형성된 층간절연층과의 접합시에 기판정렬을 위한 정렬마크나 요철형태를 갖는 정렬구조가 필요하지 않다. 본 발명은 일반적으로 반도체 공정에서 요구되는 사진공정을 위한 사진정렬마크만을 이용하여 제작이 가능하다. 격리구조는 절연물질과 중간전극 등으로 채워진다. 격리구조에 형성되는 절연층과 중간전극의 형성 방법은 도8a-8d에서 설명이된다. 도4d이후로는 일반적으로 쓰이는 반도체 공정에 따라서 층간절연층, 배선과 연결선을 형성하고 베이스 기판을 분리하면 도3의 구조가 된다.

도4b에서는 SOI기판(190)의 윗부분인 n+층이 금속층(121)과 직접 접한 형태를 갖는다. 하지만 SOI기판(190)의 윗부분과 금속층인 하부전극(121) 사이에 또 다른 절연층(189)이 형성되어 절연층(153)에 연결될 수 있다(도5a). 이 경우에는 도5a에서와 같이 하부전극(121)이 절연층(189)을 갖는 게이트 전극으로 이용될 수 있다. 혹은 또다른 하부전극(121c)을 사용하여 FLD의 하부와 직접 접촉하는 전극을형성할 수도 있다.

본 발명에 있어서 하나의 FLD IC층은 단수 혹은 복수의 SOI층으로 구성될 수 있다. 도1과 3에서 보여준 FLD IC층은 단수의 SOI층으로 구성된 경우이다. 도5b에서는 복수의 SOI층(124, 128)으로 이루어진 하나의 FLD IC층(105)을 보여준다. 상기 FLD IC층(105)은 FLD가 형성되기 전의 모습을 보여주고 있다. 도5b에 나와 있듯이 하나의 SOI층(124)과 다른 하나의 SOI층(128) 사이에는 연결선이 존재하지 않는다. 만약에 복수의 SOI층 사이에 연결선이 존재한다면 도2에서와 같이 하나의 FLD IC층(101)과 다른 하나의 FLD IC층(102)으로 구별된다. 복수의SOI층은, 하나의 SOI층(124)이 접합에 의하여 절연층(153)에 전달된 후에 같은 방법으로 또다른 SOI층(128)을 연속적으로 형성함으로써 구성된다. 도5b에서는 복수의 SOI층(124, 128) 사이에 절연막(138)을 갖고 있으며 이러한 절연막(138)으로 복수의 SOI층(124, 128)이 전기적으로 분리가 된다. 이러한 복수의 SOI층(124, 128)은 하나의 FLD IC(105)층에 전기적으로 분리된 여러 다른 형태의 디바이스를 형성할 수 있도록 한다. 예를 들어 3개의 다른 SOI층으로 구성된 하나의 FLD IC층에 있어서 하나의 SOI층은 n-MOSFET로, 다른 하나의 SOI층은 p-MOSFET로, 또다른 하나의 층은 메모리 디바이스가 될 수 있다.

FLD는 일반적으로 쓰이는 반도체 디바이스로 MOSFET, 바이폴라, 다이오드, 커패시터, 저항 등의 형태이거나, CCD(Charge-Coupled Device)나 APS(Active Pixel Sensor)같은 영상센서 소자나, 혹은 MEMS(Microelectromechanical System)가 될 수 있다. FLD는 일반적으로 원기둥(도13a)이나 사각기둥(도13b), 혹은 여러개의각(Angle)을 가진 기둥(Pillar) 혹은 속이 비어있는 원기둥과 같은 형태를 가질 수 있다. FLD 의 폭이 좁아들어서 높이에 비하여 상당이 작은 값을 가지면 물리적으로 FLD를 지탱하는 바닥이 약해져서 FLD가 기울거나 아래에 있는 절연층으로부터 떨어져 나갈 수도 있다. 이러한 경우를 방지하기 위하여 FLD의 모양을 수직방향으로 위는 좁고 아래는 넓은 사다리꼴(Trapezoidal) 형태로 만들 수도 있다.

본 발명에 있어서 FLD를 형성하는 디바이스는 제작 공정에서 사용되는 온도에 따라서 고온(High Temperature, HT) 디바이스와 저온(Low Temperture, LT) 디바이스로 구분된다. 또한 디바이스의 동작방향에 따라서 수직(Vertical, V) 디바이스와 수평(Horizontal, H) 디바이스로 구분된다. 여기에서의 "수직" 또는 "수평"이 의미하는 바는 디바이스의 동작에 필요한 주된 전류의 흐름이 각각 "수직" 또는 "수평" 방향임을 의미한다.

FLD를 형성하는 공정은 800℃ 이상의 고온과 650℃ 이하의 저온에서 사용 가능한 경우로 구분될 수 있다. 본 발명에서는 고온에서 제작 가능한 디바이스를 HT-FLD로, 저온에서 제작 가능한 디바이스를 LT-FLD혹은 간단히 FLD라 하기로 한다. 왜냐하면 본 발명의 주된 발명의 형태는 낮은 온도에서 제작되는 3차원 IC이기 때문이다. HT-FLD는 일반적인 디바이스 공정과 마찬가지로 이온주입과 주입된 이온의 활성화를 위한 열처리가 가능하며, HT-FLD를 일반적으로 반도체에 쓰이는 수평이나 수직 형태의 모든 디바이스로 제작이 가능하다. HT-FLD를 구성하기 위해서는 도4a~d에 나와있는 절연층(153) 내의 배선(132)이나 연결선(131)을 높은 온도에서도 녹지 않는 탄탈룸(Tantalum), 몰리브덴(Molybdenum), 텅스텐(Tungsten)과 같은내열성금속(Refractory Metal)이나 구리(Copper)로 구성하여야 한다. 또한 베이스기판(180)도 800℃ 이상의 높은 온도에서 견디는 물질이어야 한다.

본 발명에서는 LT-FLD(혹은 FLD)의 경우에, 동작에 필요한 불순물층들이 디바이스 패턴을 갖지 않는 SOI기판에 이미 형성되어 절연층으로 전달되기 때문에 FLD의 제작시에 따로 이온주입과 고온열처리, 그리고 이온 주입을 위한 사진공정 등을 필요로 하지 않는다. 만약 FLD의 제작시에 고온 열처리를 한다면, 다른 층에 이미 형성된 디바이스의 특성을 변화시킬 수 있다. 이러한 변화를 예측하여 모든 다른 디바이스의 제작 공정을 조절하려면 많은 어려움이 발생한다. 따라서 본 발명은 기존에 있는 공정의 변경없이 디바이스가 이미 형성된 베이스 반도체기판과 함께 3차원 IC를 형성할 수 있으며, 이온주입과 이온주입에 사용되는 사진공정용 마스크를 생략하므로 일반적인 반도체 공정보다 저렴한 제작이 가능하다. 또한 고온 열처리가 없으면 내열성금속이나 구리와 함께 집적회로 반도체에서 가장 일반적으로 쓰이는 알루미늄과 같이 녹는 온도가 낮은 반도체 재료도 사용이 가능하다. 또한 LT-FLD는 금속으로 된 게이트의 사용이 가능하고, 높은 유전상수를 갖는 게이트절연물질의 사용이 선행기술에 비하여 용이하다.

LT-FLD로 구성이 가능한 디바이스는 수직형태를 가진 VFLD(Vertical FLD)가 일반적이다. 왜냐하면 단결정 SOI반도체층 안에 이미 수직방향으로 접합형태를 갖는 불순물이 존재하고, 하부전극의 형성이 용이하기 때문이다. 하지만 낮은 온도에서도 이온주입 없이 수평으로 동작하는 HFLD(Horizontal FLD)의 제작이 가능하다. MESFET, MOSFET, 다이오드, 혹은 수평 바이폴라 트랜지스터 등의 HFLD 제작이 가능하다. 도6a에서와 같이 사진공정에 쓰이는 PR(Photoresist)이나 하드마스크(Hard Mask)같은 식각마스크(171)를 사용하여 단결정반도체의 일부를 식각하면 도6b와 같은 구조가 만들어진다. 도6b는 게이트(172)가 쇼트키 다이오드를 형성하는 금속접합으로 된 MESFET의 구조를 가진 HFLD를 나타낸다. 혹은 HFLD 바닥의 하부전극(121)이 게이트로 사용될 수도 있다. 도6b는 도2에서 113으로 표시된 FLD를 나타내는 것이다. 도6b에서 만약 게이트(172) 아래에 게이트 절연층을 가지면 MOSFET가 된다. 혹은 도6b에서 게이트가 옴(Ohmic)접촉을 가지고, n영역이 p영역으로 바뀌면 수평동작의 바이폴라가 된다. 상기 수평동작 바이폴라에서 n+ 영역이 음극으로 사용되고 p 영역의 전극(172)이 양극으로 사용되면 수평동작하는 다이오드가 된다. 또한 게이트의 사용없이 n 영역으로 저항을 구성할 수 있다.

VFLD(혹은 LT-VFLD)는 MESFET, MOSFET, 다이오드, 커패시터, 저항, 바이폴라, 싸이리스터(Thryster)등의 디바이스가 될 수 있으며, 혹은 하나의 디바이스가 아닌, 회로를 구성할 수 있는 여러 다른 종류의 FLD가 수직방향으로 배선없이 연결된 형태가 될 수도 있다. VFLD는 수평형태의 디바이스가 최적화된 베이스 반도체기판과 연결선으로 연결되어 수직방향으로 최적화된 디바이스를 만들어 성능과 가격이 최적화된 SoC를 만들 수 있다.

도1에 나와 있는 선행기술에 쓰이는 수직형태의 디바이스(212)와는 달리 본 발명에서의 VFLD는 전극과 콘택트, 그리고 배선의 형성과 연결이 쉽고 자유스럽다. 여기에서 "전극"의 의미는 디바이스와 직접적으로 접촉하거나 혹은 절연체를 사이에 둔 게이트 등으로서, 디바이스 동작에 직접적으로 전기적으로 연결되는 부분을의미하며, "콘택트"는 전극과 배선을 연결하기 위하여 절연층을 수직으로 식각하여 형성된 부분을 의미한다. USP5414288, USP6027975, USP6337247, USP6449186 등에서 보여지듯이 선행기술인 수직형태의 디바이스에서는 아래에 있는 쏘스/드레인으로 쓰이는 불순물 영역을 콘택트와 연결하기 위해서 이 불순물영역이 수평으로 연장되어 콘택트가 다른 콘택트들과의 거리를 두고 형성될 수 있는 충분한 영역을 제공해야 한다. 따라서 선행기술에서는 바닥으로부터 연결된 쏘스/드레인전극의 저항과 기생 커패시터가 증가하게 된다. 도2에서와 같이 본 발명에 따른 FLD(111)를 연결하는 전극들은 하나의 FLD(111)의 위(122)와 아래(121)에 형성될 수 있으며, VFLD의 경우에 VFLD의 중간 영역에 형성되는 전극(123)도 FLD IC층의 위와 아래에 위치한 배선들과 연결이 가능하다. 또한 전극은 국부연결배선(Local Interconnection)으로 쓰일 수도 있다. 이러한 개별 디바이스의 3차원에서의 자유스러운 연결은 기존 선행기술에서는 불가능하다.

본 발명에 있어서 FLD의 아래 부분은 기판의 접합에 사용된 금속층(121)과 접하여 있고, 층간 절연층(151)에 형성된 연결선(131)에 바로 연결될 수 있으므로, FLD의 아래 부분은 이미 전극과 콘택트가 연결되어 있는 상태가 된다. 본 발명에 따른 FLD(111)에 있어서 하부전극(121)이 FLD(111)의 밑에 형성된 절연층(151) 안의 연결선(131)과 연결되기 위해서는 FLD와 연결선(131)이 서로 정렬이 되어야 한다. 여기에서의 정렬은 반도체 공정에서 사용되는 사진정렬 마크(미도시)에 의해서 이루어진다. 하지만 사진공정에서의 정렬은 허용오차를 가지며 이러한 허용오차 범위안에서 FLD의 아래에 형성된 전극(121)과 절연층(151) 안의 연결선(131)과 정렬이 되어야 한다. 일반적으로 복수의 절연층과 복수의 연결선을 갖는 반도체는 서로 다른 절연층에 있는 연결선(131)들을 연결하기 위하여, 도2에 나와 있듯이 각 절연층 사이의 배선(132)의 일부분을 연결선보다 넓게 사용하여 사진/식각공정의 허용오차 범위 내에서 서로 연결될 수 있도록 하며, 이러한 연결선(131) 사이의 배선(132)의 형성은 사진 마스크(Mask)를 이용한 사진과 식각 공정이 필요하다.

본 발명에서는 도7a 및 도7b에서와 같이 FLD의 아래부분(124z)과 상기 아래부분(124z)과 연결되는 연결선(131)과의 정렬에 사용되는 배선(121)의 형성에 사진 마스크와 사진공정을 필요로 하지않는 자동정렬(Auto Align) 기술을 사용한다. SOI 기판의 접합에 사용되었던 금속층(131)의 일부분은 FLD의 아래부분(124z)의 연장선(Extension)으로 사용되고 상기 금속층(131)의 다른 일부분은 배선역할을 하는 부분으로 사용된다. 본 발명에서는 상기 금속층(121)을 하부전극이라 한다. 도7a에서와 같이 식각 마스크(173)를 이용하여 점선(149)으로 표시된 부분을 식각한다. 도7b에서는 스페이서로 형성된 식각마스크(182)를 보여준다. 여기에서의 식각마스크(182)를 사용하여 도7c에 보여지는 것과 같이 FLD 아래에 연결선(131)보다 넓은 배선(121)이 형성된다. 상기 배선(121)의 넓이는 식각마스크(182)를 FLD의 높이 이상으로 두껍게 도포한 후에 건식식각으로 형성할 경우에는 FLD높이의 대략 두 배 이상이 되는 넓이를 형성할 수 있다. 배선(121)의 넓이는 하드마스크의 두께와 FLD 높이, FLD간격, 그리고 스페이서(182)를 형성하는 식각의 정도에 따라 달라진다. 만약 FLD의 넓이가 사진공정의 허용오차 범위보다 크면 배선(121)의 형성없이 하부전극을 형성할 수 있다.

본 발명에서 VFLD의 중간전극은 다음과 같은 방법으로 형성할 수 있다(도8a~d 참조). 첫번째는 평탄화 전극의 형성이다. 평탄화 중간전극(123)의 형성은 먼저 전극을 형성하는 물질을 도포한 후에 CMP(Chemical-Mechanical Polishing)와 같은 방법으로 전극물질을 평탄화하고, 건식식각(Dry Etching)을 하면 도8a에서와 같은 평탄화 중간전극(123)을 만들 수 있다. 이때 전극의 패턴을 형성하는 사진공정은 상기 건식식각 전이나 후에 사용할 수 있다. 이때 도포되는 전극물질의 두께는 일반적으로 VFLD의 높이보다 높다. 또한 이때 VFLD의 위에는 건식식각으로부터 VFLD가 형성되는 SOI층(124)의 손상(Damage)을 방지하기 위한 식각정지층(Etch Stop Layer)이 필요하다. 식각정지층은 일반적으로 복수의 산화막이나 질화막 또는 금속층으로 구성된다. 도8a에서 FLD의 격리구조(135)를 채우는 절연층(133a)은 평탄화 중간전극과 같은 방법으로 두껍게 도포된 후에 평탄화를 거쳐 건식식각으로 또다른 층간절연층(133) 위에 형성되며, 하부전극(121)과 평탄화된 중간전극(123) 사이의 기생저항의 크기를 작게 한다.

두번째는 도8b에서와 같이 스페이서(123)를 이용한 방법이다. 중간전극을 형성하는 스페이서의 넓이가 크면 중간전극에 연결되는 콘택트의 형성이 쉽지만 높은 집적도를 구현하기 힘들고, 스페이서가 얇으면 콘택트의 형성이 어렵다. 스페이서를 이용한 전극의 형성은 사진공정이나 CMP를 사용하지 않는 장점이 있다.

세번째는 디바이스로 동작하지 않는 더미(dummy) FLD(124a)를 이용한 스페이서 방법이다. 도8c에서 나와있듯이 더미FLD(124a)는 디바이스로 사용되는 FLD와 가까이 위치하여 중간전극(123)이 형성되는 스페이서의 면적을 증가시키며,중간전극(123)과 연결되는 콘택트(123a)가 더미FLD(124a)에 걸쳐 있어도 되므로 콘택트 형성의 마진을 증가시킨다. 도8c에서와 같이 디바이스로 사용되는 FLD와 더미FLD(124a) 사이의 거리는 스페이서(183) 두께의 두배보다 작아야 한다.

네번째로 도8d에서와 같이 얇은 스페이서를 이용하면서 FLD의 위로 중간전극(123)을 연장시키는 방법이다. 중간전극물질을 도포한 후에 사진공정으로 중간전극에 콘택트(123a)가 형성되는 부분을 가리고 나머지 부분을 건식식각하면 도8d와 같은 모양이 된다. 이 방법은 스페이서의 두께가 작아도 콘택트의 형성에 문제가 없으며, 중간전극과 상부전극간에 기생 커패시터을 줄이기 위하여 상부전극위에 두터운 절연층이 필요할 수도 있다.

중간전극은 VFLD의 중간영역을 완전히 둘러싸거나 혹은 일부분에만 중간전극이 형성될 수 있다. 또한 중간전극은 하나의 FLD에 복수로 나누어져 형성될 수도 있다.

FLD에서 상부전극(122)은 도7a에서와 같이 SOI층이 SOI기판으로부터 절연층에 전달된 후에 전극물질(122)을 SOI층위에 도포하고 FLD가 형성되는 부분을 남기는 식각을 함으로써 자연스럽게 도7b에서와 같이 형성될 수 있다. 도8d에서와 같이 FLD의 상부전극(122)을 연결하는 콘택트(122a)는 FLD의 넓이가 넓을 경우에는 일반적으로 쓰이는 반도체 공정과 같은 사진/식각기술을 사용할 수 있다. 하지만 FLD의 넓이가 콘택트(122a)의 형성시에 사용되는 사진공정에서의 정렬 오차범위보다 작거나 혹은 콘택트(122a)의 크기가 FLD를 구성하는 SOI(124)의 면적보다 넓으면, 상부전극을 연결하는 콘택트(122a)의 형성을 위한 사진/식각 공정에서 중간전극(123)과의 접촉고장을 일으킬 수 있다. 따라서 본 발명은 FLD의 상부전극을 연결하는 콘택트(122a)의 형성시에 사진/식각 공정에서의 허용오차 범위를 증가시키는 몇가지의 다른 구조를 갖는다. 첫번째는 상부전극(122)을 형성하는 전극물질의 높이를 증가시켜서 콘택트 식각마진을 증가시키는 것이다. 두번째는 도9a에서와 같이 평탄화 기술로 만든 식각정지층(184)을 이용한 방법이다. 세번째는 도9b에서와 같이 스페이서 형성기술로 만든 식각정지층(184)을 이용한 방법이다. 여기에서의 식각정지층(184)은 콘택트(122a) 형성시에 식각이 되는 절연층(133c)과 비교하여 식각속도가 낮은 물질이어야 한다. 예를 들어서 절연층(133c)이 산화막이면 식각정지층(184)이 질화막이 될 수 있다.

본 발명에서는 낮은 온도에서 형성되며 수직으로 동작하는 여러 다른 형태의 VFLD를 다음과 같이 표기한다: MOSFET(VMFLD), MESFET(VMEFLD), 다이오드(VDFLD), 저항(VRFLD), 커패시터(VCFLD), 바이폴라(VBFLD), 싸이리스터(VTFLD).

본 발명에 따른 VDFLD를 도10a에서와 같이 수직으로 된 p-n이나 p-i-n 등의 접합 다이오드로 구성할 수 있다. 또한 도10b에서와 같이 수직으로 된 쇼트키 다이오드를 구성하며, 금속으로 된 상부전극(122)과 SOI(124)의 접합부분에서 쇼트키를 형성한다. 혹은 도10c에서와 같이 금속으로 된 중간전극(123)을 쇼트키로 이용한 3차원 구조의 쇼트키 다이오드가 될 수 있다. 중간전극(123)을 이용한 쇼트키 형태의 VDFLD는 전류의 흐름이 양극(Anode)인 중간전극(123)을 통하여 상부전극(122)과 하부전극(121)의 음극(Cathode)으로 흐르므로, 도10b에서의 쇼트키 다이오드와 비교하여 2배의 전류구동 능력을 갖는다.

본 발명에 따른 VCFLD는 2가지로 구분된다. 하나는 VCFLD를 구성하는 단결정 반도체 안에 형성되는 공핍층을 이용한 MOS 커패시터 형태의 VCFLD와, 공핍층의 형성없이 절연층 사이에서 전하를 저장하는, 절연층을 이용한 VCFLD로 구분할 수 있다. 만약에 반도체의 도핑이 낮으면 반도체안에 공핍영역이 형성되고, 반대로 반도체의 도핑이 높으면 반도체안에 공핍영역이 형성되지 않고, 절연층을 이용한 VCFLD가 된다. 본 발명에 따른 VCFLD의 예는 도11a, b에 나와 있다. 도11a에는 n 형으로 도핑(Doping)된 단결정 반도체(124)를 감싸는 게이트 절연층(183)이 있고, 게이트 절연층(183)을 감싸는 게이트전극(123b)과 n 형으로 도핑된 단결정 반도체를 연결하는 전극(121)이 각각 존재한다. 이 경우는 MOS커패시터 형태이다. VCFLD에서 게이트(123b)는 반도체 영역(124)의 일부분에 한정되어 형성될 수도 있다. 일반적으로 커패시터의 용량은 전극의 면적에 비례하므로 반도체(124)를 둘러서 감싸는 게이트(123b)는 VCFLD의 용량을 증가시킨다. 만약 게이트 절연층이 없이 금속으로 된 게이트가 반도체와 직접 만나서 쇼트키 다이오드를 형성하여도 다이오드의 역전압을 이용한 커패시터로 사용이 가능하다.

본 발명에 따른 VCFLD에 있어서 반도체의 구성을 기둥형태로 하면 반도체와 게이트의 접촉면적을 증가시켜서 커패시터의 용량을 증가시킬 수 있다. 또는 도11b에서 보여주듯이 하나의 VCFLD 위에 또다른 게이트(123b, 123c)와 또다른 게이트 절연층(183)을 반복적으로 쌓아올려서 여러 절연층으로 구성된 커패시터를 형성하고, 이렇게 쌓아올린 커패시터와 VCFLD를 병렬연결하면 커패시터의 용량를 증가시킬 수 있다. 이러한 커패시터의 구성은 DRAM에 쓰이는 적층(Stacking) 커패시터의구조와 같다. 도11b에서 콘택트(121a)는 적층 커패시터를 연결하는 게이트(123c)와 VCFLD의 하부전극(121)을 연결하는 역할을한다.

바이폴라 형태의 VBFLD가 도12에 나와있다. VBFLD에서 콜렉터(124d, 124c), 베이스(124b)와 에미터(124a)를 구성하는 불순물층은 SOI기판에서 형성된 후에 전달되며, 에미터(124a)와 콜렉터(124d)에 형성되는 전극은 VBFLD의 아래(121)와 위(122)에 그리고 베이스(124b)의 전극(123)은 중간에 형성된다. 에미터(124a)의 형성은 VBFLD의 위 혹은 아래쪽의 어느 한 곳에 형성될 수 있으나 본 발명에서는 아래쪽에 형성되어 있다. 이 경우, VBFLD를 형성하는 단결정 반도체(124a-124d)가 SOI기판으로부터 전달되기 이전에는 에미터(124a)가 SOI기판의 위쪽에 형성되며, 이 경우에 에미터(124a)와 베이스(124b) 영역의 형성에 있어서 좀더 정교한 깊이 조절을 할 수 있으며, SiGe로 베이스가 형성된 헤테로정션(Heterojunction)도 가능하고, 다결정 반도체를 에미터의 일부분으로 사용하는 에미터를 형성시킬 수도 있다. 또한 에미터(124a)가 VBFLD의 아래쪽에 위치함으로 인하여 단결정 반도체층이 SOI기판으로부터 전달된 후에 실시하는 단결정 반도체 표면 평탄화 공정으로부터 발생할 수 있는 반도체 두께의 변화로부터 에미터 영역을 멀리 할 수 있다. 만약에 매개기판을 사용하여 단결정 반도체층이 전달될 경우에는 에미터가 FLD의 위쪽에 있게 된다.

본 발명으로 형성되는 VBFLD는 콜렉터의 직렬저항을 낮추기 위해 선행기술에서 이용되는 고농도의 매립층(Buried Layer)이나 콜렉터 콘택트영역과 매립층을 연결하는 고농도 불순물 주입 등이 필요하지 않으며, 선행기술로 제작된 바이폴라 디바이스에 비하여 낮은 콜렉터 직렬저항을 갖는다. 또한 VBFLD의 중간에 형성되는 중간전극(123)인 에워싸는(Surrounding) 베이스 전극을 이용하면 베이스 전극과 베이스영역이 만나는 면적이 증가하여 고농도의 진성(Extrinsic) 베이스 영역의 형성없이도 베이스의 저항을 낮출 수 있다. 또한 본 발명으로 구성된 VBFLD는 선행기술에 존재하는 바이폴라 디바이스의 고속동작을 방해하는 여러 기생 커패시터를 최소화할 수 있으며, 본 발명에서 VBFLD에는 기판이 없기때문에, 선행기술에서 나타나는 베이스-콜렉터-기판으로 구성되는 기생 바이폴라의 형성이 본 발명에서는 존재하지 않는다. 본 발명으로 구성된 VBFLD는 선행기술에서 요구되는 깊은 식각격리(deep Trench)나 낮은 식각격리(Shallow Trench)와 같은 여러 다른 종류의 격리구조를 하나의 격리구조(135)로 단순화시킬 수 있다. 도11에서 베이스를 연결하는 중간전극(123)이 낮은 농도의 콜렉터(124c)와 같이 연결되면 베이스(124b)와 콜렉터(124c)사이에 쇼트키다이오드가 형성되어 VBFLD의 고속 동작을 가능케 한다.

MOSFET형태를 갖는 VMFLD는 도8a-8d와 9a-9b에 도시되어 있다. 수직형태의 MOSFET은 기존에 널리 쓰이는 수평 형태에 비하여 적은 면적에 많은 디바이스를 형성하여 집적 밀도(integration density)를 높일 수 있는 장점과 MOSFET 디바이스의 경우 채널의 길이가 사진이나 식각기술에 제한을 받지 않는다는 장점, 그리고 같은 채널 길이(Channel Length, L)를 갖는 수평 형태의 MOSFET보다 채널폭(Channel Width)을 증가시킬 수 있어서 많은 전류를 구동시킬 수 있다는 장점이 있다.

하지만 선행기술에 쓰인 수직 형태를 가진MOSFET(Vertical Transistor, VT)은 다음에 열거된 여러 가지 단점들로 인해서 많이 사용되지 않는다. USP5414288과USP6027975등에 쓰인 수직 형태의 MOSFET은 국부적으로 노출된 단결정 영역에 단결정 에피(Epitaxial) 성장시켜서 채널 영역을 구성하는 기술이며 이 기술은 제작 기술이 어렵고 복잡하며 에피 성장에 높은 열을 요구하므로 낮은 온도를 요구하는 반도체 제작방법에는 적합하지 않다.

USP6337247과 USP6449186 등에 쓰인 기둥 형태를 가진 SGT(Surrounding Gate Transistor)는 기능이 최적화된 기존의 수평 형태의 디바이스와 공존하기 어렵고, 이온주입을 통한 불순물 주입시에 수직으로 서있는 기둥형태의 트랜지스터로 인하여 그늘효과(Shadow Effect)를 발생시킬 수 있다. 또한 SGT는 쏘스/드레인 영역과 게이트의 전극 형성에 어려움이 있기 때문에, 수평 형태의 디바이스에 비해서 높은 집적도를 구현하기 힘들다. 또한 최적화된 기존의 수평 형태의 디바이스와 공존하기 어렵기 때문에, 선행기술인 위의 두 발명 형태 모두가 SoC(System on Chip)를 구성하기에 적합한 기술이 아니다.

본 발명에서의 VMFLD는 하부전극(121)이 바로 쏘스/드레인에 접하여 기생저항에 의한 전압강하나 전류감소를 줄일 수 있다. 또한 VMFLD는 선행기술과 마찬가지로 완전공핍(Full Depletion)이나 부분공핍(Partial Depletion)이 되는 VMFLD를 FLD를 형성하는VMFLD의 폭에 따라 자유롭게 조절할 수 있다. 여기에서 완전공핍과 부분공핍을 결정하는 VMFLD의 폭은 동작전압, 게이트의 유전상수에 의존한다. 이러한 두 가지의 다른 공핍에서의 동작은 수평으로 동작하는 SOI 디바이스에서는 구현하기 매우 어려운 기술이다. SOI기판으로부터 분리되는 단결정 반도체층의 표면이, VMFLD의 고농도 쏘스나 혹은 드레인 영역이 되므로, 비록 표면에 작은 결함이 있어도 수평형태의 디바이스와 달리 게이트 절연층의 품질(Quality)에 영향을 주지 않으며 디바이스의 동작이나 수율(Yield)에 미치는 영향이 적다.

본 발명에 따른 VMFLD는 채널이 형성되는 영역에 불순물이 불균일하게 분포하여, 채널 영역에서 전류가 흐르는 방향으로 전장(Electric field)의 기울기가 생겨서 전류의 흐름을 돕고, 또한 미세채널효과(Short Channel Effect, SEC)를 줄이는 형태의 구조를 가질 수 있다. 여기에서의 불순물의 불균일한 분포는 SOI기판에서 이온주입이나 에피성장시에 자연스럽게 형성된다. 쏘스로부터 드레인쪽으로 채널(Channel)이 형성되는 영역의 농도가 증가하는 이러한 불균일한 분포는 VMFLD를 비대칭동작하게 만든다. 또한 쏘스에는 낮은 농도의 불순물층인 LDD(Light Doped Drain)가 없고 드레인에만 LDD가있는 불균일 불순물구조도 만들 수 있다. 선행기술에 있어서 수평으로 동작하는 MOSFET에서 이러한 불균일한 불순물 분포를 만들려면 기울기(Tilt)가 큰 이온주입을 포함한 공정과 디바이스 배치에서의 어려움 등으로 인하여 쉽게 구현할 수 없다.

본 발명에 따른 MOSFET 형태의 VFLD(또는 간단히 VMFLD)의 게이트절연층은 USP5330935나 USP5443863에서와 같은 650℃보다 낮은 온도에서 형성할 수 있는 열산화막(Thermal Oxide)이나 도포된 산화막, 또는 산화막과 질화막을 합친 ONO(Oxide-Nitride-Oxide)나 NO(Nitride Oxide), 질소가 첨가된 산화막(Oxynitride) 등 선행기술에서 쓰이는 게이트절연층들 중에서 650℃ 이상의 고온을 사용한 공정을 제외한 거의 모든 게이트 절연 물질을 사용할 수 있다. 본 발명의 또다른 장점은 Al2O3, ZrO2, HfO2, Y2O3, La2O3, Ta2O5, TiO2, BST 등과 같이 절연상수(Dielectric Constant)가 큰 물질을 게이트절연체로 사용하는데 있어서 선행기술보다 유리하다. 선행기술에서는 절연상수가 큰 게이트물질을 도포한 후에 쏘스/드레인의 주입된 불순물을 활성화시키기 위한 고온이 필요하며 이때 절연상수가 큰 물질의 특성이 변화할 수 있다. 하지만 VMFLD의 제작 공정은 높은 온도를 요구하지 않으므로 게이트절연층의 형성 이후에도 절연상수가 큰 물질을 안정적으로 게이트절연층으로 사용할 수 있다. 또한, VMFLD의 게이트절연층 형성시에 ALD(Atomic Layer Deposition)을 이용하면 좀더 균일한 박막을 얻을 수 있다.

본 발명에 따른 VMFLD에 있어서 게이트 절연층의 두께를 바꾸거나, FLD의 두께를 바꾸어서 문턱전압(Threshold Voltage)이 다른VMFLD를 형성할 수 있다. 게이트 절연층의 두께를 달리하거나 유전 상수가 다른 물질을 각기 다른 VMFLD에 사용하면 동작 전압과 문턱전압이 각기 다른 VMFLD를 동시에 형성할 수 있으므로, SoC의 형성에 도움이 된다. 또한 본 발명에서의 VMFLD는 낮은 온도에서 제작되고, 채널 형성부분을 둘러싸는 게이트를 만들 수 있기 때문에, 선행기술에 비하여 금속을 게이트로 쓰기에 적합하다.

선행기술에 있어서 디지탈 응용에 쓰이는 MOSFET은 전류나 전압의 크기에 따라서 "0"과 "1" 혹은 "off"와 "on"으로 구분되는 두 가지 종류의 다른 값을 갖는다. 본 발명에 따른 VMFLD는 도13a에 나와있는 것처럼 하나의 드레인과 쏘스를 공유하는 수평으로 구분되는 복수의 게이트에 의하여 여러가지 다른 값을 갖는 멀티레벨(Multi-Level, ML) VMFLD를 형성할 수 있다. VMFLD에서 전류크기는 게이트의 넓이에 비례한다. 따라서 단순히 같은 넓이를 갖는 복수의 게이트를 만들어 순차적으로 증가하는 전류를 갖는 VMFLD를 만들거나, 혹은 다른 넓이를 갖는 복수의 게이트를 하나의 VMFLD에 사용하여 다양한 전류값을 갖는 ML-VMFLD를 형성할 수 있다. 도13b는 "W" 크기를 갖는 두개의 게이트와 "3W" 크기를 갖는 두개의 게이트로 구성되는 ML-VMFLD를 보여준다. 여기에서의 "W"는 값을 갖는 일반적인 숫자를 의미하며, "3W"는 "W"의 3배가 되는 값을 의미한다. 도 13b에 나와있는, 이러한 4개의 게이트들의 조합으로 ML-VMFLD는 "0"에서 "8"까지 9가지의 다른 값을 전류로 표시할수있다. 만약 같은 넓이를 갖는 ML-VMFLD로 9개의 다른 값을 가지려면 도13a에서와 같이 8개의 게이트가 필요하다. ML-VMFLD는 메모리나 혹은 디지탈 로직 디바이스의 응용에 쓰일 수 있다. 멀티레벨을 갖는 중간전극은 MOSFET 이외에도 다른 종류의 디바이스에 사용될 수 있다. 바이폴라에서도 베이스에 연결된 복수로 구성된 중간전극으로 멀티레벨을 구성할 수 있다.

본 발명에 따른 3차원 IC를 구성하는 FLD는 MOSFET나 바이폴라와 같이 단일 형태의 디바이스 뿐만이 아니라, 복수의 단일 디바이스가 하나의 FLD로 결합한 형태를 가질 수도 있다. 도14에서는 본 발명으로 구성된 VFLD 구조의 인버터를 표시하였다. 인버터를 구성하는 p-MOSFET과 n-MOSFET은 각기 다른 웰(well)을 요구하지 않으므로 높은 집적도를 가질 수 있다. p-MOSFET의 게이트전극(123d)과 n-MOSFET의 게이트전극(123e)을 연결하여 인버터의 입력이 되는 콘택트(123f)가 있고, p-MOSFET의 드레인과 n-MOSFET의 드레인을 연결하여 인버터의 출력이되는 전극(123g)과 콘택트(123h)가 있다. 도14에서의 p+-p-p+로 이루어진p-MOSFET은 공핍모드(Depletion Mode)로 동작하는p-MOSFET이다. 여기에서의p-MOSFET은 p+-n-p+으로도 이루어 질수있으며, 이경우에는 n영역에 기준전압이 가해져야한다. 도14에서와 같이 본 발명에서의 중간전극을 연결하는 배선은 FLD사이의 격리구조에 존재하는 절연층을 관통하는 콘택트로 인하여 FLD층의 위와 아래로 연결될 수 있다.

FLD를 이용한 인버터의 구성은, 하나의 SOI층만으로 구성된 도14에서와는 달리, 도5b에서와 같이 두개의 SOI층을 이용하여 하나의 SOI층에는n-MOSFET을 다른 하나의 SOI층에는p-MOSFET을 각각 구성하여 하나의 FLD IC층에 하나의 인버터를 구성할 수 있다.

본 발명에 따른 3차원 IC를 구성하는 복수의 FLD를 이용하여 메모리(Memory) 디바이스를 구성할 수 있다.

또한 도14에 나와 있는 것과 같은 VFLD 형태의 인버터 두개와 베이스 반도체기판에 있는 두개의 패스(Pass) 트랜지스터를 이용하여, 총6개의 트랜지스터를 이용한 SRAM(Static Ramdom Memory) 셀(Cell)을 구성할 수 있다. 두개의 인버터는 VFLD로 되어 있으며 워드라인(World Line, WL)과 비트라인(Bit Line, BL)을 갖는 2개의 패스(pass) 트랜지스터(161a, 161b)는 베이스 반도체기판 위에 형성된다. 도15a와 도15b는 두개의 FLD 인버터에서 하나의 입력을 다른 하나의 출력에 연결하고 하나의 출력을 다른 하나의 입력에 연결한 래치(Latch)형태를 각각 위(도15a)에서 및 밑(도15b)에서 콘택트를 배선으로 연결한 그림이다. 하나의 VFLD 인버터의 콘택트들(122a, 123h, 123f, 131)에 대응하는 다른 하나의 VFLD 인버터의 콘택트들(122a,123h,123f,131)은 밑줄로 구분하여 표시하였다. 따라서 작은 면적에 많은 양의 SRAM 셀을 구성하여 집적도를 증가시킬 수 있는 구조를 가질 수 있다. 특히 베이스 반도체기판은 SRAM 셀을 구성하는 p-MOSFET를 위한 n-well의 형성이 요구되지 않으므로 베이스 반도체기판에서 더욱 높은 집적도를 가질 수 있다. 만약 4개의 패스 트랜지스터를 사용하면 dual-port SRAM를 제작할 수 있다.

위의 발명형태 이외에도 본 발명에 따른 SRAM 셀의 제작에 있어서는 다양한 방법이 가능하다. 첫번째는 베이스 반도체기판에 4개의 n-MOSFET을 형성하고 2개의 p-MOSFET을 FLD로 형성하는 6개의 트랜지스터를 이용한 SRAM 셀, 두번째는 베이스 반도체기판에 2개의 p-MOSFET을 형성하고 4개의 n-MOSFET을 FLD로 형성하는 6개의 트랜지스터를 이용한 SRAM 셀, 세번째는 2개의 FLD형태의 p-MOSFET을 하나의 FLD층에 형성하고 4개의 FLD형태의 n-MOSFET을 다른 하나의 FLD층에 형성하는 6개의 트랜지스터를 이용한 SRAM 셀, 네번째는 4개의 트랜지스터와 2개의 저항을 이용한 SRAM 셀로 트랜지스터가 베이스 반도체기판에 있거나 혹은 하나의 FLD층에서 FLD로 구성되며, 저항은 다른 하나의 FLD층에서 FLD로 형성되거나 혹은 다결정 반도체로 구성되는 SRAM 셀을 들 수 있다.

선행기술에서 종래에 싸이리스터를 이용한 SRAM은 하나의 반도체기판 위에 수평 형태의 MOSFET인 엑세스 트랜지스터와 수직형태의 싸이리스터를 동시에 형성하여 제작 공정이 복잡하고 다른 형태의 디바이스와 공유하기 어려운 공정을 사용하므로 SoC에 적합하지 않다. 도16a는 본 발명에 따른 게이트(123j)를 갖는 VTFLD를 이용한 SRAM 셀을 보여준다. 중간전극인 게이트(123j)는 두번째 워드라인(WL2)으로 쓰이며, 상부전극(122)은 기준전압에 연결된다. 본 발명은 VTFLD를 베이스 반도체기판에 놓인 수평형태의 엑세스(Access) 트랜지스터(161c)와 연결하여, 각각의기능을 최적화하고 집적도를 높이며 SoC의 형성을 용이하게 한다. 여기에서 엑세스 트렌지스터의 게이트는 첫번째 워드라인(WL1)으로 쓰인다. 도16b에서의 또다른 형태의 SRAM셀은 도16a에 나와있는 수직형태의 엑세스 트랜지스터(161c)와 수직 형태의 싸이리스터를 연속적으로 연결하여 수직 형태만을 갖는 VFLD를 이용한 SRAM셀을 보여준다. 싸이리스터의 게이트(123j)와 엑세스(Access) 트랜지스터의 게이트(123i)가 모두 중간전극으로 형성되어 있다. 도 16a에서의 VTFLD는 USP6225165B1나 USP6172899에서와 같이 단독으로 SRAM셀을 구성할 수도 있다.

본 발명에 따른 하나의 트랜지스터와 하나의 커패시터로 구성되는 DRAM(Dynamic Ramdom Memory) 셀은 DRAM을 구성하는 하나의 트랜지스터가 베이스 반도체기판에 있거나 혹은 FLD IC층에 VMFLD로 구성이 되며, 이 트랜지스터의 플로팅쏘스(floating source)가 다른 FLD IC층에 구성된 하나의 커패시터(VCFLD)와 연결된다. VCFLD의 종류는 도11a-11b에 나와 있다. 또는 복수의 SOI층으로 구성된 하나의 FLD IC층에서 하나의 SOI층에는 트랜지스터를, 다른 하나의 SOI층에는 커패시터를 구성하여 연결하는 구조이다. 또다른 형태의 DRAM은 하나의 FLD IC층을 구성하는 하나의 SOI층에 연속적으로 결합된 하나의 트랜지스터와 하나의 커패시터로 구성되는 DRAM 셀을 구성하는 방법이다. 도17a는 하나의 MOSFET과 하나의 공핍층을 이용한 커패시터가 결합된 구조이다. 상부전극(122)는 비트라인으로 연결되고, 중간전극(123)은 워드라인으로 연결이된다. 도17a에서 공핍영역이 확장되는 플로팅 n+ 쏘스(124e)와 하부전극에 접하는 p 영역(124f)은 커패시터의 용량을 증가시키기 위하여 트랜지스터보다 넓은 폭을 갖는 구조이며, 이러한 넓은 폭의 단결정 반도체영역도, 추가의 사진 공정 없이 도7a-7c에서와 같은 스페이서 기술로 만들 수 있다. 도17b는 하나의 MOSFET에서 플로팅 쏘스를 이용한 커패시터가 절연층을 이용한 커패시터와 병렬로 연결된 구조이다. 여기에서 플로팅 쏘스를 구성하는 상부의 p 영역은 기준전압에 연결된다(미도시). 도17b에서는 하부전극(121)이 비트라인에 연결되고 중간전극(123)이 워드라인으로 연결된다.

본 발명에 따른 비휘발성(Non-Volatile) 메모리 디바이스 구조를 갖는 FLD가 도18a-18f에 설명되어 있다. 도18a는 두개의 게이트전극을 이용한 경우이며, 전압이 가해지지 않는 플로팅게이트(floating gate)(123k)는 게이트절연층(183b)을 사이에 두고 p형으로 도핑된 채널영역 전부를 덮고 있으며, 전압이 가해지는 콘트롤게이트(control gate)(123)는 플로팅게이트(123k)와의 사이에 또다른 절연층(183c)을 가지며 플로팅게이트(123k)를 덮고 있다. 도18b에서는 플로팅게이트(123k)가 p형으로 도핑된 채널영역의 일부분에만 형성되고, 나머지 일부분의 채널영역과 플로팅게이트(123k)를 콘트롤게이트(123)가 덮고있는 스플릿게이트(split gate) 형태를 갖는다. 도18c는 3개의 게이트로 구성되며 하나는 플로팅게이트(123k), 다른 하나는 콘트롤게이트(123)이고 나머지 하나는 저장된 테이타를 지우는 이레이즈게이트(erase gate)(323)가 도시되어 있다. 도18d는 플로팅게이트없이 비휘발성 메모리로 쓸 수 있는 디바이스로 게이트절연체(183)가 ONO(Oxide-Nitride-Oxide)로 되어 있으며, 동작하는 방향에 따라서 서로다른 위치(30)에 정보를 수용할 수 있다. 도18e에서는 본 발명에 따른 비휘발성 메모리 디바이스가 플레시(Flash) 메모리로 동작할 수 있도록 p형으로 도핑된 벌크(bulk)영역을 전기적으로 연결하는 콘택트(122c)를 갖는 구조를 보여준다. VMFLD에서 벌크영역의 전기적 연결은 동시에 형성되지 않는 복수의 중간전극을 사용하여 하나는 절연체 없이 한쪽에서 벌크에 연결되고, 다른 전극은 절연체를 가지고 한쪽에서 게이트 전극으로 사용될 수 있다.

본 발명에 따른 비휘발성 메모리의 또다른 장점은 ML-VMFLD와 마찬가지로 멀티레벨의 정보를 저장할 수 있는 하나의 FLD를 구성할 수 있다. 도18f에 나와있듯이 하나의 쏘스/드레인으로 구성된 FLD가 8개로 분리된 게이트를 가지면, 하나의 FLD가 8비트로 구성된 메모리가 된다. 도18f에서의 콘택트(122c)는 벌크를 연결하며, 나머지 FLD를 구성하는 SOI영역(124)에 있는 콘택트(122a)는 쏘스/드레인에 연결된다. 도18e에 나와있는 점선으로 표시된 “756”은 도18e에 나와있는 것처럼 벌크가 FLD의 위로부터 노출되는 경계선을 나타낸다. 나머지 FLD를 구성하는 SOI영역(124)에 접한 콘택트(122a)는 쏘스/드레인에 연결된다. 18a-18c에서 설명되어있는 비휘발성 메모리에서 쏘스와 드레인을 구성하는 불순물의 농도를 각각 다르게하면 ETOXTM에서와 같이 동작방향에 따른 멀티레벨을 가지는 비휘발성 메모리를 구성할 수 있다.

본 발명에 따른 FLD를 이용한 모든 메모리 디바이스는 FLD IC층에 리던던시(Redundency)를 가질 수있다.

본 발명은 도19a,b에 예시해 놓은 것처럼 FLD를 형성하는 하나의 FLD IC층을 블록(block)으로 분리하여 블록별로 각기 다른 종류의 FLD 디바이스를 형성할 수 있다. 여기에서 각각의 블록은 수십 나노(Nano) 평방미터의 넓이를 갖는다. 도19a,b는 FLD IC를 위에서 본 그림이며 하나의 칩(Chip, 441)은 절단선(Scribeline)으로 구분되어 있다. 예를 들어 하나의 FLD IC층에 4개의 블록(413a-413d)을 만들어서, 하나의 블록은 프로그래밍이 가능한 FPGA로, 다른 하나는 Flash 메모리로, 또 다른 하나의 블록은 바이폴라 그리고 나머지 하나는 SRAM으로 사용할 수 있다. 각각의 블록에서는 디바이스에 따라서 다른 형태의 불순물 접합이 요구되며, 이러한 다른 불순물은 낮은 온도에서 형성되는 LT-FLD의 경우에는 단결정 반도체층이 전달되기 전에 SOI기판에서 이미 형성이 되어야 한다. 블록 FLD의 형성은 기판정렬 마크가 형성된 SOI기판과 베이스 기판을 정렬하는 기술이 요구된다. 이때 반도체 공정에서 발생되는 기판정렬 오차를 고려해서 블록간의 기판정렬 오차보정공간(Overlay Error Compensation Area)(412)을 미리 설정하는 것이 좋다. 여기에서의 기판정렬 오차보정공간(412)의 폭은 수 마이크로미터에서 수백 마이크로미터의 범위를 갖는다.

한편, 지금까지 설명한 본 발명에 따른 3차원 집적회로를 응용하여 구현가능한 다양한 구조의 반도체 디바이스에 대해서 구체적으로 설명한다.

도20a는 강유전체(Ferroelectrics, 710) 박막을 이용한 커패시터(capacitor)와 상기 커패시터에 직렬 연결된 VFLD로 이루어진 비휘발성 메모리(700)의 구조를 보여주고 있다. 강유전체를 이용한 비휘발성 메모리 디바이스는 FRAM (Ferroelecrics Random Access Memory)으로 불리운다. 일반적으로 쓰이는 강유전체물질로는 (Pb,Zr)TiO₃(=PZT), SrBi₂Ta₂O₉(=SBT), YMnO₃등이 있다. 이러한 강유전체 물질은 외부에서 전계(Electric field)를 인가하면 분극(Polarization)을 하는 특성이 있다. 도20a에서의 FRAM(700)은 하나의 강유전체 커패시터와 하나의 수직동작하는 MOSFET이 직렬연결된 반전분극 전류형이며, 하나의 메모리셀(cell)을 구성하여 비트(bit)단위로 사용된다. 상기 VFLD의 게이트(123)는 Word Line (WL)이며, 드레인(131)은 Bit Line (BL), 그리고 쏘스(122)는 상기 커패시터에 연결되고, 상기 다른 전극 단자(122a)는 Drive Line (DL 혹은 Plate Line이라 한다)에 연결된다.

도20b는 상기 FRAM 셀(700)을 이용한 메모리 회로도이다. 여기에서 Sense Amp(770)를 구성하는 로직(Logic) 디바이스는 일반적으로 베이스 기판(103)에 형성되고, FRAM 셀(700)은 VFLD형태의 트랜지스터를 포함하며, SOI층(101)에 설치된다.

도20c는 도20a의 FRAM(700) 2개를 이용하여 하나의 메모리 비트를 형성하는 셀을 구성할 경우의 회로도이다. 여기에서도 일반적으로 Sense Amp(770)를 구성하는 로직(Logic) 디바이스는 베이스 기판(103)에 형성되고, FRAM(700)은 VFLD형태의 트랜지스터를 포함하며, SOI층(101)에 설치된다.

도21a는 강유전체(Ferroelectrics, 710) 박막을 이용한 커패시터와 상기 커패시터에 병렬 연결된 VFLD로 이루어진 비휘발성 메모리(730)의 구조를 보여주고 있다. 이러한 병렬연결 FRAM은 도20a에서의 직렬연결 방식보다 동작속도가 빠르며 전류의 소모가 적다. 하나의 중간전극(123)은 WL으로 쓰이지만 다른 하나의 중간전극(123a)은 고정된 전압이 인가되어 상시 전류가 통하는 상태가 유지되어서 상기강유전체 커패시터와 VFLD를 병렬로 연결 시키는 역할을 한다.

도21b는 상기 FRAM 셀(730)을 이용한 메모리 회로도이다. 상기 FRAM 셀(730)들이 비트(bit) 단위로 체인(Chain)처럼 연결되어 하나의 바이트(Byte)를 형성한다.

도20a와 도21a에서의 강유전체(Ferroelectrics, 710) 박막을 이용한 커패시터는 VFLD의 위에 위치하여 있다. 하지만 반대로 상기 강유전체 커패시터가 VFLD의 아래에 위치할 수도 있다. 또한 상기 VFLD는 MOSFET이 아닌 바이폴라나 MESFET등의 다른 형태의 트랜지스터가 될 수도 있다.

도22a와 도22b는 강유전체(Ferroelectrics, 710) 박막이 수직동작하는 MOSFET형태의 VFLD의 일부분으로 이루어진 비휘발성 메모리(730)의 구조들이다. 도22a는 강유전체(Ferroelectrics, 710) 박막이 VFLD에서 하나의 게이트 절연막(183)과 게이트 전극(123) 사이에 사용되어 FRAM(750)을 구성한다. 이를 MFIS(Metal Ferroelectric Insulator Silicon)이라 한다. 상기 게이트 절연막(183)은 일반적으로 MOSFET에서 사용되는 게이트 절연막을 의미하며, 실리콘산화막(SiO₂)이나 산화질화막 (Oxynitride) 등이 쓰인다. 만약에 도22a에서 게이트 절연막(183)없이 강유전체(710)가 절연막 대신에 사용되면 MFS(Metal Ferroelectric Silicon) 형태의 FRAM이 된다.

도22b는 강유전체(Ferroelectrics, 710) 박막이 VFLD에서 하나의 플로팅 게이트(123k)와 콘트롤 게이트(123) 사이에 사용되어 MFMIS (Metal FerroelectricMetal Insulator Silicon) 형태의 FRAM(760)을 구성한다.

도20-도22에서 사용된 강유전체(Ferroelectrics, 710) 박막은, VFLD를 형성하는 저온 공정과 함께 쓰이기 위해서는 강유전체(Ferroelectrics, 710) 박막을 도포하는 공정의 온도가 저온공정이 가능한 660℃ 이하가 되어야 한다.

도23a는 자성박막층(MJT, Magnetic Tunnel Junction Stack, 810)과 VFLD를 직렬 연결한 비휘발성 메모리인 MRAM (Magnetoresistive Random Access Memory, 800) 셀(cell)의 구조를 나타낸다. 도23a에서는 상기 자성박막층(810)이 FLD(124)를 형성하기 이전에 이미 FLD 밑의 층간 절연층(133)에 형성되어 있는 구조를 보여준다.

도23b 역시 자성박막층(810)과 VFLD를 직렬 연결한 비휘발성 메모리인 MRAM (Magnetoresistive Random Access Memory, 850) 셀(cell)의 구조를 나타낸다. 도23a와는 반대로 FLD(124)를 형성한 후에 상기 FLD(124)의 위에 자성박막층(810)이 형성되어 있는 구조를 보여준다.

상기 자성박막층은 가해진 자기장에 의해서 전기저항이 변하는 성질을 가지고 있다. 여기에서의 전기저항은 자성박막내의 전자의 분극(Polarization)에 따라서 변하게 된다. 상기 자성박막층은 하나의 막이 아닌 여러층의 막으로 구성되어 있다. 일반적으로 두개의 서로 다른 자성박막과 그 사이의 절연층으로 구성되어 있다(미도시). 하나의 자성박막은 Free layer로 가해진 자기장에 의해서 분극되며, 다른 하나의 자성박막은 일반적으로 Pinned layer로 Antiferromagnetic layer인 exchange layer와 함께 사용되며 외부의 자장에 의해서 분극하지 않는다. 따라서상기 자성박막층을 MJT(Magnetic Tunnel Junction Stack)이라 한다. 상기 자성박막층은 위에서 설명한 두개의 자성박막과 그 사이의 절연층으로 구성되는 구조에 국한되지 않으며 여러 다른 종류의 박막층의 조합으로 구성될 수 있다. 자성박막층은 상기 절연층의 종류에 따라서 크게 두 가지로 나눌 수 있다. 하나는 비자성물질(Non Magnetic Material)를 절연층으로 사용하는 GMR(Giant Magetroresistance)이며 다른 하나는 산화막 등의 절연층을 이용한 TMR(Tunneling Magetroresistance)이다. 도8a와 도8b에서의 VFLD는 MOSFET이 아닌 바이폴라나 MESFET이 될 수도 있다.

도24는 가역 상변형 박막(Reversible Structural Phase-Change Film, 910)과 VFLD를 직렬 연결한 비휘발성 메모리인 OUM (Ovnic Unified Memory, 900) 셀(cell)의 구조를 나타낸다. 도24에서는 상기 가역 상변형 박막(910)이 FLD(124)를 형성한 후에 상기 FLD 위에 형성되어 있는 구조를 보여준다. 역으로, 가역 상변형 박막(910)이 FLD(124)의 형성 이전에 FLD 아래에 형성될 수도 있다 (미도시). 가역 상변형 박막(910)은 비결정(Amorphous) 상태와 다결정(Polycrystalline) 형태의 상(Phase)변이를 인가해주는 전류의 양(즉, 가역 상변형 박막에 가해지는 온도)과 시간에 따라서 변화하게 되며, 다결정은 비결정에 비해 낮은 전기저항을 갖는다.

가역 상변형 박막(910)이 될 수 있는 물질은 Chalcogenides이며 주기율표에서 VI족 원소를 포함하는 합금으로 되어 있다. 대표적인 물질은 Ge-Sb-Te 합금이며, 이외에도 GaSb, InSb, InSe, Sb₂Te₃, GeTe, Ge₂Sb₂Te₅, InSbTe, GaSeTe,SbSb₂Te₄, InSbGe, AgInSbTe, (GeSn)SbTe, GeSb(SeTe)나 Te₈₁Ge₁₅Sb₂S₂등이 될 수있다. 가역 상변형 박막(910)에 접하여 전류를 인가하는 전극(901a)은 650^oC정도의 온도에서도 안정된 상태를 유지할 수 있는 TiAlN나 TiW등이 될 수 있다. 도24a와 9b에서의 VFLD는 MOSFET이 아닌 바이폴라나 MESFET이 될 수도 있다.

도25는 Fuse막(혹은 Antifuse막)(310)과 VFLD를 직렬 연결한 비휘발성 메모리인 PROM(Programmable Read-Only Memory, 300) 셀(cell)의 구조를 나타낸다. 도25에서는 상기 Fuse막(혹은 Antifuse막)(310)이 FLD(124)를 형성한 후에 상기 FLD 위에 형성되어 있는 구조를 보여준다. 역으로 Fuse막(혹은 Antifuse막)(310)이 FLD(124)의 형성 이전에 FLD 아래에 형성될 수도 있다 (미도시). Antifuse 막(310)은 전기저항이 높지만 인가해주는 프로그래밍 전류/전압에 의하여 낮은 전기 저항을 가질 수 있다. 반대로 Fuse막(310)은 전기저항이 낮지만 인가해주는 프로그래밍 전류/전압에 의하여 높은 전기 저항을 가질 수 있다. 이러한 ROM은 일반적으로 한번 프로그래밍하면 다시 프로그램이 불가능하다.

상기의 PROM을 이용하여 ASIC(Application-Specific Integrated Circuit), FPGA(Field Programmable Gate Array)나 PLA(Programmable Logic Array) 등을 구현할 수 있다.

상기 Antifuse로 쓰일 수 있는 물질은 ONO(Oxide-Nitride-Oxide)막, 금속산화막, Chalcogenide막, 혹은 도핑이 안된 비결정(Amorphous) 실리콘막 등이 있고, Fuse로 쓰일 수 있는 물질은 nichrome이나 다결정실리콘 등이 있다. Fuse나Antifuse의 전극(301a와 301b)으로 쓰이는 물질은 높은 온도와 전류에서 안정된 TiW이 될 수 있다.

도25에서의 VFLD(124)는 MOSFET이 아닌 바이폴라나 MESFET, 혹은 다이오드 등이 될 수도 있다.

도26은 하나의 MOSFET 형태의 VFLD(124)만으로 휘발성 메모리인 DRAM(400)을 구성한다. VFLD(124)는 SOI로 구성되며 보디(Body)(도26에서는 p영역)가 프로팅(Floating)되어 전압이 인가되지 않으면 동작중에 보디에 전하(Charge)가 축척되어 DRAM 셀과 같이 일정 시간동안(Refresh time) 정보를 저장하고 읽을 수 있는 동작을 할 수 있다.

도27a는 하나의 MOSFET 형태의 VFLD와 비휘발성 메모리 형태의VFLD가 직렬로 연결되어 하나의 EEPROM(Electrically Erasable Programmable Read-Only Memory, 500) 셀을 구성한다. 상기 비휘발성 메모리는 플로팅게이트와 콘트롤게이트를 가지는 이중게이트 형태이지만 SONOS(Silicon Oxide Nitride Oxide Silicon) 형태의 비휘발성 메모리가 될 수도 있다. 도27a에서는 Select line을 구성하는 MOSFET이 위에 있고 아래에 이중게이트의 비휘발성 메모리가 있는 것으로 도시되어 있지만 위치가 바뀌어도 같은 동작을 할 수 있다.

도27b는 상기 EEPROM의 등가 회로도이며 하나의 셀을 구성한다.

도28은 높은 전압에서 동작이 가능한 파워(Power) MOSFET 형태의 VFLD(600)이다. 일반적인 MOSFET 형태의 VFLD와 구조상으로 다른 점은 VFLD(124)를 구성하는 SOI층의 두께가 수 마이크로미터(um)에서 수백 마이크로미터까지 동작전압에 따라서 달라지며, 게이트 절연층(183)의 두께도 동작전압에 따라서 수십 나노미터(nm)에서 수천 나노미터까지의 범위를 가진다. 일반적으로 동작전압은 7V에서 1000V이상까지 다양한 범위를 가질 수 있다. 또한 MOSFET을 구성하는 SOI가 직각으로 된 벽면을 가지지 않고 기울어져서, 수직방향으로 위는 좁고 아래는 넓은 사다리꼴(Trapezoidal) 형태로 만들 수도 있다. 이런 사다리꼴 형태는 공핍영역(Depletion region)의 확장을 돕고 공핍영역 안의 전계(Electric field)를 줄일 수 있어서 동작전압을 증가시킬 수 있다.

이러한 파워 MOSFET형태의 VFLD(600)는 일반적으로 쓰이는 수평형태의 파워 MOSFET에 비하여 많은 장점을 가진다. 일반적인 수평형태의 파워 MOSFET에서 동작전압을 증가시키려면 채널길이(Channel length)를 증가시켜야 하며, 이것은 곧 제조원가의 증가로 이어진다. 하지만 파워 MOSFET형태의 VFLD에서 체널길이는 수직높이로 결정되며 면적의 증가로 바로 이어지지는 않는다. 또한 파워 MOSFET형태의 VFLD는 게이트가 체널영역을 둘러싸는 형태를 가지고 있어서 최소한 기존의 파워 MOSFET에 비하여 두 배 이상의 전류구동 능력과 낮은 동작저항(Low ON resistance)을 갖게된다. 따라서 도28의 파워MOSFET형태의 VFLD는 수평형태의 LDMOS(Lateral Double-Diffused MOS)나 Trench MOS등의 파워 MOSFET을 대체할 수 있다. 또한 베이스 기판에 낮은 전압에서 동작하는 디바이스와 파워 MOSFET형태의 VFLD를 하나의 칩에 연결하여 디지탈과 아나로그 신호를 동시에 하나의 칩에서 처리하는 SmartPower (혹은 SmartMOS) 등의 칩(Chip)을 구현할 수 있다.

도29는 도28과 같은 파워 MOSFET형태의 VFLD(600)에서 Double-Diffused형태를 가지는VFLD(650)이다. 고농도로 도핑(Doping)된 체널영역은 드레인(Drain)의 공핍영역(Depletion region)이 확장되는 것을 방해해서 높은 전압에서도 디바이스가 동작할 수 있도록 도와준다.

도28과 도29에서의 MOSFET의 게이트를 "저온산화막(Low temperature thermal oxide film) + 높은 절연상수막 (High-k dielectric) + 화학증착 절연막 (CVD dielectric)" 등의 조합으로 구성하면 반도체영역(124)과 게이트 절연층 (183) 사이의 표면결함(Interface trap)을 줄이고 신뢰도(lifetime)를 증가시킬 수 있고 또한 전류 구동능력을 증가시켜 동작저항(On resistance)를 낮출 수 있다.

본 발명에서 쓰인 MOSFET형태의 VFLD는 하부전극(121)이 바로 쏘스/드레인에 접하여 기생저항에 의한 전압강하나 전류감소를 줄일 수 있다. 또한 선행기술과 마찬가지로 완전공핍(Full Depletion)이나 부분공핍(Partial Depletion)을 VFLD의 폭에 따라 자유롭게 조절할 수 있다. 여기에서 완전공핍과 부분공핍을 결정하는 VFLD의 폭은 동작전압, 게이트의 유전상수에 의존한다. 이러한 두 가지의 다른 공핍에서의 동작은 수평으로 동작하는 SOI 디바이스에서는 구현하기 매우 어려운 기술이다. SOI기판으로부터 분리되는 단결정 반도체층의 표면이, VFLD의 고농도 쏘스나 혹은 드레인 영역이 되므로, 비록 표면에 작은 결함이 있어도 수평형태의 디바이스와 달리 게이트 절연층의 품질(Quality)에 영향을 주지 않으며 디바이스의 동작이나 수율(Yield)에 미치는 영향이 적다.

이상에서와 같이, 본 발명에 따르면 다음과 같은 효과를 얻을 수 있다.

본 발명은 3차원으로 연결되어 있는 각각의 FLD들을 지지하기 위한 물리적인 기판이 요구되지 않는다. 또한, 본 발명은 바닥층에 베이스 기판이 없이 연결선과 배선을 갖는 층간 절연층과 함께 하는 FLD만을 이용한 구조를 가질 수 있다. 본 발명은 전부 혹은 일부의 FLD가 "전기적으로 공유하는 불순물 영역"을 갖지 않으며, 절연물질로 전부 혹은 부분적으로 채워진 격리구조에 의하여다른 디바이스와 전기적으로 독립된 형태를 갖기 때문에 기생 디바이스를 갖지 않는다. 본 발명에서는 "기판정렬을 위한 구조"없이 단순히 기판에 있는 노치(notch)의 정렬 정도만으로 FLD가 구성되는 층을 형성할 수 있다. 본 발명에서는 반도체에 쓰이는 MOSFET을 포함한 대부분의 디바이스를 수직방향으로 동작하는 구조로 만들수 있으며, 선행기술인 수직 디바이스와 비교하여 콘택트와의 배선연결이 용이하며 낮은 접촉저항을 가질 수 있다. 본 발명은 배선없이 단위 디바이스를 하나의 반도체층 안에서 수직방향으로 직렬연결된 다중접합을 이용한, 즉 복합디바이스 형태의 로직을 FLD형태로 만들 수 있다. 본 발명에서는 FLD의 위와 아래, 그리고 중간 등의 모든 영역에 금속과 직접 접한 금속전극을 가질 수 있다. 여기에서의 금속전극의 면적은 격리식각으로 형성되는 FLD의 위와 아래의 면적과 같은 크기로 형성될수 있으므로 디바이스의 동작에서 전압강하를 최소화할 수 있다.

한편, 본 발명에 따른 3차원 집적회로를 응용하여 비휘발성 및 휘발성 메모리 디바이스를 구현하면, 작은 면적에 많은 디바이스를 3차원으로 쌓아올릴 수 있으며, 이전의 선행기술에 비하여 낮은 접촉저항을 갖고, 높은 단위 면적당의 집적율과 높은 전류를 구동할 수 있다. 또한 이전의 선행기술로 이루어진 디바이스를 베이스 기판에 설치하고 본 발명에 따른 FLD를 3 차원으로 설치하여 단위면적당 칩 생산량을 늘릴 수 있다.

Claims

복수의 디바이스1을 갖는 단결정 반도체층;

상기 단결정 반도체 층의 위와 아래에 형성된 단수 혹은 복수의 절연층;

상기 절연층에 형성되어 상기 복수의 디바이스1을 직접 혹은 간접적으로 연결하는 복수의 연결선과 배선으로 구성되되,

상기 복수의 디바이스1들의 전부 혹은 일부는 격리구조에 의해 분리가 되고, 전기적으로 또는 물리적으로 서로 공유하는 반도체기판을 갖지 않으며,

기판정렬구조 혹은 칩정렬구조를 갖지 않는 것을 특징으로 하는 3차원 반도체 집적회로.
종류가 다른 복수의 디바이스1을 갖는 단결정 반도체층이 블록별로 구분되며,

각각의 블록에는 수직방향으로 다른 블록과 구분이 되는 동일한 불순물 접합 구조를 가지는 한 종류의 디바이스들로 구성이 되며,

상기 블록간의 거리는 수 마이크로미터 에서 수백 마이크로미터의 거리를 가지고,

상기 블록들에 있어서 한 블록의 크기는 일 백 나노 평방미터 이상의 넓이를 가지며,

상기 단결정 반도체 층의 위와 아래에 단수 혹은 복수의 절연 층을 각각 가지며,

상기 절연층은 상기 복수의 디바이스1들을 직접 혹은 간접적으로 연결하는 복수의 연결선과 배선을 가지며,

상기 복수의 디바이스1들의 전부 혹은 일부는 격리구조에 의해 분리 되며, 전기적으로 또는 물리적으로 서로 공유하는 반도체기판을 갖지않는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 1에 있어서, 상기 하나의 단결정 반도체층 안에는 수직방향으로 모두 동일한 불순물 접합구조를 갖는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 1 또는 2에 있어서, 상기 배선의 일부 혹은 전부는 알루미늄인 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 1 또는 2에 있어서, 상기의 단결정 반도체 층은 복수의 단결정층으로 구성되며, 각각의 단결정 반도체층은 절연층으로 구분되며, 상기 절연층은 연결선을 갖지 않는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 1 또는 2에 있어서, 상기의 3차원 반도체 집적회로를 연속적으로 쌓아올린 복수의 3차원 반도체 집적회로를 구성하는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 1 또는 2에 있어서, 상기의 3차원 반도체 집적회로의 구조에 있어서 위와 아래에 패키지와 연결이 되는 복수의 패드를 갖는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 1 또는 2에 있어서, 상기의 3차원 반도체 집적회로의 아래나 위에, 혹은 두군데 모두에 있는 절연층은 기판과 접한 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 8에 있어서, 상기의 기판은 복수의 디바이스2를 가진 반도체기판이며 상기 디바이스1과 직접 혹은 간접적으로 연결선과 배선으로 연결되는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 1 또는 2에 있어서, 상기의 디바이스1은 수직방향으로 동작하는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 10에 있어서, 상기의 수직 디바이스1을 형성하는 단결정 반도체의 아래와 직접 접한 금속전극을 갖는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 11에 있어서, 상기의 하부전극은 상기 수직 디바이스1의 아래에 있는절연체내의 연결선과 정렬(Align)되며,

하부전극을 구성하는 전극의 일부 혹은 전부의 넓이가 수직 디바이스의 폭보다 넓은 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 10에 있어서, 상기의 수직 디바이스1은 중간에 단수 혹은 복수의 전극을 가지며,

상기 중간전극은 상기 디바이스1에 직접 접촉하거나, 혹은 절연층을 사이에두고 채널을 형성하는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 13에 있어서, 상기의 중간전극은 스페이서 형태로 되어있는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 13에 있어서, 상기의 중간전극은 평탄화된 형태로 되어있는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 13에 있어서, 상기 하나의 수직디바이스1에서 수평으로 구분된 복수의 중간전극을 갖는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 16에 있어서, 상기 분리된 복수의 중간전극은 상기 수직디바이스1에서 중간접합 면적이 서로 다른 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 13에 있어서, 상기 중간전극은 상기 수직 디바이스의 위로 확장되어 상기 수직 디바이스의 윗부분의 일부를 감싸며,

상기 수직 디바이스의 윗부분과는 절연체로 연결이 분리되어 있는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 13에 있어서, 상기 중간전극은 상기 수직 디바이스와 인접한 더미 수직 디바이스로 확장되어 중간전극 영역을 넓히는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 13에 있어서, 상기 중간전극을 연결하는 콘택트가 상기 중간전극의 위와 아래에있는 절연층과 상기 중간전극을 관통하여, 상기 콘택트를 연결하는 배선의 연결이 상기 수직 디바이스의 위와 아래에서 선택적으로 이루어지는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 10에 있어서, 상기의 수직 디바이스1을 형성하는 단결정 반도체는 단결정 반도체의 위와 직접 접한 금속전극을 갖는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 10에 있어서, 상기 수직디바이스는 상부전극 옆에 식각 정지층을 갖되, 상기 식각정지층은 식각속도가 수직디바이스의 위를 덮고 있는 절연층의 식각속도보다 느려서 상부전극에 연결되는 콘택트를 형성하는 절연층 식각이 멈추어지는 층을 의미하는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 22에 있어서, 상기 식각 정지층은 평탄화된 형태로 되어있는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 22에 있어서, 상기 식각 정지층은 스페이서 형태로 되어있는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 10에 있어서, 상기의 수직 디바이스1은 MOSFET이며,

채널이 형성되는 단결정 반도체 벌크영역의 전부 혹은 일부를 게이트 절연층을 사이에 두고 게이트가 형성되는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 25에 있어서, 상기의 수직 MOSFET은,

쏘스와 드레인 영역의 불순물 도핑이 비대칭인 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 25에 있어서, 상기의 수직 MOSFET은,

채널이 형성되는 벌크 영역이 수직 방향으로 비균일한 도핑을 갖는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 10에 있어서, 상기의 수직 디바이스1은 바이폴라 트랜지스터인 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 28에 있어서, 상기의 바이폴라 트랜지스터의 베이스 중간전극이 베이스와 콜렉터의 낮은 도핑 영역으로 연장되어 베이스와 콜렉터간에 쇼트키 다이오드를 형성하는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 10에 있어서, 상기의 수직 디바이스1은 커패시터인 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 10에 있어서, 상기의 수직 디바이스1은 다이오드인 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 10에 있어서, 상기의 수직 디바이스1은 인버터이며,

상기 수직 인버터는 p-MOSFET과 n-MOSFET가 수직으로 직렬연결된 형태의 단결정 반도체 층으로 구성되며,

상기 p-MOSFET에서 n-MOSFET과 접하지않는 쏘스에 상/하부전극1을 가지며,

상기 n-MOSFET에서 p-MOSFET과 접하지않는 쏘스에 상/하부전극2을 가지고,

상기 p-MOSFET과 n-MOSFET이 접하는 드레인 영역을 모두 접하는 중간전극3이 있고,

상기 p-MOSFET과 n-MOSFET이 각각 게이트 중간전극4와 5를 가지며,

상기 상/하부전극1과 2는 각각 동작전압과 그라운드에 연결되고,

상기 중간전극4와 전극5가 서로 연결되어 입력단자를 구성하고,

상기 중간전극3은 출력단자를 구성하는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 10에 있어서,

상기의 수직 디바이스1은 p-MOSFET과 n-MOSFET가 수직으로 직렬연결된 형태의 단결정 반도체 층으로 구성되는 두 개의 인버터를 포함하며 각 인버터가 입력단자와 출력단자에 연결되는 SRAM 셀을 구성하고,

두 개의 트랜지스터를 포함하는 디바이스2가 반도체기판으로부터 연결선과 배선으로 연결되며,

상기 하나의 트랜지스터 디바이스2의 쏘스는 상기의 하나의 디바이스1 인버터의 출력에 연결되고,

상기 다른 하나의 트랜지스터 디바이스2의 쏘스는 상기의 다른 하나의 디바이스1 인버터의 출력에 연결되는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 10에 있어서,

상기의 디바이스1은 싸이리스터를 이용한 SRAM 셀을 구성하며, 수직형태의 p-n-p-n접합을 이루며 처음의 p는 기준전압에 접하고 중간의 p는 게이트 절연층과 게이트를 가지고,

하나의 MOSFET를 포함하는 디바이스2가 반도체기판으로부터 연결선과 배선으로 연결되어,

상기 싸이리스터의 마지막에 있는 n영역과 상기 MOSFET 디바이스2의 쏘스가 연결되는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 10에 있어서, 상기의 디바이스1은 싸이리스터와 트랜지스터가 수직으로 연결된 SRAM 셀을 구성하며, 수직형태의 p-n-p-n-p-n접합을이루고 처음의 p-n-p-n 접합은 싸이리스터를 구성하고 마지막의 n-p-n 접합은 MOSFET을 구성하고 게이트를 가지며,

상기 싸이리스터에서 처음의 p는 기준전압에 접하고 중간의 p는 게이트 절연층과 게이트를 갖는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 10에 있어서, 상기의 디바이스1은 하나의 트랜지스터와 하나의 커패시터를 이용한 DRAM 셀을 구성하며, 수직형태의 n-p-n-p접합을 가지며 처음의 n-p-n은 MOSFET을 구성하고 마지막의 n-p접합은 플로팅 쏘스와 기준 전압이 인가되는 p-영역으로 이루어진 공핍영역을 이용한 커패시터가 되는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 36에 있어서, 상기의 DRAM 셀을 구성하는 공핍영역으로 커패시터를 형성하는 단결정 반도체로 된 n-p접합영역의 면적이 MOSFET를 구성하는 단결정 반도체 면적보다 큰 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 36에 있어서, 상기의 DRAM 셀을 구성하는 공핍영역으로 된 커패시터가 절연층을 이용한 커패시터와 병렬연결된 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 10에 있어서, 상기의 디바이스1은 하나의 트랜지스터를 이용한 비휘발성 메모리 셀을 구성하며, 이중 게이트를 가진 수직 MOSFET구조를 가지며,

제1게이트는 채널이 형성되는 벌크와 제1게이트 절연층을 사이에 두고있으며,

제2게이트는 제1게이트와 제2게이트 절연층을 사이에 두고있으며,

제1게이트는 전압의 연결을 갖지 않는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 10에 있어서, 상기의 디바이스1은 하나의 트랜지스터를 이용한 비휘발성 메모리 셀을 구성하며, 이중 게이트를 가진 수직 MOSFET구조를 가지며,

제1게이트는 채널이 형성되는 벌크의 일부분과 제1게이트 절연층을 사이에두고 있으며,

제2게이트는 채널이 형성되는 벌크에서 상기 제1게이트와 접하지 않은 나머지 부분 및 제1게이트와 제2게이트 절연층을 사이에 두고 있으며,

제1게이트는 전압과 연결되지 않는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 10에 있어서, 상기의 디바이스1은 하나의 트랜지스터를 이용한 비휘발성 메모리 셀을 구성하며, 하나의 게이트를 가진 수직 MOSFET구조를 가지며,

게이트 절연층이 산화막+질화막+산화막으로 된 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 39-41중의 어느 한 항에 있어서, 상기의 비휘발성 메모리는 하나의 쏘스/드레인을 공유하며 옆으로 분리되어 있는 복수의 게이트를 갖는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 10에 있어서, 상기의 수직 디바이스는 MESFET인 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 1과 같이 구성되는 3차원 반도체 집적회로를 제작하는 방법으로서,

하나의 기판1과 이 기판 위에 배선과 연결선을 갖는 단수 혹은 복수의 층간절연층으로 이루어진 절연층1을 형성하는 단계,

격리구조를 갖지 않으며, 수직 방향으로 단수 혹은 복수의 불순물 층을 갖는 단결정 반도체기판을 형성하는 단계,

상기 절연층1과 상기 단결정 반도체기판을 접합하고, 상기 불순물 층이 포함된 얇은 단결정 반도체층을 제외한 나머지 단결정 반도체기판을 제거하는 단계,

상기 단결정 반도체층을 격리하는 식각을 하여 복수의 단결정 반도체 디바이스1을 만들고, 상기 반도체 디바이스1위에 단수 혹은 복수의 층간 절연층과 배선, 연결선을 설치하여 디바이스를 완성하는 단계를 포함하되,

상기 기판1과 단결정 반도체 기판, 혹은 둘중에 어느 하나라도 기판 혹은 칩을 정렬하여 접합하기 위한 정렬구조를 갖는 않는 것을 특징으로 하는 3차원 반도체 집적회로의 제작방법.
청구항 2와 같이 구성되는 3차원 반도체 집적회로를 제작하는 방법으로서,

하나의 기판1과 이 기판 위에 배선과 연결선을 갖는 단수 혹은 복수의 층간 절연층으로 이루어진 절연층1을 형성하는 단계,

격리구조를 갖지 않으며, 수직 방향으로 단수 혹은 복수의 불순물 층을 갖는 단결정 반도체기판을 형성하는 단계 (여기에서 불순물 접합구조는 블록별로 구분된다),

상기 절연층1과 상기 단결정 반도체기판을 접합하고, 상기 불순물 층이 포함된 얇은 단결정 반도체층을 제외한 나머지 단결정 반도체기판을 제거하는 단계,

상기 단결정 반도체층을 격리하는 식각을 하여 복수의 단결정 반도체 디바이스1을 만들고, 상기 반도체 디바이스1위에 단수 혹은 복수의 층간 절연층과 배선, 연결선을 설치하여 디바이스를 완성하는 단계를 포함하는 것을 특징으로 하는 3차원 반도체 집적회로의 제작방법.
청구항 44 또는 45와 같은 3차원 반도체 집적회로의 제작방법에 있어서, 상기 단결정 반도체기판으로부터 상기 불순물 층이 포함된 얇은 단결정 반도체층을 상기 절연층1에 전달하는 방법으로,

상기 단결정 반도체기판과 하나의 매개기판을 접합하고, 상기 불순물 층이 포함된 얇은 단결정 반도체층을 제외한 나머지 단결정 반도체기판를 제거하는 단계,

상기 절연층1과 상기 매개 기판에 남아있는 단결정 반도체층을 접합하고, 매개기판을 제거하는 단계를 포함하는 것을 특징으로 하는 3차원 반도체 집적회로의 제작방법.
청구항 46에 있어서, 상기 매개기판은 진공을 열고 닫는 기능을 가지며, 상기 얇은 단결정 반도체층을 상기 단결정 반도체기판으로부터 진공흡착으로 접합하여 전달받고, 상기 절연층1에 상기 얇은 단결정 반도체층을 전달하는 것을 특징으로 하는 3차원 반도체 집적회로의 제작방법.
청구항 44 또는 45에 있어서,

상기 기판1은 디바이스1을 완성한 후에 제거하는 것을 특징으로 하는 3차원 반도체 집적회로의 제작방법.
청구항 44 또는 45에 있어서,

상기 절연층1과 상기 단결정 반도체의 접합면은 각각 금속층으로 되어 있는 것을 특징으로 하는 3차원 반도체 집적회로의 제작방법.
청구항 49에 있어서, 상기 금속층으로 된 접합면 사이에 250℃-650℃에서 녹는 금속으로 된 중간접합층을 형성하며, 접합이전에 열처리로 표면을 평탄화하고, 접합시에 열처리하여 접합면 사이의 공간을 없에고 접합강도를 증가시키는 단계가 추가로 포함되는 것을 특징으로 하는 3차원 반도체 집적회로의 제작방법.
청구항 44 또는 45에 있어서, 상기 디바이스1의 제작 과정에서 불순물 이온주입이나 800℃ 이상의 고온 열처리를 하지 않는 것을 특징으로 하는 3차원 반도체 집적회로의 제작방법.
청구항 12과 같이 구성되는 3차원 반도체 집적회로의 수직 디바이스1의 하부전극을 제작하는 방법으로,

상기 단결정 반도체층을 격리하는 식각을 하면서 반도체층 아래에 접한 금속층의 전부 혹은 일부를 식각하지 않고 남기고,

스페이서 형태의 식각 마스크를 이용하여 상기 수직 디바이스1보다 넓은 하부전극을 형성하는 식각을 행하는 것을 특징으로 하는 3차원 반도체 집적회로의 제작방법.
청구항 44 또는 45에 있어서,

상기 단결정 반도체층을 격리하는 식각을 하기 이전에 상기 단결정 반도체층의 상부와 직접 접하는 금속층을 도포하는 단계가 추가로 포함되는 것을 특징으로 하는 3차원 반도체 집적회로의 제작방법.
복수의 디바이스1을 갖는 단결정 반도체층;

상기 단결정 반도체 층의 위와 아래에 형성된 단수 혹은 복수의 절연층;

상기 절연층에 형성되어 상기 복수의 디바이스1을 직접 혹은 간접적으로 연결하는 복수의 연결선과 배선으로 구성되되,

상기 복수의 디바이스1들의 전부 혹은 일부는 격리구조에 의해 분리가 되고, 전기적으로 또는 물리적으로 서로 공유하는 반도체기판을 갖지 않고, 기판정렬구조 혹은 칩정렬구조를 갖지 않으며, 강유전체를 포함하는 비휘발성 메모리를 구성하는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 54에 있어서, 상기 비휘발성 메모리는 강유전체로 구성된 커패시터와상기 단결정 반도체 층으로 구성된 수직방향으로 동작하는 디바이스가 직렬로 연결된 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 54에 있어서, 상기 비휘발성 메모리는 강유전체로 구성된 커패시터와 상기 단결정 반도체 층으로 구성된 수직방향으로 동작하는 디바이스가 병렬로 연결된 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 55 또는 56에 있어서, 상기 비휘발성 메모리를 구성하는 상기 강유전체로 구성된 커패시터가 상기 단결정 반도체 층으로 구성된 수직방향으로 동작하는 디바이스의 위에 위치하는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 54에 있어서, 상기 비휘발성 메모리에서 상기 단결정 반도체 층으로 구성된 수직방향으로 동작하는 디바이스는 MOSFET이며, 상기 MOSFET에서 강유전체가 MOSFET 게이트 절연층의 일부나 전부로 쓰인 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 58에 있어서, 상기 비휘발성 메모리는 상기 단결정 반도체 층으로 구성된 수직방향으로 동작하는 MOSFET를 구성하는 단결정 반도체와 상기 단결정 반도체와 접한 게이트 절연층, 그리고 상기 게이트 절연층과 접한 플로팅 게이트, 상기 플로팅 게이트와 접한 강유전체, 상기 강유전체와 접한 콘트롤 게이트로 구성된 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 58에 있어서, 상기 비휘발성 메모리는 상기 단결정 반도체 층으로 구성된 수직방향으로 동작하는 MOSFET를 구성하는 단결정 반도체와 상기 단결정 반도체와 접한 게이트 절연층, 그리고 상기 게이트 절연층과 접한 강유전체, 상기 강유전체와 접한 게이트로 구성된 것을 특징으로 하는 3차원 반도체 집적회로.
복수의 디바이스1을 갖는 단결정 반도체층;

상기 단결정 반도체 층의 위와 아래에 형성된 단수 혹은 복수의 절연층;

상기 절연층에 형성되어 상기 복수의 디바이스1을 직접 혹은 간접적으로 연결하는 복수의 연결선과 배선으로 구성되되,

상기 복수의 디바이스1들의 전부 혹은 일부는 격리구조에 의해 분리가 되고, 전기적으로 또는 물리적으로 서로 공유하는 반도체기판을 갖지 않고, 기판정렬구조 혹은 칩정렬구조를 갖지 않으며, 자성박막층을 포함하는 비휘발성 메모리를 구성하는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 61에 있어서, 자성박막층을 포함하는 비휘발성 메모리는 자성의 방향에 따라 자성박막층의 저항이 바뀌는 성질를 가지며, 상기 단결정 반도체 층으로 구성된 수직방향으로 동작하는 디바이스와 직렬 연결되며, 프로그램을하는 드라이브 라인이 상기 자성물체의 위나 아래에 절연물질을 사이에두고 위치하는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 62에 있어서, 상기 수직디바이스는 MOSFET인 것을 특징으로 하는 3차원 반도체 집적회로.
복수의 디바이스1을 갖는 단결정 반도체층;

상기 단결정 반도체 층의 위와 아래에 형성된 단수 혹은 복수의 절연층;

상기 절연층에 형성되어 상기 복수의 디바이스1을 직접 혹은 간접적으로 연결하는 복수의 연결선과 배선으로 구성되되,

상기 복수의 디바이스1들의 전부 혹은 일부는 격리구조에 의해 분리가 되고, 전기적으로 또는 물리적으로 서로 공유하는 반도체기판을 갖지 않고, 기판정렬구조 혹은 칩정렬구조를 갖지 않으며, 가역 상변형 박막을 포함하는 비휘발성 메모리를 구성하는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 64에 있어서, 상기 가역 상변형 박막은 상(Phase)의 변화에 따라 저항이 바뀌는 성질를 가지며, 상기 단결정 반도체 층으로 구성된 수직방향으로 동작하는 디바이스와 직렬 연결되는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 65에 있어서, 상기 수직디바이스는 MOSFET인 것을 특징으로 하는 3차원 반도체 집적회로.
복수의 디바이스1을 갖는 단결정 반도체층;

상기 단결정 반도체 층의 위와 아래에 형성된 단수 혹은 복수의 절연층;

상기 절연층에 형성되어 상기 복수의 디바이스1을 직접 혹은 간접적으로 연결하는 복수의 연결선과 배선으로 구성되되,

상기 복수의 디바이스1들의 전부 혹은 일부는 격리구조에 의해 분리가 되고, 전기적으로 또는 물리적으로 서로 공유하는 반도체기판을 갖지 않고, 기판정렬구조 혹은 칩정렬구조를 갖지 않으며, PROM(Programmable Read-Only Memory)을 구성하는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 67에 있어서, 상기 PROM은, 전기저항이 낮은 물질이며 높은 전류나 전압이 가해지면 높은 전기저항으로 바뀌어지는 특성을 갖는 퓨즈(Fuse)를 포함하며, 상기 퓨즈는 상기 단결정 반도체 층으로 구성된 수직방향으로 동작하는 디바이스와 직렬 연결되는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 67에 있어서, 상기 PROM은, 전기저항이 높은 물질이며 높은 전류나 전압이 가해지면 낮은 전기저항으로 바뀌어지는 특성을 갖는 안티퓨즈(Antifuse)를 포함하며, 상기 퓨즈는 상기 단결정 반도체 층으로 구성된 수직방향으로 동작하는 디바이스와 직렬 연결되는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 67에 있어서, 상기 수직디바이스는 MOSFET인 것을 특징으로 하는 3차원 반도체 집적회로.
복수의 디바이스1을 갖는 단결정 반도체층;

상기 단결정 반도체 층의 위와 아래에 형성된 단수 혹은 복수의 절연층;

상기 절연층에 형성되어 상기 복수의 디바이스1을 직접 혹은 간접적으로 연결하는 복수의 연결선과 배선으로 구성되되,

상기 복수의 디바이스1들의 전부 혹은 일부는 격리구조에 의해 분리가 되고, 전기적으로 또는 물리적으로 서로 공유하는 반도체기판을 갖지 않고, 기판정렬구조 혹은 칩정렬구조를 갖지 않으며, DRAM(Dynamic Random Access Memory) 셀(cell)을 구성하는 것을 특징으로 하는 3차원 반도체 집적회로.
복수의 디바이스1을 갖는 단결정 반도체층;

상기 단결정 반도체 층의 위와 아래에 형성된 단수 혹은 복수의 절연층;

상기 절연층에 형성되어 상기 복수의 디바이스1을 직접 혹은 간접적으로 연결하는 복수의 연결선과 배선으로 구성되되,

상기 복수의 디바이스1들의 전부 혹은 일부는 격리구조에 의해 분리가 되고, 전기적으로 또는 물리적으로 서로 공유하는 반도체기판을 갖지 않고, 기판정렬구조 혹은 칩정렬구조를 갖지 않으며,

상기 단결정 반도체 층은, 하나의 수직방향으로 동작하는 MOSFET과 다른 하나의 비휘발성 디바이스가 직렬로 연결되어 EEPROM(Electrically Erasable Programmable Read-Only Memory) 셀(cell)을 구성하는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 72에 있어서, 상기 비휘발성 디바이스는 플로팅 게이트와 콘트롤 게이트의 2중 게이트로 구성된 것을 특징으로 하는 3차원 반도체 집적회로. 상기 플로팅 게이트는 전압연결되지 않으며, 상기 콘트롤 게이트는 가변 전압으로 조정되다.
청구항 72에 있어서, 상기 비휘발성 디바이스는 상기 단결정 반도체 층으로 구성된 수직방향으로 동작하는 MOSFET 형태를 가지며, 상기 MOSFET의 게이트 절연층이 ONO(Oxide-Nitride-Oxide)형태인 것을 특징으로 하는 3차원 반도체 집적회로.
복수의 디바이스1을 갖는 단결정 반도체층;

상기 단결정 반도체 층의 위와 아래에 형성된 단수 혹은 복수의 절연층;

상기 절연층에 형성되어 상기 복수의 디바이스1을 직접 혹은 간접적으로 연결하는 복수의 연결선과 배선으로 구성되되,

상기 복수의 디바이스1들의 전부 혹은 일부는 격리구조에 의해 분리가 되고, 전기적으로 또는 물리적으로 서로 공유하는 반도체기판을 갖지 않고, 기판정렬구조 혹은 칩정렬구조를 갖지 않으며,

상기 단결정 반도체 층은 수직방향으로 동작하는 MOSFET을 구성하되, MOSFET을 구성하는 단결정 반도체 층의 두께는 수 마이크로 미터에서 수백 마이크로 미터의 범위를 가지는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 75에 있어서, 상기 수직동작 MOSFET은 사다리꼴인 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 75에 있어서, 상기 수직동작 MOSFET에서의 게이트 절연층은 "열산화막 + 높은 절연상수막 + 화학증착 절연막"의 조합으로 구성되는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 75에 있어서, 상기 수직동작 MOSFET에서 채널(Channel)을 구성하는 SOI의 도핑이 균일하지 않은 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 54-78 중 어느 한 항에 있어서, 상기 배선의 일부 혹은 전부는 알루미늄인 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 54-78 중 어느 한 항에 있어서, 상기의 3차원 반도체 집적회로의 아래나 위에, 혹은 두 군데 모두에 있는 절연층은 기판과 접한 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 80에 있어서, 상기의 기판은 복수의 디바이스2를 가진 반도체기판이며 상기 디바이스1과 직접 혹은 간접적으로 연결선과 배선으로 연결되는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 54-78 중 어느 한 항에 있어서, 상기의 수직 디바이스1을 형성하는 단결정 반도체의 아래와 직접 접한 금속전극(하부전극)을 갖는 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 82에 있어서, 상기의 하부전극은 상기 수직 디바이스1의 아래에 있는 절연체내의 연결선과 정렬(Align)되며, 하부전극을 구성하는 전극의 일부 혹은 전부의 넓이가 수직 디바이스의 폭보다 넓은 것을 특징으로 하는 3차원 반도체 집적회로.
청구항 54-74에 있어서, 메모리를 구성하는 상기 단결정 반도체 층은 메모리 리던던시(Redundency)를 갖는 것을 특징으로 하는 3차원 반도체 집적회로.