TW202306130A - 半導體記憶體裝置 - Google Patents

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Abstract

提供一種半導體記憶體裝置。半導體記憶體裝置包括：基板；電晶體，設置於基板上方，電晶體具有對內空間進行界定的通道區；以及電容器，在內空間中在垂直方向上穿過電晶體。

Description

半導體記憶體裝置
[相關申請案的交叉參考]
本申請案是基於在2021年7月21日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0096001號且主張優先於所述韓國專利申請案，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念是有關於一種半導體記憶體裝置，且更具體而言，是有關於一種包括記憶體單元的半導體記憶體裝置，所述記憶體單元包括電晶體及電容器。
由於電子技術的發展，半導體記憶體裝置的按比例縮小已快速發展。因此，需要開發如下技術：藉由減小包括電晶體及電容器的記憶體單元的大小而在同一面積上整合相對大數目的記憶體單元。然而，現有技術在減小記憶體單元中所包括的電晶體及電容器中的每一者所佔據的面積時會受到限制。
本發明概念提供一種半導體記憶體裝置，所述半導體記憶體裝置具有如下結構：所述結構在維持可靠性且確保記憶體單元所需的電容的同時能夠減小包括電晶體及電容器的記憶體單元的大小。
根據實施例，提供一種半導體記憶體裝置，半導體記憶體裝置包括：基板；電晶體，設置於基板上方，電晶體具有對內空間進行界定的通道區；以及電容器，在內空間中在垂直方向上穿過電晶體。
根據實施例，提供一種半導體記憶體裝置，半導體記憶體裝置包括：第一電晶體，位於基板上，第一電晶體包括位於基板上方的第一垂直水平高度處的第一通道區及面對第一通道區的第一閘極；第二電晶體，在基板上方位於第二垂直水平高度處，第二電晶體包括對內空間進行界定的第二通道區及位於第三垂直水平高度處的第二閘極，其中第二垂直水平高度不同於第一垂直水平高度，且第三垂直水平高度不同於第一垂直水平高度及第二垂直水平高度；以及電容器，在內空間中在垂直方向上穿過第二電晶體，其中電容器包括被配置成連接至第一電晶體的第一電極、被配置成連接至第二電晶體的第二電極、以及位於第一電極與第二電極之間的介電膜。
根據實施例，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：多個第一電晶體，在基板上方在第一垂直水平高度處重複佈置於第一側向方向及第二側向方向上，所述多個第一電晶體包括多個第一通道區，所述多個第一通道區中的每一者在垂直方向上提供通道，其中第一側向方向與第二側向方向相交；多個第二電晶體，在基板上方在第二垂直水平高度處重複佈置於第一側向方向及第二側向方向上，所述多個第二電晶體包括多個第二通道區，所述多個第二通道區中的每一者對內空間進行界定，其中第二垂直水平高度高於第一垂直水平高度；多個電容器，分別在由所述多個第二通道區分別界定的內空間中在垂直方向上穿過所述多個第二電晶體；以及上部導電線，連接至所述多個電容器之中被佈置成在第一側向方向上延伸的線的第一組電容器，上部導電線在第一組電容器之上在第一側向方向上延伸，以在垂直方向上與第一組電容器交疊，其中上部導電線被配置成作為所述多個第二電晶體之中在第二垂直水平高度處被佈置成在第一側向方向上延伸的線的第一組第二電晶體的第一共用閘極進行操作。
本文中闡述的所有實施例均為實例性實施例，且因此，本發明概念並不限於此且可以各種其他形式達成。
應理解，當元件或層被稱為位於另一元件或層「之上（over）」、「上方（above）」、「上（on）」、「下方（below）」、「下（under）」、「下面（beneath）」、「連接至（connected to）」或「耦合至（coupled to）」另一元件或層時，所述元件或層可直接位於另一元件或層之上、上方、上、下方、下、下面、連接或耦合至另一元件或層，或者可存在中介性元件或層。相比之下，當元件被稱為「直接位於另一元件或層之上」、「直接位於另一元件或層上方」、「直接位於另一元件或層上」、「直接位於另一元件或層下方」、「直接位於另一元件或層下」、「直接位於另一元件或層下面」、「直接連接至另一元件或層」或「直接耦合至另一元件或層」時，則不存在中介性元件或層。
在下文中，將參照附圖詳細闡述實施例。在圖式中，相同的參考編號用於表示相同的元件，且省略對其的重複說明。
圖1A是根據實施例的半導體記憶體裝置10的平面視圖。圖1B是沿圖1A所示線X1-X1’截取的剖視圖。
參照圖1A及圖1B，半導體記憶體裝置10可包括位於基板12上的電晶體TR以及在垂直方向（Z方向）上穿過電晶體TR的電容器CP。
電晶體TR可包括具有圓柱形狀以對內空間進行界定的通道區42以及設置於通道區42的內表面上的閘極介電膜44。電容器CP可在由電晶體TR的通道區42界定的內空間中在垂直方向（Z方向）上穿過電晶體TR。
電容器CP可包括自通道區42朝向由通道區42界定的內空間的中心依序佈置的第一電極52、介電膜54及第二電極56。第一電極52可在電晶體TR的內空間中在垂直方向（Z方向）上延伸且具有圓柱形狀，第一電極52的底表面連接至位於基板12上的導電區22。
基板12可包含半導體材料（例如，矽（Si）或鍺（Ge））或化合物半導體（例如，矽鍺（SiGe）、碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）、砷化銦鎵（InGaAs）或磷化銦（InP））。下部結構20可位於基板12上，且下部結構20可包括導電區22。導電區22可包括經摻雜的阱、經摻雜的結構或導電層。在實例性實施例中，導電區22可包括電晶體的源極/汲極區或連接至源極/汲極區的接觸插塞。
電容器CP的第一電極52可具有面對電晶體TR的通道區42的外表面及與介電膜54接觸的內表面。電容器CP的介電膜54可具有圓柱形狀，介電膜54的底表面設置於第一電極52的底部內表面上。介電膜54可具有與第一電極52接觸的外表面及與第二電極56接觸的內表面。電容器CP的第二電極56可在由通道區42界定的內空間中位於介電膜54上。
電容器CP的第二電極56可與第一電極52間隔開，介電膜54位於第二電極56與第一電極52之間。第二電極56的側壁及底表面可被第一電極52環繞。第二電極56的最上部表面可能相較於第一電極52的最上部表面距基板12更遠，且第一電極52的最上部表面可被介電膜54覆蓋。
電晶體TR的閘極介電膜44可設置於通道區42的內表面與電容器CP的第一電極52的外表面之間。自Z方向（例如，X-Y平面）觀察，介電膜44可具有環形形狀。電容器CP可在垂直方向（Z方向）上穿過介電膜44的內空間。介電膜44的外表面可與通道區42的內表面接觸，且介電膜44的內表面可與電容器CP的第一電極52接觸。
半導體記憶體裝置10可包括導電線CL（例如第一導電線CL1及第二導電線CL2），導電線CL中的每一者被配置成連接至電晶體TR的通道區42。第一導電線CL1及第二導電線CL2中的每一者可在與第一側向方向（X方向）相交的第二側向方向（Y方向）上延伸。
第一導電線CL1與第二導電線CL2可連接至通道區42的一些部分且彼此隔開設定。第一導電線CL1與第二導電線CL2可在側向方向（例如，X方向）上彼此隔開且彼此平行，通道區42、閘極介電膜44及電容器CP位於第一導電線CL1與第二導電線CL2之間。第一導電線CL1及第二導電線CL2中的一者可用作連接至電晶體TR的位元線，且第一導電線CL1及第二導電線CL2中的另一者可用作連接至電晶體TR的源極線。
電晶體TR及電容器CP可被佈置於電晶體TR及電容器CP附近的絕緣結構30覆蓋。絕緣結構30可包括氧化膜。第三導電線CL3可在絕緣結構30上在第一側向方向（X方向）上延伸得長。第三導電線CL3可處於較電容器CP高的位准處。第三導電線CL3可藉由接觸部分70C連接至電容器CP的第二電極56。第三導電線CL3可藉由電容器CP連接至電晶體TR的閘極介電膜44。第三導電線CL3可用作電容器CP中的平板電極且用作電晶體TR中的閘極電極。
在實例性實施例中，第一導電線CL1、第二導電線CL2及第三導電線CL3中的每一者可包含金屬、導電金屬氮化物、導電半導體材料或其組合。舉例而言，第一導電線CL1、第二導電線CL2及第三導電線CL3中的每一者可包含鎢（W）、鋁（Al）、銅（Cu）、鈷（Co）、鉬（Mo）、鈦（Ti）、鉭（Ta）、氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、碳氮化鎢（WCN）、氮化鈦矽（TiSiN）、氮化鉭矽（TaSiN）、氮化鎢矽（WSiN）或其組合，但並不限於此。
在實例性實施例中，通道區42可包含未經摻雜的複晶矽、經摻雜的複晶矽、化合物半導體材料、氧化物半導體材料、二維（two-dimensional，2D）半導體材料或其組合。
化合物半導體材料可選自IV-IV族化合物半導體、III-V族化合物半導體、II-VI族化合物半導體及IV-VI族化合物半導體。IV-IV族化合物半導體可選自矽鍺（SiGe）、碳化矽（SiC）、碳化矽鍺（SiGeC）、鍺錫（GeSn）、矽錫（SiSn）及矽鍺錫（SiGeSn）。III-V族化合物半導體可包括包含銦（In）、鎵（Ga）或鋁（Al）中的至少一者作為III族元素以及包含砷（As）、磷（P）或銻（Sb）中的至少一個元素作為V族元素的化合物半導體。III-V族化合物半導體可包括包含選自III族元素及V族元素的兩種元素、三種元素或四種元素的二元化合物、三元化合物或四元化合物。二元化合物可選自磷化銦（InP）、砷化鎵（GaAs）、磷化鎵（GaP）、砷化銦（InAs）、銻化銦（InSb）及銻化鎵（GaSb），且三元化合物可選自磷化銦鎵（InGaP）、砷化銦鎵（InGaAs）、砷化鋁銦（AlInAs）、銻化銦鎵（InGaSb）、銻化砷化鎵（GaAsSb）及磷化砷化鎵（GaAsP），但並不限於此。II-VI族化合物半導體可包括包含選自II族元素及VI族元素的兩種元素、三種元素或四種元素的二元化合物、三元化合物或四元化合物。II-VI族化合物半導體可選自硒化鎘（CdSe）、碲化鋅（ZnTe）、硫化鎘（CdS）、硫化鋅（ZnS）、硒化鋅（ZnSe）及碲化汞鎘（HgCdTe），但並不限於此。IV-VI族化合物半導體可包括硫化鉛（PbS），但並不限於此。
氧化物半導體材料可選自氧化銦鎵鋅（InGaZnO）（亦被稱為「IGZO」）、錫-氧化銦鎵鋅（Sn-IGZO）、氧化銦鎢（InWO）（亦被稱為「IWO」）、氧化銦鋅（InZnO）（亦被稱為「IZO」）、氧化鋅錫（ZnSnO）（亦被稱為「ZTO」）、氧化鋅（ZnO）、釔摻雜氧化鋅（YZO）、氧化銦鎵矽（InGaSiO）（亦被稱為「IGZO」）、氧化銦（InO）、氧化錫（SnO）、氧化鈦（TiO）、氮氧化鋅（ZnON）、氧化鎂鋅（MgZnO）、氧化鋯銦鋅（ZrInZnO）、氧化鉿銦鋅（HfInZnO）（亦被稱為「HIZO」）、氧化錫銦鋅（SnInZnO）、氧化鋁錫銦鋅（AlSnInZnO）、氧化矽銦鋅（SiInZnO）、氧化鋁鋅錫（AlZnSnO）、氧化鎵鋅錫（GaZnSnO）及氧化鋯鋅錫（ZrZnSnO），但並不限於此。
在實例性實施例中，2D半導體材料可包括使用電子及空穴二者作為驅動電荷的過渡金屬二硫族化物或雙極半導體材料。舉例而言，2D半導體材料可選自二硫化鉬（MoS 2）、二硫化鎢（WS 2）、二硫化鈮（NbS 2）、二硫化鉭（TaS 2）、二硫化鋯（ZrS 2）、二硫化鉿（HfS 2）、二硫化鎝（TcS 2）、二硫化錸（ReS 2）、二硫化銅（CuS 2）、二硫化鎵（GaS 2）、二硫化銦（InS 2）、二硫化錫（SnS 2）、二硫化鍺（GeS 2）、二硫化鉛（PbS 2）、二硒化鉬（MoSe 2）、二硒化鎢（WSe 2）、二硒化鈮（NbSe 2）、二硒化鉭（TaSe 2）、二硒化鋯（ZrSe 2）、二硒化鉿（HfSe 2）、二硒化鎝（TcSe 2）、二硒化錸（ReSe 2）、二硒化銅（CuSe 2）、二硒化鎵（GaSe 2）、二硒化銦（InSe 2）、二硒化錫（SnSe 2）、二硒化鍺（GeSe 2）、二硒化鉛（PbSe 2）、二硒化鉬（MoTe 2）、二碲化鎢（WTe 2）、二碲化鈮（NbTe 2）、二碲化鉭（TaTe 2）、二碲化鋯（ZrTe 2）、二碲化鉿（HfTe 2）、二碲化鎝（TcTe 2）、二碲化錸（ReTe 2）、二碲化銅（CuTe 2）、二碲化鎵（GaTe 2）、二碲化銦（InTe 2）、二碲化錫（SnTe 2）、二碲化鍺（GeTe 2）及二碲化鉛（PbTe 2），但並不限於此。
舉例而言，電晶體TR的通道區42可包含經摻雜的複晶矽。在此種情形中，通道區42可包括一對歐姆接觸部分，所述一對歐姆接觸部分分別與第一導電線CL1及第二導電線CL2接觸且具有較通道區42的其他部分高的摻雜劑濃度。
在實例性實施例中，閘極介電膜44可包括氧化矽膜、高k介電膜或其組合。高k介電膜可包含相較於氧化矽膜具有更高介電常數的材料。高k介電膜可包含金屬氧化物或金屬氧氮化物。舉例而言，閘極介電膜44可包括氧化矽膜、氧化鉿膜或其組合，但並不限於此。
電容器CP的第一電極52及第二電極56中的每一者可包括金屬膜、導電金屬氧化物膜、導電金屬氮化物膜、導電金屬氮氧化物膜或其組合。在實例性實施例中，第一電極52及第二電極56中的每一者可包含鈦（Ti）、氧化鈦、氮化鈦、氮氧化鈦、鈮（Nb）、氧化鈮、氮化鈮、氮氧化鈮、鈷（Co）、氧化鈷、氮化鈷、氮氧化鈷、錫（Sn）、氧化錫、氮化錫、氮氧化錫或其組合。舉例而言，第一電極52及第二電極56中的每一者可包含氮化鈦（TiN）、氮化鈮（NbN）、氮化鈷（CoN）、氧化錫（SnO 2）、氮化鉭（TaN）、氮化鈦鋁（TiAlN）、氮化鉭鋁（TaAlN）、釩（V）、VN、鉬（Mo）、氮化鉬（MoN）、鎢（W）、氮化鎢（WN）、釕（Ru）、氧化釕（RuO 2）、釕酸鍶（SrRuO 3）、銥（Ir）、氧化銥（IrO 2）、鉑（Pt）、氧化鉑（PtO）、釕酸鍶鋇（(Ba,Sr)RuO 3）（亦被稱為「BSRO」）、釕酸鈣（CaRuO 3）（亦被稱為「CRO」）、氧化鑭鍶鈷（(La,Sr)CoO 3）（亦被稱為「LSCO」）或其組合。然而，第一電極52及第二電極56中的每一者的構成材料並不限於上述實例。
電容器CP的介電膜54可包括具有較氧化矽膜高的介電常數的高k介電膜。在實例性實施例中，介電膜54可包含金屬氧化物，金屬氧化物包括選自鉿（Hf）、鋯（Zr）、鋁（Al）、鈮（Nb）、鈰（Ce）、鑭（La）、鉭（Ta）及鈦（Ti）的至少一種金屬。在實例性實施例中，介電膜54可具有包括一個高k介電膜的單一結構。在其他實例性實施例中，介電膜54可具有包括多個高k介電膜的多層結構。高k介電膜可包含氧化鉿（HfO 2）、氧化鋯（ZrO 2）、氧化鋁（Al 2O 3）、氧化鑭（La 2O 3）、氧化鉭（Ta 2O 3）、五氧化二鈮（Nb 2O 5）、氧化鈰（CeO 2）、氧化鈦（TiO 2）、氧化鍺（GeO 2）或其組合，但並不限於此。
參照圖1A及圖1B闡述的半導體記憶體裝置10可包括電晶體TR及在垂直方向（Z方向）上穿過電晶體TR的電容器CP。因此，即使當半導體記憶體裝置10具有隨著按比例縮小趨勢而減小的面積時，亦可確保電容器CP的電容，且可維持電晶體TR的可靠性。另外，可將包括電晶體TR及電容器CP的記憶體單元小型化。因此，可改善半導體記憶體裝置10的整合密度。
圖2A至圖2D是根據實施例的半導體記憶體裝置100的示意圖。更具體而言，圖2A是半導體記憶體裝置100的平面視圖。圖2B是沿圖2A所示線X1-X1’截取的剖視圖。圖2C是沿圖2B所示第一垂直水平高度LV1截取的平面的平面視圖。圖2D是與圖2B所示虛線區EX1對應的記憶體單元MC的電路圖。
參照圖2A至圖2D，半導體記憶體裝置100可包括位於基板110上的多個記憶體單元MC。在基板110上，包括於所述多個記憶體單元MC中的多個第一電晶體TR1、多個第二電晶體TR2、多個下部電容器CPA及多個上部電容器CPB可在第一側向方向（X方向）及第二側向方向（Y方向）上以矩陣形式重複佈置。
所述多個記憶體單元MC中的每一者可包括兩個電晶體及兩個電容器（two transistors and two capacitors，2T-2C）記憶體單元，即，一個第一電晶體TR1、一個第二電晶體TR2、一個下部電容器CPA及一個上部電容器CPB。如本文中所使用，所述多個第一電晶體TR1中的每一者可被稱為「下部電晶體」，所述多個上部電容器CPB中的每一者可被稱為「第一電容器」或「電容器」，且所述多個下部電容器CPA中的每一者可被稱為「第二電容器」或「鐵電電容器」。
所述多個第一電晶體TR1中的每一者可包括第一通道區124及導電線128，第一通道區124及導電線128在基板110與所述多個下部電容器CPA之間位於第一垂直水平高度LV1處。基板110可與參照圖1A及圖1B闡述的基板12實質上相同。導電線128可具有面對第一通道區124的表面。如圖2C中所示，自Z方向觀察，導電線128可提供環繞第一通道區124的全環繞閘極（gate-all-around，GAA）結構。導電線128可作為在第一側向方向（X方向）上被佈置成線的所述多個第一電晶體TR1的共用閘極或共用字元線進行操作。為了簡潔起見，在圖2C中使用虛線示出多條導電線114的平面位置。
如圖2B中所示，所述多個第一電晶體TR1中的每一者可包括分別連接至第一通道區124的下部端部部分及上部端部部分的下部雜質區116及上部雜質區126。第一通道區124可在下部雜質區116與上部雜質區126之間提供垂直方向（Z方向）上的通道。
第一通道區124的構成材料可與參照圖1A及圖1B闡述的通道區42的構成材料實質上相同。舉例而言，第一通道區124可包含未經摻雜的複晶矽或經摻雜的複晶矽，且下部雜質區116及上部雜質區126中的每一者可包含經摻雜的複晶矽。下部雜質區116及上部雜質區126的摻雜劑濃度可高於第一通道區124的摻雜劑濃度。
如圖2B中所示，第一電晶體TR1可包括位於第一通道區124與導電線128之間的第一閘極介電膜122。第一閘極介電膜122可具有環繞第一通道區124的外側壁的圓柱形狀。第一閘極介電膜122可具有與第一通道區124接觸的內表面及與導電線128接觸的外表面。第一閘極介電膜122的構成材料及導電線128的構成材料可與已參照圖1A及圖1B闡述的第三導電線CL3的構成材料及閘極介電膜44的構成材料實質上相同。第一電晶體TR1可被絕緣結構IL2覆蓋。絕緣結構IL2可包括氧化膜。
如圖2B中所示，所述多條導電線114可位於基板110與所述多個第一電晶體TR1之間。所述多條導電線114中的每一者可隱埋於設置於基板110上的絕緣結構IL1中。絕緣結構IL1可包括氧化膜。所述多條導電線114中的每一者可連接至第一電晶體TR1的下部雜質區116。在實例性實施例中，如圖2B中所示，所述多條導電線114中的每一者的頂表面可與第一電晶體TR1的下部雜質區116接觸。所述多條導電線114中的每一者可用作連接至第一電晶體TR1的位元線。
在實例性實施例中，多個下部雜質區116及所述多個第一通道區124中的每一者可具有島型平面結構。在所述多條導電線114之中的所選擇的一者上，每一者為島型的所述多個下部雜質區116及所述多個第一通道區124可被佈置成在第二側向方向（Y方向）上延伸的線。
在其他實例性實施例中，所述多個下部雜質區116中的每一者可具有線型平面結構，所述線型平面結構在第二側向方向（Y方向）上延伸（類似於所述多條導電線114），且所述多個第一通道區124中的每一者可位於下部雜質區116上且具有島型平面形狀。在線型的所述多個下部雜質區116中的所選擇的一者上，島型的所述多個第一通道區124可佈置成在第二側向方向（Y方向）上延伸的線。
如圖2A及圖2B中所示，所述多個第二電晶體TR2可位於不同於第一垂直水平高度LV1的第二垂直水平高度LV2處。在垂直方向（Z方向）上自基板110至第二垂直水平高度LV2的距離可大於在垂直方向（Z方向）上自基板110至第一垂直水平高度LV1的距離。所述多個第二電晶體TR2中的每一者可包括位於第二垂直水平高度LV2處的第二通道區142及第二閘極介電膜144、以及位於不同於第二垂直水平高度LV2的第三垂直水平高度LV3處的上部導電線170。在垂直方向（Z方向）上自基板110至第三垂直水平高度LV3的距離可大於在垂直方向（Z方向）上自基板110至第二垂直水平高度LV2的距離。上部導電線170可作為在第一側向方向（X方向）上被佈置成線的所述多個第二電晶體TR2的共用閘極。
如圖2A及圖2B中所示，所述多個上部電容器CPB中的每一者可在由第二電晶體TR2的第二通道區142界定的內空間中在垂直方向（Z方向）上穿過第二電晶體TR2。所述多個上部電容器CPB中的每一者可包括自第二通道區142朝向內空間的中心依序佈置的下部電極152、介電膜154及上部電極156。如本文中所使用，下部電極152可被稱為「第一電極」且上部電極156可被稱為「第二電極」。上部導電線170可用作在第一側向方向（X方向）上被佈置成線的所述多個上部電容器CPB中的每一者的平板電極。
所述多個上部電容器CPB中的每一者的下部電極152可藉由下部電容器CPA連接至第一電晶體TR1，且所述多個上部電容器CPB中的每一者的上部電極156可連接至上部導電線170。上部電容器CPB的下部電極152可藉由下部電容器CPA連接至位於第一通道區124上的上部雜質區126。
所述多個上部電容器CPB中的每一者的介電膜154可位於下部電極152與上部電極156之間。上部電容器CPB的下部電極152、介電膜154及上部電極156中的每一者可包括在垂直方向（Z方向）上穿過由第二電晶體TR2的第二通道區142界定的內空間的部分以及位於內空間與下部電容器CPA之間的部分。所述多個上部電容器CPB中的每一者的下部電極152、介電膜154及上部電極156的組件可與已參照圖1A及圖1B闡述的電容器CP的第一電極52、介電膜54及第二電極56的組件實質上相同。
所述多個下部電容器CPA可位於所述多個第一電晶體TR1所定位的第一垂直水平高度LV1與所述多個第二電晶體TR2所定位的第二垂直水平高度LV2之間的垂直水平高度處。在實例性實施例中，所述多個下部電容器CPA中的每一者可包括鐵電電容器。
所述多個下部電容器CPA中的每一者可包括下部電極132、鐵電膜134及上部電極136。如本文中所使用，下部電極132可被稱為「第三電極」且上部電極136可被稱為「第四電極」。下部電極132可設置於第一電晶體TR1上且具有圓柱形狀以對柱型空間進行界定。鐵電膜134可位於柱型空間中且與下部電極132的內表面接觸。上部電極136可在柱型空間中位於鐵電膜134上。上部電極136可與下部電極132間隔開，鐵電膜134位於上部電極136與下部電極132之間。上部電極136的側壁及底表面可被下部電極132環繞。所述多個下部電容器CPA中的每一者的下部電極132可連接至第一電晶體TR1的上部雜質區126。所述多個下部電容器CPA中的每一者的上部電極136可連接至上部電容器CPB的下部電極152。上部電容器CPB的下部電極152可位於較柱型空間高的垂直水平高度處。上部電容器CPB的下部電極152的最下表面可位於由下部電容器CPA的下部電極132界定的柱型空間之外。
所述多個下部電容器CPA中的每一者的下部電極132及上部電極136的組件可與已參照圖1A及圖1B闡述的電容器CP的第一電極52及第二電極56的組件實質上相同。
在實例性實施例中，所述多個下部電容器CPA中的每一者的鐵電膜134可包含選自鉿（Hf）、矽（Si）、鋁（Al）、鋯（Zr）、釔（Y）、鑭（La）、釓（Gd）及鍶（Sr）的至少一者的氧化物。鐵電膜134可根據需要更包含摻雜劑。摻雜劑可包括選自矽（Si）、鋁（Al）、鋯（Zr）、釔（Y）、鑭（La）、釓（Gd）、鈧（Sc）、鍶（Sr）、鎂（Mg）及鋇（Ba）的至少一種元素。
在其他實例性實施例中，鐵電膜134可包含鉿系氧化物。舉例而言，鐵電膜134可包含氧化鉿（HfO）、氧化鋯鉿（HZO）、氧化鉿鈦或氧化鉿矽。當鐵電膜134包含鉿系氧化物時，鐵電膜134可更包含摻雜劑，摻雜劑包括選自Si、Al、Zr、Y、La、Gd、Sc、Sr、Mg及Ba之中的至少一種元素。
在其他實例性實施例中，鐵電膜134可具有包括多個鐵電子層的堆疊結構，所述多個鐵電子層包含不同的材料。此外，鐵電膜134可包括至少一個鐵電子層與介電層的堆疊結構。鐵電子層中的每一者的構成材料可選自鐵電膜134的構成材料的上述實例。介電層可包括氧化矽膜、高k介電膜或其組合。高k介電膜可包括具有較氧化矽膜高的介電常數的金屬氧化物或金屬氧氮化物。
所述多個下部電容器CPA中的每一者可被絕緣結構IL3環繞。絕緣結構IL3可包括氧化膜。
如圖2A及圖2B中所示，第二電晶體TR2的第二通道區142可具有圓柱形狀以對其內空間進行界定，且第二閘極介電膜144可覆蓋第二通道區142的內表面。第二通道區142及第二閘極介電膜144的組成物可與參照圖1A及圖1B闡述的通道區42及閘極介電膜44的組成物實質上相同。
半導體記憶體裝置100可包括多條導電線158。所述多條導電線158中的兩者可連接至第二電晶體TR2的第二通道區142。所述兩條導電線158中的一者可連接至一個第二通道區142且可用作連接至第二電晶體TR2的位元線，且所述兩條導電線158中的另一者可用作連接至第二電晶體TR2的源極線。所述多條導電線158的組件可與參照圖1A及圖1B闡述的第一導電線CL1及第二導電線CL2的組件實質上相同。
第二電晶體TR2及上部電容器CPB可被佈置於第二電晶體TR2及上部電容器CPB附近的絕緣結構IL4覆蓋。絕緣結構IL4可包括氧化膜。
所述多條上部導電線170可在絕緣結構IL4上在第一側向方向（X方向）上延伸。所述多條上部導電線170中的每一者可位於較上部電容器CPB高的水平高度處。所述多條上部導電線170中的每一者可藉由接觸部分170C連接至上部電容器CPB的上部電極156。所述多條上部導電線170中的每一者可藉由上部電容器CPB連接至第二電晶體TR2的第二閘極介電膜144。所述多條上部導電線170中的每一者可用作在第一側向方向（X方向）上被佈置成線的所述多個上部電容器CPB中的平板電極，且用作被佈置成在第一側向方向（X方向）上延伸的線的所述多個第二電晶體TR2中的閘極電極。所述多條上部導電線170的組件可與參照圖1A及圖1B闡述的第三導電線CL3的組件實質上相同。
在參照圖2A至圖2D闡述的半導體記憶體裝置100中，所述多個記憶體單元MC中的每一者可包括2T-2C記憶體單元，2T-2C記憶體單元包括兩個電晶體及兩個電容器，即一個第一電晶體TR1、一個第二電晶體TR2、一個下部電容器CPA及一個上部電容器CPB。因此，在典型的鐵電記憶體裝置中，可解決記憶體單元的破壞性讀取問題及由過早失效引起的耐久性問題。另外，所述多個上部電容器CPB中的每一者可具有在由第二電晶體TR2的第二通道區142界定的內空間中在垂直方向（Z方向）上穿過第二電晶體TR2的結構。如此一來，根據半導體裝置的按比例縮小趨勢，所述多個記憶體單元MC的大小可減小以在半導體記憶體裝置100中佔據更少的面積，且因此，可增大半導體記憶體裝置100的整合密度。
圖3A是根據實施例的半導體記憶體裝置100A的平面視圖。圖3B是沿圖3A所示線X1-X1’截取的剖視圖。在圖3A及圖3B中，相同的參考編號用於表示與圖2A至圖2D中相同的元件，且省略其詳細說明。
參照圖3A及圖3B，半導體記憶體裝置100A可具有與參照圖2A至圖2D闡述的半導體記憶體裝置100實質上相同的配置。然而，半導體記憶體裝置100A可包括多個第二電晶體TR2A，而非所述多個第二電晶體TR2。儘管所述多個第二電晶體TR2A可具有與所述多個第二電晶體TR2實質上相同的配置，但所述多個第二電晶體TR2A的中的每一者的第二通道區142可包括與導電線158接觸的歐姆接觸部分142C。如圖3A及圖3B中所示，當一個第二通道區142與兩條導電線158接觸時，一個第二通道區142可包括兩個歐姆接觸部分142C。歐姆接觸部分142C可具有較第二通道區142的其他部分高的摻雜劑濃度。
圖4A是根據實施例的半導體記憶體裝置200的剖視圖。圖4A示出與沿圖2A所示線X1-X1’截取的橫截面對應的部分。圖4B是與圖4A中使用虛線示出的區EX2對應的記憶體單元MC2的電路圖。在圖4A及圖4B中，相同的參考編號用於表示與圖2A至圖2D中相同的元件，且省略其詳細說明。
參照圖4A及圖4B，半導體記憶體裝置200可具有與參照圖2A至圖2D闡述的半導體記憶體裝置100實質上相同的配置。然而，半導體記憶體裝置200可不包括多個下部電容器CPA及被配置成環繞所述多個下部電容器CPA的絕緣結構IL3。在半導體記憶體裝置200中，所述多個上部電容器CPB中的每一者的下部電極152可直接連接至上部雜質區126。
圖5A至圖5D是根據實施例的半導體記憶體裝置300A、300B及300C的平面視圖。在圖5A至圖5D中的每一者中示出在圖2B所示第一垂直水平高度LV1處截取的平面上的一些組件，且為了簡潔起見，使用虛線示出多條導電線114的平面位置。在圖5A至圖5D中，相同的參考編號用於表示與圖2A至圖2D中相同的元件，且省略其詳細說明。
參照圖5A，半導體記憶體裝置300A可具有與參照圖2A至圖2D闡述的半導體記憶體裝置100實質上相同的配置。然而，半導體記憶體裝置300A可包括多個第一電晶體TR3A，而非所述多個第一電晶體TR1。所述多個第一電晶體TR3A中的每一者可包括位於第一垂直水平高度LV1處的第一通道區124及與位於第一垂直水平高度LV1處的第一通道區124相鄰地定位的多對導電線（例如，328A1與328A2）。
所述多對導電線（例如，328A1與328A2）中的每一者可具有面對第一通道區124的表面。第一閘極介電膜122可位於所述多對導電線（例如，328A1與328A2）和第一通道區124之間。所述多對導電線（例如，328A1與328A2）中的每一者可與第一通道區124間隔開，第一閘極介電膜122位於所述多對導電線（例如，328A1與328A2）與第一通道區124之間。
所述多對導電線（例如，328A1與328A2）中的每一者可包括第一導電線328A1及第二導電線328A2，第一導電線328A1及第二導電線328A2與一個第一通道區124相鄰且彼此面對，一個第一通道區124位於第一導電線328A1與第二導電線328A2之間。第一導電線328A1及第二導電線328A2中的每一者可構成第一電晶體TR3A的閘極或者第一電晶體TR3A的字元線。所述多個第一電晶體TR3A中的每一者可提供包括兩個閘極的雙閘極結構。
所述多對導電線（例如，328A1與328A2）中的每一者可具有在第一側向方向（X方向）上延伸的結構。所述多對導電線（例如，328A1與328A2）中的每一者可作為在第一側向方向（X方向）上被佈置成線的所述多個第一電晶體TR3A的共用閘極或共用字元線進行操作。所述多對導電線（例如，328A1與328A2）中的每一者的組件可與參照圖2A至圖2D闡述的導電線128的組件實質上相同。
參照圖5B，半導體記憶體裝置300B可具有與參照圖2A至圖2D闡述的半導體記憶體裝置100實質上相同的配置。然而，半導體記憶體裝置300B可包括多個第一電晶體TR3B，而非所述多個第一電晶體TR1。所述多個第一電晶體TR3B中的每一者可包括位於第一垂直水平高度LV1處的第一通道區124及與位於第一垂直水平高度LV1處的第一通道區124相鄰地定位的多條導電線328B。
所述多條導電線328B中的每一者可具有面對第一通道區124的表面。第一閘極介電膜122可位於所述多條導電線328B與第一通道區124之間。所述多條導電線328B可與第一通道區124間隔開，第一閘極介電膜122位於所述多條導電線328B與第一通道區124之間。
一個第一通道區124可與所述多條導電線328B中的被選擇的一者相鄰。所述多條導電線328B中的每一者可為第一電晶體TR3B的閘極或第一電晶體TR3B的字元線。所述多個第一電晶體TR3B中的每一者可提供包括一個閘極的單閘極結構。
所述多條導電線328B中的每一者可具有在第一側向方向（X方向）上延伸的結構。所述多個第一電晶體TR3B可包括被佈置成在第一側向方向（X方向）上延伸的線的多組第一電晶體TR3B，且所述多條導電線328B中的被選擇的一者可作為被佈置成在第一側向方向（X方向）上延伸的線的一組第一電晶體TR3B的共用閘極或共用字元線進行操作。分別包括於所述多組第一電晶體TR3B中的導電線328B可面對包括於所述多組第一電晶體TR3B中的所述多個第一通道區124的側表面之中相同方向上的側表面。更具體而言，所述多條導電線328B中的每一者可在第二側向方向（Y方向）上面對第一通道區124的一個端部部分的側表面。因此，在選自所述多組第一電晶體TR3B且在第二側向方向（Y方向）上彼此相鄰的第一組第一電晶體TR3B與第二組第一電晶體TR3B中，導電線328B可位於相同的位置處。另外，當自Z方向觀察時，第一組第一電晶體TR3B與第二組第一電晶體TR3B可具有相同的結構。所述多條導電線328B中的每一者的配置可與參照圖2A至圖2D闡述的導電線128的配置實質上相同。
參照圖5C，半導體記憶體裝置300C可具有與參照圖2A至圖2D闡述的半導體記憶體裝置100實質上相同的配置。然而，半導體記憶體裝置300C可包括多個第一電晶體TR3C，而非所述多個第一電晶體TR1。所述多個第一電晶體TR3C中的每一者可包括位於第一垂直水平高度LV1處的第一通道區124及與位於第一垂直水平高度LV1處的第一通道區124相鄰地定位的多條導電線328C。
所述多條導電線328C中的每一者可具有面對第一通道區124的表面。第一閘極介電膜122可位於所述多條導電線328C與第一通道區124之間。所述多條導電線328C可與第一通道區124間隔開，第一閘極介電膜122位於所述多條導電線328C與第一通道區124之間。
一個第一通道區124可與所述多條導電線328C中的所選擇的一者相鄰。所述多條導電線328C中的每一者可為第一電晶體TR3C的閘極或第一電晶體TR3C的字元線。所述多個第一電晶體TR3C中的每一者可提供包括一個閘極的單閘極結構。
所述多條導電線328C中的每一者可具有在第一側向方向（X方向）上延伸的結構。所述多個第一電晶體TR3C可包括被佈置成第一側向方向（X方向）上的線的多組第一電晶體TR3C，且所述多條導電線328C中的被選擇的一者可作為在第一側向方向（X方向）上被佈置成線的一組第一電晶體TR3C的共用閘極或共用字元線進行操作。
所述多條導電線328C中的每一者可在第二側向方向（Y方向）上面對第一通道區124的一個端部部分的側表面或其另一端部部分的側表面。更具體而言，在選自在第一側向方向（X方向）上佈置成線的所述多組第一電晶體TR3C且在第二側向方向（Y方向）上彼此相鄰的第一組第一電晶體TR3C與第二組第一電晶體TR3C中，導電線328C可位於不同的位置處。另外，當自Z方向觀察X-Y平面時，第一組第一電晶體TR3C與第二組第一電晶體TR3C可關於第一側向方向（X方向）上的直線成鏡像關係。所述多條導電線328C中的每一者的組件可與參照圖2A至圖2D闡述的導電線128的組件實質上相同。
參照圖5D，半導體記憶體裝置300D可具有與參照圖2A至圖2D闡述的半導體記憶體裝置100實質上相同的配置。然而，半導體記憶體裝置300D可包括多個第一電晶體TR3D，而非所述多個第一電晶體TR1。
所述多個第一電晶體TR3D中的每一者可包括位於第一垂直水平高度LV1處的內閘極G3、在第一垂直水平高度LV1處環繞內閘極G3的第一通道區324、以及位於內閘極G3與第一通道區324之間的第一閘極介電膜322。內閘極G3、第一通道區324及第一閘極介電膜322的功能及構成材料可分別與已參照圖2B闡述的導電線128、第一通道區124及第一閘極介電膜122的功能及構成材料實質上相同。
儘管以上已參照圖5A至圖5D闡述根據實施例的半導體記憶體裝置300A、300B、300C及300D中位於第一垂直水平高度LV1處的第一電晶體TR3A、TR3B、TR3C及TR3D的實例，但本發明概念並不限於此。舉例而言，在根據實施例的半導體記憶體裝置中，位於第一垂直水平高度LV1處的多個第一電晶體中的至少一些第一電晶體可包括具有平面通道結構的電晶體（在平面通道結構中，通道是沿基板110的頂表面形成（參照圖2B））；具有凹陷通道結構的電晶體（在凹陷通道結構中，通道是沿形成於基板110中的凹陷溝渠的表面形成）；鰭式場效電晶體（fin field-effect transistor，FinFET），包括位於基板110上的鰭型主動區、覆蓋鰭型主動區的頂表面及兩個側壁的閘極、以及位於鰭型主動區與閘極之間的閘極介電膜；多橋通道FET（multi-bridge channel FET，MBCFET），包括位於基板110上的至少一個奈米片材通道區、環繞奈米片材通道區的閘極以及位於奈米片材通道區與閘極之間的閘極介電膜；或者具有藉由對上述電晶體進行各種修改及改變而獲得的結構的電晶體。
圖6是根據實施例的半導體記憶體裝置400的剖視圖。圖6示出與沿圖2A所示線X1-X1’截取的橫截面對應的部分的一些組件。在圖6中，相同的參考編號用於表示與圖2A至圖2D中相同的元件，且省略其詳細說明。
參照圖6，半導體記憶體裝置400可具有與參照圖2A至圖2D闡述的半導體記憶體裝置100實質上相同的配置。然而，半導體記憶體裝置400可包括多個下部電容器CPA4及多個上部電容器CPB4，而非所述多個下部電容器CPA及所述多個上部電容器CPB。
所述多個下部電容器CPA4中的每一者可為鐵電電容器。所述多個下部電容器CPA4中的每一者可包括下部電極132、鐵電膜134及上部電極436。
所述多個上部電容器CPB4中的每一者可包括自第二通道區142朝向由第二通道區142界定的內空間的中心依序佈置的下部電極452、介電膜454及上部電極456。所述多個上部電容器CPB4中的每一者可包括第一局部部分及第二局部部分。第一局部部分可穿過由第二通道區142界定的內空間。第二局部部分可插入至由所述多個下部電容器CPA4中的每一者的下部電極132界定的柱型空間中。所述多個上部電容器CPB4中的每一者的下部電極452、介電膜454及上部電極456中的每一者可具有包括於第一局部部分中的部分及包括於第二局部部分中的部分。所述多個上部電容器CPB4中的每一者的下部電極452可與所述多個下部電容器CPA4中的對應一者的上部電極436成一體地形成。即，所述多個上部電容器CPB4中的每一者的下部電極452可直接連接至所述多個下部電容器CPA4中的對應一者的上部電極436。
所述多個下部電容器CPA4中的每一者的鐵電膜134可位於柱型空間中，且包括與下部電極132的內表面接觸的部分及與上部電容器CPB4的下部電極452的外表面接觸的部分。上部電容器CPB4的下部電極452的下側壁及底表面可被下部電容器CPA4的鐵電膜134環繞。上部電容器CPB4的下部電極452的最下部表面可位於由下部電容器CPA4的下部電極132界定的柱型空間中。
所述多個上部電容器CPB4中的每一者的下部電極452、介電膜454及上部電極456的組件可與已參照圖1A及圖1B闡述的電容器CP的第一電極52、介電膜54及第二電極56的組件實質上相同。
圖7是根據實施例的半導體記憶體裝置500的剖視圖。圖7示出與沿圖2A所示線X1-X1’截取的橫截面對應的部分。在圖7中，相同的參考編號用於表示與圖2A至圖2D中相同的元件，且省略其詳細說明。
參照圖7，半導體記憶體裝置500可具有與參照圖2A至圖2D闡述的半導體記憶體裝置100實質上相同的配置。然而，半導體記憶體裝置500可更包括位於多個下部電容器CPA與多個上部電容器CPB之間的多個接觸插塞550。
所述多個接觸插塞550中的每一者可具有與下部電容器CPA的上部電極136接觸的底表面及與上部電容器CPB的下部電極152接觸的頂表面。所述多個接觸插塞550中的每一者的側壁可被絕緣結構IL5環繞。絕緣結構IL5可包括氧化膜。
所述多個接觸插塞550中的每一者可包含W、Al、Cu、Mo、Ti、Co、Ta、Ni、矽化鎢、矽化鈦、矽化鈷、矽化鉭、矽化鎳或其組合。舉例而言，所述多個接觸插塞550中的每一者可包括包含W、Al或Cu的金屬圖案及環繞金屬圖案的導電障壁膜。導電障壁膜可包含Ti、TiN、Ta、TaN或其組合。
在實例性實施例中，為了製造包括所述多個接觸插塞550的半導體記憶體裝置500，可在基板110上形成包括多個第一電晶體TR1及所述多個下部電容器CPA的下部結構，且可在下部結構上形成所述多個接觸插塞550及環繞所述多個接觸插塞550的絕緣結構IL5。此後，可在所述多個接觸插塞550及絕緣結構IL5上形成多個第二電晶體TR2、所述多個上部電容器CPB及環繞所述多個第二電晶體TR2及所述多個上部電容器CPB的絕緣結構IL4，且可在絕緣結構IL4上形成多條上部導電線170。
在其他實例性實施例中，可使用結合製程來製造包括所述多個接觸插塞550的半導體記憶體裝置500。舉例而言，為了製造包括所述多個接觸插塞550的半導體記憶體裝置500，可在基板110上形成包括所述多個第一電晶體TR1及所述多個下部電容器CPA的下部結構。另外，可形成包括所述多個第二電晶體TR2、所述多個上部電容器CPB及所述多條上部導電線170的上部結構。之後，可在下部結構或上部結構中的至少一個中形成多個結合金屬圖案。此後，可使用所述多個結合金屬圖案將下部結構結合至上部結構，且因此，可製造具有圖7中所示結構的半導體記憶體裝置500。
圖8是根據實施例的半導體記憶體裝置600的剖視圖。圖8示出與沿圖2A所示線X1-X1’截取的橫截面對應的部分的一些組件。在圖8中，相同的參考編號用於表示與圖2A至圖2D及圖7中相同的元件，且省略其詳細說明。
參照圖8，半導體記憶體裝置600可具有與參照圖7闡述的半導體記憶體裝置500實質上相同的配置。然而，半導體記憶體裝置600可不包括多個下部電容器CPA及被配置成環繞所述多個下部電容器CPA的絕緣結構IL3。在半導體記憶體裝置600中，多個上部電容器CPB中的每一者的下部電極152可藉由接觸插塞550連接至第一電晶體TR1的上部雜質區126。
圖9是根據實施例的半導體記憶體裝置700的剖視圖。圖9示出與沿圖2A所示線X1-X1’截取的橫截面對應的部分。在圖9中，相同的參考編號用於表示與圖2A至圖2D中相同的元件，且省略其詳細說明。
參照圖9，半導體記憶體裝置700可具有與參照圖2A至圖2D闡述的半導體記憶體裝置100實質上相同的配置。然而，半導體記憶體裝置700可更包括位於基板110與絕緣結構IL1之間的驅動電路區760。半導體記憶體裝置700可具有其中多個記憶體單元MC佈置於驅動電路區760上的周邊單元（cell-on-peri，COP）結構。
更具體而言，半導體記憶體裝置700可包括設置於基板110上的驅動電路區760及位於較驅動電路區760在基板110上被佈置的垂直水平高度高的水平高度處的所述多個記憶體單元MC。所述多個記憶體單元MC中的每一者可包括第一電晶體TR1、第二電晶體TR2、下部電容器CPA及上部電容器CPB。
驅動電路區760可為其中佈置有被配置成對所述多個記憶體單元MC進行驅動的周邊電路或驅動電路的區。佈置於驅動電路區760中的周邊電路可為能夠對資料輸入/輸出進行處理進而以高速來驅動所述多個記憶體單元MC的電路。在實例性實施例中，周邊電路可包括頁緩衝器、鎖存電路、快取電路、行解碼器、感測放大器、資料輸入/輸出電路或列解碼器。驅動電路區760可包括多個電晶體及電性連接至所述多個電晶體的多層配線結構。
在半導體記憶體裝置700中，驅動電路區760可在垂直方向（Z方向）上與所述多個記憶體單元MC交疊，且因此，可進一步增大半導體記憶體裝置700的整合密度。
圖10是根據實施例的半導體記憶體裝置800的剖視圖。圖10示出與沿圖2A所示線X1-X1’截取的橫截面對應的部分的一些組件。在圖10中，相同的參考編號用於表示與圖2A至圖2D中相同的元件，且省略其詳細說明。
參照圖10，半導體記憶體裝置800可具有與參照圖2A至圖2D闡述的半導體記憶體裝置100實質上相同的配置。然而，半導體記憶體裝置800可更包括設置於多條上部導電線170上的驅動電路區860。在半導體記憶體裝置800中，多個記憶體單元MC可在垂直方向（Z方向）上與驅動電路區860交疊。
在驅動電路區860上可設置有周邊電路基板810，且在所述多條上部導電線170與驅動電路區860之間可設置有絕緣膜870。周邊電路基板810可具有與參照圖1B闡述的基板12實質上相同的配置。絕緣膜870可包括氧化膜。
在實例性實施例中，為了製造圖10所示的半導體記憶體裝置800，可在基板110上形成包括所述多個記憶體單元MC的下部結構，可在周邊電路基板810上形成包括驅動電路區860的上部結構，且可實行將下部結構結合至上部結構的製程。然而，本發明概念並不限於此，且在本發明概念的範圍內，可使用各種方法來製造圖10中所示的半導體記憶體裝置800。
接下來，將詳細闡述根據實施例的製造半導體記憶體裝置的方法。
圖11A至圖27是示出根據實例性實施例的製造半導體記憶體裝置的方法的圖。具體而言，圖11A、圖12A、圖13A、圖14A、圖21A、圖23A、圖24A及圖25A是示出製造半導體記憶體裝置的操作的平面視圖，且圖11B、圖12B、圖13B、圖14B、圖15至圖20、圖21B、圖22、圖23B、圖24B、圖25B、圖26及圖27是示出根據實例性實施例的製造半導體記憶體裝置的操作的剖視圖。圖11B、圖12B、圖13B、圖14B、圖21B、圖23B、圖24B及圖25B分別是沿圖11A、圖12A、圖13A、圖14A、圖21A、圖23A、圖24A及圖25A所示線X1-X1’截取的剖視圖。將參照圖11A至圖27闡述根據實例性實施例的製造參照圖2A至圖2D闡述的半導體記憶體裝置100及參照圖3A及圖3B闡述的半導體記憶體裝置100A的方法。在圖11A至圖27中，相同的參考編號用於表示與圖2A至圖2D中相同的元件，且省略其詳細說明。
參照圖11A及圖11B，可在基板110上形成層間絕緣膜112，且可對層間絕緣膜112的一些部分進行蝕刻以形成多個線型溝渠T1。所述多個線型溝渠T1可被形成為在第二側向方向（Y方向）上彼此平行延伸。層間絕緣膜112可構成圖2B及圖3B中所示的絕緣結構IL1。
此後，可形成多條導電線114以對所述多個線型溝渠T1的下部部分進行填充。在實例性實施例中，為了形成所述多條導電線114，可在其中形成有所述多個線型溝渠T1的層間絕緣膜112上形成含金屬導電層，且可使用回蝕製程移除含金屬導電層的一些部分，且因此，所述多條導電線114可保留於所述多個線型溝渠T1中。在形成所述多條導電線114之後，所述多個線型溝渠T1中的每一者的上部空間可維持為空的。
參照圖12A及圖12B，可形成下部雜質區116以對圖11A及圖11B的所得結構中的所述多個線型溝渠T1中的每一者的上部空間進行填充。下部雜質區116可設置於所述多個線型溝渠T1中的所述多條導電線114中的每一者上。
參照圖13A及圖13B，可形成絕緣膜118（參照圖13A）以覆蓋圖12A及圖12B的所得結構的整個表面。可對絕緣膜118的局部區進行蝕刻以形成在第一側向方向（X方向）上延伸的多個線型空間。可使用犧牲膜120對所述多個線型空間進行填充。在實例性實施例中，絕緣膜118可包括氧化矽膜，且犧牲膜120可包括氮化矽膜。為了簡潔起見，所述多條導電線114的平面形狀在圖13A中使用虛線示出。保留於圖13A的所得結構上的絕緣膜118可構成圖2B及圖3B中所示的絕緣結構IL2的一部分。
參照圖14A及圖14B，可自圖13A及圖13B的所得結構移除犧牲膜120的局部區，且因此，可在犧牲膜120中形成暴露出雜質區116的多個孔洞空間CH1。可在所述多個孔洞空間CH1中的每一者內部形成第一閘極介電膜122，以覆蓋犧牲膜120的側壁。可在由第一閘極介電膜122界定的空間中依序形成第一通道區124及上部雜質區126。
在實例性實施例中，為了形成第一通道區124及上部雜質區126，可形成複晶矽圖案以對由所述多個孔洞空間CH1中的第一閘極介電膜122界定的空間進行填充，且可將雜質離子植入至複晶矽圖案的上部局部區中以形成上部雜質區126。複晶矽圖案的除了上部雜質區126之外的部分可構成第一通道區124。
參照圖15，可自圖14A及圖14B的所得結構移除犧牲膜120的一些部分。因此，層間絕緣膜112的頂表面可在參照圖13A及圖13B闡述的所述多個線型空間中的所述多個第一閘極介電膜122中的每一者周圍被暴露。
此後，可在所述多個線型空間的空的空間（例如，自犧牲膜120移除的一些部分）中依序形成下部絕緣膜127、導電線128及上部絕緣膜129。在實例性實施例中，下部絕緣膜127及上部絕緣膜129中的每一者可包括氧化物膜。下部絕緣膜127及上部絕緣膜129可構成圖2B及圖3B中所示的絕緣結構IL2的一部分。在實例性實施例中，可省略下部絕緣膜127。在此種情形中，導電線128的底表面可與層間絕緣膜112的頂表面接觸。
參照圖16，在圖15的所得結構中，可在上部絕緣膜129及絕緣膜118（參照圖13A）中的每一者的頂表面上依序設置包括第一蝕刻停止膜ST1、層間絕緣膜130及第二蝕刻停止膜ST2的絕緣堆疊結構。可移除絕緣堆疊結構的局部區，且因此，可在絕緣堆疊結構中形成多個孔洞空間CH2。在實例性實施例中，第一蝕刻停止膜ST1及第二蝕刻停止膜ST2中的每一者可包括氮化矽膜或氧化鋁膜，且層間絕緣膜130可包括氧化矽膜。
在形成所述多個孔洞空間CH2之後，保留於基板110上的第一蝕刻停止膜ST1、層間絕緣膜130及第二蝕刻停止膜ST2可構成圖2B及圖3B中所示的絕緣結構IL3。在實例性實施例中，可省略第一蝕刻停止膜ST1及第二蝕刻停止膜ST2。
參照圖17，在圖16的所得結構中，可形成下部電極形成導電層以共形地覆蓋所述多個孔洞空間CH2的內表面及第二蝕刻停止膜ST2的頂表面。可在下部電極形成導電層上形成犧牲膜SA，以對所述多個孔洞空間CH2中的每一者的內部進行填充。可對下部電極形成導電層及犧牲膜SA中的每一者進行回蝕，使得下部電極形成導電層及犧牲膜SA中的每一者的頂表面位於較第二蝕刻停止膜ST2的頂表面低的水平高度處。因此，可對下部電極形成導電層進行斜切，且因此，可由下部電極形成導電層形成多個下部電極132。可藉由犧牲膜SA對所述多個下部電極132的內表面進行覆蓋。
參照圖18，可在圖17的所得結構上形成鐵電膜134，且可在鐵電膜134上形成上部電極形成導電層136L。上部電極形成導電層136L的構成材料可與上部電極136的構成材料相同，此已參照圖2B進行闡述。
參照圖19，在圖18的所得結構中，可分別自所得結構的頂表面移除上部電極形成導電層136L的一些部分及鐵電膜134的一些部分，且因此，可形成具有經平坦化的頂表面的多個上部電極136，且可暴露出第二蝕刻停止膜ST2的頂表面。因此，可形成多個下部電容器CPA以分別對所述多個孔洞空間CH2進行填充。
參照圖20，在圖19的所得結構中，可在所述多個下部電容器CPA的頂表面及第二蝕刻停止膜ST2的頂表面上依序形成第一絕緣膜138A、第二絕緣膜138B及第三絕緣膜138C。在實例性實施例中，第一絕緣膜138A及第三絕緣膜138C可包括氧化矽膜，且第二絕緣膜138B可包括氮化矽膜。
參照圖21A及圖21B，可自圖20的所得結構移除第一絕緣膜138A、第二絕緣膜138B及第三絕緣膜138C中的每一者的局部區，且因此，可形成暴露出第二蝕刻停止膜ST2的頂表面的多個線空間LH及暴露出下部電容器CPA的上部電極136的多個孔洞空間CH3。所述多個線空間LH中的每一者可在第二側向方向（Y方向）上延伸得長。可在所述多個線空間LH中的兩個相鄰線空間之間在第二側向方向（Y方向）上將多個孔洞空間CH3佈置成線。
參照圖22，在圖21A及圖21B的所得結構中，可使用犧牲膜SB對所述多個線空間LH進行填充，且可對第二絕緣膜138B的藉由所述多個孔洞空間CH3暴露出的部分選擇性地進行蝕刻，且因此，可形成多個環形下凹空間AID。所述多個環形下凹空間AID在垂直方向（Z方向）上的高度可形成於第一絕緣膜138A的上表面與第三絕緣膜138C的下表面之間。可將所述多個環形下凹空間AID中的每一者連接至孔洞空間CH3。
參照圖23A及圖23B，在圖22的所得結構中，可藉由所述多個孔洞空間CH3在所述多個環形下凹空間AID中的每一者中形成第二通道區142及第二閘極介電膜144。圖23A示出沿圖23B所示垂直水平高度LV23的平面配置。
更具體而言，為了形成所述多個第二通道區142，可形成用於形成第二通道區142的材料層，以對圖22的所得結構中的所述多個環形下凹空間中的每一者進行填充。接下來，可使用蝕刻製程移除材料層的一些部分，以僅留下材料層的一部分，所述一部分對第二絕緣膜138的暴露於所述多個環形下凹空間AID中的每一者中的表面進行覆蓋。此後，可實行與形成所述多個第二通道區142的製程類似的製程，且因此，可形成第二閘極介電膜144，以對在所述多個環形下凹空間AID中的每一者中的第二通道區附近餘下的空間進行填充。
在於所述多個環形下凹空間AID中的每一者中形成第二通道區142及第二閘極介電膜144之後，可在所述多個孔洞空間CH3中的每一者的底部處暴露出下部電容器CPA的上部電極136。
參照圖24A及圖24B，可在圖23A及圖23B的所得結構中的所述多個孔洞空間CH3中形成多個上部電容器CPB。圖24A示出沿圖24B所示垂直水平高度LV24的平面配置。
在實例性實施例中，為了形成所述多個上部電容器CPB，可實行與已參照圖17至圖19闡述的形成所述多個下部電容器CPA的製程類似的製程。
參照圖25A及圖25B，可自圖24A及圖24B的所得結構移除對所述多個線空間LH進行填充的犧牲膜SB，且可移除第二絕緣膜138B的藉由所述多個線空間LH暴露出的部分。因此，可獲得連接至所述多個線空間LH的多個下凹線空間。可藉由所述多個下凹線空間暴露出所述多個第二通道區142的其餘部分及第二絕緣膜138B的其餘部分。
之後，可在通道區142的藉由所述多個下凹線空間暴露出的局部區中形成歐姆接觸部分142C。藉由在第二通道區142的局部區中形成歐姆接觸部分142C且實行下述製程，可製造參照圖3A及圖3B闡述的半導體記憶體裝置100A。
在其他實例性實施例中，當省略在第二通道區142中形成歐姆接觸部分142C的製程且實行下述製程時，可製造參照圖2A至圖2D闡述的半導體記憶體裝置100。
此後，可形成多條導電線158以對所述多個下凹線空間進行填充（所述多個下凹線空間是如上所述藉由移除第二絕緣膜138B的一些部分而獲得）。在實例性實施例中，為了形成所述多條導電線158，可將導電膜形成為足夠的厚度，以對所得結構上（第二絕緣膜138B的一些部分是自所得結構被移除）的所述多個下凹線空間進行填充。此後，可移除導電膜的一些部分，以僅留下導電膜的對所述多個下凹線空間進行填充的部分。在形成所述多條導電線158之後，可在所述多個線空間LH中的每一者的底部處暴露出第二蝕刻停止膜ST2，且可分別在所述多個線空間LH的側壁處暴露出所述多條導電線158。圖25A示出沿圖25B所示垂直水平高度LV25的平面配置。
參照圖26，可分別形成用於對圖25A及圖25B的所得結構中的所述多個線空間LH進行填充的絕緣圖案160。
保留於圖26的所得結構中的第一絕緣膜138A、第二絕緣膜138B（參照圖25A）、第三絕緣膜138C及絕緣圖案160可構成圖2B及圖3B中所示的絕緣結構IL4。
參照圖27，可在圖26的所得結構上形成上部絕緣膜162，且可移除上部絕緣膜162的局部區以暴露出所述多個上部電容器CPB中的每一者的上部電極156。
此後，可在上部絕緣膜162上形成多條上部導電線170。如圖2A中所示，所述多條上部導電線170中的每一者可連接至所述多個上部電容器CPB之中在第一側向方向（X方向）上佈置的所述多個上部電容器CPB中的每一者的上部電極156。
圖28至圖31是示出根據實例性實施例的製造半導體記憶體裝置的方法的剖視圖。圖28至圖31示出根據製程順序的與沿圖2A所示線X1-X1’截取的橫截面對應的部分的橫截面配置。將參照圖28至圖31闡述根據實例性實施例的製造圖6中所示的半導體記憶體裝置400的方法。
參照圖28，可實行與參照圖11A至圖19闡述的製程類似的製程。然而，在本實例性實施例中，可形成所述多個犧牲圖案630而非圖19中所示的所述多個上部電極136。所述多個犧牲圖案630可包含複晶矽或氮化矽膜。
參照圖29，可對圖28的所得結構實行參照圖20至圖23B闡述的製程。在此種情形中，當第二絕緣膜138B與多個犧牲圖案630包含相同的材料或類似的材料時，同時如參照圖22所述選擇性地對第二絕緣膜138B的藉由多個孔洞空間CH3暴露出的部分進行蝕刻，所述多個犧牲圖案630的上部部分可被消耗，且因此，所述多個犧牲圖案630中的每一者的頂表面的高度可被減小。
參照圖30，可移除藉由所述多個孔洞空間CH3暴露出的所述多個犧牲圖案630。因此，所述多個孔洞空間CH3在垂直方向（Z方向）上的長度可增大，且可藉由所述多個孔洞空間CH3暴露出多個下部電容器CPA中的每一者的鐵電膜134。
參照圖31，在圖30的所得結構中，可在所述多個孔洞空間CH3中的每一者內部依序形成下部電極452、介電膜454及上部電極456，以形成多個上部電容器CPB4。在實例性實施例中，為了形成所述多個上部電容器CPB4，可實行與已參照圖17至圖19闡述的形成所述多個下部電容器CPA的製程類似的製程。
之後，可實行參照圖25A至圖27闡述的製程，且因此，可製造圖6中所示的半導體記憶體裝置400。
儘管已參照圖11A至圖27闡述製造圖2A至圖2D中所示的半導體記憶體裝置100的方法及製造圖3A及圖3B中所示的半導體記憶體裝置100A的方法，但應理解，可藉由在本揭露的發明概念的範圍內進行各種修改及改變來製造圖1A及圖1B中所示的半導體記憶體裝置10、圖4A至圖10中所示的半導體記憶體裝置300A、300B、300C、300D、500、600、700及800、以及具有各種其他結構的半導體記憶體裝置。
儘管已參照本發明概念的實施例具體示出及闡述了本發明概念，但應理解可在不背離以下申請專利範圍的精神及範圍的條件下對其進行形式及細節上的各種改變。
10、100、100A、200、300A、300B、300C、300D、500、600、700、800:半導體記憶體裝置 12、110:基板 20:下部結構 22:導電區 30、IL1、IL2、IL3、IL4、IL5:絕緣結構 42:通道區 44:閘極介電膜/介電膜 52:第一電極 54、154、454:介電膜 56:第二電極 70C、170C:接觸部分 112、130:層間絕緣膜 114、128、158、328B、328C、CL:導電線 116:下部雜質區/雜質區 118、870:絕緣膜 120、SA、SB:犧牲膜 122、322:第一閘極介電膜 124、324:第一通道區 126:上部雜質區 127:下部絕緣膜 129、162:上部絕緣膜 132、152、452:下部電極 134:鐵電膜 136、156、436、456:上部電極 136L:上部電極形成導電層 138A:第一絕緣膜 138B:第二絕緣膜 138C:第三絕緣膜 142:第二通道區/通道區 142C:歐姆接觸部分 144:第二閘極介電膜 160:絕緣圖案 170:上部導電線 328A1:第一導電線/導電線 328A2:第二導電線/導電線 550:接觸插塞 630:犧牲圖案 760、860:驅動電路區 810:周邊電路基板 AID:環形下凹空間 CH1、CH2、CH3:孔洞空間 CL1:第一導電線 CL2:第二導電線 CL3:第三導電線 CP:電容器 CPA、CPA4:下部電容器 CPB、CPB4:上部電容器 EX1:虛線區 EX2:區 G3:內閘極 LH:線空間 LV1:第一垂直水平高度 LV2:第二垂直水平高度 LV3:第三垂直水平高度 LV23、LV24、LV25:垂直水平高度 MC、MC2:記憶體單元 ST1:第一蝕刻停止膜 ST2:第二蝕刻停止膜 T1:線型溝渠 TR:電晶體 TR1、TR3A、TR3B、TR3C、TR3D:第一電晶體 TR2、TR2A:第二電晶體 X、Y、Z:方向 X1-X1’:線
結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的實施例，在附圖中： 圖1A是根據實施例的半導體記憶體裝置的平面視圖。 圖1B是沿圖1A所示線X1-X1’截取的剖視圖。 圖2A是根據實施例的半導體記憶體裝置的平面視圖。 圖2B是沿圖2A所示線X1-X1’截取的剖視圖。 圖2C是沿圖2B所示第一垂直水平高度截取的平面的平面視圖。 圖2D是圖2B中所示的記憶體單元的電路圖。 圖3A是根據實施例的半導體記憶體裝置的平面視圖。 圖3B是沿圖3A所示線X1-X1’截取的剖視圖。 圖4A是根據實施例的半導體記憶體裝置的剖視圖。 圖4B是圖4A中所示的記憶體單元的電路圖。 圖5A至圖5D是根據實施例的半導體記憶體裝置的平面視圖。 圖6至圖10是根據實施例的半導體記憶體裝置的剖視圖。 圖11A至圖27是示出根據實例性實施例的製造半導體記憶體裝置的方法的圖，其中圖11A、圖12A、圖13A、圖14A、圖21A、圖23A、圖24A及圖25A是製造半導體記憶體裝置的製程的平面視圖，圖11B、圖12B、圖13B、圖14B、圖15至圖20、圖21B、圖22、圖23B、圖24B、圖25B、圖26及圖27是根據實例性實施例的製造半導體記憶體裝置的製程順序的剖視圖，且圖11B、圖12B、圖13B、圖14B、圖21B、圖23B、圖24B及圖25B分別是沿圖11A、圖12A、圖13A、圖14A、圖21A、圖23A、圖24A及圖25A所示線X1-X1’截取的剖視圖。 圖28至圖31是根據實例性實施例的製造半導體記憶體裝置的方法的製程順序的剖視圖。
10:半導體記憶體裝置
12:基板
20:下部結構
22:導電區
30:絕緣結構
42:通道區
44:閘極介電膜/介電膜
52:第一電極
54:介電膜
56:第二電極
70C:接觸部分
CL1:第一導電線
CL2:第二導電線
CL3:第三導電線
CP:電容器
TR:電晶體
X、Y、Z:方向
X1-X1’:線

Claims (10)

  1. 一種半導體記憶體裝置，包括： 基板； 電晶體，設置於所述基板上方，所述電晶體具有對內空間進行界定的通道區；以及 電容器，在所述內空間中在垂直方向上穿過所述電晶體。
  2. 如請求項1所述的半導體記憶體裝置，其中所述電容器包括： 第一電極，具有圓柱形狀且在所述垂直方向上延伸穿過所述內空間； 介電膜，設置於所述第一電極的內表面上；以及 第二電極，設置於所述介電膜上且被所述第一電極環繞。
  3. 如請求項1所述的半導體記憶體裝置，其中所述電晶體包括： 閘極介電膜，位於所述通道區的內表面與所述電容器之間；以及 導電線，設置於所述電容器上且在所述基板上在第一側向方向上延伸，所述通道區及所述電容器位於所述導電線與所述基板之間，所述導電線被配置成藉由所述電容器連接至所述閘極介電膜。
  4. 如請求項1所述的半導體記憶體裝置，更包括： 第一導電線，被配置成連接至所述通道區的第一部分；以及 第二導電線，被配置成連接至所述通道區的第二部分， 其中所述第一導電線與所述第二導電線在第一側向方向上彼此間隔開，所述電容器位於所述第一導電線與所述第二導電線之間。
  5. 如請求項1所述的半導體記憶體裝置，更包括位於所述基板與所述電容器之間的鐵電電容器， 其中所述電容器包括： 第一電極，具有圓柱形狀且在所述垂直方向上延伸穿過所述內空間，所述第一電極具有被配置成連接至所述鐵電電容器的第一底表面； 介電膜，設置於所述第一電極的內表面上；以及 第二電極，設置於所述介電膜的內表面上且被所述第一電極環繞，且 其中所述鐵電電容器包括： 第三電極，位於所述基板與所述電容器之間，所述第三電極具有圓柱形狀以對柱型空間進行界定； 鐵電膜，在所述柱型空間中設置於所述第三電極的內表面上；以及 第四電極，在所述柱型空間中設置於所述鐵電膜的內表面上且被所述第三電極環繞。
  6. 一種半導體記憶體裝置，包括： 第一電晶體，位於基板上，所述第一電晶體包括位於所述基板上方的第一垂直水平高度處的第一通道區及面對所述第一通道區的第一閘極； 第二電晶體，在所述基板上方位於第二垂直水平高度處，所述第二電晶體包括對內空間進行界定的第二通道區及位於第三垂直水平高度處的第二閘極，其中所述第二垂直水平高度不同於所述第一垂直水平高度，且所述第三垂直水平高度不同於所述第一垂直水平高度及所述第二垂直水平高度；以及 電容器，在所述內空間中在垂直方向上穿過所述第二電晶體， 其中所述電容器包括被配置成連接至所述第一電晶體的第一電極、被配置成連接至所述第二電晶體的第二電極、以及位於所述第一電極與所述第二電極之間的介電膜。
  7. 如請求項6所述的半導體記憶體裝置，其中所述電容器的所述第一電極、所述第二電極及所述介電膜中的每一者包括在所述內空間中在所述垂直方向上穿過所述第二電晶體的部分。
  8. 如請求項6所述的半導體記憶體裝置，其中所述第一電晶體更包括位於所述第一通道區與所述第一閘極之間的第一閘極介電膜、連接至所述第一通道區的下部端部部分的下部雜質區、以及連接至所述第一通道區的上部端部部分的上部雜質區，且 其中所述電容器的所述第一電極被配置成連接至所述第一電晶體的所述上部雜質區。
  9. 一種半導體記憶體裝置，包括： 多個第一電晶體，在基板上方在第一垂直水平高度處重複佈置於第一側向方向及第二側向方向上，所述多個第一電晶體包括多個第一通道區，所述多個第一通道區中的每一者在垂直方向上提供通道，其中所述第一側向方向與所述第二側向方向相交； 多個第二電晶體，在所述基板上方在第二垂直水平高度處重複佈置於所述第一側向方向及所述第二側向方向上，所述多個第二電晶體包括多個第二通道區，所述多個第二通道區中的每一者對內空間進行界定，其中所述第二垂直水平高度高於所述第一垂直水平高度； 多個電容器，分別在由所述多個第二通道區分別界定的所述內空間中在所述垂直方向上穿過所述多個第二電晶體；以及 上部導電線，連接至所述多個電容器之中被佈置成在所述第一側向方向上延伸的線的第一組電容器，所述上部導電線在所述第一組電容器之上在所述第一側向方向上延伸，以在所述垂直方向上與所述第一組電容器交疊， 其中所述上部導電線被配置成作為所述多個第二電晶體之中在所述第二垂直水平高度處被佈置成在所述第一側向方向上延伸的線的第一組第二電晶體的第一共用閘極進行操作。
  10. 如請求項9所述的半導體記憶體裝置，其中所述多個第一電晶體更包括下部導電線，所述下部導電線在所述第一側向方向上延伸，以面對所述多個第一通道區之中被佈置成在所述第一側向方向上延伸的線的第一組第一通道區中的每一者的側壁，且 其中所述下部導電線被配置成作為所述多個第一電晶體之中在所述第一垂直水平高度處被佈置成在所述第一側向方向上延伸的線的第一組第一電晶體的第二共用閘極進行操作。
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