TW202401738A - 記憶體裝置形成方法 - Google Patents

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Abstract

根據本揭露的方法包括在第一晶圓中形成複數個電晶體及在第二晶圓中形成記憶體陣列。第一晶圓的第一表面包括電耦合至電晶體的第一複數個接合襯墊。記憶體陣列包括複數個鐵電穿隧接面(FTJ)堆疊。第二晶圓的第二表面包括電耦合至FTJ堆疊的第二複數個接合襯墊。方法亦包括對第二晶圓中的FTJ堆疊執行熱處理，並在執行熱處理之後，將第一晶圓的第一表面與第二晶圓的第二表面進行接合。電晶體經由第一複數個接合襯墊及第二複數個接合襯墊耦合至記憶體單元。

Description

記憶體裝置及其形成方法
無
積體電路(integrated circuit，IC)行業已曆指數級增長。IC材料及設計的技術進步產生了一代又一代的積體電路，每一代的電路都比上一代更小、更複雜。在IC的發展過程中，功能密度（即每一晶片面積的互連裝置數目）普遍增加，而幾何尺寸（即，可使用製造製程建立的最小組件（或接線））減少。這種縮減規模的過程通常藉由提高生產效率及降低相關聯成本來提供益處。
縮減規模的過程促使電路設計者將裝置自互連結構所在的前工序(front-end-of-line，FEOL)層級移動至後工序(back-end-of-line，BEOL)層級。舉例而言，基於鐵電的記憶體裝置可形成於BEOL層級上。在BEOL層級上形成基於介電質的記憶體裝置並非沒有挑戰。雖然基於介電質的記憶體裝置的現存製程及結構通常足以滿足其預期目的，但其並非在所有態樣中均令人滿意。
無
本揭露一般係關於製造記憶體裝置，且更具體地，係關於在分離晶圓中製造邏輯裝置及記憶體陣列並藉由晶圓上晶圓製程將分離晶圓接合在一起。
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一（多個）元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件可另外定向（旋轉90度或處於其他定向），且本文中所使用之空間相對描述符可類似地加以相應解釋。
此外，當用「約」、「大約」、及類似者來描述數目或數目範圍時，考慮到一般技藝人士理解的製造期間固有的變化，該術語旨在涵蓋合理範圍內的數目。舉例而言，數目或數目範圍涵蓋一合理範圍，包括所述數目，諸如在所述數目的+/-10%範圍內，基於與製造具有與數目相關聯特性的特徵相關聯的已知製造容許度。舉例而言，厚度為「約5 nm」的材料層可涵蓋4.5 nm至5.5 nm的尺寸範圍，其中一般技藝人士已知與沉積材料層相關聯的製造容許度為+/-10%。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。
IC製造製程流程通常分為三類：前工序(front-end-of-line，FEOL)製程、中工序(middle-end-of-line，MEOL)製程、及後工序(back-end-of-line，BEOL)製程。FEOL製程通常涵蓋與製造諸如電晶體的IC裝置相關的製程。舉例而言，FEOL製程可包括形成隔離特徵、通道特徵、閘極結構、以及源極及汲極特徵（通常稱為源極/汲極特徵）。MEOL製程通常涵蓋與製造與多閘極裝置的觸點相關的製程，諸如鰭型場效電晶體(fin-type field effect transistor，FinFET)或閘極全環繞(gate-all-around，GAA)電晶體（亦稱為多橋通道(multi-bridge-channel，MBC)電晶體或環繞閘電晶體(surrounding gate transistor，SGT)）。實例MEOL特徵包括至多閘極電晶體的閘極結構及/或源極/汲極特徵的觸點。BEOL製程通常涵蓋與製造多層互連(multilayer interconnect，MLI)特徵相關的製程，MLI特徵互連FEOL IC特徵，從而致能IC裝置之操作。為了節省FEOL層級上的不動產，可將不需要電晶體光學微影術精度水準的較大裝置移動至FEOL結構。舉例而言，可在BEOL層級上製造記憶體裝置，諸如基於磁性的記憶體裝置（例如，磁性穿隧接面(magnetic tunnel junction，MTJ)記憶體裝置）及基於鐵電的記憶體裝置（例如，鐵電穿隧接面(ferroelectric tunnel junction，FTJ)記憶體裝置）。
基於鐵電的記憶體裝置（或鐵電記憶體裝置）係非揮發性記憶體（即，在沒有電力的情況下可儲存資料的記憶體）。鐵電記憶體裝置，諸如鐵電場效電晶體(ferroelectric field effect transistor，FeFET)、鐵電隨機存取記憶體（FeRAM或FRAM）裝置、或鐵電穿隧接面(ferroelectric tunnel junction，FTJ)記憶體裝置，通常具有夾在底部電極與頂部電極之間的鐵電薄膜（亦稱為鐵電層）。由於與電極的金屬成分發生反應，在鐵電薄膜與相鄰電極中之一者之間自然出現介面層，亦稱為非極化層。非極化層之形成對於產生剩磁極化非常重要，鐵電記憶體裝置依賴於剩磁極化來正常工作。在FeRAM中，厚鐵電薄膜夾在兩個電極之間，且藉由在兩個電極之間施加電場來切換剩磁極化。儘管厚鐵電薄膜使得形成非極化層相對容易，但厚鐵電薄膜上的讀出電流趨向於係低的，這給BEOL結構的小型化或整合帶來了挑戰。另一方面，FTJ記憶體包括薄鐵電層（以奈米量測），允許量子力學穿隧。然而，當鐵電薄膜變薄（例如，小於5 nm）時，形成非極化層變得困難，且鐵電薄膜之極化性質開始消失，從而導致記憶體裝置之故障。
已觀察到，鐵電記憶體裝置中鐵電薄膜的充分熱處理係達成結晶及良好鐵電性的必要條件。在一些現存技術中，鐵電層的熱處理係謹慎進行的，因為過熱可導致諸如閘極結構的FEOL結構劣化。熱處理的溫度通常保持在400℃之下，這可導致鐵電薄膜的結晶不足。
本揭露提供一種製程及鐵電記憶體裝置（例如，FTJ記憶體結構），以達成鐵電層的結晶，而不對FEOL結構造成意外損壞。本揭露的鐵電記憶體裝置使用晶圓上晶圓製程來分開製造邏輯裝置（通常形成於FEOL中）及鐵電記憶體裝置（包括鐵電薄膜）（通常形成於MEOL或BEOL中），以克服熱約束並防止高溫影響邏輯裝置中的元件。藉由WOW技術，鐵電薄膜中沒有熱限制，因為FEOL結構在不同的晶圓中，且不經受鐵電薄膜所在晶圓的熱處理。承載鐵電薄膜的晶圓可經受溫度在約400℃與約1000℃之間的熱處理，而不會使FEOL結構經受過熱。因此，鐵電薄膜的結晶品質得到提高，且鐵電記憶體裝置的性能得到改善，而幾乎沒有或沒有損壞FEOL結構的風險。在本揭露中，出於說明目的給出基於FTJ記憶體裝置的實施例。當然，所示FTJ記憶體裝置僅係一實例而並不意欲為限制性的。如上所述，支援鐵電記憶體施加的鐵電薄膜可施加至FeFET記憶體裝置、FeRAM記憶體裝置、或FTJ記憶體裝置。此外，藉由將MEOL/BEOL結構與FEOL結構分開處理，包括電子記憶體的許多其他現代電子裝置亦可受益於晶圓上晶圓製程。下一代電子記憶體的實例包括電阻隨機存取記憶體(resistive random-access memory，RRAM)、相改變隨機存取記憶體(phase-change random-access memory，PCRAM)、及磁阻式隨機存取記憶體(magneto-resistive random-access memory，MRAM)。
現在將參考諸圖更詳細地描述本揭露的各個態樣。在本揭露中，除非另有明確描述，否則相似的參考數字表示相似的特徵。
第1圖係根據一些實施例的記憶體系統100之圖。記憶體系統100包括記憶體控制器105及記憶體陣列120。記憶體陣列120係儲存資料的硬體組件。在一個態樣中，記憶體陣列120具體化為半導體記憶體裝置。記憶體陣列120包括複數個儲存電路或記憶體單元125。記憶體單元125可配置於二維或三維陣列中。記憶體陣列120亦包括位元線BL0、BL1、……、BLK，各個在第一方向（例如，X方向）上延伸，及字元線WL0、WL1、……、WLJ，各個在第二方向（例如，Y方向）上延伸。字元線WL及位元線BL可係導電金屬或導電軌道。在一個態樣中，各個記憶體單元125耦合至相應字元線WL及相應位元線BL，並可根據經由相應字元線WL及相應位元線BL的電壓或電流來操作。各個記憶體單元125可耦合至相應字元線WL及相應位元線BL。由於記憶體單元125配置於BL與WL的交叉點處，故這種記憶體系統100亦稱為交叉點記憶體架構。
交叉點記憶體陣列可例如包含多個一選擇器一FTJ (one-selector one-FTJ，1S1F)記憶體單元，分別配置於位元線與源極線的交叉點處。選擇器用以在偏置至相應定限電壓之上時傳遞電流。藉由適當偏置位元線及源極線，可選擇位元線與源極線的交叉點處的1S1F記憶體單元，並將其寫入相反狀態。當選擇1S1F記憶體單元時，其他位元線及源極線可偏置於中點電壓下，以關閉未被選記憶體單元。在沒有選擇器的情況下，流動穿過未被選記憶體單元的集體洩露電流會引入干擾，並減少用於讀取及寫入操作的記憶體操作的電流窗口。干擾甚至可導致讀取操作期間的讀取失敗或寫入操作期間的錯誤寫入。具有1S1F記憶體單元的交叉點記憶體架構亦可達成高密度，因為幾個1S1F記憶體單元可共用一個電晶體，而無需用於各個記憶體單元的交叉耦合電晶體。
記憶體控制器105可根據經由字元線WL及位元線BL的電訊號將資料寫入記憶體陣列120或自記憶體陣列120讀取資料。在其他實施例中，記憶體系統100包括比第1圖中所示更多、更少、或不同的組件。在一些實施例中，記憶體陣列120包括額外接線（例如，選擇線、參考線、參考控制線、電力軌道等）。
記憶體控制器105係控制記憶體陣列120的操作的硬體組件。在一些實施例中，記憶體控制器105包括位元線控制器112、字元線控制器114、及時序控制器110。在一個組態中，字元線控制器114係經由記憶體陣列120的一或多個字元線WL提供電壓或電流的電路，而位元線控制器112係經由記憶體陣列120的一或多個位元線BL提供或感測電壓或電流的電路。在一個組態中，時序控制器110係提供控制訊號或時脈訊號以同步位元線控制器112與字元線控制器114的操作的電路。位元線控制器110可耦合至記憶體陣列120的位元線BL，而字元線控制器114可耦合至記憶體陣列120的字元線WL。在一個實例中，為了將資料寫入記憶體單元125，字元線控制器114經由耦合至記憶體單元125的字元線WL將電壓或電流供應至記憶體單元125，而位元線控制器112經由耦合至記憶體單元125的位元線BL將偏置電壓施加至記憶體單元125。在一個實例中，為了自記憶體單元125讀取資料，字元線控制器114經由耦合至記憶體單元125的字元線WL將電壓或電流提供至記憶體單元125，而位元線控制器112經由耦合至記憶體單元125的位元線BL感測對應於由記憶體單元125儲存的資料的電壓或電流。在一些實施例中，記憶體控制器105包括比第1圖中所示更多、更少、或不同的組件。
第2圖圖示作為第1圖中所示的記憶體陣列120的構建塊的實例記憶體單元125。具體地，第2圖圖示一選擇器一FTJ (one-selector one-FTJ，1S1F)記憶體單元，包含自位元線BL至字元線WL與資料儲存元件132串聯耦合的選擇器130。在一些實施例中，位元線BL與字元線WL的位置顛倒。在一些實施例中，選擇器130與資料儲存元件132的位置顛倒。
選擇器130用以選擇性地允許電流在第一方向上自位元線BL流動至字元線WL，同時阻擋電流在第二方向上自字元線WL流動至字元線BL。選擇器130可係單極選擇器或雙極選擇器。單極選擇器在單一極性下切換，而雙極選擇器在兩個極性下切換。在第一極性下，若單極性選擇器上的電壓超過定限電壓，則選擇器導通及/或處於稱為「開(on)」狀態的低電阻狀態。否則，在第一極性下，單極選擇器不導通或處於稱為「關(off)」狀態的高電阻狀態。在第二極性下，選擇器處於「off」狀態。在一些實施例中，選擇器130僅具有兩個端子。在一些替代實施例中，選擇器130具有兩個以上的端子。選擇器130例如可係PIN二極體、多晶矽二極體、沖穿二極體、壓敏電阻型選擇器、雙向定限開關(ovonic threshold switch，OTS)、基於摻雜硫屬的選擇器、基於莫特效應的選擇器、基於混合離子電導(mixed-ionic-electronic-conductive，MIEC)的選擇器、場輔助超線性閾值(field-assisted-superlinear-threshold，FAST)選擇器、基於燈絲的選擇器、基於摻雜氧化鉿的選擇器、或一些其他適合的二極體及/或選擇器。
操作之實例如下：當選擇器130上的電壓自位元線BL至資料儲存元件132為正時，若選擇器130上自位元線BL至資料儲存元件132的電壓超過定限電壓Vt時，則選擇器130導通並處於低電阻狀態。否則，選擇器130不導通及/或處於高電阻狀態。資料儲存元件132儲存資料的一個位元。作為實例，在寫入操作期間，施加寫入電壓，使得選擇器130在第一極性下偏置於定限電壓之上，且資料儲存元件132設定為第一資料狀態。在讀取操作期間，施加讀取電壓，使得選擇器130在第一極性下偏置於定限電壓之上，而資料儲存元件132不改變。讀取電壓可小於寫入電壓。
在一些實施例中，資料儲存元件132的電阻根據資料儲存元件的資料狀態而變化。舉例而言，資料儲存元件132在第一資料狀態下可具有低電阻，而在第二資料狀態下可具有高電阻。在其他實施例中，資料儲存元件132的電容或一些其他適合參數根據資料儲存元件的資料狀態而變化。在一些實施例中，「資料儲存元件」132係金屬-絕緣體-金屬(metal-insulator-metal，MIM)堆疊，而記憶體單元125可係電阻記憶體單元。在進一步的實施例中，資料儲存元件132係鐵電穿隧接面(ferroelectric tunnel junction，FTJ)或磁性穿隧接面(magnetic tunnel junction，MTJ)。資料儲存元件132的其他結構及/或記憶體單元125的其他記憶體單元類型亦係可接受的。
參考第3圖，提供第2圖的記憶體單元125的一些更詳細實施例之示意圖，其中選擇器130係多層堆疊，諸如PIN二極體或金屬-絕緣體-金屬(metal-insulator-metal，MIM)堆疊。選擇器130包含陰極130a（或頂部電極130a）、絕緣體130b、及陽極130c（或底部電極130c）。絕緣體130b夾在陰極130a與陽極130c之間。在一些實施例中，陽極130c直接連接至資料儲存元件132，這意謂陽極130c藉由一或多個導線及/或通孔電連接至資料儲存元件132，其間不設置其他電子裝置。在一些替代實施例中，選擇器130可顛倒置放，使得陰極130a直接連接至資料儲存元件132。在多層堆疊係PIN二極體的一些實施例中，陰極130a係或包含N型半導體材料，陽極130c係或包含P型半導體材料，且絕緣體130b係或包含本質或輕摻雜半導體材料。絕緣體130b可例如相對於陰極130a及/或陽極130c係輕摻雜的。多層堆疊的半導體材料可例如係或包含多晶矽、單晶矽、鍺、砷化銦鎵、或一些其他適合的半導體材料。在多層堆疊係MIM裝置的一些實施例中，陰極130a及陽極130b係或包含金屬或一些其他適合的導電材料（例如，Al、Cu、Ag、Pt等）及/或絕緣體130b係或包含高k介電材料，諸如HfO 2、Ta 2O 5、TaO x（x＜2.5）、TiO 2、一些其他適合的金屬氧化物，或介電質的摻雜或適當組合（例如，Ta 2O 5、TaO x之組合或Ta 2O 5、TaO x、及TiO 2之組合）。或者，絕緣體130b係或包含半導體材料，諸如基於Te及/或基於Se的材料，包括SiTe、GeSE、及/或SiSe。
在一些實施例中，改變絕緣體130b的厚度以調整選擇器130的定限電壓。舉例而言，增加絕緣體的厚度可增加相應選擇器的定限電壓，而減少厚度可降低定限電壓。在一些實施例中，改變絕緣體130b的摻雜濃度以調整選擇器130的定限電壓。舉例而言，增加絕緣體的摻雜濃度可降低相應選擇器的定限電壓，而降低摻雜濃度可增加定限電壓。在一些實施例中，改變單極選擇器130的寬度以調整單極選擇器130的「on」電阻。舉例而言，增加選擇器的寬度可降低選擇器的「on」電阻，而減小寬度可增加「on」電阻。
仍然參考第3圖，根據本揭露的各個態樣，所描繪資料儲存元件132部分或全部為鐵電堆疊132。鐵電堆疊132包括設置於頂部電極132a與底部電極132c之間的鐵電開關層(ferroelectric switching layer，FSL) 132b（即，包括多層）。在一些實施例中，頂部電極132a及底部電極132c均為金屬，且鐵電堆疊132亦稱為金屬-鐵電開關層(ferroelectric switching layer，FSL)-金屬(metal-ferroelectric switching layer-metal，MFM）堆疊。在一些實施例中，鐵電堆疊132提供FTJ。FTJ包括允許量子力學穿隧的薄鐵電層（以奈米量測）。量子力學穿隧產生具有高度可辨別開/關(ON/OFF)電阻的穿隧電阻。
在所描繪實施例中，頂部電極132a實體接觸FSL 132b的頂表面，而底部電極132c實體接觸FSL 132b的底表面。頂部電極132a及底部電極132c中之各者可係金屬層、金屬氮化物層、金屬氧化物層、或半導體層。在一個實例中，頂部電極及底部電極可包括Al、Ti、Ta、Au、Pt、W、Ni、Ir、其他適合金屬、其合金（例如，TaN、TiN、及/或其他適合合金）、或其組合。在另一實例中，頂部電極及底部電極可包括金屬氧化物，諸如IrO 2。在另一實例中，底部電極及頂部電極可包括多晶矽（n型摻雜或p型摻雜）。
FSL 132b包括至少一層鐵電材料，鐵電材料通常係指在施加電場至其時表現出極化並在移除（或減少）電場時繼續表現出極化的材料。因此，鐵電材料亦稱為極化材料。一般而言，鐵電材料具有本質電偶極子，可藉由電場在極化狀態之間，諸如在第一極化狀態與第二極化狀態之間切換。第一極化狀態可對應於第一資料狀態，諸如邏輯「1」（例如，取決於鐵電記憶體裝置的第一電阻或第一電容）。第二極化狀態可對應於第二資料狀態，諸如邏輯「0」（例如，取決於鐵電記憶體裝置的第二電阻或第二電容）。
FSL 132b包括具有鐵電特性的鐵電層134。鐵電層134包括鐵電材料（極化材料）。鐵電層134亦稱為極化層。鐵電層134可係單層或多層結構，諸如設置於第二鐵電層上方的第一鐵電層，其中第一鐵電層及第二鐵電層具有不同的組成。鐵電材料可係高k介電材料，諸如具有大於約28的介電常數(k)（例如，k≥28）的介電材料，具有正交晶體結構。在一些實施例中，鐵電層134包括金屬氧化物材料或金屬氧氮化物材料。舉例而言，鐵電層134可包括基於氧化鉿的材料或基於氧化鋯的材料。在進一步的實例中，鐵電層134可包括氧化鉿（例如，Hf xO y）、氧化鉿鋯（例如，Hf xZr zO y）（亦稱為HZO）、氧化鉿鋁（例如，Hf xAl zO y）、氧化鉿鑭（例如，Hf xLa zO y），氧化鉿鈰（例如，Hf xCe zO y）、氧化鉿矽(Hf xSiO y)、氧化鉿釓（例如，Hf xGd zO y）、其他適合的基於Hf xO y材料、或其組合，其中x、y、z為原子百分數。在另一實例中，鐵電層134可包括基於Zr jO k的材料，其中j、k、z係原子百分數。在一些實施例中，鐵電層134的厚度小於約5 nm。
FSL 132b進一步包括夾在鐵電層134與底部電極132c之間的介電層136。或者，介電層136可夾在鐵電層134與頂部電極132a之間。介電層136包括非極化材料。介電層136亦稱為非極化層。在一些實施例中，介電層136包括具有小於約28的介電常數(k) （例如，k＜28）的介電材料。介電常數的值並非微不足道的。介電層136的一個功能係產生不同的電阻，從而產生對應於鐵電層134的不同極化定向的不同讀取電流。若介電常數大於約28，則讀取電流可能變得太小而無法偵測。介電材料可包括具有與鐵電層134的材料不同的結晶特性及/或結晶條件的材料。舉例而言，在鐵電層134包括具有結晶結構的介電材料的情況下，介電層136包括具有非晶結構的介電材料（例如，非晶形式的介電材料（即，具有無序原子結構））。介電層136具有非晶結構，以抑制鐵電層134中的任何額外晶體生長及/或晶粒生長，這些晶體生長及/或晶粒生長會導致晶相改變，從而引起鐵電層134中的非所需鐵電改變。在一些實施例中，介電層136包括與鐵電層134的金屬氧化物不同的金屬氧化物材料。舉例而言，介電層136包括Al xO y、Si xO y、Ta xO y、Ti xO y、La xO y、Y xO y、Sr xTiO z、或其組合，其中x、y、及z係原子百分數。在一個實例中，介電層136包括Si xN y。介電層136的厚度可小於約2 nm。厚度並非微不足道的。若介電層136的厚度大於約2 nm，則讀取電流可能變得太小而無法感測，及/或邏輯狀態之間的差異可能變得太少而無法辨識。在一些實施例中，FSL 132b的厚度小於選擇器130的絕緣體130b的厚度。
參考第4圖，提供包含複數個列與複數個行中的複數個記憶體單元125的記憶體陣列120的一些實施例之示意圖。記憶體單元125分別包含與資料儲存元件132串聯電耦合的選擇器130。舉例而言，記憶體單元125可各個如第2圖及第3圖中所示及描述。作為實例，位元線（例如，BL0、BL1、……、BLK）沿記憶體陣列的相應行側向延伸，並與相應行中的記憶體單元電耦合，而字元線（例如，WL0、WL1、……、WLJ）沿記憶體陣列的相應列側向延伸，並與相應列中的記憶體單元電耦合。下標標識相應列或行，且K或J係表示記憶體陣列120中的行或列的整數變數。藉由適當偏置位元線BL及字元線WL，可選擇位元線BL與字元線WL的交叉點處的記憶體單元以供讀取或寫入。各個位元線BL電連接至接合襯墊BP（例如，BP-BL0、BP-BL1、……、BP-BLK），且各個字元線WL亦電連接至接合襯墊BP（例如，BP-WL0、BP-WL1、……、BP-WLJ）。接合襯墊BP位於一晶圓的混合接合層（或接合層）中，以提供至另一晶圓中的電晶體（及其他FEOL結構）的連接。
如第5圖中所示，被選記憶體單元125位於位元線BL0與字元線WL0的交叉點處。接合襯墊BP-BL0在讀取操作下用讀取電壓Vr偏置（或在寫入操作下用寫入電壓Vw偏置），而接合襯墊BP-WL0接地。在一些實施例中，其他字元線WL及其他位元線BL以讀取電壓Vr的一半或讀取電壓Vr的一些其他分數（例如，三分之一）偏置，以減少對未被選記憶體單元的讀取干擾。讀取電壓Vr自位元線BL0至字元線WL0為正，並超過選擇器130的定限值，使得被選記憶體單元125中的選擇器130為ON。電流流動穿過被選記憶體單元125，並進一步流動穿過形成於另一晶圓中的相應電晶體，經由接合襯墊BP，允許感測被選記憶體單元125的電阻狀態。其他未被選記憶體單元125中的選擇器130為OFF。因此，電流不會流動穿過未被選記憶體單元125，且對未被選記憶單元125沒有讀取干擾。
選擇器130允許一個以上記憶體單元125共用一個電晶體，而無需讀取流動穿過未被選記憶體單元的集體洩露電流。舉例而言，記憶體單元125的各個列可對應於一個電晶體，或記憶體單元125的各個行可對應於一個電晶體。與將一個電晶體分配至各個記憶體單元125（其需要KxJ個電晶體及兩倍的接合襯墊BP (2xKxJ)）相比，實施選擇器130會減少所需電晶體的量（例如，K或J，而非KxJ），以及所需接合襯墊的量（例如，K+J，而非2xKxJ），這會顯著節省電路面積，並繼而降低製造成本。亦即，在一些實施例中，電晶體的數目小於與電晶體相關聯的接合襯墊BP的數目，而與電晶體相關聯的接合襯墊BP的數目小於記憶體陣列中與電晶體相關聯的記憶體單元的數目。
第6圖及第7圖共同圖示根據本揭露的例示性實施例的例示性接合之積體電路組件。如第6圖中所示，例示性積體電路組件200包括其中形成有電子電路系統的半導體基板202、及設置於半導體基板202上的互連結構204。在一些實施例中，積體電路組件200包括其中形成電子電路系統的主動區200A及圍繞主動區200A的周邊區200B。在後工序(back-end-of-line，BEOL)製程中在積體電路組件200的互連結構204上製造再分配層206。當積體電路組件200與其他組件接合時，形成於積體電路組件200的互連結構204上的再分配層206可用作接合層。因此，再分配層206亦稱為接合層206。在第6圖中所示的例示性實施例中，形成於半導體基板202中的電子電路系統包括位於半導體堆疊內的類比及/或數位電路系統，具有一或多個導電層，亦稱為金屬層，與一或多個非導電層（亦稱為絕緣層）指叉狀接合。然而，相關領域（多個）的技術人員將認識到，在不脫離本揭露的精神及範疇的情況下，電子電路系統可包括一或多個機械及/或機電裝置。
半導體基板202可由矽或其他半導體材料製成。或者，半導體基板202可包括其他元素半導體材料，諸如鍺。在一些實施例中，半導體基板202由化合物半導體製成，諸如藍寶石、碳化矽、砷化鎵、砷化銦、或磷化銦。在一些實施例中，半導體基板202由合金半導體製成，諸如鍺矽、碳化矽鍺、磷化鎵砷、或磷化鎵銦。在一些實施例中，半導體基板202包括磊晶層。舉例而言，半導體基板202具有上覆體半導體的磊晶層。
半導體基板202可進一步包括隔離特徵（未顯示），諸如淺溝槽隔離(shallow trench isolation，STI)特徵或區域氧化矽(local oxidation of silicon，LOCOS)特徵。隔離特徵可界定及隔離各種半導體元件。半導體基板202可進一步包括摻雜區（未顯示）。摻雜區可摻雜有p型摻雜劑，諸如硼或BF 2、及/或n型摻雜劑。摻雜區可直接形成於半導體基板202上、P型井結構、N型井結構、或雙井結構中。
電子電路系統包括上述隔離特徵及半導體元件（例如，電晶體（例如，金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)、互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電晶體、雙極接面電晶體(bipolar junction transistor，BJT)、高壓電晶體、高頻電晶體、p通道及/或n通道場效電晶體(p-channel and/or n channel field effect transistor，PFET/NFET)等）、二極體、及/或其他適用元件）可形成於半導體基板102上。可執行各種製程以形成隔離特徵及半導體元件，製程諸如沉積、蝕刻、植入、光學微影術、退火、及/或其他適用製程。在一些實施例中，包括隔離特徵及半導體元件的電子電路系統在前工序(front-end-of-line，FEOL)製程中形成於半導體基板202中。
在一些實施例中，互連結構204包括介電層、嵌入介電層中的導電通孔、及介電層之間形成的導電佈線。導電佈線的不同層經由導電通孔彼此電連接。此外，互連結構204電連接至形成於半導體基板202中的電子電路系統。在一些實施例中，在互連結構204中形成至少一個密封圈及至少一個對準標記，其中密封圈及對準標記形成於積體電路組件200的周邊區200B內。在一些情況下，密封環圍繞積體電路組件200的主動區200A，且對準標記形成於密封環外部的區域內。在一些實施例中，在積體電路組件200的角落周圍形成複數個對準標記。本揭露不限於上述密封圈及對準標記（多個）之數目。
在第6圖中所示的例示性實施例中，再分配層206表示半導體堆疊的一或多個導電層中的導電層（例如，金屬層），用於將電子電路系統與其他電氣、機械、及/或機電裝置電耦合。舉例而言，再分配層206可用於將電子電路系統電耦合至積體電路封裝，諸如穿孔封裝、表面安裝封裝、針柵陣列封裝、平面封裝、小輪廓封裝、晶片級封裝、及/或球柵陣列以提供一些實例。
作為另一實例，且如第7圖中所示，半導體裝置包括第一積體電路組件200.1、第一再分配層206.1、第二積體電路組件200.2及第二再分配層206.2。第一再分配層206.1及第二再分配層206.2位於第一積體電路組件200.1與第二積體電路組件200.2之間。例示性第一積體電路組件200.1包括具有形成於其中的第一電子電路系統的第一半導體基板202.1、及設置於第一半導體基板202.1上的第一互連結構204.1。例示性第二積體電路組件200.2包括具有形成於其中的第二電子電路系統的第二半導體基板202.2、及設置於半導體基板202.2上的第二互連結構204.2。來自與第一電子電路系統相關聯的第一半導體堆疊中的第一再分配層206.1可電耦合及/或機械耦合至來自與第二電子電路系統相關聯的第二半導體堆疊中的第二再分配層206.2，以電耦合第一電子電路系統與第二電子電路系統。在這一例示性實施例中，第一再分配層206.1組態及配置為電耦合及/或機械耦合至第二再分配層206.2。在例示性實施例中，使用混合接合技術將第一再分配層206.1接合至第二再分配層206.2。在這一例示性實施例中，混合接合技術利用接合波來電耦合及/或機械耦合第一再分配層206.1與第二再分配層206.2。術語「混合接合」衍生自接合製程期間金屬對金屬接合與絕緣體對絕緣體（或介電質對介電質）接合之組合。在一些情況下，再分配層206.1及206.2包括用於金屬對金屬接合的導電特徵及用於絕緣體對絕緣體接合的介電特徵，且接合波將亦具有待結合在一起的金屬互連的介電表面結合於同一平面接合介面中。因此，再分配層206.1及206.2亦可稱為接合層206.1及206.2（或混合接合層206.1及206.2）。如以下將進一步詳細描述的，第一再分配層206.1及第二再分配層206.2組態及配置為增加接合波傳播路徑（例如，沿X方向及Y方向）的平衡，以促進接合期間第一再分配層206.1與第二再分配層206.2之間的對稱接合波傳播，這有效地減少接合之後的晶圓變形。值得注意地，相關領域（多個）的技術人員將認識到，本揭露的精神及範疇亦可應用於其他公知接合技術，包括但不限於直接接合、表面活化接合、電漿活化接合、陽極接合、共晶接合、熱壓接合、反應接合、及暫態液相擴散接合。
第8圖、第9圖、及第10圖圖示根據本揭露的例示性實施例的包括例示性積體電路組件的例示性半導體晶圓。參考第8圖，半導體裝置製造操作用於在半導體晶圓300中製造多個積體電路組件200.1至200.n。半導體晶圓300包括配置成陣列的多個積體電路組件200.1至200.n。在一些實施例中，半導體晶圓300包括具有形成於其中的電子電路系統的半導體基板302及設置於半導體基板302上的互連結構304。在一些實施例中，包括於半導體晶圓300中的積體電路組件200.1至200.n中之各者包括具有形成於其中的電子電路系統的主動區200A及圍繞主動區200A的周邊區200B。半導體裝置製造操作使用照相及化學處理操作的預定順序，以在第一半導體晶圓300中形成多個積體電路組件200.1至200.n。
在第8圖中所示的例示性實施例中，積體電路組件200.1至200.n使用第一系列製造操作（稱為前工序處理）、及第二系列製造操作（稱為後工序處理）形成於半導體基板302中及/或上。前工序處理表示一系列照相及化學處理操作，以在半導體基板302中及/或上形成複數個積體電路組件200.1至200.n的相應電子電路系統。後工序處理代表另一系列照相及化學處理操作，以在半導體基板302上形成多個積體電路組件200.1至200.n的相應互連結構204，從而形成半導體晶圓300。在例示性實施例中，包括於半導體晶圓300中的積體電路組件200.1至200.n可彼此相似及/或不相似。
如第8圖中所示，半導體基板302係半導體晶圓300的一部分。半導體基板302可由矽或其他半導體材料製成。此外，半導體基板302可包括其他元素半導體材料，諸如鍺。在一些實施例中，半導體基板302由化合物半導體製成，諸如碳化矽、砷化鎵、砷化銦、或磷化銦。在一些實施例中，半導體基板302由合金半導體製成，諸如藍寶石、矽鍺、碳化矽鍺、磷化鎵砷、或磷化鎵銦。在一些實施例中，半導體基板302包括磊晶層。舉例而言，半導體基板302具有上覆體半導體的磊晶層。半導體基板302可進一步包括隔離特徵（未顯示），諸如淺溝槽隔離(shallow trench isolation，STI)特徵或區域氧化矽(local oxidation of silicon，LOCOS)特徵。隔離特徵可界定及隔離各種半導體元件。半導體基板302可進一步包括摻雜區（未顯示）。摻雜區可摻雜有p型摻雜劑，諸如硼或BF 2、及/或n型摻雜劑，諸如磷(P)或砷(As)。摻雜區可直接形成於半導體基板302上、P型井結構、N型井結構、或雙井結構中。
在一些實施例中，互連結構304包括介電層、嵌入介電層中的導電通孔、及介電層之間的導電佈線，其中導電佈線的不同層經由導電通孔彼此電連接。
在半導體晶圓300上方形成再分配層306。在一些實施例中，在半導體晶圓300上方製造再分配層的製程包括：在半導體晶圓300上方形成介電層；圖案化介電層以在介電層中形成複數個開口，以曝光半導體晶圓300的導電襯墊；在半導體晶圓300上方沉積導電材料，使得由介電層中的開口曝光的介電層及導電襯墊由導電材料覆蓋，其中導電材料不僅覆蓋介電層及導電襯墊，且亦覆蓋開口的側壁表面並完全填充開口；執行研磨製程（例如，CMP製程）以部分移除導電材料的多餘部分，直到介電層308的頂表面經曝光，從而在介電層308中形成導電觸點310（例如，金屬通孔及/或金屬襯墊）的陣列。當執行晶圓級接合製程以將半導體晶圓300與另一晶圓接合時，包括介電層308及導電觸點310的陣列的再分配層306可用作接合層。
如第9圖中所示，提供待彼此接合的第一半導體晶圓300.1與第二半導體晶圓300.2。在一些實施例中，提供兩個不同類型之晶圓300.1與300.2。換言之，包括於第一半導體晶圓300.1中的積體電路組件200.1至200.n與包括於第二半導體晶圓300.2中的積體電路組件200.1至200.n可具有不同的架構並執行不同的功能。舉例而言，第二半導體晶圓300.2係包括複數個晶片的記憶體裝置晶圓，這些晶片包括記憶體陣列（例如，如第3圖中的記憶體陣列120）及其他FEOL結構，而第一半導體晶圓300.1係包括複數個電晶體及其他FEOL結構的特殊應用積體電路(application-specific integrated circuit，ASIC)晶圓。第一半導體晶圓300.1中的電晶體對應於第二半導體晶圓300.2中的記憶體陣列中的記憶體單元（例如，第3圖中的記憶體單元125）。在實施例的進一步說明中，第二半導體晶圓300.2不含電晶體，允許第二半導體晶圓300.2經歷過熱，以達成記憶體單元中鐵電薄膜的更高結晶品質。
在接合第一半導體晶圓300.1與第二半導體晶圓300.2之前，在第一半導體晶圓300.1與第二半導體晶圓300.2上方分別形成第一再分配層306.1及第二再分配層306.2。用於形成第一再分配層306.1及第二再分配層306.2的製程可與形成第8圖中所示的再分配層306的製程相似。
在一些實施例中，在第一半導體晶圓300.1上方製造第一再分配層306.1的製程包括：在第一半導體晶圓300.1上方形成第一介電層；圖案化第一介電層以在第一介電層308.1中形成複數個第一開口，以曝光第一半導體晶圓300.1的第一導電襯墊；在第一半導體晶圓300.1上方沉積第一導電材料，使得第一介電層308.1及由第一介電層308.1中的第一開口曝光的第一導電襯墊由第一導電材料覆蓋，其中第一導電材料不僅覆蓋第一導電層308.1及第一導電襯墊，且亦覆蓋第一開口的側壁表面並完全填充第一開口；執行第一研磨製程（例如，CMP製程）以部分移除第一導電材料的多餘部分，直到第一介電層308.1的頂表面經曝光，從而在第一介電層308.1中形成導電觸點310.1（例如，第3圖中的接合襯墊BP）的多個陣列。在一些實施例中，在第二半導體晶圓300.2上方製造第二再分配層306.2的製程包括：在第二半導體晶圓300.2上方形成第二介電層306.2；圖案化第二介電層308.2以在第二介電層308.2中形成複數個第二開口，以曝光第二半導體晶圓300.2的第二導電襯墊；在第二半導體晶圓300.2上方沉積第二導電材料，使得第二介電層308.2及由第二開口曝光的第二導電襯墊由第二導電材料覆蓋，其中第二導電材料不僅覆蓋第二介電層308.2及第二導電襯墊，且亦覆蓋第二開口的側壁表面並完全填充第二開口；執行第二研磨製程（例如，CMP製程）以部分移除第二導電材料的多餘部分，直到第二介電層308.2的頂表面經曝光，從而在第二介電層308.2中形成導電觸310.2點（例如，第3圖中的接合襯墊BP）的多個陣列。
在一些實施例中，導電觸點310.1的陣列自第一介電層308.1的頂表面略微突出，而導電觸點310.2的陣列自第二介電層308.2的頂表面稍微突出，因為在CMP製程期間，第一介電層308.1及第二介電層308.2以相對較高的研磨率進行研磨，而導電材料以相對較低的研磨率進行研磨。
如第9圖及第10圖中所示，在第一半導體晶圓300.1及第二半導體晶圓300.2上方形成第一再分配層306.1及第二再分配層306.2之後，將具有形成於其上的第二再分配層306.2的第二半導體晶圓300.2翻轉至形成於第一半導體晶圓310.1上的第一再分配層306.1上，使得第一再分配層306.1的導電觸點310.1的多個陣列與第二再分配層306.2的導電觸點310.2的多個陣列基本對準。接著，第一半導體晶圓300.1經由第一再分配層306.1及第二再分配層306.2接合至第二半導體晶圓300.2，以形成半導體裝置320。在一些實施例中，接合結構（例如，半導體裝置）320中的第一再分配層306.1與第二再分配層306.2之間的接合介面在執行接合製程之後基本上沒有錯位。這一接合可包括混合接合、直接接合、表面活化接合、電漿活化接合、陽極接合、共晶接合、熱壓接合、反應接合、暫態液相擴散接合及/或對相關領域（多個）的技術人員而言顯而易見的任何其他公知接合技術，而不脫離本揭露的精神及範疇。隨後，將接合結構320切粒成單獨晶片。
第11圖圖示裝置結構400的局部橫截面圖。裝置結構400經簡化且並未詳細說明或描述裝置結構400中的所有特徵。諸圖中所示的裝置結構400以及稍後討論的裝置結構500一起可係IC晶片的一部分、片上系統(system on chip，SoC)、或其一部分，其可包括各種被動及主動微電子裝置，諸如電阻器、電容器、電感器、二極體、p型場效電晶體(p-type field effect transistor，PFET)、n型場效電晶體(n-type field effect transistor，NFET)、金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)、互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電晶體、雙極接面電晶體(bipolar junction transistor，BJT)、側向擴散MOS (laterally diffused MOS，LDMOS)電晶體、高壓電晶體、高頻電晶體、其他適合的組件、或其組合。在一些實施例中，裝置結構400係第一積體電路組件200.1（第6圖及第7圖）的一部分。
裝置結構400包括上覆基板402的互連結構404。在實施例中，基板402包括矽(Si)。另外或其他，基板402可包括另一元素半導體，諸如鍺(Ge)；化合物半導體，諸如碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、及/或銻化銦；合金半導體，諸如矽鍺(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或其組合。或者，基板402可係絕緣體上半導體基板，諸如絕緣體上矽(silicon-on-insulator，SOI)基板、絕緣體上矽鍺(silicon germanium-on-insulator，SGOI)基板、或絕緣體上鍺(germanium-on-insulator，GeOI)基板。絕緣體上半導體基板可使用分離植入氧氣(separation by implantation of oxygen，SIMOX)、晶圓接合、及/或其他適合的方法製造。根據裝置結構400的設計要求，基板402可包括各種摻雜區（未顯示）。在一些實施中，基板402包括摻雜有p型摻雜劑，諸如硼（例如，BF 2）、銦、其他p型摻雜劑、或其組合的p型摻雜區（例如，p型井）。在一些實施中，基板402包括摻雜有n型摻雜劑，諸如磷(P)、砷(As)、其他n型摻雜劑、或其組合的n型摻雜區（例如，n型井）。在一些實施中，基板402包括由p型摻雜劑與n型摻雜劑之組合形成的摻雜區。各種摻雜區可直接形成於基板402上及/或基板402中，舉例而言，提供p型井結構、n型井結構、雙井結構、凸起結構、或其組合。可執行離子植入製程、擴散製程、及/或其他適合的摻雜製程以形成各種摻雜區。
複數個半導體裝置408設置於基板402內及/或上方。在一些實施例中，半導體裝置408可例如組態為電晶體或另一適合的半導體裝置。在此類實施例中，半導體裝置408可包括相應源極/汲極區410、相應閘極結構412、及相應閘極帽層414。如本文所用，源極/汲極區，或「S/D區」可係指裝置的源極或汲極。其亦可係指為多個裝置提供源極及/或汲極的區域。在一些實施例中，源極/汲極區410設置於基板402內，並可包含與第一摻雜類型（例如，p型）相反的第二摻雜類型（例如，n型）。在進一步的實施例中，閘極結構412可包括上覆相應閘極介電層的相應閘電極。在各種實施例中，閘電極可係或包含金屬（諸如鋁、鎢、鈦、上述之任何組合、或類似物）、多晶矽、另一適合導電材料、或上述之任意組合。在進一步的實施例中，閘極介電層可係或包含二氧化矽、高k介電材料、另一適合介電材料、或上述之任何組合。閘極帽層414係導電的，且例如可係或包含鉭、鈦、矽化物、另一適合材料、或上述之任何組合。此外，隔離結構416設置於基板402內，並可側向圍繞相應半導體裝置408。在一些實施例中，隔離結構410可例如組態為淺溝槽隔離(shallow trench isolation，STI)結構、深溝槽隔離(deep trench isolation，DTI)結構、或另一適合隔離結構。在進一步的實施例中，隔離結構416可係或包含二氧化矽、氮化矽、碳化矽、另一適合介電材料、或上述之任何組合。
此外，半導體裝置408可係平面電晶體或多閘極電晶體，諸如鰭狀FET (fin-like FET，FinFET)或閘極全環繞(gate-all-around，GAA)電晶體。GAA電晶體可包括各種形狀的通道區，包括奈米線、奈米棒、或奈米片，統稱為奈米結構。GAA電晶體亦可稱為多橋通道(multi-bridge-channel，MBC)電晶體或環繞閘電晶體(surrounding gate transistor，SGT)。雖然半導體裝置408在第11圖及後續諸圖中顯示為平面裝置，但應理解，半導體裝置408亦可係FinFET或GAA電晶體。
互連結構404包括下部部分，下部部分包括嵌入層間介電(interlayer dielectric，ILD)層中的閘極接觸通孔418及源極/汲極接觸通孔420。ILD層可包括氧化矽、正矽酸乙酯(TEOS)氧化物、無摻雜矽玻璃(USG)、或摻雜矽玻璃，諸如硼磷矽玻璃(BPSG)、熔融矽玻璃(FSG)、磷矽玻璃(PSG)、硼矽玻璃(BSG)、及/或其他適合的介電材料。源極/汲極觸點可包括釕(Ru)、鈷(Co)、鎳(Ni)、或銅(Cu)。閘極接觸通孔可包括鎢(W)、釕(Ru)、鈷(Co)、鎳(Ni)、或銅(Cu)。互連結構404包括上部部分，上部部分包括順序堆疊的多個金屬層，諸如第一金屬層M 1至第n金屬層M n（未顯示）。互連結構404的其他金屬層將形成於第n金屬層M n上方。在一些實施例中，互連結構404可包括約兩(2)至約五(5)個金屬層。互連結構的金屬層中之各者包括嵌入至少一個金屬間介電(intermetal dielectric，IMD)層中的多個通孔及金屬接線。通孔及金屬接線可由鈦(Ti)、釕(Ru)、鎳(Ni)、鈷(Co)、銅(Cu)、鉬(Mo)、鎢(W)、或鋁(Al)形成。在一個實施例中，其由銅(Cu)形成。IMD層可具有與上述ILD層相似的組成。通孔422及金屬接線424嵌入或設置於IMD層中。
裝置結構400包括設置於互連結構404上方的再分配層（或混合接合層）406。再分配層406包括用於金屬對金屬接合的導電特徵（例如，接合襯墊426）、及用於絕緣體對絕緣體接合的介電特徵。接合襯墊426經由嵌入再分配層406中的通孔428及互連結構404中的金屬佈線電連接至電晶體408。
第12圖圖示裝置結構500的局部橫截面圖。裝置結構500經簡化且並未詳細說明或描述裝置結構500中的所有特徵。諸圖中所示的裝置結構500與接合在一起的裝置結構400一起可係IC晶片的一部分、片上系統(system on chip，SoC)、或其一部分，其可包括各種被動及主動微電子裝置，諸如電阻器、電容器、電感器、二極體、其他適合的組件、或其組合。在進一步的一些實施例中，裝置結構500係第二積體電路組件200.2（第7圖）的一部分。再進一步，裝置結構500包括記憶體陣列，諸如FTJ陣列。
裝置結構500包括上覆再分配層504的互連結構502。在一些實施例中，互連結構502可包括約兩(2)至約八(8)個金屬層。互連結構的金屬層中之各者包括嵌入至少一個金屬間介電(intermetal dielectric，IMD)層506中的多個通孔及金屬接線。通孔及金屬接線可由鈦(Ti)、釕(Ru)、鎳(Ni)、鈷(Co)、銅(Cu)、鉬(Mo)、鎢(W)、或鋁(Al)形成。在一個實施例中，其由銅(Cu)形成。IMD層506可係或包含氧化物，諸如二氧化矽、低k介電材料、另一適合介電材料、或上述之任何組合。在又進一步的實施例中，IMD層506可例如係或包含二氧化矽、低k介電材料、氮化矽、碳化矽、極低k (extreme low k，ELK)介電材料、另一適合介電材料、或其任何組合。通孔508及金屬接線510嵌入或設置於IMD層中。此外，上部導線512上覆通孔508及金屬接線510。
裝置結構500包括記憶體陣列516，其包含堆疊於複數個位元線BL（例如，BL1、BL2、……、BLK）與複數個字元線WL（例如，WL1、WL2、……、WLK）之間的複數個記憶體單元520。在各種實施例中，記憶體單元520配置於具有複數個列與複數個行的陣列中。在一些實施例中，單獨字元線WL及單獨位元線BL耦合至各個單獨記憶體單元。在進一步的實施例中，個別字元線WL耦合至記憶體單元520的個別列。在又進一步的實施例中，個別位元線BL耦合至記憶體單元520的個別行。
在一些實施例中，記憶體單元520包括上覆選擇器524的資料儲存元件522。資料儲存元件520用以儲存資料，可係非揮發性記憶體單元或揮發性記憶體單元。在一些實施例中，資料儲存元件522可係用以基於資料儲存結構的電阻狀態來儲存資料的電阻開關記憶體單元（例如，電阻隨機存取記憶體(resistive random-access memory，RRAM)單元、相改變隨機存取記憶體(phase-change random-access memory，PCRAM)單元、金屬陽離子RRAM等）。舉例而言，資料儲存結構可具有與第一資料狀態（例如，二進制「0」）相關聯的高電阻狀態或與第二資料狀態（例如，二進制「1」）相關聯的低電阻狀態。在一些實施例中，資料儲存結構可包含MTJ。在一些實施例中，資料儲存結構可包含FTJ。此外，選擇器524用以根據施加於選擇器524上的電壓在低電阻狀態與高電阻狀態之間切換。舉例而言，若施加於選擇器524上的電壓小於定限電壓，則選擇器524可處於高電阻狀態，且若選擇器524上的電壓大於定限電壓，則選擇器524可具有低電阻狀態。可切換資料儲存元件522與選擇器524的位置。
裝置結構500包括設置於互連結構502下方的再分配層（或混合接合層）504。再分配層504包括用於金屬對金屬接合的導電特徵（例如，接合襯墊526）、及用於絕緣體對絕緣體接合的介電特徵。接合襯墊526經由嵌入再分配層504中的通孔528及互連結構502中的金屬佈線電連接至記憶體陣列516的位元線BL及字元線WL。貫穿基板通孔(through-substrate-via，TSV) 530將接合襯墊526中之一些連接至上部導線512中之一些。此外，在所描繪實施例中，通孔508將字元線WL連接至上部導線512中之一些。在各種實施例中，鈍化層540、542可例如分別係或包含二氧化矽、氧氮化矽、氧碳化矽、氮化矽、碳化矽、另一適合介電材料、或上述之任何組合。
藉由在一個晶圓中形成電晶體及其他FEOL結構，並在另一晶圓中形成記憶體單元，可對記憶體單元施加過熱溫度，而不會對電晶體及其他FEOL結構造成損壞。熱處理之後，藉由使用晶圓上晶圓技術將兩個晶圓接合在一起。第13圖圖示裝置結構400與500接合在一起之後的接合結構。接合襯墊548隨後設置於第一鈍化層542內並上覆相應上部導線512。此外，由於接合襯墊的尺寸通常比電晶體及記憶體單元的尺寸大得多，故傳統的接合襯墊與單獨記憶體單元的一對一映射轉換為與記憶體陣列中的記憶體單元(KxK)相同數目的接合襯墊，這將花費大量的裝置面積，並使晶圓上晶圓技術不切實際。記憶體單元中的選擇器允許一列或一行的記憶體單元共用一個電晶體，因此所需的電晶體數目及接合襯墊數目顯著減少，使晶圓上晶圓記憶體結構可行。在一些實施例中，位元線BL及字元線WL中之各者與一個接合襯墊而非各個記憶體單元相關聯。類似地，多個記憶體單元可共用同一電晶體。電晶體的數目亦減少。
在一個例示性態樣中，本揭露涉及一種方法。方法包括在第一晶圓中形成複數個電晶體，第一晶圓的第一表面包括電耦合至電晶體的第一複數個接合襯墊，在第二晶圓中形成記憶體陣列，記憶體陣列包括複數個鐵電穿隧接面(ferroelectric tunnel junction，FTJ)堆疊，且第二晶圓的第二表面包括電耦合至FTJ堆疊的第二複數個接合襯墊，對第二晶圓中的FTJ堆疊執行熱處理，且在執行熱處理之後，將第一晶圓的第一表面與第二晶圓的第二表面進行接合，使得電晶體經由第一複數個接合襯墊及第二複數個接合襯墊耦合至記憶體單元。在一些實施例中，第二複數個接合襯墊中之至少一些接合襯墊耦合至記憶體陣列的訊號線。在一些實施例中，訊號線包括記憶體陣列的字元線及位元線。在一些實施例中，記憶體陣列的訊號線中之各者耦合至第二複數個接合襯墊中之至少一者。在一些實施例中，第二晶圓不含電晶體。在一些實施例中，在耦合至記憶體單元的電晶體中，電晶體中之各者與記憶體陣列中的多個FTJ堆疊相關聯。在一些實施例中，FTJ堆疊中之各者耦合至選擇器。在一些實施例中，選擇器形成於第二晶圓中。在一些實施例中，選擇器包括金屬-絕緣體-金屬結構。在一些實施例中，熱處理包含約400℃與約1000℃之間的溫度。
在另一例示性態樣中，本揭露涉及一種方法。方法包括在第一晶圓中形成複數個電晶體，在第一晶圓上形成第一再分配層，第一再分配層包括與複數個電晶體相關聯的第一複數個接合襯墊，在第二晶圓中形成複數個記憶體單元，在第二晶圓上形成第二再分配層，第二再分配層包括與複數個記憶體單元相關聯的第二複數個接合襯墊，對第二晶圓中的複數個記憶體單元執行熱處理以提高記憶體單元的結晶品質，且在執行熱處理之後，將第二晶圓接合至第一晶圓，第一複數個接合襯墊中之各者接合至第二複數個接合襯墊中之相應一者。在一些實施例中，記憶體單元夾在頂部訊號線與底部訊號線之間，且頂部訊號線及底部訊號線中之各者與第二複數個接合襯墊中之一者相關聯。在一些實施例中，記憶體單元中之各者包括電耦合至鐵電薄膜的選擇器。在一些實施例中，鐵電薄膜具有小於約5 nm的厚度。在一些實施例中，複數個電晶體的數目小於第一複數個接合襯墊的數目。在一些實施例中，第二複數個接合襯墊的數目小於記憶體單元的數目。
在又另一例示性態樣中，本揭露涉及一種方法。方法包括在第一晶圓中形成複數個電晶體，形成耦合至電晶體的第一互連結構，形成耦合至第一互連結構的第一再分配層，在第二晶圓中形成記憶體陣列，記憶體陣列包括複數個鐵電穿隧接面(ferroelectric tunnel junction，FTJ)堆疊，形成耦合至記憶體陣列的第二互連結構，形成耦合至第二互連結構的第二再分配層，對第二晶圓執行熱處理以提高FTJ堆疊中鐵電薄膜的結晶品質，且在執行熱處理之後，將第二晶圓接合至第一晶圓，使得電晶體經由第一互連結構、第一再分配層、第二再分配層、及第二互連結構耦合至記憶體陣列。在一些實施例中，記憶體陣列包括耦合至FTJ堆疊的複數個選擇器。在一些實施例中，選擇器的數目等於FTJ堆疊的數目。在一些實施例中，至少一個電晶體耦合至一個以上FTJ堆疊。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。
100:記憶體系統 105:記憶體控制器 110:時序控制器 112:位元線控制器 114:字元線控制器 120:記憶體陣列 125:記憶體單元 130:選擇器 130a:陰極 130b:絕緣體 130c:陽極 132:資料儲存元件/鐵電堆疊 132a:頂部電極 132b:鐵電開關層(FSL) 132c:底部電極 134:鐵電層 136:介電層 200:積體電路組件 200A:主動區 200B:周邊區 200.1:積體電路組件 200.2:積體電路組件 200.n:積體電路組件 202:半導體基板 202.1:第一半導體基板 202.2:第二半導體基板 204:互連結構 204.1:第一互連結構 204.2:第二互連結構 206:再分配層 206.1:第一再分配層 206.2:第二再分配層 300:半導體晶圓 300.1:第一半導體晶圓 300.2:第二半導體晶圓 302:半導體基板 304:互連結構 306:再分配層 306.1:第一再分配層 306.2:第二再分配層 308:介電層 308.1:第一介電層 308.2:第二介電層 310:導電觸點 310.1:導電觸點 310.2:導電觸點 320:接合結構 400:裝置結構 402:基板 404:互連結構 406:再分配層 408:半導體裝置 410:源極/汲極區 412:閘極結構 414:閘極帽層 416:隔離結構 418:閘極接觸通孔 420:源極/汲極接觸通孔 422:通孔 424:金屬接線 426:接合襯墊 428:通孔 500:裝置結構 502:互連結構 504:再分配層 506:IMD層 508:通孔 510:金屬接線 512:上部導線 516:記憶體陣列 520:記憶體單元 522:資料儲存元件 524:選擇器 526:接合襯墊 528:通孔 530:貫穿基板通孔(TSV) 540:鈍化層 542:鈍化層 548:接合襯墊 BL1~BLK:位元線 BP-BL0~BP-BLK:接合襯墊 BP-WL0~BP-WLJ:接合襯墊 WL1~WLJ:字元線
本揭露在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製且僅用於說明之目的。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1圖係根據本揭露的各個態樣的記憶體系統之圖。 第2圖及第3圖係根據本揭露的各個態樣的包含選擇器的記憶體單元的一些實施例之示意圖。 第4圖及第5圖係根據本揭露的各個態樣的包含複數個記憶體單元的記憶體陣列的一些實施例之示意圖，其中記憶體單元包含選擇器。 第6圖及第7圖分別圖示根據本揭露的例示性實施例的例示性積體電路組件及包括接合之積體電路組件的半導體裝置。 第8圖、第9圖、及第10圖圖示根據本揭露的例示性實施例的包括例示性積體電路組件的例示性半導體晶圓。 第11圖圖示根據本揭露的各個態樣的包含記憶體裝置的電晶體及FEOL結構的第一裝置結構之橫截面圖。 第12圖圖示根據本揭露的各個態樣的包含記憶體裝置的記憶體單元的第二裝置結構之橫截面圖。 第13圖圖示根據本揭露的各個態樣的第一裝置結構與第二裝置結構接合在一起之後的記憶體裝置之橫截面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200.1:積體電路組件
200.2:積體電路組件
200.n:積體電路組件
300.1:第一半導體晶圓
300.2:第二半導體晶圓
302:半導體基板
304:互連結構
306.1:第一再分配層
306.2:第二再分配層
308.1:第一介電層
308.2:第二介電層
310.1:導電觸點
310.2:導電觸點

Claims (20)

  1. 一種記憶體裝置形成方法，包含以下步驟： 在一第一晶圓中形成複數個電晶體，其中該第一晶圓的一第一表面包括電耦合至該些電晶體的一第一複數個接合襯墊； 在一第二晶圓中形成一記憶體陣列，其中該記憶體陣列包括複數個鐵電穿隧接面堆疊，且其中該第二晶圓的一第二表面包括電耦合至該些鐵電穿隧接面堆疊的一第二複數個接合襯墊； 對該第二晶圓中的該些鐵電穿隧接面堆疊執行一熱處理；及 在執行該熱處理之後，將該第一晶圓的該第一表面與該第二晶圓的該第二表面接合，使得該些電晶體經由該第一複數個接合襯墊及該第二複數個接合襯墊耦合至該記憶體陣列。
  2. 如請求項1所述之方法，其中該第二複數個接合襯墊中之至少一些耦合至該記憶體陣列的多個訊號線。
  3. 如請求項2所述之方法，其中該些訊號線包括該記憶體陣列的多個字元線及多個位元線。
  4. 如請求項2所述之方法，其中該記憶體陣列的該些訊號線中之各者耦合至該第二複數個接合襯墊中之至少一者。
  5. 如請求項1所述之方法，其中該第二晶圓不含電晶體。
  6. 如請求項1所述之方法，其中在耦合至該記憶體陣列的該些電晶體中，該些電晶體中之各者與該記憶體陣列中的多個鐵電穿隧接面堆疊相關聯。
  7. 如請求項1所述之方法，其中該些鐵電穿隧接面堆疊中之各者耦合至一選擇器。
  8. 如請求項7所述之方法，其中該選擇器形成於該第二晶圓中。
  9. 如請求項7所述之方法，其中該選擇器包括一金屬-絕緣體-金屬結構。
  10. 如請求項1所述之方法，其中該熱處理包含約400℃與約1000℃之間的一溫度。
  11. 一種記憶體裝置形成方法，包含以下步驟： 在一第一晶圓中形成複數個電晶體； 在該第一晶圓上形成一第一再分配層，其中該第一再分配層包括與該些電晶體相關聯的一第一複數個接合襯墊； 在一第二晶圓中形成複數個記憶體單元； 在該第二晶圓上形成一第二再分配層，其中該第二再分配層包括與該些記憶體單元相關聯的一第二複數個接合襯墊； 對該第二晶圓中的該些記憶體單元執行一熱處理以提高該些記憶體單元的一結晶品質；及 在執行該熱處理之後，將該第二晶圓接合至該第一晶圓，其中該第一複數個接合襯墊中之各者接合至該第二複數個接合襯墊中之一相應者。
  12. 如請求項11所述之方法，其中該些記憶體單元夾在多個頂部訊號線與多個底部訊號線之間，且該些頂部訊號線及該些底部訊號線中之各者與該第二複數個接合襯墊中之一者相關聯。
  13. 如請求項11所述之方法，其中該些記憶體單元中之各者包括電耦合至一鐵電薄膜的一選擇器。
  14. 如請求項13所述之方法，其中該鐵電薄膜具有小於約5 nm的一厚度。
  15. 如請求項11所述之方法，其中該些電晶體的一數目小於該第一複數個接合襯墊的一數目。
  16. 如請求項15所述之方法，其中該第二複數個接合襯墊的一數目小於該些記憶體單元的一數目。
  17. 一種記憶體裝置形成方法，包含以下步驟： 在一第一晶圓中形成複數個電晶體； 形成耦合至該些電晶體的一第一互連結構； 形成耦合至該第一互連結構的一第一再分配層； 在一第二晶圓中形成一記憶體陣列，其中該記憶體陣列包括複數個鐵電穿隧接面堆疊； 形成耦合至該記憶體陣列的一第二互連結構； 形成耦合至該第二互連結構的一第二再分配層； 對該第二晶圓執行一熱處理以提高該些鐵電穿隧接面堆疊中的多個鐵電薄膜的一結晶品質；及 在執行該熱處理之後，將該第二晶圓接合至該第一晶圓，使得該些電晶體經由該第一互連結構、該第一再分配層、該第二再分配層、及該第二互連結構耦合至該記憶體陣列。
  18. 如請求項17所述之方法，其中該記憶體陣列包括耦合至該些鐵電穿隧接面堆疊的複數個選擇器。
  19. 如請求項18所述之方法，其中該些選擇器的一數目等於該些鐵電穿隧接面堆疊的一數目。
  20. 如請求項17所述之方法，其中該些電晶體中之至少一者耦合至該些鐵電穿隧接面堆疊其中超過一者以上。
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