TWI825630B - 相變化隨機存取記憶體及其製造方法 - Google Patents

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Abstract

在製造相變化隨機存取記憶體期間，在第一晶圓上形成場效電晶體邏輯層。各儲存胞元的加熱場效電晶體包括於場效電晶體邏輯層中。場效電晶體邏輯層自第一晶圓而被轉移至承載晶圓。隨後，相變化隨機存取記憶體的儲存層形成於場效電晶體邏輯層的暴露表面上。各儲存胞元的相變化材料區包括於儲存層中，且電性連接至加熱場效電晶體的通道。各儲存胞元的第二加熱電晶體更包括於儲存層中，且以通道電性連接至儲存胞元。

Description

相變化隨機存取記憶體及其製造方法
本揭露實施例是關於相變化隨機存取記憶體及其製造方法。
下文關於電子記憶體領域、相變化隨機存取記憶體(phase change random access memory，PCRAM)領域、PCRAM製造的領域及其相關領域。
在一非限制性的實施例中，提供相變化隨機存取記憶體的製造方法。所述方法包括：在第一晶圓上形成所述相變化隨機存取記憶體的場效電晶體邏輯層，其中形成所述場效電晶體邏輯層包括為所述相變化隨機存取記憶體的各儲存胞元形成至少一加熱場效電晶體，所述場效電晶體邏輯層的第一表面接著於所述第一晶圓；將所述場效電晶體邏輯層的相對於所述第一表面的第二表面接合至承載晶圓；將所述場效電晶體邏輯層的相對於所述第 一表面的第二表面接合至承載晶圓；移除所述第一晶圓以暴露所述場效電晶體邏輯層的所述第一表面，其中所述場效電晶體邏輯層的所述第二表面仍接合至所述承載晶圓；以及於移除所述第一晶圓之後，在所述場效電晶體邏輯層的暴露的所述第一表面上形成所述相變化隨機存取記憶體的儲存層，其中形成所述儲存層包括為各儲存胞元形成電性連接至所述至少一加熱場效電晶體的通道的相變化材料區。
在一非限制性的實施例中，相變化隨機存取記憶體包括：晶圓；場效電晶體邏輯層，設置在所述晶圓上且所述相變化隨機存取記憶體的各儲存胞元的至少一加熱場效電晶體包括於所述場效電晶體邏輯層中；以及儲存層，設置於場效電晶體邏輯層上且各儲存胞元的相變化材料區包括於所述儲存層中，其中所述相變化材料區電性連接至所述至少一加熱場效電晶體的通道。
在一非限制性的實施例中，相變化隨機存取記憶體包括：晶圓；儲存層，其中各儲存胞元的硫屬化物材料區包括於所述儲存層中；以及場效電晶體邏輯層，設置於所述晶圓與所述儲存層之間，且各儲存胞元的至少一加熱場效電晶體包括於所述場效電晶體邏輯層中，其中所述至少一加熱場效電晶體電性連接至所述硫屬化物材料區，以加熱所述硫屬化物材料區。
1:PCRAM
10:儲存胞元
12:相變化材料區
14、MOS1、14-3:加熱FET
16、MOS2:加熱電晶體
20、22:晶圓
24:FET邏輯層
26:儲存層
30、32、34、36、38、40、42、44、46、48、50:操作
60:矽晶圓
62:蝕刻停止層
64:磊晶矽層
70、MG:閘極金屬
72:高介電常數介電質
74、140:通道
76、78、79:間隙壁
80、82、130、132:ILD材料
81:M0金屬
84:導電通孔
86:跡線
90、92:HDP氧化物層
100:第一表面
102:第二表面
106:介電隔離層
110、120:圖案化光阻
112、114、124:開口
116、116-2:金屬矽化物接觸
118、118-2:導電插塞
134:上電極
142:閘極
144、146、146-2、148:導電內連
150:金屬
A:插圖
BL:位元線
D:汲極
S:源極
WL1、WL2:寫入線
結合附圖閱讀以下詳細說明，會最好地理解本公開的各 個方面。應注意，根據本行業中的標準慣例，圖中各種特徵並未按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1以等效電路圖解地繪示其中儲存胞元包括第二加熱場效電晶體(field effect transistor，FET)的垂直架構PCRAM的記憶胞元。
圖2圖解地繪示包括第二加熱FET的垂直架構PCRM的製造方法。
圖3至圖5圖解地繪示用於製造PCRAM的第一晶圓的製造方法。
圖6與圖7以剖視示意圖圖解地繪示製造垂直架構PCRAM的FET邏輯層的連續步驟。
圖8、圖9與圖10以剖視示意圖圖解地繪示將FET邏輯層接合至承載晶圓的連續步驟。
圖11至圖16以剖視示意圖圖解地繪示以形成金屬插塞作為相變化材料的沉積區域的基部來製造垂直架構PCRAM的儲存層的連續步驟。
圖17至圖19以剖視示意圖圖解地繪示形成作為相變化材料的沉積區域的基部的金屬插塞的替代方法的連續步驟。
圖20至圖22以剖視示意圖圖解地繪示以自金屬插塞上沉積相變化材料(圖20)開始而經由後段製程(back end-of-line，BEOL)金屬內連繞線來製造垂直架構PCRAM的儲存層的連續步驟。
圖23至圖25以剖視示意圖圖解地繪示包括第二加熱FET的垂直架構PCRAM的額外實施例。
圖26以等效電路圖圖解地繪示未包括第二加熱FET的垂直架構PCRAM胞元。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述組件及布置的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中在第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開可在各種實例中重複使用參考編號和/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。除了圖中所繪示的取向以外，所述空間相對性用語還旨在囊括元件在使用或操作中的不同取向。裝置可具有其他取向(旋轉90度或處於其他取向)，且本文中所使用的空間相對性描述語可同樣相應地 作出解釋。
各種半導體技術領域受惠於具有高面密度的儲存胞元的隨機存取記憶體(random access memory，RAM)。然而，基於物理限制而使得以縮減尺寸來增加記憶體(例如是快閃記憶體以及動態隨機存取記憶體(dynamic random access memory，DRAM))中的電晶體密度充滿挑戰。
整合邏輯以及被動元件為增加RAM的面儲存胞元密度的另一種方法。PCRAM使相變化材料，例如是硫屬化物材料(chalcogenide material)，作為被動資料儲存單元。藉由使電流通過相變化材料，相變化材料的晶相可在具有低電阻的結晶相以及具有高電阻的玻璃相(或結晶相)之間切換。使用足夠引發相變化的大電流來對PCRAM儲存胞元進行寫入，且使用不足以引發相變化的小電流來偵測相變化材料的電阻率而對PCRAM儲存胞元進行讀取。對於寫入操作，一般而言短且高幅值電脈衝導致快速加熱與冷卻以產生非晶態，而長且較低幅值(但仍算是高幅值)的電脈衝經使用以將材料轉變為結晶態。
一般而言，PCRAM架構包括積體電路(integrated circuit，IC)，其中各PCRAM儲存胞元包括相變化材料區以及驅動FET。此方法可能造成儲存胞元的面堆積密度的限制。元件速度也因FET可施加至相變化材料區的電流密度而受到限制。可藉由在各儲存胞元加入第二FET來解決低電流密度的問題。然而，此可能增加各儲存胞元的面積且因此反而對PCRAM的胞元面密 度造成影響。再者，PCRAM的製造方面也充滿挑戰。FET的製造一般而言需要高溫製程操作，而相變化材料區(例如是硫屬化物材料區)的形成一般在低溫條件下進行。
本文揭露嵌入式的雙側加熱PCRAM元件以及進行元件結構的堆疊以提高元件密度的方法。在示意性的製程實施例中，所述方法包括：使用絕緣體上覆矽(silicon on insulator，SOI)或SiGe/Si磊晶基底以進行FET邏輯製造製程(例如是鰭式FET(finFET)或閘極全環繞(gate all around，GAA)金屬氧化物FET(metal-oxide-semiconductor FET，MOSFET)製程)以及前段製程(front-end-of-line，FEOL)與中段製程(middle-end-of-line，MEOL)；接合至承載晶圓且翻轉接合結構以進行停止在SOI氧化物或絕緣層(或是SiGe層)的矽背側薄化；進行背側接觸開口的圖案化以及形成金屬矽化物/插塞；以及使用經翻轉的晶圓作為基底來形成嵌入式的背側PCRAM以及可選地形成用於改善加熱效率的背側加熱電晶體。
與其中FET邏輯以及被動元件(例如是硫屬化物相變化材料)在同一平面上(並排設置)的設計相比，本文所揭露的一些實施例包括嵌入式的背側PCRAM以及背側加熱電晶體，以有利地提高儲存胞元的面密度。
請參照圖1，以圖解的等效電路示出垂直架構PCRAM的儲存胞元10。所描述的PCRAM儲存胞元10包括相變化材料區12，其在所繪示的實施例中為鍺銻碲(germanium antimony telluride，GST)材料，例如是Ge2Sb2Te5。更一般來說，可使用另一相變化材料，例如是硫屬化物材料。相變化材料的兩個實例包括所描述的GST材料或鈦銻碲(titanium antimony telluride，TST)成分。如圖1所示，相變化材料區12操作為可變電阻，其具有GST處於非晶態或玻璃態的高電阻以及GST處於結晶態的低電阻。(更一般來說，適當程度地切換相變化材料區12的電阻，以界定出兩不同的儲存態)。
儲存胞元10更包括加熱FET 14，其亦在圖1中標示為“MOS1”，此處描述加熱FET 14為MOSFET。在儲存胞元10中，相變化材料區12電性連接於至少一加熱FET 14，且被流經此至少一加熱FET 14的源極S與汲極D(如圖1所標示)之間的電流加熱。加熱FET 14的閘極連接於儲存胞元10的寫入線WL1，其控制儲存胞元10的寫入(亦即，用於使儲存胞元10的電性態切換於其中相變化材料區12處於高電阻態的一邏輯態以及其中相變化材料區12處於低電阻態的另一邏輯態之間)。
所描述的儲存胞元10更包括第二加熱電晶體16，其亦經由通道電流而電性連接於儲存胞元10的相變化材料區12。第二加熱電晶體16在圖1中亦標示為“MOS2”。然而，如將說明，一般而言第一加熱FET 14以及第二加熱電晶體16具有不同的構造，及/或由不同的材料構成。
如圖1所進一步繪示，且特別地參照圖1的插圖A，應理解PCRAM儲存胞元10為PCRAM 1的其中一儲存胞元。如圖1 的插圖A所圖解地繪示，PCRAM 1包括排列為二維陣列的多個PCRAM儲存胞元10。再次參照圖1的主要圖式(其顯示出一儲存胞元10的電路圖)，儲存胞元10(以及PCRAM 1整體)具有垂直架構。PCRAM 1的製造圖解地示於圖1的主要圖式左側的上部，且使用第一晶圓20以及第二晶圓22，其中第二晶圓22在本文又稱為承載晶圓22。FET邏輯層24形成於第一晶圓20上，且PCRAM 1的各儲存胞元10的至少一加熱FET 14包括於FET邏輯層24中。形成FET邏輯層24之後將FET邏輯層24自第一晶圓20轉移至第二晶圓(或稱承載晶圓)22。在所述轉移之後，包括相變化材料區12以及第二加熱電晶體16的儲存層26形成於FET邏輯層24上。額外的金屬化步驟提供了適當的電性互連以形成包括儲存胞元10的陣列的PCRAM 1。
此垂直架構具有多樣優點。所形成的PCRAM 1的垂直架構使得儲存胞元10在最終晶圓(也就是第二晶圓(承載晶圓)22，其接合有PCRAM 1)上具有高的面密度。此是歸因於儲存胞元10的具有相變化材料區12的儲存層26在垂直方向上與下方的FET邏輯層24分隔開。相較於邏輯FET側向散布於相變化材料區之間的設計，垂直架構設計使得FET邏輯層24與儲存層26能夠更緊密的堆積(亦即能夠達成更高的面堆積密度)。
另一優點在於：將製程分成先製造FET邏輯層24再製造儲存層26使得在形成各層時可運用對該層最佳的製程溫度條件。尤其，製造FET邏輯電路系統通常使用較高的溫度(例如是包括 在至少700℃的溫度下進行的至少一製程，且FET製程操作經常在800℃至900℃或更高的溫度下進行)。相較而言，例如是硫屬化物材料的相變化材料區通常在500℃或更低的溫度下製造。舉例而言，GST有時在約400℃的溫度下形成。因此，對於第一晶圓20的處理可在高溫下完成(例如在一些實施例中於700℃或更高的溫度下完成)，且在轉移至第二晶圓22之後儲存層26的形成可例如是在一些實施例中於500℃或更低的溫度下完成。經由所揭露的垂直製造方法，FET邏輯層24的高溫製造可完成於儲存層26的低溫製造之前，因此有利地確保儲存層26不會暴露於用於形成FET邏輯層24的高溫之下。
再者，形成儲存層26所用的較低溫有利於將FET邏輯層24自第一晶圓20轉移至第二晶圓(承載晶圓)22。此是因為在轉移之後進行低溫處理可避免傷害承載晶圓22與FET邏輯層24之間的接合。舉例而言，在一些繪示的實施例中，以融熔接合(fusion bonding)的方式而在形成於第二晶圓(承載晶圓)22與FET邏輯層24的接合面上的高平面性氧化物層之間形成接合。此融熔接合製程可能在較高溫度的FET製程期間有不穩定性，而在製造儲存層26所使用的較低溫度下維持穩定。
在圖1所繪示的實例中，儲存層26亦包括各儲存胞元10中的第二加熱電晶體16。此能產生用於切換相變化材料區12的狀態的較大電流。儘管如此，將第二加熱電晶體16配置於儲存層26中並不會佔用FET邏輯層24的空間，因此在仍加大切換電流的情 況下提高儲存胞元10的面堆積密度。
為使儲存層26的製程維持在低溫，第二加熱電晶體16可相較於FET邏輯層24的加熱FET 14而為不同類型及/或由不同材料構成。舉例而言，在一些非限制性的實施例中，加熱FET 14為使用矽通道的閘極全環繞(gate all around，GAA)FET，而第二加熱電晶體16具有包括經重摻雜為N型(n+ type)以提昇導電性的銦鎵鋅氧化物(indium gallium zinc oxide，InGaZnO)成分的通道。可以低於加熱FET 14的矽通道的製程溫度的較低製程溫度來形成第二加熱電晶體16的InGaZnO通道。舉例而言，在一些實施例中，可在500℃或更低的溫度下(在一些實施例中約400℃)形成第二加熱電晶體16。此有利於將第二加熱電晶體16整合至儲存層26中以提供如上所述的提高面堆積密度等優點。
圖1所示的其他標號將參照繪示的一些非限制性實施例的剖視示意圖來說明。
請參照圖2，以流程圖的方式來說明圖1所示的具有垂直架構的PCRAM 1的製造方法。圖3至圖22以剖視示意圖的方式繪示圖2所示的方法的各種實施例以及態樣的連續步驟。儘管如此，圖2首先用於描述於此以提供所述方法的概要。製程始於第一晶圓20。圖2的其中一方塊圖解地代表先前顯示於圖1中的第一晶圓20。第一晶圓20包括將在製程的後續操作38中移除第一晶圓20期間所使用的蝕刻停止層。若第一晶圓20為商業上可取得的絕緣體上覆矽(silicon-on-insulator，SOI)晶圓，則SOI晶圓 的絕緣層可作為蝕刻停止層。作為替代地，第一晶圓20可包括其上沉積有蝕刻停止層且隨後形成磊晶矽的矽晶圓(參照圖3至圖5所示的剖視示意圖)。在操作30、32中於第一晶圓20上形成FET邏輯層24。更具體來說，操作30為前段(front-end-of-line，FEOL)製程，且經執行於第一晶圓20上以形成PCRAM 1的儲存胞元10的加熱FET 14。隨後所進行的操作32為中段(middle-end-of-line，MEOL)製程，以形成至即為建立接觸PCRAM 1的儲存胞元10的加熱FET 14的第一金屬層的底層金屬(亦稱M0金屬)。
隨後，將FET邏輯層24自第一晶圓20轉移至第二晶圓(承載晶圓)22。承載晶圓22可為矽晶圓，或更一般而言可為提供所製造的PCRAM 1的適當結構支撐的任何形式的晶圓。至此，在操作34中，在FET邏輯層24的M0金屬上進行高密度電漿(high density plasma，HDP)氧化物沉積，且使用化學機械研磨(chemical mechanical polishing，CMP)來平坦化所形成的HDP氧化物。類似的氧化物也形成於承載晶圓22上(流程圖未示出)。隨後，在操作36中，使用適當的接合製程(例如是融熔接合)將FET邏輯層24(更具體來說是沉積在其上且經平坦化的HDP氧化物)接合至第二晶圓22(更具體來說是沉積於其上且經平坦化的HDP氧化物)。最後，在操作38中，自FET邏輯層24移除第一晶圓20，而完成至第二晶圓22的轉移。操作38的移除可能需要一或多個化學蝕刻、機械研磨、化學-機械蝕刻及/或其類似者。
接下來進行儲存層26的製造。在操作40中，進行介電 隔離的沈積。隨後進行操作42，以圖案化且執行乾式蝕刻以形成接觸開口，而打開通往加熱FET 14的汲極的通孔路徑。在操作44中，在加熱FET 14的汲極上形成金屬矽化物層，且形成接觸此金屬矽化物層的接觸插塞。在操作46中，在插塞上形成相變化材料區12，且亦形成第二加熱電晶體16。在操作48中，進行後段製程以形成儲存胞元10的金屬內連繞線。此外，在操作50中，形成將加熱FET 14的閘極連接至儲存胞元10的寫入線WL1的氧化物穿孔(through-oxide via)。
請參照圖3至圖5，以顯示出製程的連續步驟的剖視示意圖來說明用於製造第一晶圓20的方法。如圖3所示，自矽晶圓60開始。如圖4所示，在矽晶圓60上形成蝕刻停止層62。在將FET邏輯層24接合至第二晶圓(承載晶圓)22之後，蝕刻停止層62將在移除第一晶圓20的期間發揮蝕刻停止的作用。在形成蝕刻停止層62之後，在蝕刻停止層62上沈積磊晶矽層64，以形成用於形成FET邏輯層24的起始矽表面。蝕刻停止層62可包括同時在化學上足夠相異於矽以發揮蝕刻停止作用以及能夠作為承載隨後矽磊晶成長(如圖5所繪示)的表面的任何材料。
在一些非限制性的實施例中，蝕刻停止層包括具有約20%至30%的矽的矽鍺(silicon germanium，SiGe)層，亦即其中x為20%至30%的Si1-xGx層。因SiGe層具有比矽還大的晶格常數，故在一些實施例中SiGe層經硼摻雜以產生晶格收縮而減少SiGe與矽之間的晶格常數差。
在其他非限制的實施例中，蝕刻停止層62為氧化物層，以使所得的第一晶圓20為絕緣體上覆矽(silicon-on-insulator，SOI)晶圓。在一些實施例中，第一晶圓20可為商業上可取得的SOI晶圓，其中蝕刻停止層62為埋入式的二氧化矽層。可由接合/回蝕、氧植入分離法(separation by implantation of oxygen，SIMOX)或類似者形成此商業上可取得的SOI晶圓。在SIMOX期間，植入氧以形成二氧化矽的蝕刻停止層62，且上方的矽層64可例如是原使矽表面或在離子植入後成長的磊晶矽表面。
前述僅為示例性實例，且更一般而言可採用提供圖5所示的包括結構性矽基底(矽晶圓60)、蝕刻停止層62與具有足夠品質以作為FET邏輯層24的磊晶沈積的基材的結晶矽層(磊晶矽層64)的結構的任何製程來形成第一晶圓20。
請參照圖6，以剖視示意圖來顯示出參照圖2所示的操作30的前段製程所製造的加熱FET 14的實例。圖6示出在第一晶圓20上製造的加熱FET 14，且更確切來說是顯示出在第一晶圓20的磊晶矽層64上製造的加熱FET 14。所繪示的加熱FET 14為閘極全環繞(gate-all-around，GAA)FET 14，其包括閘極金屬70(亦標示為“MG”)與高介電常數介電質72。應了解閘極金屬70可包括金屬以外的導電材料。作為非限制性的示例性實例，高介電常數介電質72例如是氧化鉿(hafnium oxide，HfO2)，且包繞GAA FET(亦即加熱FET 14)的通道74(在一些非限制性的實施例中例如是矽通道)。閘極金屬70、高介電常數介電質72與通道 74定義出電晶體架構。例如是包括氮化矽(silicon nitride，SiN)及/或碳氮化矽(SiCN)的間隙壁76、78、79以及層間介電質(inter-layer dielectric，ILD)材料80為各種構件提供電隔離。所說明的SiN間隙壁79在隨後的操作38的移除第一晶圓20期間發揮蝕刻停止作用。所繪示的GAA FET(亦即加熱FET 14)使用SiGe作為汲極D以及源極S接點。使用適合的製程來製造GAA FET(亦即加熱FET 14)。此些製程例如是包括使用犧牲層、回蝕技術等等，以形成所繪示的三維GAA FET(亦即加熱FET 14)。
儘管加熱FET 14繪示為使用GAA FET架構，但此僅為示例性實例。一般而言，加熱FET 14可為其他架構的GAA FET、其他形式的三維FET(例如是鰭式FET(finFET))，或者加熱FET 14可為平面式FET。因所繪示的GAA FET僅為加熱FET 14的一非限制性的實例，故在圖6之後的圖式僅標記此GAA FET的一些標號。
請參照圖7，以剖視示意圖顯示出圖2所示的操作32(MEOL製程)的一示例性實例。MEOL製程提供第一金屬化層(在此處稱為M0金屬81)，以提供加熱FET 14的閘極的電接觸。MEOL製程包括為導電通孔84、金屬接點(與跡線86)提供支撐以及電隔離的ILD材料82的額外層。導電通孔84可例如是包括鎢，而金屬接點以及跡線86可包括銅或銅合金。此僅為非限制性的示例性實例。圖7僅繪示出接觸加熱FET 14的閘極的M0金屬81。然而，M0金屬81可額外地包括導電內連(未繪示)，例如是 寫入線跡線。基於導電跡線86作為加熱FET 14的寫入線(亦即圖1所示的寫入線WL1)，在一些圖式中導電跡線86標示為“WL1”(請參照圖20至圖26)。圖1的電路示意圖亦顯示出導電跡線86。
應了解圖7(更廣義來說是圖6至圖22)繪示PCRAM 1的單一儲存胞元10。因此，PCRAM 1的M0金屬81延伸而橫越在製造中的PCRAM 1的所有儲存胞元10，且可選地包括橫越多列與多行的儲存胞元的寫入線繞線，或其他導電跡線等等。所製造的PCRAM 1的所有儲存胞元10的加熱FET 14以及M0金屬81延伸而橫越製造中的PCRAM 1，且在此處共同地稱作FET邏輯層24(亦顯示於圖1)。
如上所描述，圖2的操作30、32以及圖6、7的FET邏輯層的製造包括在相對高溫(在一些實施例中至少為700℃，而在另一些實施例中為800℃至900℃或更高)下進行的製程操作。因高溫可不利地影響承載晶圓接合及/或儲存層26的構件的劣化，圖2所示的隨後操作34、36、38、40、42、44、46、48、50可一般而言在較低的溫度(在一些實施例中為500℃或更低，或在另一些更限制性的實施例中為400℃或更低)下進行。因此，所揭露的製造方法有利地將製程分隔成FET邏輯層的高溫製造以及隨後的低溫製程。
請參照圖8至圖10，以剖視示意圖來顯示出圖2所示操作34、36的承載晶圓22與FET邏輯層24的接合的示例性實例。 圖8繪示操作34的高密度電漿(high-density plasma，HDP)氧化物沈積的結果，其為形成於FET邏輯層24(圖8的加熱FET 14與M0金屬81)上的HDP氧化物層90。請參照圖9，相似地，在承載晶圓22上形成HDP氧化物層92。使用化學機械研磨(chemical mechanical polishing，CMP)來分別平坦化HDP氧化物層90、92的暴露表面。圖9顯示出經平坦化的HDP氧化物層90、92經接合在一起以完成承載晶圓22與FET邏輯層24的接合。圖10顯示出經上下翻轉的所得結構。適當地，藉由以熱退火引起的融熔接合來接合HDP氧化物層90、92的經平坦化的接觸表面。在不受限於任何特定的理論之情況下，融熔接合可解釋為HDP氧化物層的氫氧官能基的化學接合。
以其他方式來說明，所形成的FET邏輯層24的第一表面100藉由以磊晶或其他沈積技術而在矽晶圓60上製造FET邏輯層24而接著至矽晶圓60。需注意的是，所述第一表面並非在FET邏輯層的製造期間暴露出的表面，而是對應到所形成的FET邏輯層與下伏的第一晶圓20之間的介面。FET邏輯層24的第二表面102，其相對於FET邏輯層的第一表面100，接合至承載晶圓22。第二表面102在FET邏輯層24的製造結束時暴露出來，且更具體來說第二表面102對應到M0金屬81的上表面。在晶圓接合(圖9所示)之後，接合結構經翻轉(如圖10所示)，使得第一晶圓20位於上方而利於後續的用於暴露出第一表面100的移除步驟。
請參照圖11與圖12，以剖視示意圖來說明圖2所示的操 作38的移除步驟之實例。圖11示出在移除矽晶圓60以及蝕刻停止層62之後的元件。在適當的方法中，以例如是研磨(grinding)的快速製程來移除矽晶圓60的大部分厚度，且以相較於蝕刻停止層62的材料而對於矽具有高選擇比的蝕刻劑來移除所剩的經薄化的矽。隨後，相較於矽而對於蝕刻停止層62的材料具有高選擇比的蝕刻劑經使用以移除蝕刻停止層62，使得如圖11所示僅留下磊晶矽層64。最後，使用相較於直接沈積在磊晶矽層64上的加熱FET 14的材料而對於矽具有高選擇比(例如是相較於GAA FET 14的源極S與汲極D接點以及相較於SiN及/或SiCN間隙壁79)的蝕刻劑來移除磊晶矽層64。所得的結構示於圖12，其中FET邏輯層24的第一表面100在此時暴露出來。
請參照圖13，以剖視示意圖來說明在圖2的操作40的介電隔離沈積中形成介電隔離層106。介電隔離層106通常可包括任何介電材料。在一些非限制性的實施例中，介電隔離層106包括二氧化矽。
請參照圖14至圖16，以剖視示意圖來說明圖2的操作42、44的圖案化、乾式蝕刻以形成接觸開口與形成金屬矽化物接觸與接觸插塞的示例性實例。圖14繪示在介電隔離層106上形成圖案化光阻110。舉例而言，藉由旋轉塗覆(spin-on deposition)光阻、以適當的光罩(未繪示)進行曝光以及後續的顯影來定義出圖案化光阻110的開口112。隨後穿過開口112而蝕刻介電隔離層106，以在介電隔離層106中定義開口114，且隨後剝除圖案化 光阻以形成圖15所示的結構。在開口114中沈積例如是TiSix或鎳、鈷、鉑系金屬矽化物的金屬矽化物接觸116，且接著如圖16所示沈積例如是由低電阻金屬(例如是鎢、鉬、鈷、釕、銥等)構成的導電插塞118。此產生了如圖16所示的結構。如圖16所示，金屬矽化物接觸116與導電插塞118形成了對於加熱FET 14的汲極D(亦如圖1所示)之間的電性接觸。如將描述，導電插塞118的頂部作為隨後的相變化材料區12的著陸位置(請參照圖20)。
請參照圖17至圖19，以剖視示意圖來說明形成金屬矽化物接觸116與導電插塞118的替代方法。在此方法中，起始於圖10所示的待處理元件，以例如是研磨的快速製程移除矽晶圓60的大部分厚度，隨後以相較於蝕刻停止層62的材料而對於矽具有高選擇比的蝕刻劑來移除所剩的經薄化的矽。如圖17所示，此使得蝕刻停止層62為最頂部的暴露表面。如圖18所示，隨後形成具有開口的圖案化光阻120，且蝕刻穿過此開口以在蝕刻停止層62以及下伏的磊晶矽層64中形成開口124。接著在開口124中形成金屬矽化物接觸116以及導電插塞118，以形成如圖19所示的結構。
請參照圖20、圖21，以剖視示意圖來說明圖2的操作46的實例，以形成相變化材料區12以及第二加熱電晶體16。圖20至圖21的實例起始於圖16所示的待處理元件，但也可類似地起始於圖19的待處理元件。無論如何，ILD材料130經形成且經圖案化以定義出通往導電插塞118的頂部的開口，且相變化材料區 12經沈積於此開口中以接觸導電插塞118的頂部。此形成圖20所示的結構。導電插塞118與金屬矽化物接觸116因此形成相變化材料區12與加熱FET 14的汲極D之間的電性連接。圖1亦以電性圖來說明此連接關係。相變化材料區12可包括鍺銻碲(germanium antimony telluride，GST)成分。然而，如先前所說明，可使用其他相變化材料，例如是另一種硫屬材料(例如是鈦銻碲(titanium antimony telluride，TST)成分)。在又一非限制性實施例中，相變化材料區12為具有化學劑量比Ge2Sb2Te5的GST成分。在一些非限制性的實施例中，在相對低溫下(例如500℃或更低)沈積相變化材料區12。在一些更限制性的實施例中，在400℃或更低的溫度下沈積相變化材料區12。
隨後，如圖21所示，形成第二加熱電晶體16。至此，沈積又一ILD材料132以作為絕緣間隙壁，且以微影製程圖案化此ILD材料132以形成接觸於相變化材料區12的上電極134的開口。進一步地，進行金屬間介電(inter-metal dielectric，IMD)材料的沈積與圖案化以及沈積導電材料，以在ILD材料132上形成第二加熱電晶體16。第二加熱電晶體16包括電晶體通道140、電晶體閘極142以及導電內連144、146、148。如參照圖1所述，較有利地於低溫下形成儲存層26(包括第二加熱電晶體16)。在一些非限制性的實施例中，在例如是500℃或更低的溫度下形成儲存層26。在一些更限制性的實施例中，在400℃或更低的溫度下形成儲存層26。因此，第二加熱電晶體16較適當地具有可在所期 望的低溫下(在一些實例中為500℃或更低)製造的材料以及電晶體架構。至此，第二加熱電晶體16經配置為具有通道140以及閘極142的FET。在非限制性的實例中，通道140包括銦鎵鋅氧化物(indium gallium zinc oxide，IGZO)成分的薄膜，且閘極142包括例如是氧化鉿的高介電常數介電材料。在圖21所示的實例中，上電極134提供第二加熱電晶體16的IGZO通道140的汲極與相變化材料區12之間的電性連接，且導電內連144形成PCRAM 1的儲存胞元10的位元線BL(如圖1所示)。導電內連146提供第一加熱FET 14的源極S與IGZO通道140的源極之間的電性連接(亦繪示於圖1)。導電內連148接觸第二加熱電晶體16的閘極142，且因此形成第二寫入線(亦即圖1所示的寫入線WL2)。
請參照圖22，以剖視示意圖來說明圖2的操作48的BEOL處理之實例。操作48的BEOL處理形成一或多層金屬150(例如是M1金屬、M2金屬等)，以提供至在PCRAM 1中作為位元線的導電內連144以及在PCRAM 1中作為寫入線WL2的導電內連148的電性連接。再者，圖2的操作50可包括進一步的BEOL處理，以藉由氧化物穿孔(未繪示)提供至作為寫入線WL1的跡線86的電性連接。
應了解參照圖3至圖22所說明的實例為非限制性的實例，且可具有多種變化。舉例而言，加熱FET 14在架構上可有所變化，例如是GAA FET、FinFET、平面式FET等。第二加熱電晶體16在結構上可有所變化，例如是使用可在低溫下(在一些實施 例中為500℃或更低，且在更限制性的實施例中為400℃或更低)製造的另一通道材料。跡線86、導電插塞118、上電極134、導電內連144、146、148等各種電性內連可在配置細節上與所繪示的方式不同。再者，可考慮使用N型通道FET或P型通道FET來作為加熱FET。在一些實施例中，上電極134在高度上小於作為下電極的導電插塞118。
請參照圖23至圖25，將描述一些變化實施例。在圖23至圖25中，標號對應至相似於圖22所示的實施例的特徵。圖23所示的實施例不同於圖22所示的實施例。圖23所示的實施例提供包括為FET邏輯層24的一部分且以相同於金屬矽化物接觸116與導電插塞118的方式所形成的第二金屬矽化物接觸116-2與第二導電插塞118-2，惟第二金屬矽化物接觸116-2與第二導電插塞118-2接觸於加熱FET 14的源極S。此方法的優點在於提供IGZO通道140的源極與加熱FET 14的源極S之間的電性連接的導電內連146可縮短為圖23所示的導電內連146-2，其著陸於第二導電插塞118-2上。此免於在形成儲存層26時將導電內連146經形成為延伸進入FET邏輯層24的通孔。
圖24所示的實施例類似於圖23所示的實施例，惟省略了左半部的GAA FET結構。
圖25所示的實施例相似於圖22所示的實施例，惟包括左側的GAA FET結構且將其連接以提供為相變化材料區12提供額外加熱的第二加熱FET 14-3。因此，圖25所示的實施例具有經 連接以加熱相變化材料區12的三個加熱電晶體(包括加熱FET 14、14-3以及加熱電晶體16)，此進一步提高加熱效率。
前述具有垂直架構PCRAM的實施例亦有利地包括除了加熱FET 14以外的位於儲存層26中的第二加熱電晶體16。如前述，此改善了加熱效率。
請參照圖26，然而，如果不需第二加熱電晶體16提供的額外加熱效率，則可省略第二加熱電晶體16。圖26繪示相似於圖1所示的PCRAM，惟省略第二加熱電晶體16。在圖26中，標號對應至相似於圖1所示的實施例的特徵。應理解圖26的實施例的垂直架構因相變化材料區12與加熱FET 14的垂直配置而保有高面堆積密度的優點。
以下，將進一步描述各種實施例。
在一非限制性的實施例中，提供相變化隨機存取記憶體的製造方法。所述方法包括：在第一晶圓上形成所述相變化隨機存取記憶體的場效電晶體邏輯層，其中形成所述場效電晶體邏輯層包括為所述相變化隨機存取記憶體的各儲存胞元形成至少一加熱場效電晶體，所述場效電晶體邏輯層的第一表面接著於所述第一晶圓；將所述場效電晶體邏輯層的相對於所述第一表面的第二表面接合至承載晶圓；將所述場效電晶體邏輯層的相對於所述第一表面的第二表面接合至承載晶圓；移除所述第一晶圓以暴露所述場效電晶體邏輯層的所述第一表面，其中所述場效電晶體邏輯層的所述第二表面仍接合至所述承載晶圓；以及於移除所述第一 晶圓之後，在所述場效電晶體邏輯層的暴露的所述第一表面上形成所述相變化隨機存取記憶體的儲存層，其中形成所述儲存層包括為各儲存胞元形成電性連接至所述至少一加熱場效電晶體的通道的相變化材料區。
在一非限制性的實施例中，提供相變化隨機存取記憶體的製造方法。所述方法包括：在第一晶圓上形成所述相變化隨機存取記憶體的場效電晶體邏輯層，其中形成所述場效電晶體邏輯層包括為所述相變化隨機存取記憶體的各儲存胞元形成至少一加熱場效電晶體，所述場效電晶體邏輯層的第一表面接著於所述第一晶圓；將所述場效電晶體邏輯層的相對於所述第一表面的第二表面接合至承載晶圓；將所述場效電晶體邏輯層的相對於所述第一表面的第二表面接合至承載晶圓；移除所述第一晶圓以暴露所述場效電晶體邏輯層的所述第一表面，其中所述場效電晶體邏輯層的所述第二表面仍接合至所述承載晶圓；以及於移除所述第一晶圓之後，在所述場效電晶體邏輯層的暴露的所述第一表面上形成所述相變化隨機存取記憶體的儲存層，其中形成所述儲存層包括為各儲存胞元形成電性連接至所述至少一加熱場效電晶體的通道的相變化材料區。在所述場效電晶體邏輯層的暴露的所述第一表面上形成所述相變化隨機存取記憶體的所述儲存層更包括：為各儲存胞元形成以通道與對應的儲存胞元連接的第二加熱電晶體。
在一些實施例中，所述相變化材料區與所述第二加熱電 晶體是在500℃或更低的溫度下形成。在一些實施例中，形成所述場效電晶體邏輯層包括進行操作在至少700℃的溫度下的至少一製程。在一些實施例中，形成所述第二加熱電晶體包括沈積所述第二加熱電晶體的包括銦鎵鋅氧化物成分的所述通道。在一些實施例中，所述至少一加熱場效電晶體為鰭式場效電晶體或閘極全環繞場效電晶體。在一些實施例中，形成所述儲存層包括：在所述鰭式場效電晶體或所述閘極全環繞場效電晶體的汲極上形成金屬矽化物層；在所述金屬矽化物層上形成包括金屬或金屬合金的導電通孔；以及在所述導電通孔上形成所述相變化材料區。在一些實施例中，將所述場效電晶體邏輯層的所述第二表面接合至所述承載晶圓包括：在所述場效電晶體邏輯層的所述第二表面上設置氧化物層；對設置在所述場效電晶體邏輯層的所述第二表面上的所述氧化物層進行化學機械研磨；以及在所述化學機械研磨之後，將設置在所述場效電晶體邏輯層的所述第二表面上的所述氧化物層接合至設置在所述承載晶圓上的另一氧化物層。在一些實施例中，所述第一晶圓包括矽晶圓，所述矽晶圓上設置有蝕刻停止層，所述蝕刻停止層上設置有磊晶矽層，其中所述場效電晶體邏輯層形成在所述磊晶矽層上，且移除所述第一晶圓包括：移除所述矽晶圓，其中移除所述矽晶圓包括使用所述蝕刻停止層作為蝕刻停止而蝕刻所述矽晶圓的至少一部分。在一些實施例中，所述蝕刻停止層包括矽鍺層或氧化物層。在一些實施例中，所述相變化材料區包括硫屬化物材料。在一些實施例中，所述硫屬化 物材料包括鍺銻碲成分或鈦銻碲成分。
在一非限制性的實施例中，相變化隨機存取記憶體包括：晶圓；場效電晶體邏輯層，設置在所述晶圓上且所述相變化隨機存取記憶體的各儲存胞元的至少一加熱場效電晶體包括於所述場效電晶體邏輯層中；以及儲存層，設置於場效電晶體邏輯層上且各儲存胞元的相變化材料區包括於所述儲存層中，其中所述相變化材料區電性連接至所述至少一加熱場效電晶體的通道。
在一非限制性的實施例中，相變化隨機存取記憶體包括：晶圓；場效電晶體邏輯層，設置在所述晶圓上且所述相變化隨機存取記憶體的各儲存胞元的至少一加熱場效電晶體包括於所述場效電晶體邏輯層中；以及儲存層，設置於場效電晶體邏輯層上且各儲存胞元的相變化材料區包括於所述儲存層中，其中所述相變化材料區電性連接至所述至少一加熱場效電晶體的通道。各儲存胞元的第二加熱電晶體更包括於所述儲存層中，所述第二加熱電晶體包括電性連接至所述相變化材料區的通道。
在一些實施例中，所述第二加熱電晶體的所述通道包括銦鎵鋅氧化物成分。在一些實施例中，所述至少一加熱場效電晶體為鰭式場效電晶體或閘極全環繞場效電晶體。在一些實施例中，所述相變化材料區包括硫屬化物材料。在一些實施例中，中所述相變化材料區包括鍺銻碲成分或鈦銻碲成分。
在一非限制性的實施例中，相變化隨機存取記憶體包括：晶圓；儲存層，其中各儲存胞元的硫屬化物材料區包括於所 述儲存層中；以及場效電晶體邏輯層，設置於所述晶圓與所述儲存層之間，且各儲存胞元的至少一加熱場效電晶體包括於所述場效電晶體邏輯層中，其中所述至少一加熱場效電晶體電性連接至所述硫屬化物材料區，以加熱所述硫屬化物材料區。
在一非限制性的實施例中，相變化隨機存取記憶體包括：晶圓；儲存層，其中各儲存胞元的硫屬化物材料區包括於所述儲存層中；以及場效電晶體邏輯層，設置於所述晶圓與所述儲存層之間，且各儲存胞元的至少一加熱場效電晶體包括於所述場效電晶體邏輯層中，其中所述至少一加熱場效電晶體電性連接至所述硫屬化物材料區，以加熱所述硫屬化物材料區。各儲存胞元的第二加熱電晶體更包括於所述儲存層中，所述第二加熱電晶體電性連接至所述硫屬化物材料區，以加熱所述硫屬化物材料區。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下對其作出各種改變、替代及變更。
1:PCRAM
10:儲存胞元
12:相變化材料區
14、MOS1:加熱FET
16、MOS2:加熱電晶體
20、22:晶圓
24:FET邏輯層
26:儲存層
86:跡線
118:導電插塞
134:上電極
144、146、148:導電內連
A:插圖
BL:位元線
D:汲極
S:源極
WL1、WL2:寫入線

Claims (12)

  1. 一種用於製造相變化隨機存取記憶體的方法，包括：在第一晶圓上形成所述相變化隨機存取記憶體的場效電晶體邏輯層，其中形成所述場效電晶體邏輯層包括為所述相變化隨機存取記憶體的各儲存胞元形成至少一加熱場效電晶體，所述場效電晶體邏輯層的第一表面接著於所述第一晶圓；將所述場效電晶體邏輯層的相對於所述第一表面的第二表面接合至承載晶圓；移除所述第一晶圓以暴露所述場效電晶體邏輯層的所述第一表面，其中所述場效電晶體邏輯層的所述第二表面仍接合至所述承載晶圓；以及於移除所述第一晶圓之後，在所述場效電晶體邏輯層的暴露的所述第一表面上形成所述相變化隨機存取記憶體的儲存層，其中形成所述儲存層包括為各儲存胞元形成電性連接至所述至少一加熱場效電晶體的通道的相變化材料區。
  2. 如請求項1所述的用於製造相變化隨機存取記憶體的方法，其中在所述場效電晶體邏輯層的暴露的所述第一表面上形成所述相變化隨機存取記憶體的所述儲存層更包括：為各儲存胞元形成以通道與對應的儲存胞元連接的第二加熱電晶體。
  3. 如請求項2所述的用於製造相變化隨機存取記憶體的方法，其中所述相變化材料區與所述第二加熱電晶體是在500℃或更低的溫度下形成。
  4. 如請求項3所述的用於製造相變化隨機存取記憶體的方法，其中形成所述場效電晶體邏輯層包括進行操作在至少700℃的溫度下的至少一製程。
  5. 如請求項1所述的用於製造相變化隨機存取記憶體的方法，其中所述至少一加熱場效電晶體為鰭式場效電晶體或閘極全環繞場效電晶體。
  6. 如請求項5所述的用於製造相變化隨機存取記憶體的方法，其中形成所述儲存層包括：在所述鰭式場效電晶體或所述閘極全環繞場效電晶體的汲極上形成金屬矽化物層；在所述金屬矽化物層上形成包括金屬或金屬合金的導電通孔；以及在所述導電通孔上形成所述相變化材料區。
  7. 如請求項1所述的用於製造相變化隨機存取記憶體的方法，其中將所述場效電晶體邏輯層的所述第二表面接合至所述承載晶圓包括：在所述場效電晶體邏輯層的所述第二表面上設置氧化物層；對設置在所述場效電晶體邏輯層的所述第二表面上的所述氧化物層進行化學機械研磨；以及 在所述化學機械研磨之後，將設置在所述場效電晶體邏輯層的所述第二表面上的所述氧化物層接合至設置在所述承載晶圓上的另一氧化物層。
  8. 如請求項1所述的用於製造相變化隨機存取記憶體的方法，其中所述第一晶圓包括矽晶圓，所述矽晶圓上設置有蝕刻停止層，所述蝕刻停止層上設置有磊晶矽層，其中所述場效電晶體邏輯層形成在所述磊晶矽層上，且移除所述第一晶圓包括：移除所述矽晶圓，其中移除所述矽晶圓包括使用所述蝕刻停止層作為蝕刻停止而蝕刻所述矽晶圓的至少一部分。
  9. 一種相變化隨機存取記憶體，包括：晶圓；場效電晶體邏輯層，設置在所述晶圓上且所述相變化隨機存取記憶體的各儲存胞元的至少一加熱場效電晶體包括於所述場效電晶體邏輯層中；以及儲存層，設置於場效電晶體邏輯層上且各儲存胞元的相變化材料區包括於所述儲存層中，其中所述相變化材料區電性連接至所述至少一加熱場效電晶體的通道。
  10. 如請求項9所述相變化隨機存取記憶體，其中各儲存胞元的第二加熱電晶體更包括於所述儲存層中，所述第二加熱電晶體包括電性連接至所述相變化材料區的通道。
  11. 一種相變化隨機存取記憶體，包括：晶圓； 儲存層，其中各儲存胞元的硫屬化物材料區包括於所述儲存層中；以及場效電晶體邏輯層，設置於所述晶圓與所述儲存層之間，且各儲存胞元的至少一加熱場效電晶體包括於所述場效電晶體邏輯層中，其中所述至少一加熱場效電晶體電性連接至所述硫屬化物材料區，以加熱所述硫屬化物材料區。
  12. 如請求項11所述相變化隨機存取記憶體，其中各儲存胞元的第二加熱電晶體更包括於所述儲存層中，所述第二加熱電晶體電性連接至所述硫屬化物材料區，以加熱所述硫屬化物材料區。
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